JP2008227151A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】広範囲な温度変化に対して耐圧を安定させることが可能なＳｉＣ半導体装置およびその製造方法を提供する。
【解決手段】外周部領域において、リサーフ層２０を第１、第２リサーフ層２０ａ、２０ｂにて構成する。これにより、高温時は、不純物濃度の低い第２リサーフ層２０ｂに空乏層が広がり、低温時には第２リサーフ層２０ｂに加えて不純物濃度の高い第１リサーフ層２０ａにまで空乏層が広がることにより、−５０℃から２００℃において、１０００Ｖ程度の高耐圧を維持することが可能となる。
【選択図】図１

Description

本発明は、外周部領域にリサーフ構造を備えた炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
従来、耐圧１０００Ｖ程度のシリコンパワーデバイスの外周部分の耐圧を維持するために、リサーフ構造が用いられている。例えば、リサーフ構造は図１１（ａ）の断面構造とされ、ｎ+型の基板Ｊ１上に形成された１×１０15／ｃｍ3のＮ-型層Ｊ２の表面に１×１０17／ｃｍ3のＰ層（リサーフ層）Ｊ３を、セル部から外周部領域に延設することで構成される。このようなリサーフ構造が備えられたパワーデバイスの外周側と基板裏面に電圧をかけた場合、基板Ｊ１上に形成されたｎ型ドリフト層Ｊ２の表面のリサーフ層Ｊ３から図１１（ｂ）に示す様に空乏層が大きく伸びて、電界が緩和されるため、高耐圧を維持できる仕組みになっている。
近年、その高い電界破壊強度により、パワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣは、シリコンよりも電界破壊強度が強いため、大電流の制御が可能となる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。ハイブリットカー用のデバイスは、車両環境を想定した−５０℃の寒冷地から５０℃の温暖地での使用を考慮すると共に、動作中に２００℃近くまで温度上昇することを考慮して、−５０℃から２００℃までの温度範囲で使用できることが要求される。
ＳｉＣもシリコンと同じ半導体なので、同様にリサーフ構造を作ることができるが、ＳｉＣでリサーフ構造を作製するには、以下の問題がある。
すなわち、Ｐ型不純物の活性化率（注入したＰ型不純物のうち、実際にＰ型不純物として振舞う率）の温度依存性が高いという問題がある。具体的には、２００℃では、ほぼ１００％であるＰ型不純物の活性化率が−５０℃では１％程度となる。このため、Ｐ層の不純物濃度を１×１０17／ｃｍ3で設計した場合、通常動作の２００℃では正常動作しても、寒冷地の始動時の−５０℃ではＰ層の濃度が実質１×１０15／ｃｍ3になり、パンチスルーしてしまう。一方、−５０℃で動作するようにＰ層の濃度を１×１０19／ｃｍ3に設計すると、２００℃ではＰ層の濃度が高すぎて、空乏層が十分に伸びず、耐圧が低下してしまう。
従来では、パワーデバイスの耐圧低下を防止する技術として、特許文献１に示される構造がある。この構造では、リサーフ層の内側に高濃度不純物のガードリング層を形成し、リサーフ層の外側にリサーフ層と同程度の不純物濃度のガードリング層を形成することで、外周リサーフ部の耐圧を安定させている。
特開２００３−１０１６３９号公報
しかしながら、特許文献１に記載の構造によれば、マスクずれやイオン注入量のばらつきに対して耐圧を安定させられるという効果が得られるものの、−５０℃〜２００℃の温度変化に対して、耐圧を安定させるという効果は得られない。
本発明は上記点に鑑みて、広範囲な温度変化に対して耐圧を安定させることが可能なＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明では、セル部の外周部領域に備えられるリサーフ層（２０）を、第１の不純物濃度とされた第１リサーフ層（２０ａ）と、第１リサーフ層（２０ａ）のうちの最も外周側と接するように備えられ、かつ、該第１リサーフ層（２０ａ）のうちの最も外周側からさらにセル部の外周側に延設され、第１の不純物濃度よりも低濃度とされた第２リサーフ層（２０ｂ）と、を備えた構成とすることを特徴としている。
このように、リサーフ層（２０）を第１、第２リサーフ層（２０ａ、２０ｂ）を備えた構成としている。このため、高温時は、不純物濃度の低い第２リサーフ層（２０ｂ）に空乏層が広がり、低温時には第２リサーフ層（２０ｂ）に加えて不純物濃度の高い第１リサーフ層（２０ａ）にまで空乏層が広がることにより、高耐圧を維持することが可能となる。 第２リサーフ層（２０ｂ）は、第１リサーフ層（２０ａ）のうちの最も外周側と接するように備えられていれば良いが、第２リサーフ層（２０ｂ）を第１リサーフ層（２０ａ）の下方全域に形成されるようにすると好ましい。
例えば、第１リサーフ層（２０ａ）の不純物濃度を１×１０18〜２×１０19ｃｍ-3にすることができ、第２リサーフ層（２０ｂ）の不純物濃度を５×１０16〜２×１０18ｃｍ3にすることができる。また、例えば、第１リサーフ層（２０ａ）の厚みを０．４〜１．０μｍとすることができ、第２リサーフ層（２０ｂ）の厚みを０．４〜１．４μｍとすることができる。
また、第１リサーフ層（２０ａ）を第２リサーフ層（２０ｂ）よりも厚く構成することもできる。この場合、例えば、第１リサーフ層（２０ａ）の不純物濃度を５×１０17〜１×１０19ｃｍ-3とすることができ、第２リサーフ層（２０ｂ）の不純物濃度を５×１０16〜２×１０18ｃｍ3とすることができる。また、この場合、第１リサーフ層（２０ａ）の厚みを０．８〜２．０μｍとすることができ、第２リサーフ層（２０ｂ）の厚みを０．４〜１．４μｍとすることができる。
このようなリサーフ層（２０）が形成されるＳｉＣ半導体装置のセル部に備えられる半導体素子（３〜１４）としては、例えば、ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域（３）内に形成され、かつ、ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、ベース領域（３）の表面上に形成され、ドリフト層（２）と第１導電型領域（６、７）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル領域（４）と、チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、基板（１）の裏面側に形成された第２電極（１４）とを備え、ゲート電極（９）への印加電圧を制御することでチャネル領域（４）に形成されるチャネルを制御し、第１導電型領域（６、７）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１４）の間に電流を流す蓄積型のＭＯＳＦＥＴが挙げられる。
この場合、第１リサーフ層（２０ａ）をセル部における最も外周側に位置するＭＯＳＦＥＴのベース領域（３）から延設された構造とすることができる。
同様に、半導体素子（３〜１４）として、ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域（３）内に形成され、かつ、ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、ベース領域（３）の表面部のうち、ドリフト層（２）と第１導電型領域（６、７）との間に位置する部分をチャネルとして、チャネルの表面に備えたゲート絶縁膜（８）と、ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、基板（１）の裏面側に形成された第２電極（１４）とを備え、ゲート電極（９）への印加電圧を制御することでチャネルを制御し、第１導電型領域（６、７）およびドリフト層（２）を介して、第１電極（１２）および第２電極（１４）の間に電流を流す反転型のＭＯＳＦＥＴも挙げられる。
この場合にも、第１リサーフ層（２０ａ）をセル部における最も外周側に位置するＭＯＳＦＥＴのベース領域（３）から延設された構造とすることができる。
また、上記蓄積型もしくは反転型のＭＯＳＦＥＴとする場合、ベース領域（３）の下方に、該ベース領域（３）よりも低不純物濃度とされ、かつ、第２リサーフ層（２０ｂ）と同じ深さとされた第２導電型領域（３ａ）を備えることができる。このような第２導電型領域（３ａ）を第２リサーフ層（２０ｂ）と同時に形成すれば、製造工程の簡略化を図ることができる。
さらに、ベース領域（３）と第１リサーフ層（２０ａ）とを同じ深さとすることもできる。このようなベース領域（３）と第１リサーフ層（２０ａ）を同時に形成すれば、製造工程の簡略化を図ることもできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、蓄積型のプレーナ型ＭＯＳＦＥＴを囲むように構成される外周部領域に対して本発明の一実施形態を適用したものである。図１に、プレーナ型ＭＯＳＦＥＴおよびその外周部領域を備えたＳｉＣ半導体装置の断面構成を示すと共に、図２〜図５に、図１に示すＳｉＣ半導体装置の製造工程を示し、これらを参照して、本実施形態のＳｉＣ半導体装置の構造および製造方法について説明する。
ＳｉＣ半導体装置は、プレーナ型ＭＯＳＦＥＴとその外周部領域により構成されている。図１に示すように、一面側を主表面とする厚さ３００μｍ程度のＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴおよびその外周部領域が形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が例えば（１１−２０）面で、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。基板１のｎ型不純物としては、例えばリンが用いられている。
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされ、厚さが１０μｍとされている。ｎ型ドリフト層２にも、ｎ型不純物として例えばリンが用いられている。
プレーナ型ＭＯＳＦＥＴが形成されたセル部において、ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、イオン注入により形成されており、例えば不純物濃度が１×１０18〜２×１０19ｃｍ-3で厚み（表面からの深さ）が０．４〜１．０μｍとされている。このｐ型ベース領域３の下部には、ｐ型ベース領域３よりも不純物濃度が１桁もしくは２桁低くされた低濃度ｐ型層３ａが形成されている。この低濃度ｐ型層３ａは、不純物濃度が５×１０16〜２×１０18ｃｍ3程度とされており、厚み（表面からの深さ）が０．４〜１．４μｍ程度とされている。このように、ｐ型ベース領域３の下部に低濃度ｐ型層３ａを配置することで、深くなるに連れてｐ型半導体領域の不純物濃度が段階的に低くなる構造にできるため、下部に空乏層が広がり易くなり、耐圧向上を図ることが可能となる。
また、ｐ型ベース領域３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）４がｎ型ドリフト層２と後述するｎ+型ソース領域６、７との間を繋ぐように形成されている。このチャネルエピ層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍ程度とされている。
このチャネルエピ層４を貫通してｐ型ベース領域３に達するように、ｐ+型のボディｐ型層５が形成されている。このボディｐ型層５は、例えば、１．０×１０21ｃｍ-3程度の高濃度とされ、深さ０．３μｍ程度とされている。
そして、このボディｐ型層５よりも内側において、チャネルエピ層４を挟んだ両側にｎ+型ソース領域６、７が互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３〜０．４μｍとされている。
また、チャネルエピ層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、ボディｐ型層５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、ボディｐ型層５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、Ｔｉからなる下地配線電極１２ａおよびＡｌからなる配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
さらに、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
一方、セル部の外周部領域において、ｎ型ドリフト層２の表層部には、セル部を囲む環状構造のリサーフ層２０が備えられている。
リサーフ層２０は、ｐ型層で構成され、セル部のうち最も外周側に配置された素子のｐ型ベース領域３を延長することにより構成された比較的高濃度の第１リサーフ層２０ａと、第１リサーフ層２０ａよりも低濃度とされた第２リサーフ層２０ｂとを備えた構成とされている。
第１リサーフ層２０ａは、ｐ型ベース領域３をセル部の外周側に例えば２５μｍ程度延長することにより構成されている。この第１リサーフ層２０ａは、例えばイオン注入により形成されており、不純物濃度が１×１０18〜２×１０19ｃｍ-3で、厚みが０．４〜１．０μｍとされている。
第２リサーフ層２０ｂは、第１リサーフ層２０ａよりも不純物濃度が低くされ、例えば５×１０16〜２×１０18ｃｍ3程度とされており、厚みが０．４〜１．４μｍ程度とされている。また、第２リサーフ層２０ｂは、本実施形態では、第１リサーフ層２０ａよりもセル部の外周に至り、かつ、第１リサーフ層２０ａよりも深くまで形成された構成としている。なお、第２リサーフ層２０ｂは、第１リサーフ層２０ａよりも低濃度で、かつ、セル部の外周に至ば良く、第１リサーフ層２０ａの最も外周側の端部からの突き出し量に特に制限はないが、本実施形態では、例えば２５μｍ程度としている。
なお、第１リサーフ層２０ａ内における表層部には、最外周のプレーナ型ＭＯＳＦＥＴのボディｐ型層５から延設されたｐ+型のコンタクト領域２０ｃが備えられていると共に、このコンタクト領域２０ｃの表面に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部２０ｄが備えられている。このコンタクト部２０ｄを介してリサーフ層２０がソース電極１２に電気的に接続されている。
また、リサーフ層２０よりもさらにセル部の外周側には、ｎ＋型層にて構成された最外周リングとしての同電位リング（ＥＱＲ）２１が形成されている。この同電位リング２１は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３〜０．４μｍとされている。そして、同電位リング２１は、コンタクト領域２１ａを介して下地配線電極２２ａおよびＡｌからなる配線電極２２ｂで構成された電極２２と電気的に接続され、ドレイン電極１４と同電位とされている。
このように構成されるＳｉＣ半導体装置のプレーナ型ＭＯＳＦＥＴは、チャネルエピ層４をチャネル領域とし、このチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７とドレインコンタクト領域１３との間に流す電流を制御できるようになっている。
一方、外周部領域においては、リサーフ層２０を第１、第２リサーフ層２０ａ、２０ｂにて構成している。このため、高温時は、不純物濃度の低い第２リサーフ層２０ｂに空乏層が広がり、低温時には第２リサーフ層２０ｂに加えて不純物濃度の高い第１リサーフ層２０ａにまで空乏層が広がることにより、−５０℃から２００℃において、１０００Ｖ程度の高耐圧を維持することが可能となる。以下、具体的に２００℃の場合と−５０℃の場合に分けて、リサーフ層２０の作用について説明する。
（１）２００℃の場合
この場合、ｐ型不純物活性化率はほぼ１００％なので、ｐ型ベース領域３および第１リ第１リサーフ層２０ａは活性化濃度が１×１０18〜２×１０19ｃｍ-3、低濃度ｐ型層３ａおよび第２リサーフ層２０ｂは活性化濃度が５×１０16〜２×１０18ｃｍ3と考えてよい。
セル部では、ｐ型ベース領域３とｎ型ドリフト層２の境界から空乏層が広がっていくが、ｐ型ベース領域３の活性化濃度はｎ型ドリフト層２と比べ遥かに高いので、空乏層はほとんどｎ型ドリフト層２側に広がっていく。ｐ型ベース領域３から伸びた空乏層はｎ型ドリフト層２におけるＪＦＥＴ領域（ｐ型ベース領域３の間に位置する領域）まで広がり、さらに、ドレイン領域を構成する基板１まで伸びていく。このときプレーナ型ＭＯＳＦＥＴの耐圧は１０００Ｖ以上となる。
一方、外周部領域では、第２リサーフ層２０ｂとｎ型ドリフト層２の境界から空乏層が広がる。この場合、ｎ型ドリフト層２の濃度は第２リサーフ層２０ｂの約十分の１であるが、膜厚は１０倍程度である。そのため、空乏層が広がると第２リサーフ層２０ｂのアクセプタとｎ型ドリフト層２のドナーが互いに打ち消されるため、第２リサーフ層２０ｂとｎ型ドリフト層２は互いに、より濃度の低い状態であるかのように振舞う。そのため、空乏層は大きく広がり、耐圧は１０００Ｖ以上となる。
したがって、２００℃の場合には、ＳｉＣ半導体装置は耐圧が１０００Ｖ以上になる。
２）−５０℃の場合
この場合、ｐ型不純物活性化率はほぼ１％なので、ｐ型ベース領域３および第１リサーフ層２０ａは活性化濃度が１×１０16〜２×１０17ｃｍ-3、低濃度ｐ型層３ａおよび第２リサーフ層２０ｂは活性化濃度が５×１０14〜２×１０16ｃｍ3と考えてよい。
セル部では、ｐ型ベース領域３とｎ型ドリフト層２の境界から空乏層が広がっていくと、ｐ型ベース領域３の活性化濃度がｎ型ドリフト層２の１０％程度になっているため、空乏層はｎ型ドリフト層２だけでなく、ｐ型ベース領域３にも広がっていくが、ｐ型ベース領域３をパンチスルーすることはない。ｐ型ベース領域３からｎ型ドリフト層２に伸びた空乏層はｐ型ベース領域３の間のＪＦＥＴ領域まで広がり、さらに、ドレインを構成する基板１まで伸びていく。このときトランジスタの耐圧は１０００Ｖ以上となる。
一方、外周部領域では、第２リサーフ層２０ｂとｎ型ドリフト層２の境界から空乏層が広がる。この場合、第２リサーフ層２０ｂの活性化濃度がｎ型ドリフト層２の濃度の約十分の１になっているため、空乏層は容易にパンチスルーし、第１リサーフ層２０ａに到達する。このとき、ｎ型ドリフト層２の活性化濃度は第１リサーフ層２０ａの約十分の１であるが、膜厚は１０倍程度である。そのため、空乏層が広がると第１リサーフ層２０ａのアクセプタとｎ型ドリフト層２のドナーが互いに打ち消されるため、第１リサーフ層２０ａとｎ型ドリフト層２は互いに、より濃度の低い状態であるかのように振舞う。そのため、空乏層は大きく広がり、耐圧は１０００Ｖ以上となる。
したがって、−５０℃の場合にも、ＳｉＣ半導体装置は耐圧が１０００Ｖ以上になる。
次に、図２〜図５に示すプレーナ型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造工程を表した断面図を用いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
〔図２（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
ｎ型ドリフト層２の表面に、低濃度ｐ型層３ａおよび第２リサーフ層２０ｂの形成予定領域が開口するマスク２４を配置したのち、マスク２４上からｐ型不純物（例えばアルミニウム）のイオン注入および活性化を行うことで、低濃度ｐ型層３ａおよび第２リサーフ層２０ｂを同時に形成する。
〔図３（ａ）に示す工程〕
マスク２４を除去したのち、再びｎ型ドリフト層２の表面に、ｐ型ベース領域３および第１リサーフ層２０ａの形成予定領域が開口するマスク２５を配置したのち、マスク２５上からｐ型不純物（例えばアルミニウム）のイオン注入および活性化を行うことで、ｐ型ベース領域３および第１リサーフ層２０ａを同時に形成する。
〔図３（ｂ）に示す工程〕
ｐ型ベース領域３の上に、例えば、濃度を１×１０16ｃｍ-3程度、膜厚（深さ）を０．３μｍとしたチャネルエピ層４をエピタキシャル成長させる。次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ボディｐ型層５の形成予定領域においてマスクを開口させる。そして、マスク上からボロンをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からリンをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばリンをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化熱処理することで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、ボディｐ型層５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
その後、再びチャネルエピ層４の不要部分を除去するためのマスクを配置したのち、マスクを用いたエッチングにより、外周部領域に残ったチャネルエピ層４を除去する。
〔図４（ａ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。
〔図４（ｂ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
〔図５（ａ）に示す工程〕
セル部および外周部領域に層間絶縁膜１０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを６７０ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を形成する。
〔図５（ｂ）に示す工程〕
例えばフォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜１０をパターニングし、ボディｐ型層５やｎ+型ソース領域６、７、同電位リング２１に繋がるコンタクトホール１１ａ、１１ｃを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂを別断面に形成する。
その後、製造工程に関しては図示しないが、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、ボディｐ型層５およびｎ+型ソース領域６、７やゲート電極９、同電位リング２１に電気的に接続されたコンタクト部５ａ〜７ａ、９ａ、２１ａを形成する。また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａ、２１ａおよびドレイン電極１４をオーミック接触とする。このとき、ボディｐ型層５、ｎ+型ソース領域６、７、ゲート電極９、同電位リング２１およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
最後に、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２や図１とは別断面に形成されたゲート配線が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
以上説明したプレーナ型ＭＯＳＦＥＴの製造方法によれば、ｐ型ベース領域３と第１リサーフ層２０ａの形成工程を同時に行っている。また、低濃度ｐ型層３ａと第２リサーフ層２０ｂの形成工程を同時に行っている。このため、リサーフ層２０の形成工程をできるだけ工程数の増加なしで行うことが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して第１、第２リサーフ層２０ａ、２０ｂの関係を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図６は、本実施形態にかかるＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、第１リサーフ層２０ａが第２リサーフ層２０ｂよりも深くなるように、第１実施形態に示した厚みの２倍程度、具体的には厚みを０．８〜２．０μｍとし、ｐ型不純物の濃度を第１実施形態に示した濃度の半分程度、具体的には５×１０17〜１×１０19ｃｍ-3としている。
このように、第１リサーフ層２０ａの厚みを厚くすることで第１リサーフ層２０ａが深くまで形成されるようにした場合、ブレイクポイントが深い位置に設定されることになり、サージを引き抜くことが可能となるため、サージ耐量を向上させられる。また、リサーフ層２０の特性は濃度ではなく、リサーフ層に注入されたドーパント（ｐ型不純物）の総量で決まるため、第１リサーフ層２０ａの厚みを厚くした分、第１リサーフ層２０ａ内のｐ型不純物の濃度を減らすことで、総量を第１実施形態の場合と一致させることが可能となる。
以下、具体的に、本実施形態の構成とされたＳｉＣ半導体装置におけるサージ耐量について説明する。
ＭＯＳＦＥＴ等のトランジスタでモータ等を駆動する場合、最もトランジスタを破壊する可能性の高いサージはスイッチングサージである。モータを駆動するときに、モータがインダクタンスを持っているため、そこにＬＩ3（ただし、Ｌはモータのインダクタンス、Ｉはモータに流れる電流）のエネルギーが掛かり、モータをオフするときにそのエネルギーがトランジスタに掛かる為にトランジスタが破壊されてしまうのである。
これに対し、本実施形態のように、第１リサーフ層２０ａの厚みを厚くすることで第１リサーフ層２０ａが深くまで形成されるようにすれば、図７に示すＳｉＣ半導体装置の断面図中に矢印にて示したように、ブレイクポイントが深い位置に設定され、ここからサージを引き抜くことが可能となる。
図８は、スイッチングサージ耐量を測定するために、モータをインダクタンス３０としてモデル化した回路モデル図である。この図に示すように、トランジスタ３１のハイサイド側にモータに見立てたインダクタンス３０を配置すると共に、インダクタンス３０に電源（例えば６５０Ｖ）３２を接続し、トランジスタ３１のゲートに入力抵抗３３を介してパルス状のゲート電圧を印加した場合を想定している。この場合のスイッチングサージ耐量を測定したところ、第１実施形態の構造の場合が５Ｊ／ｍｍ2であったのに対し、本実施形態の構造の場合が３０Ｊ／ｍｍ2と大きく向上していることが確認できた。このように、本実施形態の構造によれば、よりサージ耐量の向上を図ることが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して第１、第２リサーフ層２０ａ、２０ｂの関係を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図９は、本実施形態にかかるＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、第１リサーフ層２０ａの外周部に対してのみ第２リサーフ層２０ｂが形成され、第１リサーフ層２０ａの下方のうち第１リサーフ層２０ａの外周近傍以外には第２リサーフ層２０ｂが配置されていない構造となっている。換言すると、本実施形態では、第１実施形態で示した第２リサーフ層２０ｂのうち、第１リサーフ層２０ａよりもセル部の外周方向に突き出すように形成された部分と、第１リサーフ層２０ａの最も外周側の部分の下部に位置する部分のみを形成している。
このような第２リサーフ層２０ｂは、第１実施形態の第２リサーフ層２０ｂとドーパント（ｐ型不純物）の総量を一定にするために、ｐ型不純物の濃度を例えば３×１０16〜１×１０18ｃｍ3程度としている。
このように、第１リサーフ層２０ａの最も外周部に対してのみ第２リサーフ層２０ｂが形成を形成した場合の第１、第２リサーフ層２０ａ、２０ｂの作用について図１０に示すサージ発生時の様子を示したＳｉＣ半導体装置の断面図を参照して説明する。
サージがＳｉＣ半導体装置内に進入した場合、ｎ+型の基板１から第２リサーフ層２０ｂまでの距離がｐ型領域の中で最も短いため、最初に図１０中の矢印（１）に示した経路でブレークダウンが生じてサージが流れる。
しかしながら、第２リサーフ層２０ｂはｐ型不純物の濃度が低いため、高抵抗である。このため、第２リサーフ層２０ｂの近傍の電位が上昇し、第２リサーフ層２０ｂから近い部分から濃度のより高い第１リサーフ層２０ａがブレークダウンし、図１０中の矢印（２）に示した経路でサージが流れる。
このように、本実施形態に構造によれば、ブレイクダウンする場所を分散させられるため、サージ発生時に流れる電流を分散させることが可能となり、ＳｉＣ半導体装置が熱破壊され難くなるようにすることができるという効果が得られる。このような構造のＳｉＣ半導体装置に対して、図７に示したような回路モデルを用いてサージ耐量を測定したところ、３４５Ｊ／ｍｍ2であった。この結果からも、本実施形態の構造により、サージ耐量を向上させられると言える。
（他の実施形態）
上記第１〜第３実施形態では、外周部領域の第２リサーフ層２０ｂに加え、セル部においてｐ型ベース領域３の下部に低濃度ｐ型層３ａを形成する場合について説明したが、外周部領域に関して第２リサーフ層２０ｂを形成するだけにしても良い。
また、ｐ型ベース領域３および第１リサーフ層２０ａの形成工程の前に低濃度ｐ型層３ａおよび第２リサーフ層２０ｂの形成工程を行ったが、後で行っても良い。また、各不純物領域の活性化工程に関しては、一括して行っても良い。
また、上記各実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用した場合について説明したが、チャネルエピ層４を形成しないような反転型のプレーナ型ＭＯＳＦＥＴに対しても本発明を適用しても良い。また、縦型パワーＭＯＳＦＥＴとして、プレーナ型のＭＯＳＦＥＴを例に挙げたが、他の構造、例えばトレンチゲートタイプのものであっても良い。また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
また、上記各実施形態に対して、リサーフ層２０と同電位リング２１との間にガードリングを設けても良い。
本発明の第１実施形態にかかるプレーナ型ＭＯＳＦＥＴおよびその外周部領域を備えたＳｉＣ半導体装置の断面図である。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図２に続くＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。 図４に続くＳｉＣ半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかるプレーナ型ＭＯＳＦＥＴおよびその外周部領域を備えたＳｉＣ半導体装置の断面図である。 サージ発生時のＳｉＣ半導体装置の様子を示した断面図である。 スイッチングサージ耐量を測定するために、モータをインダクタンスとしてモデル化した回路モデル図である。 本発明の第３実施形態にかかるプレーナ型ＭＯＳＦＥＴおよびその外周部領域を備えたＳｉＣ半導体装置の断面図である。 サージ発生時のＳｉＣ半導体装置の様子を示した断面図である。 （ａ）は、従来のＳｉＣ半導体装置における外周部領域のリサーフ構造の断面図であり、（ｂ）は、リサーフ構造が備えられたパワーデバイスの外周側と基板裏面に電圧をかけた場合の空乏層の伸び方を示した断面図である。
符号の説明
１…基板、２…ｎ型ドリフト層、３…ｐ型ベース領域、３ａ…低濃度ｐ型層、４…チャネルエピ層、５…ボディｐ型層、６、７…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１２…ソース電極、１３…ドレインコンタクト領域、１４…ドレイン電極、２０…リサーフ層、２０ａ…第１リサーフ層、２０ｂ…第２リサーフ層、２１…同電位リング、３０、３１…マスク

Claims (12)

  1. 炭化珪素からなる第１導電型の基板（１）と、
    前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）とを有し、
    前記基板（１）および前記ドリフト層（２）におけるセル部に半導体素子（３〜１４）が備えられていると共に、該セル部を囲むように構成される外周部領域において、前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型のリサーフ層（２０）が備えられてなる炭化珪素半導体装置であって、
    前記リサーフ層（２０）は、第１の不純物濃度とされた第１リサーフ層（２０ａ）と、前記第１リサーフ層（２０ａ）のうちの最も外周側と接し、かつ、該第１リサーフ層（２０ａ）のうちの最も外周側からさらに前記セル部の外周側に延設され、前記第１の不純物濃度よりも低濃度とされた第２リサーフ層（２０ｂ）と、を備えていることを特徴とする炭化珪素半導体装置。
  2. 前記第２リサーフ層（２０ｂ）は、前記第１リサーフ層（２０ａ）の下方全域に形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第１リサーフ層（２０ａ）は、不純物濃度が１×１０18〜２×１０19ｃｍ-3とされ、
    前記第２リサーフ層（２０ｂ）は、不純物濃度が５×１０16〜２×１０18ｃｍ3とされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第１リサーフ層（２０ａ）は、厚み０．４〜１．０μｍとされ、
    前記第２リサーフ層（２０ｂ）は、厚みが０．４〜１．４μｍとされていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 前記第１リサーフ層（２０ａ）は、前記第２リサーフ層（２０ｂ）よりも厚く構成され、
    前記第１リサーフ層（２０ａ）は、不純物濃度が５×１０17〜１×１０19ｃｍ-3とされ、
    前記第２リサーフ層（２０ｂ）は、不純物濃度が５×１０16〜２×１０18ｃｍ3とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 前記第１リサーフ層（２０ａ）は、厚み０．８〜２．０μｍとされ、
    前記第２リサーフ層（２０ｂ）は、厚みが０．４〜１．４μｍとされていることを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 前記半導体素子（３〜１４）は、
    前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、
    前記ベース領域（３）の表面上に形成され、前記ドリフト層（２）と前記第１導電型領域（６、７）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル領域（４）と、
    前記チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、
    前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、
    前記基板（１）の裏面側に形成された第２電極（１４）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記チャネル領域（４）に形成されるチャネルを制御し、前記第１導電型領域（６、７）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１４）の間に電流を流すＭＯＳＦＥＴであり、
    前記第１リサーフ層（２０ａ）は、前記セル部における最も外周側に位置する前記ＭＯＳＦＥＴの前記ベース領域（３）から延設された構造とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  8. 前記半導体素子（３〜１４）は、
    前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、
    前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、
    前記ベース領域（３）の表面部のうち、前記ドリフト層（２）と前記第１導電型領域（６、７）との間に位置する部分をチャネルとして、前記チャネルの表面に備えたゲート絶縁膜（８）と、
    前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
    前記第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、
    前記基板（１）の裏面側に形成された第２電極（１４）とを備え、
    前記ゲート電極（９）への印加電圧を制御することで前記チャネルを制御し、前記第１導電型領域（６、７）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１４）の間に電流を流すＭＯＳＦＥＴであり、
    前記第１リサーフ層（２０ａ）は、前記セル部における最も外周側に位置する前記ＭＯＳＦＥＴの前記ベース領域（３）から延設された構造とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
  9. 前記ベース領域（３）の下方には、該ベース領域（３）よりも低不純物濃度とされ、かつ、前記第２リサーフ層（２０ｂ）と同じ深さとされた第２導電型領域（３ａ）が備えられていることを特徴とする請求項７または８に記載の炭化珪素半導体装置。
  10. 前記ベース領域（３）と前記第１リサーフ層（２０ａ）は、同じ深さとされていることを特徴とする請求項７ないし９のいずれか１つに記載の炭化珪素半導体装置。
  11. 請求項９に記載の炭化珪素半導体装置の製造方法であって、
    前記ドリフト層（２０）に対して第２導電型不純物をイオン注入することにより、前記第２リサーフ層（２０ｂ）と前記第２導電型領域（３ａ）とを同時に形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  12. 請求項１０に記載の炭化珪素半導体装置の製造方法であって、
    前記ドリフト層（２０）に対して第２導電型不純物をイオン注入することにより、前記第１リサーフ層（２０ａ）と前記ベース領域（３）とを同時に形成する工程を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013004982A (ja) * 2011-06-14 2013-01-07 Abb Technology Ag バイポーラ・パンチ・スルー半導体デバイス及びそのような半導体デバイスを製造するための方法
WO2013035300A1 (ja) * 2011-09-07 2013-03-14 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
US8563988B2 (en) 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
US8933466B2 (en) 2012-03-23 2015-01-13 Panasonic Corporation Semiconductor element
JP2017152732A (ja) * 2017-05-01 2017-08-31 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017157851A (ja) * 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018022851A (ja) * 2016-08-05 2018-02-08 富士電機株式会社 半導体装置およびその製造方法
JP2018098288A (ja) * 2016-12-09 2018-06-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018201036A (ja) * 2013-07-26 2018-12-20 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素への制御されたイオン注入

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4640439B2 (ja) * 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
TWI381455B (zh) * 2008-04-22 2013-01-01 Pfc Device Co 金氧半ｐ－ｎ接面二極體結構及其製作方法
DE112010000882B4 (de) * 2009-02-24 2015-03-19 Mitsubishi Electric Corporation Siliziumkarbid-Halbleitervorrichtung
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5748188B2 (ja) * 2009-09-29 2015-07-15 富士電機株式会社 半導体装置
US8492836B2 (en) * 2009-10-14 2013-07-23 Mitsubishi Electric Corporation Power semiconductor device
JP5544918B2 (ja) * 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2011228643A (ja) * 2010-03-30 2011-11-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
JP5957171B2 (ja) 2010-06-30 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2012049872A1 (ja) * 2010-10-15 2012-04-19 三菱電機株式会社 半導体装置およびその製造方法
JP2013182905A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置
CN104205334B (zh) * 2012-03-05 2017-09-01 三菱电机株式会社 半导体装置
DE112013002518B4 (de) * 2012-05-15 2018-01-11 Mitsubishi Electric Corporation Halbleiterbauteil und Verfahren zu dessen Herstellung
JP2014204038A (ja) * 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW286435B (ja) 1994-07-27 1996-09-21 Siemens Ag
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
JP2007063371A (ja) 2005-08-30 2007-03-15 Toyo Ink Mfg Co Ltd 顔料組成物および顔料分散体
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8563988B2 (en) 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
JPWO2012056705A1 (ja) * 2010-10-29 2014-03-20 パナソニック株式会社 半導体素子およびその製造方法
JPWO2012127821A1 (ja) * 2011-03-23 2014-07-24 パナソニック株式会社 半導体装置およびその製造方法
JP2013004982A (ja) * 2011-06-14 2013-01-07 Abb Technology Ag バイポーラ・パンチ・スルー半導体デバイス及びそのような半導体デバイスを製造するための方法
JPWO2013035300A1 (ja) * 2011-09-07 2015-03-23 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
WO2013035300A1 (ja) * 2011-09-07 2013-03-14 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
JP5400252B2 (ja) * 2011-09-07 2014-01-29 パナソニック株式会社 半導体素子、半導体装置、およびその製造方法
CN103548142A (zh) * 2011-09-07 2014-01-29 松下电器产业株式会社 半导体元件、半导体装置、及其制造方法
US8878194B2 (en) 2011-09-07 2014-11-04 Panasonic Corporation Semiconductor element, semiconductor device, and semiconductor element manufacturing method
US8933466B2 (en) 2012-03-23 2015-01-13 Panasonic Corporation Semiconductor element
JP2017157851A (ja) * 2013-03-29 2017-09-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018201036A (ja) * 2013-07-26 2018-12-20 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素への制御されたイオン注入
JP7015750B2 (ja) 2013-07-26 2022-02-03 クリー インコーポレイテッド 炭化ケイ素への制御されたイオン注入
JP2018022851A (ja) * 2016-08-05 2018-02-08 富士電機株式会社 半導体装置およびその製造方法
JP2018098288A (ja) * 2016-12-09 2018-06-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017152732A (ja) * 2017-05-01 2017-08-31 富士電機株式会社 半導体装置および半導体装置の製造方法

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