JP2013004982A - バイポーラ・パンチ・スルー半導体デバイス及びそのような半導体デバイスを製造するための方法 - Google Patents

バイポーラ・パンチ・スルー半導体デバイス及びそのような半導体デバイスを製造するための方法 Download PDF

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Abstract

【課題】漏洩電流が少なく、ソフト・ターン・オフに対して最適化された、ダイオードを提供する。
【解決手段】カソード側13に第一の導電性タイプのドリフト・レイヤ2を有し、アノード側14に第二の導電性タイプのアノード・レイヤ3を有する。アノード・レイヤ3は、拡散されたアノード接触レイヤ5、及び二重の拡散されたアノード・バッファ・レイヤ4を有している。アノード・バッファ・レイヤ4は、18μmから25μmまでの深さに配置され、5μmの深さ付近と、15μmの深さ付近で、異なつたドーピング濃度を有することにより、デバイスの良好なソフトネス及び低い漏洩電流特性が可能となつた。従来のアノード・レイヤ・ドーピング濃度は、全ての深さに亘って、低いドーピング濃度を有しているか(高い漏洩電流の原因)、あるいは、高いドーピング濃度を有しているか(悪いソフトネスの原因)であつた。
【選択図】図8

Description

本発明は、パワー・エレクトロニクスの分野に係り、特に、請求項1に基づくバイポーラ・ダイオードを製造するための方法、及び、請求項14の前書き部分に基づくそのようなバイポーラ・ダイオードに係る。
従来のダイオードは、カソード側にnドープされたドリフト・レイヤを、カソード側と反対側のアノード側にpドープされたアノード・レイヤを有している。pドープされたアノード・レイヤの上面に、アノード電極として機能する金属レイヤが配置されている。カソード側に、より高くnドープされたカソード・レイヤが配置されている。カソード電極の形態の金属レイヤが、nドープされたカソード・レイヤの上面に配置されている。
そのようなデバイスは、アノード接触レイヤのための一つのイオン拡散、及びアノード・バッファ・レイヤのための他の一つのイオン拡散を行うことにより作り出される。この方法により、アノード・バッファ・レイヤのための第一のイオンが、インプラントされ、ウエハの中に、約20μmの深さまで深く拡散され、その後で、第二のイオンがインプラントされ、約5μmの深さに拡散される。
図11に、従来のpドープされたアノード・レイヤのドーピング・プロファイルを示す(スプリットA及びB)。これらのプロファイルは、高くドープされた浅いアノード接触レイヤ、及び、より深く拡散されているがより低くドープされたアノード・バッファ・レイヤ2を有している。アノード接触レイヤの最大ドーピング濃度は、約5*1018cm−13である。
アノード・バッファ・レイヤは、漏洩電流に対しても最適化されることが可能であり、この漏洩電流に対して、高いドーピング濃度が5μmの小さい深さで必要とされ、即ち、5μmの深さで、1*1016cm−3よりも高い拡散されたドーピング濃度が、そのようなデバイスのために採用される(スプリットA)。5μmの深さでのそのような高いドーピング濃度は、15μmのより大きい深さでのドーピング濃度も、7.2*1014cm−3のように高くなると言う結果をもたらすことになる。これは、アノード・バッファ・レイヤのための単一の拡散を使用することからの帰結である。しかしながら、15μmの深さでの高いドーピング濃度は、デバイスのソフト・ターン・オフに対して弱点を有している。
それ故に、デバイスのソフト・ターン・オフに対して最適化された他のデバイスが作られていて、それは、深い、しかし低いドープされたアノード・バッファ・レイヤを要求し、それは、15μmの深さで、1.5*1014cm−3の低いドーピング濃度を有することにより実現される(スプリットB)。しかしながら、これは、5μmの深さでのドーピング濃度もまた、4*1015cm−3まで下げることよってのみ実現されることが可能であり、この値もまた、漏洩電流に対して好ましいものではない。
そのような従来のデバイスでは、ドーピング濃度プロファイルの曲率に影響を与えることが可能でなく、従って、一つのデバイスで、漏洩電流とソフトネスを同時に最適化することが可能でない。
本発明の目的は、従来の方法により実現されるものと比べて、より良いソフトネス及びより低い漏洩電流を有する、バイポーラ・ダイオードを製造するための方法を提供することにある。
この目的は、請求項1に基づくバイポーラ・ダイオードを製造するための方法により、及び、請求項14に基づくバイポーラ・ダイオードにより実現される。
本発明の、バイポーラ・ダイオードを製造するための方法が提供され、このバイポーラ・ダイオードは、カソード側に第一の導電性タイプのドリフト・レイヤを、カソード側と反対側のアノード側に第二の導電性タイプのアノード・レイヤを有し、ここで、第二の導電性タイプは、第一の導電性タイプと異なっている。アノード・レイヤは、アノード接触レイヤ及びアノード・バッファ・レイヤを有している。
本発明の方法は、以下の製造工程を、以下の順序で有している:
(a) 第一の導電性タイプの低くドープされたウエハを用意し、このウエハは、第一の側、及び第一の側と反対側の第二の側を有していて、ウエハの、完成後のダイオードの中で補正されないドーピング濃度の部分が、ドリフト・レイヤを形成し、
(b) 第一のイオンを、第二の側で、ウエハに注入し、
(c) 第一のイオンを、ウエハの中に、第一の深さまで拡散させ、
(d) 第二のイオンを、第二の側で、ウエハに注入し、
(e) 合計のドーピング濃度が、5μmの第二の深さで、8.0*1015と2.0*1016cm−3との間に、15μmの第三の深さで、1.0*1014と5.0*1014cm−3との間になるように、第一及び第二のイオンをウエハの中に拡散させることにより、アノード・バッファ・レイヤを作り出し、
(f) 第三のイオンを、第二の側で、ウエハに注入し、
(g) 第三のイオンを、ウエハの中に、最大で5μmの第四の深さまで拡散させることにより、アノード接触レイヤを作り出す。
全ての深さは、第二の側から測定される。
アノード接触レイヤ、及び、少なくとも二重の拡散されたアノード・バッファ・レイヤで作られた、三重のアノード・レイヤを適用することにより、ドーピング濃度プロファイルが、5μmの浅い深さで増大されることが可能であり、そしてなお、15μmの深さに深く且つ低く拡散されることが可能である。このようにして、本発明のデバイスは、デバイスの性能に関して、より低い漏洩電流及びよりソフトなターン・オフ挙動をもたらす。
図11の中に示された、ドーピング濃度プロファイルは、以下のドーズ量で実現されている:
Figure 2013004982
図13は、より小さい深さに対する、図11のドーピング濃度プロファイルを、より詳細に示している。ブロッキングの間の電場もまた、概略的に示されている。もし、電場が第二の側の近くに近付き過ぎた場合には、電場が、照射欠陥のゾーン(5μmから7μmの深さ;グラフの中には示されていない)の中に侵入して、より高い漏洩電流を発生させる。それ故に、スプリットAは、空間電荷領域が、第二の側から、小さい深さに伸びていて、デバイスの最大の漏洩電流を有している。従来技術によりスプリットB及び本発明によるスプリットCは、ほぼ同一の低い漏洩電流を示していて、これに対して、スプリットDは、僅かにより高い漏洩電流を有しているが、それでもなお、スプリットB及びCの漏洩電流の近くにある。この結果はまた、図12により確認され、この図の中に、所与の漏洩電流を有するダイオードを有する可能性が示されている。スプリットAは、これらの図において、遠くに右側にあり、即ち、高い漏洩電流の側にあり、これに対して、スプリットB,C及びDは、遥かにより低い漏洩電流を有している。
図15から18までは、漏洩電流の測定値、及びダイオードのターン・オフの間の逆リカバリー電圧を示している(スプリットA,B,C及びD)。これらの図面の中で、実線(左側に向いた矢印を有する丸印が付けられている)は、電圧を示していて、これに対して、グレイの線は、電流(右側に向いた矢印を有する丸印が付けられている)を示している。
図15は、スプリットA(小さい深さ及び大きい深さでの低いドーピング濃度)が、ソフト・ターン・オフ挙動(最大で3,101V)を示すが、しかし、高い漏洩電流を示すと言うことを示している(図12も参照方)。
他方、図16は、小さい深さ及び大きい深さで高いドーピング濃度を有するデバイスを示しているが、しかし、このデバイスは、厄介で、高い逆リカバリー電圧を有している。次の図17及び18は、本発明のダイオードによるスプリットC及びDを示していて、これらの両者は、ソフトネス及び漏洩電流に関して、良好な性質を示していて、これらの性質の内の一方が、他の性質を犠牲することがないようになっている。
本発明のダイオードは、約2.5kVのブレーク・ダウン電圧を有するダイオードに対して、特に好ましい。
本発明のダイオードは、好ましくは、IGCT(Integrated gate commutated thyristor/集積ゲート整流サイリスタ)の中のフリー・ホイールまたはクランピング・ダイオードとして、または、IGBT(絶縁ゲートバイポーラ・トランジスタ)のアプリケーションの中のフリー・ホイール・ダイオードとして、使用されることが可能である。
本発明の主題の更なる好ましい実施形態は、従属請求項の中に開示されている。
図1は、本発明の半導体デバイスを製造するための製造工程を示している。 図2は、本発明の半導体デバイスを製造するための製造工程を示している。 図3は、本発明の半導体デバイスを製造するための製造工程を示している。 図4は、本発明の半導体デバイスを製造するための製造工程を示している。 図5は、本発明の半導体デバイスを製造するための製造工程を示している。 図6は、本発明の半導体デバイスを製造するための製造工程を示している。 図7は、本発明の半導体デバイスを製造するための製造工程を示している。 図8は、本発明のダイオードの断面図を示している。 図9は、欠陥レイヤを有する、本発明のダイオードの断面図を示している。 図10は、カソード・レイヤを有する、本発明のダイオードの断面図を示している。 図11は、本発明のダイオード及び従来のダイオードのドーピング濃度プロファイルを示している。 図12は、所与の漏洩電流を有するダイオード・タイプを有することについての可能性の曲線を示している。 図13は、図11に基づく、ダイオードのドーピング・プロファイルをより詳細に示している。 図14は、本発明のダイオード及び従来のダイオードのドーピング濃度プロファイルを示していて、ここで、異なる拡散時間で拡散が行われている; 図15は、本発明のダイオード及び従来のダイオードに対する、漏洩電流及び逆リカバリー電圧対時間の関係を示している。 図16は、本発明のダイオード及び従来のダイオードに対する、漏洩電流及び逆リカバリー電圧対時間の関係を示している。 図17は、本発明のダイオード及び従来のダイオードに対する、漏洩電流及び逆リカバリー電圧対時間の関係を示している。 図18は、本発明のダイオード及び従来のダイオードに対する、漏洩電流及び逆リカバリー電圧対時間の関係を示している。 図19は、本発明に基づく他のダイオードのエッジ終端部を示している。 図20は、本発明に基づく他のダイオードのエッジ終端部を示している。
次に、本発明の主題が、以下のテクストにおいて、添付図面を参照しながら、より詳細に説明される。
これらの図面の中で使用されている参照符号及びそれらの意味は、参照符号のリストの中にまとめられている。一般的に、同様なまたは同様に機能する部分には、同一の参照符号が与えられている。記載された実施形態は、例として意図されていて、本発明を限定するものではない。
図1から8に、本発明のバイポーラ・ダイオード1を製造するための方法が示されている。ダイオード1は、カソード側13にnドープされたドリフト・レイヤ2を有し、カソード側13と反対側のアノード側14にpドープされたアノード・レイヤ3を有している。
アノード・レイヤ3は、アノード接触レイヤ5及びアノード・バッファ・レイヤ4を有している。本発明の方法は、以下の製造工程を、以下の順序で有している:
(a) 低くnドープされたウエハ10を用意し、このウエハ10は、第一の側11(カソード側13)、及び第一の側11と反対側の第二の側12(アノード側14)を有していて(図1)、ここで、ウエハの、完成後のダイオードの中で補正されないドーピング濃度の部分が、ドリフト・レイヤ2を形成し、
(b) pドープされたアノード・バッファ・レイヤ4を創り出すために、第一のイオン42を、第二の側12で、ウエハ10に注入し(図2)、
(c) 第一のイオン42を、ウエハ10の中に第一の深さ(例えば、少なくとも13μm)まで拡散させ(図3)、
(d) pドープされたアノード・バッファ・レイヤ4を創り出すために、第二のイオン44を、第二の側12で、ウエハ10に注入し(図4)、
(e) 合計のドーピング濃度が、5μmの第二の深さで、8.0*1015と2.0*1016cm−3との間に、15μmの第三の深さで、1.0*1014と5.0*1014cm−3との間になるように、第一のイオン42及び第二のイオン44をウエハ10の中に拡散させることにより、アノード・バッファ・レイヤ4を作り出し(図5)、
(f) アノード接触レイヤ5を創り出すために、第三のイオン52をウエハ10に第二の側12で注入し(図6)、
(g) 第三のイオン52をウエハ10の中に、最大で5μm(図7)の第四の深さまで拡散させることにより、アノード接触レイヤ5を作り出し、ここで、全ての深さは、第二の側12から、即ちアノード接触レイヤ5のアノード側の表面から測定される。
工程(b)及び(d)の中で、第一のイオン42及び第二のイオン44は、例えば、同一の粒子の種類であるように選択される。第三のイオンもまた、同一の粒子の種類であっても良いが、しかしまた、他のイオンが使用されても良い。例えば、B,AlまたはGaイオンが、第一の、第二のおよび/または第三のイオン42,44,52として使用されても良い。
アノード・バッファ・レイヤ4を創り出すための第一のイオン42及び第二のイオン44(または、アノード接触レイヤ5を創り出すための第三のイオン52)は、表面堆積またはイオン・インプランテーションにより付けられることが可能である。イオンをウエハ表面に付けるための方法に依存して、イオン42,44,52は、イオン・インプランテーション方法の場合と同様に、一方の側、即ち第二の側12のみに堆積され、あるいは、表面堆積方法の場合と同様に、ウエハの両方の側に、即ち、第一及び第二の側11,12に堆積される。両側に付けられる場合には、第一の側11のイオンは、例えば、エッチングまたはポリッシングにより、拡散前に取り除かれ、次に、イオンが、第二の側12のみに撃ち込まれ、あるいは、イオンが両側で拡散され、拡散の後に、第一の側11で作り出されてpドープされたレイヤを完全に取り除くように、第一の側11でウエハが薄くされる。
第一のイオン42と第二のイオン44は、工程(b)及び(d)の中で、第一及び第二のインプラント/堆積ドーズ量で、注入されても良く、それは、以下においてインプラント・ドーズ量と呼ばれていて、それぞれの値は、例えば、1*1012cm−2と1*1013cm−2との間であって、ここで、第一及び第二のインプラント・ドーズ量の合計値は、例えば、3*1012cm−2と15*1012cm−2との間である。
第一のイオンのインプラント・ドーズ量は、第二のイオンのためのインプラント・ドーズ量と同一であっても良い。しかしながら、デバイスのソフトネスを更に改善するために、そして、ターン・オフの間のより小さい電圧最大を実現するために、第一のインプラント・ドーズ量を、第二のイオンのドーズ量と比べて低いように選択することが、好ましいこともある。これらの効果が、実現され、その理由は、より小さい第一のインプラント・ドーズ量に起因して、第三の深さでのドーピング濃度(ソフトネスに対して主として責任がある)が、低く保たれることが可能であるからである。
工程(c)で、第一のイオン42が、少なくとも部分的にウエハ10の中に拡散される。所望のドーピング濃度プロファイルに依存して、第二のイオン44が注入される前に、第一のイオン42が、例えば、少なくとも13μmの第一の深さまで拡散される。他の実施形態において、第一のイオン42が、13μmと16μmとの間の、例えば、13μmと15μmとの間の、第一の深さまで拡散される。他の代替案において、第二のイオン44が注入されて拡散される前に、第一のイオン42が、完全に拡散される。この少なくとも部分的な第一の拡散により、その結果もたらされるドーピング濃度プロファイルが、図14の中に示されているように、より浅い深さで増大され、且つ、より深い深さで減少される。この図14について、以下においてより詳細に説明される。
第一及び第二の拡散のための拡散時間は、所望のドーピング濃度プロファイルにより、適合されても良い。図14において、その効果が、拡散時間の変動に対して示されている。第一及び第二の拡散時間の導入は、第二のイオン44を注入する前に、第一のイオン42を部分的に拡散させることに対応している。合計の拡散時間、即ち第一の拡散時間と第二の拡散時間の合計値は、少なくとも、第一のイオン42が18から25μmの第五の深さの中に拡散されるような長さに選択される。図14の中で与えられた全ての曲線に対して、合計の拡散時間は、同一である。アノード・バッファ・レイヤがより深く位置している程、またドーピング・プロファイルが、より大きい深さで、より低くなる程、小さい電流でのスイッチング性能が、より良好になる(図17参照方)。
図14の中の上側の連続する線は、従来のデバイスのドーピング・プロファイルを示していて、このデバイスは、アノード・バッファ・レイヤ4のための一つのインプランテイション及び一つの拡散と、965minの拡散時間と、1*1013cm−2のドーズ量によるものである。他のプロファイルが、5*1012cm−2の同一の第一及び第二のインプラント・ドーズ量で、 即ち、従来のデバイスの場合と同一の合計のイオンのドーズ量で、実現されている。第一の拡散時間(図14の説明書きの中で与えられた第一の時間)が、第二の拡散時間(図14の説明書きの中で与えられた第二の時間)と比較して、短くなる程、全ての深さでのドーピング濃度が高くなり、漏洩電流が減少する(図14の中の上側のプロファイル)。
第一の拡散時間が長くなる程、即ち、イオンが第一の拡散の中に深く撃ち込まれている程、全ての深さでのドーピング・プロファイルが低くなり、即ち、ソフトネスが更に改善される(図14の中のより低いプロファイル)。合計の拡散深さは、より長い第一の拡散時間に対するものと比べて、僅かに低い。
代表的な実施形態において、第一のイオン42及び第二のイオン44は、6.0*1015cm−3と2.0*1016cm−3との間の合計のドーピング濃度が、第二の深さで実現されるように、工程(e)で拡散される。
第五の深さは、第一のイオンが拡散される合計の深さである。第二のイオンのための拡散が、第一のイオンのための拡散よりも遅く開始されるので、第二のイオンは、第一のイオンと比べて、小さい深さまで拡散される。第五の深さは、例えば、18μmから25μmまでの間で、変動しても良い。
第三のイオン52が、工程(f)の中で、5*1013cm−2と1*1015cm−2との間のインプラント・ドーズ量で、注入されても良い。例えば、工程(g)で、アノード接触レイヤ5の最大ドーピング濃度(表面のドーピング濃度)が、1.0*1017cm−3と5.0*1018cm−3との間になるように、第三のイオン52が拡散され、これは、デバイスの良好なサージ電流能力を実現する。第三のイオン52は、0.5μmと3μmとの間の第四の深さまで、ウエハ10の中に拡散されても良い。第三のイオン52が拡散される小さい深さに起因して、第一及び第二のイオンの拡散深さは、第一及び第二の拡散(工程(c)及び(e))により主として与えられる。第三の拡散(工程(g))は、その短い拡散時間に起因して、第一及び第二のイオンの拡散深さ42,44に影響を与え難い。
二つの拡散工程(c)及び(e)で作られたアノード・バッファ・レイヤ4を有するダイオードの代わりに、アノード・バッファ・レイヤ4は、複数のそのようなイオン注入、及びその後での、これらのイオンの拡散で作られても良い。それぞれのイオン注入及び拡散工程は、次のイオンが注入される前に、対応するイオンが部分的に拡散されるように行われ((即ち工程(b)及び(c)が繰り返して行われ)、それは、合計のドーピング濃度が、最終的に、5μmの第二の深さで、8.0*1015と2.0*1016cm−3との間に(例えば、1.0*1016と2.0*1016cm−3との間に)、そして、15μmの第三の深さで、1.0*1014と5.0*1014cm−3との間になるように行われる。当然、以上において例として示された、インプラント・ドーズ量及び拡散時間は、もし、より多くのインプランテイション及び拡散が行われた場合には、それに比例して低くなる。
例えば、ウエハ上でのカソード側のプロセスは、アノード・レイヤ3のための拡散を終了させた後に、行われる。そのようなカソード側のプロセスは、nドープされたカソード・レイヤ25の創出であることが可能である。
典型的に、カソード及びアノード電極6,7のための金属レイヤは、ウエハ10の中で全てのレイヤを完成させる前に、カソード及びアノード側21,22の上に堆積される。カソード電極6としての金属レイヤは、カソード・レイヤ25の無いデバイスに対して、カソード・レイヤ25の上面に、または、ドリフト・レイヤ2の上面に、それぞれ、配置され。アノード電極7としての金属レイヤは、ウエハのアノード側14の上に配置される。
本発明のアノード・レイヤ3の創出に加えて、欠陥レイヤ8が、照射により、アノード・バッファ・レイヤの中の第六の深さに、作り出されても良い。欠陥レイヤ8は、電極6,7としての金属レイヤの創出の後であっても良く、任意の製造段階で作り出されても良い。プロトンまたはヘリウムまたはプロトンなどのような軽いイオン、電子、または重い金属の拡散が、例えば欠陥レイヤ6の創出のために使用される。これらのイオンの照射エネルギーは、欠陥のピークを有する欠陥レイヤ6が作り出されるように選択され、この欠陥のピークは、漏洩電流が増大されないように、アノード接触レイヤを超える深さに、且つ空間電荷領域の外側に配置され、その深さは、例えば8μm、特に7μmである。それ故に、欠陥レイヤは、最大で8μm、例えば5μmと7μmとの間の、第六の深さに作り出される。
アノード・バッファの交差ポイントとアノード接触レイヤとの間に、欠陥レイヤを配置することにより、ドーピング濃度が比較的低くなり、それ故に、オン状態での電子−空孔プラズマが、大幅に減少されることが可能になる。これは、ダイオードのSOAを改善して、ソフト・リカバリーが実現されることが可能になる。アノード・バッファ・レイヤの中でのドーピング濃度の、アノード接触レイヤの中と比べて遅い低下に起因して、このプロセスは、欠陥レイヤの深さに影響を与える効果(照射エネルギーの変化やウエハの表面の粗さなど)に対して感受性が低い。それと同時に、欠陥レイヤが、ブレーク・ダウン電圧でアノード・ジャンクションの空間電荷領域(SCR)により到達されない領域の中に置かれる。それにより、漏洩電流が低く維持されることが可能である。
欠陥中心のピークを、SCRの深さ比べてより小さい深さに維持することによって、照射欠陥が漏洩電流を増大させることがない。その理由は、欠陥中心がSCRに存在しないからである。欠陥中心の存在に起因して、ローカルな寿命のコントロールが、漏洩電流を増大させること無しに、実現されることが可能である。それにより、ダイオードがより高い温度で使用されることが可能になる。
図19の中に示されているように、本発明のダイオードは、オプションとして、従来から知られている、正のベベルのような、エッジ終端部を有していても良く、それは、ダイオード1が、カソード側13で、アノード側14でと比べて小さい幅を有していることを意味していて、あるいは、図20の中に示されているように、負のベベルを有していても良く、それは、ダイオード1が、カソード側13で、アノード側14でと比べて大きい幅を有していることを意味している。デバイスの幅は、デバイス横方向のサイドの間の距離であり、これに対して、横方向のサイドは、カソード側とアノード側13,14との間のサイドである。ダイオード1は、ガード・リングまたはVLD(Variation of Lateral Doping/横方向のドーピングの変動)により、終結されることも可能である。
正または負のベベルを備えたデバイスに対して、ウエハの横方向のサイドの角度があり、このサイドは、カソードとアノード側との間に配置され、その角度は、90度とは異なる。正のベベルの場合には、シリコンの内側のカソード側から測定された角度は、負のベベルに対して、90度と比べて大きく、アノード側で測定されるとき、シリコンの内側で測定される角度は、90度と比べて大きい。負のベベルにより、電場が、小さいドーピング濃度勾配のために、長い長さに亘って、ベベル上で減少されることが可能であり、それは、デバイスのための増大された静的なブロッキングに、優位性を与える。この効果は、本発明のドーピング・プロファイルにより更に増大される。ベベル終端の優位性は、ガード・リング及びVLDと比較した場合の、個々のダイオードの容易な製造及びより低い漏洩電流にある。
1・・・ダイオード、10・・・ウエハ、11・・・第一の側、12・・・第二の側、13・・・カソード側、14・・・アノード側、2・・・ドリフト・レイヤ、25・・・カソード・レイヤ、3・・・アノード・レイヤ、4・・・アノード・バッファ・レイヤ、42・・・第一のイオン、44・・・第二のイオン、5・・・アノード接触レイヤ、52・・・第三のイオン、6・・・カソード電極、7・・・アノード電極、8・・・欠陥レイヤ。

Claims (15)

  1. バイポーラ・ダイオード(1)を製造するための方法であって、
    このバイポーラ・ダイオードは、カソード側(13)に第一の導電性タイプのドリフト・レイヤ(2)を、カソード側(13)と反対側のアノード側(14)に第二の導電性タイプのアノード・レイヤ(3)を有し、
    このアノード・レイヤ(3)は、アノード接触レイヤ(5)及びアノード・バッファ・レイヤ(4)を有し、
    第二の導電性タイプは、第一の導電性タイプと異なり、
    当該方法は、以下の製造工程を以下の順序で有し:
    (a) 低くドープされた第一の導電性タイプのウエハ(10)を用意し、このウエハ(10)は、第一の側(11)と、第一の側(11)と反対側の第二の側(12)と、を有していて、ウエハの、完成後のダイオードの中で補正されないドーピング濃度の部分が、ドリフト・レイヤ(2)を形成し、
    (b) 第一のイオン(42)を、第二の側(12)で、ウエハ(10)に注入し、
    (c) 第一のイオン(42)を、ウエハ(10)の中に第一の深さまで拡散させ、
    (d) 第二のイオン(44)を、第二の側(12)で、ウエハ(10)に注入し、
    (e) 合計のドーピング濃度が、5μmの第二の深さで、8.0*1015cm−3と2.0*1016cm−3との間にあり、且つ、15μmの第三の深さで、1.0*1014cm−3と5.0*1014cm−3との間になるように、第一のイオン(42)及び第二のイオン(44)をウエハ(10)の中に拡散させることにより、アノード・バッファ・レイヤ(4)を作り出し、
    (f) 第三のイオン(52)を、第二の側(12)で、ウエハ(10)に注入し、
    (g) 第三のイオン(52)を、ウエハ(10)の中に、最大で5μmの第四の深さまで、拡散させることにより、アノード接触レイヤ(5)を作り出し、
    ここで、全ての深さは、第二の側(12)から測定されること、
    を特徴とする方法。
  2. 下記特徴を有する請求項1に基づく方法、
    工程(c)で、第一のイオン(42)を、少なくとも13μmの第一の深さまで拡散させる。
  3. 下記特徴を有する請求項1または2に基づく方法、
    工程(g)で、アノード接触レイヤ(5)の最大ドーピング濃度が1.0*1017cm−3と5.0*1018cm−3との間になるように、第三のイオン(52)を拡散させる。
  4. 下記特徴を有する請求項1から3の何れか1項に記載の方法、
    工程(g)で、第三のイオン(52)を、ウエハ(10)の中に、0.5μmと3μmとの間の第四の深さまで拡散させる。
  5. 下記特徴を有する請求項1から4の何れか1項に記載の方法、
    工程(e)で、合計のドーピング濃度が、第二の深さで、1.0*1016cm−3と2.0*1016cm−3との間になるように、第一のイオン(42)及び第二のイオン(44)を拡散させる。
  6. 下記特徴を有する請求項1から5の何れか1項に記載の方法、
    工程(e)で、第一のイオン(42)を、ウエハ(10)の中に、18μmと25μmとの間の第五の深さまで拡散させる。
  7. 下記特徴を有する請求項1から6の何れか1項に記載の方法、
    照射により、最大で8μmの第六の深さに欠陥レイヤ(9)を作り出す。
  8. 下記特徴を有する請求項1から7の何れか1項に記載の方法、
    照射により、5μmと7μmとの間の第六の深さに欠陥レイヤ(9)を作り出す。
  9. 下記特徴を有する請求項1から8の何れか1項に記載の方法、
    工程(b)及び(d)で、第一のイオン(42)及び第二のイオン(44)を、第一及び第二のインプラント・ドーズ量で注入し、ここで、第一及び第二のインプラント・ドーズ量の合計値は、3*1012cm−2と15*1012cm−2との間である。
  10. 下記特徴を有する請求項1から9の何れか1項に記載の方法、
    工程(b)及び(d)で、第一のイオン(42)及び第二のイオン(44)を、第一及び第二のインプラント・ドーズ量で注入し、ここで、第一のイオンのインプラント・ドーズ量は、第二のイオンのインプラント・ドーズ量と比べて低い。
  11. 下記特徴を有する請求項1から10の何れか1項に記載の方法、
    工程(c)で、第一のイオン(42)を、第一の拡散時間の間、拡散させ、
    工程(e)で、第一のイオン(42)及び第二のイオン(44)を、第二の拡散時間の間、拡散させ、ここで、第一の拡散時間は、第二の拡散時間と比べて長い。
  12. 下記特徴を有する請求項1から11の何れか1項に記載の方法、
    第一のイオン(42)及び第二のイオン(44)として、同一のイオンを注入し、特に、第一のイオン(42)及び第二のイオン(44)として、B,AlまたはGaイオンを注入する。
  13. 下記特徴を有する請求項1から12の何れか1項に記載の方法、
    工程(c)で、第一の深さは、最大で16μm、特に最大で15μmである。
  14. バイポーラ・ダイオード(1)であって、
    カソード側(13)に第一の導電性タイプのドリフト・レイヤ(2)を、アノード側(14)に第二の導電性タイプのアノード・レイヤ(3)を有し、
    第二の導電性タイプは、第一の導電性タイプと異なり、カソード側(13)は、アノード側(14)と反対側にあり、
    ここで、アノード・レイヤ(3)は、拡散されたアノード接触レイヤ(5)及び拡散されたアノード・バッファ・レイヤ(4)を有し、アノード接触レイヤ(5)は、最大で5μmの深さまで配置されている、
    バイポーラ・ダイオード(1)において、
    アノード・バッファ・レイヤ(4)は、5μmの深さで、8.0*1015cm−3と2.0*1016cm−3との間の、15μmの深さで、1.0*1014cm−3と5.0*1014cm−3との間の、拡散されたドーピング濃度を有し、ここで、全ての深さは、アノード側(14)から測定されること、
    を特徴とするバイポーラ・ダイオード。
  15. 下記特徴を有する請求項14に記載のバイポーラ・ダイオード、
    前記アノード・バッファ・レイヤ(4)は、18μmと25μmとの間の深さに配置されている。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164083A (ja) * 2017-03-24 2018-10-18 3−5 パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング3−5 Power Electronics GmbH Iii−v族半導体ダイオード
US10847626B2 (en) 2017-12-21 2020-11-24 3-5 Power Electronics GmbH Stacked III-V semiconductor component

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014202750A1 (en) * 2013-06-20 2014-12-24 Abb Technology Ag Fast recovery diode
EP3196943A1 (en) 2016-01-22 2017-07-26 ABB Technology AG Bipolar diode and method for manufacturing such a diode
CN113745315B (zh) * 2021-07-28 2023-11-14 西安电子科技大学 P型基区碳化硅das器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294448A (ja) * 1997-04-22 1998-11-04 Hitachi Ltd 高耐圧半導体装置の製造方法
US5960275A (en) * 1996-10-28 1999-09-28 Magemos Corporation Power MOSFET fabrication process to achieve enhanced ruggedness, cost savings, and product reliability
JP2008227151A (ja) * 2007-03-13 2008-09-25 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2011101021A (ja) * 2009-11-09 2011-05-19 Abb Technology Ag ファストリカバリーダイオード
JP2011109090A (ja) * 2009-11-09 2011-06-02 Abb Technology Ag ファストリカバリーダイオード

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4106953A (en) * 1976-12-28 1978-08-15 Motorola, Inc. Method of producing an ion implanted tuning diode
GB9804177D0 (en) * 1998-02-28 1998-04-22 Philips Electronics Nv Semiconductor switch devices and their manufacture
US20030087510A1 (en) * 2001-11-06 2003-05-08 Chen Aikwo Eric Method of forming MOS transistor graded junctions using multiple implant of low diffusion specie, and a device formed thereby
DE102007001108B4 (de) 2007-01-04 2012-03-22 Infineon Technologies Ag Diode und Verfahren zu ihrer Herstellung
DE102008049664B3 (de) * 2008-09-30 2010-02-11 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einem graduellen pn-Übergang
WO2010069618A1 (en) * 2008-12-15 2010-06-24 Abb Technology Ag Bipolar punch-through semiconductor device and method for manufacturing such a semiconductor device
CN105552115B (zh) * 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960275A (en) * 1996-10-28 1999-09-28 Magemos Corporation Power MOSFET fabrication process to achieve enhanced ruggedness, cost savings, and product reliability
JPH10294448A (ja) * 1997-04-22 1998-11-04 Hitachi Ltd 高耐圧半導体装置の製造方法
JP2008227151A (ja) * 2007-03-13 2008-09-25 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2011101021A (ja) * 2009-11-09 2011-05-19 Abb Technology Ag ファストリカバリーダイオード
JP2011109090A (ja) * 2009-11-09 2011-06-02 Abb Technology Ag ファストリカバリーダイオード

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164083A (ja) * 2017-03-24 2018-10-18 3−5 パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング3−5 Power Electronics GmbH Iii−v族半導体ダイオード
US10734532B2 (en) 2017-03-24 2020-08-04 3-5 Power Electronics GmbH III-V semiconductor diode
US10847626B2 (en) 2017-12-21 2020-11-24 3-5 Power Electronics GmbH Stacked III-V semiconductor component

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