CN103548142A - 半导体元件、半导体装置、及其制造方法 - Google Patents

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Abstract

本申请所公开的半导体元件的制造方法包含：工序(A)，在半导体基板上形成第1导电型的第1碳化硅半导体层；工序(B)，在第1碳化硅半导体层上形成对体区域进行规定的第1掩模；工序(C)，使用第1掩模，在第1碳化硅半导体层中形成第2导电型的体注入区域；工序(D)，在第1掩模的侧面形成侧壁；工序(E)，使用第1掩模及侧壁，在第1碳化硅半导体层中形成第1导电型的杂质注入区域及第2导电型的第1体注入区域；和工序(F)，对第1碳化硅半导体层进行热处理。

Description

半导体元件、半导体装置、及其制造方法
技术领域
本申请涉及半导体元件。尤其涉及被使用于高耐压、大电流用的碳化硅半导体元件(功率半导体器件)。
背景技术
碳化硅(silicon carbide：SiC)与硅(Si)相比，是带隙大的高硬度的半导体材料，被应用于功率元件、耐环境元件、高温动作元件、高频元件等各种半导体装置。其中，向开关切换元件或整流元件等功率元件的应用正被关注中。使用了SiC的功率元件具有可比Si功率元件更大幅地降低电力损耗等优点。再有，SiC功率元件活用这种特性，与Si功率元件相比，可以实现更小型的半导体装置。
在使用了SiC的功率元件之中，代表性的半导体元件是金属—绝缘体—半导体场效应晶体管(Metal-Insulator-Semiconductor Field-EffectTransistor：MISFET)。以下，有时将SiC的MISFET简单地称为“SiC-FET”。金属—氧化物—半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。
若正向电流在SiC的pn结中流动，则会报告因基板底面倒转而导致层叠缺陷增大这样的SiC固有的问题。在将SiC-FET作为开关切换元件、例如用于对电动机等负载进行驱动控制的电力变换器等的情况下，会产生该问题。在将SiC-FET用作电力变换器的开关切换元件的情况下，在SiC-FET呈截止状态下有时会有“回流电流”流动。作为该回流电流的路径，有时使用SiC-FET内存在的pn结。由于这种pn结存在于构成SiC-FET的半导体元件的内部、且作为二极管发挥功能，故被称为“体二极管”。若将存在于SiC-FET内的pn结二极管(体二极管)用作防回流二极管，则电流在作为pn结的体二极管内以正向流动。认为：如果这种电流流经SiC的pn结，则由于体二极管的双极性动作而使SiC-FET的结晶劣化(pn结中的层叠缺陷增大)进展(例如专利文献1)。
若SiC-FET的结晶劣化进展，则存在体二极管的导通电压上升的可能性。再有，若将体二极管用作防回流二极管，则起因于pn结二极管的双极性动作而使二极管从导通状态过渡至截止状态时，流动反向恢复电流。反向恢复电流使得恢复损耗产生，也招致开关切换速度的下降。
为了解决将体二极管用作防回流二极管而产生的这种问题，提出将作为电子零件的防回流二极管元件与SiC-FET反向并联连接、从而使回流电流在防回流二极管元件中流动的方案(例如专利文献2)。
在先技术文献
专利文献
专利文献1：日本特开2008-17237号公报
专利文献2：日本特开2002-299625号公报
专利文献3：国际公开第2010/125819号
发明内容
本发明要解决的技术问题
然而，根据上述现有技术，由于需要和SiC-FET分开利用防回流二极管元件，因此零件件数增大、或制造成本上升。本申请的非限定性的例示的某一实施方式在于提供一种既不会使零件件数增加、还能够通过抑制SiC半导体装置的结晶劣化的进展而保证高可靠性的SiC半导体元件。
用于解决技术问题的技术手段
本申请的一形态涉及的半导体元件的制造方法，包含：工序(A)，在半导体基板上形成第1导电型的第1碳化硅半导体层；工序(B)，在所述第1碳化硅半导体层上形成对体区域进行规定的第1掩模；工序(C)，使用所述第1掩模，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成体注入区域；工序(D)，在所述第1掩模的侧面形成侧壁；工序(E)，使用所述第1掩模及所述侧壁，通过注入第1导电型的杂质而在所述第1碳化硅半导体层中形成杂质注入区域，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成第1体注入区域；以及工序(F)，通过对所述第1碳化硅半导体层进行热处理而由所述杂质注入区域及所述第1体注入区域分别形成杂质区域及第1体区域，在所述体注入区域的所述杂质注入区域及所述第1体注入区域以外的区域对第2体区域进行划分，在所述第1碳化硅半导体层的体注入区域以外的区域对漂移区域进行划分。
本申请的一形态涉及的半导体元件具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于所述半导体基板的主面上；第2导电型的体区域，位于所述第1碳化硅半导体层内；第1导电型的杂质区域，位于所述体区域内；第1导电型的第2碳化硅半导体层，被配置在所述第1碳化硅半导体层上、且分别与所述体区域及所述杂质区域的至少一部分相接；所述第2碳化硅半导体层上的栅极绝缘膜；所述栅极绝缘膜上的栅电极；第1欧姆电极，与所述杂质区域电连接；以及第2欧姆电极，被设于所述半导体基板的背面，所述体区域包括：第1体区域、和被配置在至少包括所述第1体区域的下方的位置且与所述体区域的底面相接的第2体区域，所述第1体区域的杂质浓度高于所述第2体区域的杂质浓度，所述杂质区域中的第2导电型的杂质的杂质浓度低于所述第1体区域中的第2导电型的杂质的杂质浓度。
-发明效果-
根据本申请的一形态，可以提供能抑制半导体层的结晶劣化且将具有高可靠性的防回流二极管内置的类型的SiC半导体元件。
附图说明
图1(a)是表示第1实施方式的半导体元件的实施方式的剖视图，图1(b)及(c)是表示元件单元的配置的示意图。
图2A是表示图1所示的半导体元件100中的第2碳化硅半导体层106的杂质浓度及膜厚和半导体元件100的阈值Vth及沟道二极管的启动电压|Vf0|之间关系的图。
图2B是表示第1实施方式的半导体元件的正向特性的一例的图。
图2C是表示第1实施方式的半导体元件的反向特性的一例的图。
图3A的(a)～(h)是用于说明半导体元件100的制造方法的工序剖视图。
图3B的(a)～(d)是用于说明半导体元件100的其他制造方法的工序剖视图。
图4(a)～(e)是用于说明半导体元件100的制造方法的工序剖视图。
图5(a)是表示半导体装置的俯视图，图5(b)是元件单元100u的剖视图，图5(c)是(a)的线E-F处的剖视图。
图6是表示典型的逆变器电路1000的构成的电路图。
图7是半导体元件(SiC-MISFET)1100的剖视图。
图8是用于说明SiC体二极管的启动电压的曲线图。
图9是将图6所示的逆变器电路的3相逆变器的1相提取出的电路图。
图10是表示图9所示的电路的动作波形的时序图。
图11是用于对pn结二极管的反向恢复电流进行说明的曲线图。
具体实施方式
本申请发明人对专利文献2所公开的、由SiC-FET以及反向并联连接的防回流二极管构成的电路详细地进行了研讨。图6表示这种具有防回流二极管元件的典型的逆变器电路1000的构成。
逆变器电路1000是用于驱动电动机等负载1500的电路，具备由SiC-FET组成的多个半导体元件1100。在逆变器电路1000中，半导体元件1100和防回流二极管元件1200反向并联连接。导通电流(IF)流经半导体元件1100，回流电流(IR)流经防回流二极管元件1200。由被串联地连接在一起的2个半导体元件1100构成1个套组，3个套组相对于直流电源2000而并联地设置。各半导体元件1100的栅极电位由控制器控制。
图7表示半导体元件(SiC-FET)1100的构成。半导体元件1100由碳化硅(SiC)半导体构成，具有在n+基板(SiC基板)119之上层叠了n-漂移区域120的构造。在n-漂移区域120的上部形成有p体区域130，在p体区域130的上部形成有p体接触区域132和n+杂质区域140。而且，在p体接触区域132及n+杂质区域140之上形成有第1欧姆电极145。
在n-漂移区域120、p体区域130及n+杂质区域140的表面形成有沟道外延层150。进而，在沟道外延层150之上形成有栅极绝缘膜160及栅电极165。在沟道外延层150之中、与p体区域130的上表面相接的部分形成沟道区域。在n+基板119的背面形成有第2欧姆电极170。
体二极管180内置于半导体元件1100中。即，通过p体区域130和n-漂移区域120之间的pn结来形成体二极管180。
由于SiC是宽带隙半导体，因此体二极管180在室温下的启动电压Vf(将第2欧姆电极170设为基准的情况下的第1欧姆电极145的电位Vsd)较高而达3V附近(约2.7V)，损耗大。
图8表示不同的动作温度下的、体二极管180的电流电压特性及启动电压。针对体二极管180，从表示其电流电压特性的曲线以切线近似方式求出的启动电压Vf，在25℃下高达约2.8V，这种高的启动电压的二极管并不实用。若动作温度变高，则Vf变小。再有，如前所述，如果将体二极管180用作防回流二极管，则半导体元件1100的结晶劣化进展，存在体二极管180中的电阻变大、损耗增大的问题。
因此，在逆变器电路1000中，将体二极管180作为防回流二极管元件1200的替代品来使用是困难的。
体二极管180是pn结二极管，是双极性动作的元件。在体二极管180变为截止时，流动反向恢复电流，故此产生恢复损耗。其结果，由于产生反向恢复电流流经的期间，因此极难执行半导体元件1100的高速开关切换。再有，由于开关切换损耗增大，因此难以提高开关切换频率。
图9是为了说明而将图6所示的电路中的一部分构成抽出进行表示的电路图。如图9所示，直流电源2000向电动机等感应性负载2100供给电力。高侧MISFET H和低侧MISFET L被串联地连接。对高侧MISFETH和低侧MISFET L进行驱动的控制器2200输出高侧MISFET H的栅极驱动电压Vg1和低侧MISFET L的栅极驱动电压Vg2。
控制器2200和直流电源2000一起作为对各MOSFET(半导体元件)的电位进行设定的“电位设定部”发挥功能，通过该电位设定部来驱动图示出的半导体装置。
在图9中，以箭头示出的电流I1、I2沿着箭头方向流动时具有正的值，而沿着与箭头方向相反的方向流动时具有负的值。
图10(a)～(e)是图9中示出的电路的动作波形，是表示电流流向感应性负载2100时的各部的电压及电流的时序图。
高侧MISFET H的栅极驱动电压Vg1和低侧MISFET L的栅极驱动电压Vg2被排他地导通、截止。再有，为了防止高侧MISFET H和低侧MISFET L同时导通而短路击穿，在Vg1与Vg2之间设置空载时间Td1、Td2。
图10的时序图中的初始状态表示：Vg2导通，电流流经图9中示出的箭头96的路径的状态。接着，Vg2截止，在空载时间Td1的期间内电流流经图9中示出的箭头97的路径、即与低侧MISFET L反向并联连接的防回流二极管元件。此时，电流I1表示负的值。
在电流流经与低侧MISFET L反向并联连接的防回流二极管元件的状态下，若将高侧MISFET H导通，则与低侧MISFET L反向并联连接的防回流二极管元件被施加电压。该电压对于防回流二极管元件而言是反向电压。为此，在反向恢复电流以图9中示出的箭头95的路径而流经与低侧MISFET L反向并联连接的防回流二极管元件后，与低侧MISFET L反向并联连接的防回流二极管元件截止。更详细而言，若高侧MISFET H导通，则在该时刻自高侧MISFET H起贯通与低侧MISFET L反向并联连接的防回流二极管元件的反向恢复电流如峰值电流98所示那样，过渡地流动。该反向恢复电流虽然未流经感应性负载2100，但如图9的箭头95所示，会被叠加到流经高侧MISFET H的电流上，成为引起开关切换损耗的增大、过电流引起的元件击穿、噪声产生等的原因。
若与低侧MISFET L反向并联连接的防回流二极管元件截止，则电流以图9中示出的箭头94的路径流动。接着，Vg1截止，在空载时间Td2的期间内，电流流经图9中示出的箭头97的路径、即与低侧MISFET L反向并联连接的防回流二极管元件。
在电流流经与低侧MISFET L反向并联连接的防回流二极管元件的状态下，低侧MISFET L导通，电流流经图9中示出的箭头96的路径、即低侧MISFET L的沟道而恢复到初始状态。其中，在高侧MISFET H和低侧MISFET L中，导通/截止动作的时刻是不同的，但是由于反向恢复电流在高侧也会产生，因此高侧的防回流二极管元件中也有电流流过。
接着，参照图11对pn结二极管的反向恢复电流进行说明。图11中的曲线(a)及(b)表示使用了Si的pn结二极管(Si-PND)的电流变化的测量结果。曲线(a)是25℃(Tj＝25℃)的结果，曲线(b)是150℃(Tj＝150℃)的结果。
根据曲线(a)及(b)可知：存在pn结二极管中产生反向恢复电流的期间，由此招致逆变器电路1000的特性恶化(例如阻碍开关切换的高速化及增大开关切换损耗)。反向恢复电流在150℃的曲线(b)中要比25℃的曲线(a)中更大，因此越是高温，Si-pn结二极管的特性就越恶化。
另一方面，图11中的曲线(c)表示使用了SiC的肖特基势垒二极管(SiC-SBD)的电流变化的测量结果。在曲线(c)的情况下，可知与曲线(a)及(b)相比，反向恢复电流较小。再有，由于曲线(c)是25℃和150℃双方的结果，因此可知在SiC-SBD中即便在高温的情况下反向恢复电流也几乎不会产生。故此，与Si-PND相比，作为防回流二极管元件1200优选使用SiC-SBD。与SiC-FET的体二极管相比，SBD的启动电压较低。为此，在回流电流小时，由于回流电流流经SBD，因此回流电流并未流经体二极管。为此，可以抑制SiC-FET的结晶劣化。也就是说，如果将SiC-SBD与SiC-FET反向并联连接，则可流过回流电流，且可实现可靠性高的FET。
然而，作为防回流二极管元件若使用SiC的SBD，则碳化硅半导体材料仍是高价，故此SiC的SBD也是高价，会招致电路成本的增大。进而，若将专利文献2的SiC-FET用于电力变换器，则在回流电流流经体二极管的情况下也存在SiC-FET的耐压劣化等故障率上升而成为可靠性低的电力变换器等问题。还有，与SiC-SBD搭载量相应地增多零件件数，由此电力变换器也相应地增大，与要求小型化、轻质化的电力变换器的期望背道而驰。
本申请发明人鉴于这种课题，想到了一种新型的半导体元件、半导体装置及其制造方法。
本发明的一形态的概要如下。
作为本发明的一形态的半导体元件的制造方法包含：工序(A)，在半导体基板上形成第1导电型的第1碳化硅半导体层；工序(B)，在所述第1碳化硅半导体层上形成对体区域进行规定的第1掩模；工序(C)，使用所述第1掩模，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成体注入区域；工序(D)，在所述第1掩模的侧面形成侧壁；工序(E)，使用所述第1掩模及所述侧壁，通过注入第1导电型的杂质而在所述第1碳化硅半导体层中形成杂质注入区域，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成第1体注入区域；以及工序(F)，通过对所述第1碳化硅半导体层进行热处理而由所述杂质注入区域及所述第1体注入区域分别形成杂质区域及第1体区域，在所述体注入区域的所述杂质注入区域及所述第1体注入区域以外的区域对第2体区域进行划分，在所述第1碳化硅半导体层的体注入区域以外的区域对漂移区域进行划分。
也可在所述工序(E)中，注入所述第2导电型的杂质，以使所述第2导电型的杂质位于所述体注入区域中的比所述杂质注入区域更深的区域。
也可所述第1体区域及所述第2体区域分别包括底部分及壁部分，在所述第1碳化硅半导体层中，所述杂质区域位于所述第1碳化硅半导体层的表面区域，所述第1体区域的底部分位于所述杂质区域的下方，所述第1体区域的壁部分位于所述杂质区域的侧方且与所述第1碳化硅半导体层的表面相接，所述第2体区域的底部分位于所述第1体区域的底部分的下方，所述第2体区域的壁部分较之所述第1体区域的壁部分而位于外侧。
所述半导体元件的制造方法也可在所述工序(F)之前还包含在所述杂质注入区域中形成至少抵达所述第1体区域的底部分的接触注入区域的工序，在所述工序(F)中，由所述接触注入区域形成接触区域。
所述半导体元件的制造方法也可在所述工序(F)之后还包含：在所述第1碳化硅半导体层的表面形成第2碳化硅半导体层的工序；在所述第2碳化硅半导体层上形成栅极绝缘膜的工序；在所述栅极绝缘膜上形成栅电极的工序；除去所述栅极绝缘膜及所述第2碳化硅半导体层的一部分，以使所述杂质区域的一部分及所述接触区域露出的工序；将第1欧姆电极形成为与所述露出的杂质区域的一部分及所述接触区域相接的工序；以及将第2欧姆电极形成为与所述半导体基板的未与所述第1碳化硅半导体层相接的面相接的工序。
所述半导体元件的制造方法也可按照所述工序(A)、(B)、(D)、(E)、(C)、(F)的顺序进行各工序，在所述工序(E)与(C)之间还包含除去所述侧壁的工序。
作为本发明的另一形态的半导体元件具备：第1导电型的半导体基板；第1导电型的第1碳化硅半导体层，位于所述半导体基板的主面上；第2导电型的体区域，位于所述第1碳化硅半导体层内；第1导电型的杂质区域，位于所述体区域内；第1导电型的第2碳化硅半导体层，被配置在所述第1碳化硅半导体层上、且分别与所述体区域及所述杂质区域的至少一部分相接；所述第2碳化硅半导体层上的栅极绝缘膜；所述栅极绝缘膜上的栅电极；第1欧姆电极，与所述杂质区域电连接；以及第2欧姆电极，被设于所述半导体基板的背面，所述体区域包括：第1体区域、和被配置在至少包括所述第1体区域的下方的位置且与所述体区域的底面相接的第2体区域，所述第1体区域的杂质浓度高于所述第2体区域的杂质浓度，所述杂质区域中的第2导电型的杂质的杂质浓度低于所述第1体区域中的第2导电型的杂质的杂质浓度。
也可所述第1体区域及所述第2体区域分别在与所述半导体基板的主面垂直的方向上至少具有15nm及100nm的厚度，所述第1体区域的杂质浓度为所述第2体区域的杂质浓度的2倍以上。
也可所述第1体区域较之所述杂质区域的底而位于下方及所述杂质区域的侧方，且在所述杂质区域的侧方，与所述第1碳化硅半导体层的表面相接。
也可所述第1体区域之中与所述第2碳化硅层相接的部分被配置在所述第1体区域之中比位于所述杂质区域的下方的部分更浅的位置。
也可所述第1体区域及所述第2体区域分别包括底部分及壁部分，在所述第1碳化硅半导体层中，所述杂质区域位于所述第1碳化硅半导体层的表面区域，所述第1体区域的底部分位于所述杂质区域的下方，所述第1体区域的壁部分位于所述杂质区域的侧方且与所述第1碳化硅半导体层的表面相接，所述第2体区域的底部分位于所述第1体区域的底部分的下方，所述第2体区域的壁部分较之所述第1体区域的壁部分而位于外侧。
也可向以所述第1欧姆电极为基准的所述第2欧姆电极及所述栅电极施加的电位分别为Vds及Vgs，栅极阈值电压为Vth，在Vgs≥Vth的情况下，电流经由所述第2碳化硅半导体层而从所述第2欧姆电极流向所述第1欧姆电极，在0伏特≤Vgs＜Vth的情况下，随着Vds变得比0伏特更小，在电流开始从所述体区域流向所述第1碳化硅半导体层之前，电流经由所述第2碳化硅半导体层而从所述第1欧姆电极流向所述第2欧姆电极。
也可所述半导体基板、所述第1碳化硅半导体层、所述体区域、所述杂质区域、所述第2碳化硅半导体层、所述栅极绝缘膜、所述栅电极、所述第1欧姆电极、及所述第2欧姆电极构成金属—绝缘体—半导体场效应晶体管，若将以所述第1欧姆电极的电位为基准的所述第2欧姆电极的电位定义为Vds、将以所述第1欧姆电极的电位为基准的所述栅电极的电位定义为Vgs、将所述金属—绝缘体—半导体场效应晶体管的栅极阈值电压定义为Vth、将电流从所述第2欧姆电极流向所述第1欧姆电极的方向定义为正向、将电流从所述第1欧姆电极流向所述第2欧姆电极的方向定义为反向，则：在Vgs≥Vth的情况下，所述金属—绝缘体—半导体场效应晶体管经由所述第2碳化硅半导体层而将所述第2欧姆电极与所述第1欧姆电极之间导通，在0伏特≤Vgs＜Vth的情况下，所述金属—绝缘体—半导体场效应晶体管作为在所述正向不流动电流而在Vds＜0伏特时使电流在所述反向经由所述第2碳化硅半导体层从所述第1欧姆电极流向所述第2欧姆电极的二极管发挥功能，所述二极管的启动电压的绝对值小于由所述体区域与所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
也可所述第1体区域的杂质浓度为1×1018cm-3以上、且1×1020cm-3以下，所述第2体区域的杂质浓度为1×1017cm-3以上、且1×1019cm-3以下。
也可所述第2碳化硅半导体层和所述杂质区域、及所述第1碳化硅半导体层之中与所述第2体区域相邻的区域电连接、且被配置在所述第1体区域上。
所述第2碳化硅半导体层也可通过外延生长而形成。
本发明的其他一形态涉及的半导体装置是包括多个上述任一个半导体元件的半导体装置，多个所述半导体元件的所述半导体基板及所述第1碳化硅半导体层分别被相互地连接，在与所述半导体基板的主面平行的面中，包围多个所述半导体元件的第2导电型的环形区域被配置在所述第1碳化硅半导体层中，所述环形区域的深度方向的杂质浓度分布等于所述体区域的深度方向的杂质浓度分布。
根据本发明的一形态，通过由2个区域来构成体区域，从而可独立地控制用于调整半导体元件的阈值的第1体区域和形成与漂移区域的pn结的第2体区域的浓度。由此，可以抑制半导体元件的耐压不良、漏泄不良。再有，由于第1导电型的杂质区域中的第2导电型杂质的杂质浓度低于第1体区域中的第2导电型杂质的杂质浓度，因此在杂质区域中，有效地抑制第1导电型的杂质浓度受到第2导电型杂质的影响，难以产生第1导电型的杂质区域的浓度下降。进而，可以提高杂质区域中的第1导电型的杂质浓度的控制性且可降低杂质浓度的偏差。由此，也可抑制半导体元件的导通电阻的增大且抑制元件特性的偏差。
以下，参照附图详细地说明本发明的半导体元件的实施方式。以下实施方式的半导体元件包括MISFET，该MISFET由作为沟道区域发挥功能的碳化硅半导体层、对流经碳化硅半导体层的电流进行控制的栅电极、与碳化硅半导体层电连接的第1欧姆电极及第2欧姆电极构成。该MISFET在以第1欧姆电极的电位为基准的栅电极的电位为零以上且低于晶体管的阈值电压Vth的情况下，作为电流经由沟道区域而从第1欧姆电极流向第2欧姆电极的二极管进行动作。
在本申请说明书中，将以第1欧姆电极S的电位为基准的第2欧姆电极D的电位定义为Vds、将以第1欧姆电极S的电位为基准的栅电极G的电位定义为Vgs、将从第2欧姆电极D流向第1欧姆电极S的电流的方向定义为“正向”、将从第1欧姆电极S流向第2欧姆电极D的电流的方向定义为“反向”。其中，电位及电压的单位均为伏特(V)。
(第1实施方式)
以下，参照附图对半导体元件的第1实施方式进行说明。图1(a)示意地表示本实施方式的半导体元件100的剖面。在图1(a)中，示出分别位于单点划线的右侧及左侧的2个半导体元件100的剖面。这些元件构成元件单元100u，市售的半导体装置包括多个元件单元。
半导体元件100具备第1导电型的半导体基板101和位于半导体基板101的主面上的第1导电型的第1碳化硅半导体层102’。在本实施方式中，第1导电型为n型、第2导电型为p型。但是，也可第1导电型为p型、第2导电型为n型。半导体基板101具有n+型的导电性且由碳化硅构成。第1碳化硅半导体层102’为n-型。n或p导电型的右上角的“+”或“-”表示杂质的相对浓度。“n+”意味着n型杂质浓度要比“n”还高，“n-”意味着n型杂质浓度要比“n”还低。
在第1碳化硅半导体层102’内，设置有第2导电型的体区域103。将第1碳化硅半导体层102’的体区域103以外的区域称为漂移区域102。第1导电型的杂质区域104位于体区域103内且与第1碳化硅半导体层102’的表面102’s相接。
体区域103包括第2导电型的第1体区域103a和第2导电型的第2体区域103b。第1体区域103a具有：底部分103ab，其位于杂质区域104的下方；以及壁部分103aw，其位于杂质区域104的侧方。也就是说，第1体区域103a位于杂质区域104的下方及侧方，且在杂质区域104的侧方，与第1碳化硅半导体层的表面102’s相接。第2体区域103b与体区域103的底面103u相接、且具有底部分103bb和壁部分103bw，该底部分103bb位于第1体区域103a的底部分103ab的下方，该壁部分103bw位于第1体区域103a的壁部分103aw的侧方。
在杂质区域104的下方，第1体区域103a及第2体区域103b在与半导体基板101的主面垂直的方向上具有至少15nm、100nm的厚度。如图1(a)所示，第2体区域103b具有从杂质区域104的下方朝向第1碳化硅半导体层102’的表面102’s延伸的壁部分103bw，以便覆盖第1体区域103a及杂质区域104。越是从杂质区域104的下方朝向第1碳化硅半导体层102’的表面102’s，壁部分103bw的厚度就变得越小。再有，第1体区域103a具有从杂质区域104的下方朝向第1碳化硅半导体层102’的表面102’延伸的壁部分103aw，以便覆盖杂质区域104。
这样，第1体区域103a被第2体区域103b的壁部分103bw包围且位于第2体区域103b内，第1体区域103a并未与漂移区域102相接。再有，杂质区域104被第1体区域103a的壁部分13aw包围且位于第1体区域103a内。在从与半导体基板101的主面垂直的方向观察的情况下，第1体区域103a的外周在第2体区域103b内部，呈现越接近表面就越扩展的分布。
在本实施方式中，与第1碳化硅半导体层102’的表面102’s及杂质区域104的侧面相接的区域102a位于第1体区域103a的壁部分103aw和杂质区域104之间。在本实施方式中，该区域102a具有与漂移区域102相同的第2导电型且以相同程度的浓度包含第2导电型的杂质。但是，区域102a也可以与第1体区域103a同等程度地包含第2导电型的杂质。再有，第1体区域103a为p+型，第2体区域103b为p型。第1体区域103a的杂质浓度也可以为第2体区域103b的杂质浓度的2倍以上。在此，在第1体区域103a及第2体区域103b相邻的位置，对第1体区域103a及第2体区域103b的杂质浓度进行比较。
如以下详细说明的那样，第1体区域103a使用用于形成具有侧壁的杂质区域104的掩模，通过向比杂质区域104更深的位置注入杂质来形成。为此，杂质区域104中的第2导电型杂质的杂质浓度变得比第1体区域103a中的第2导电型杂质的杂质浓度还低。在此，在第1碳化硅半导体层102’中的相同的深度，对杂质区域104及第1体区域103a中的第2导电型杂质的杂质浓度进行比较。此时，在侧壁的下方，与通过侧壁相应地，用于形成第1体区域103a的杂质浅浅地位于第1碳化硅半导体层102’内。由此，形成与第1碳化硅半导体层102’的表面102’s相接的第1体区域103a的壁部分103aw。
由于杂质区域104中的第2导电型杂质的杂质浓度比第1体区域中的第2导电型杂质的杂质浓度还低，因此为使杂质区域104成为第1导电型，被抵消的第1导电型的杂质量少量即可。为此，容易形成高浓度的杂质区域104。再有，第1导电型的杂质浓度的控制性得以提高，且能够抑制元件特性的偏差。
半导体元件100在杂质区域104中也可以具有贯通第1体区域103a且与第2体区域103b相接的第2导电型的接触区域105。接触区域105也可以为p+型。在杂质区域104上形成有第1欧姆电极109。第1欧姆电极109形成于杂质区域104及接触区域105的表面上且与杂质区域104及接触区域105双方电接触。在第1体区域103a的杂质浓度足够大的情况下，也可以不设置接触区域105。该情况下，也可以在杂质区域104中设置露出第1体区域103a的接触沟槽，通过在沟槽内形成第1欧姆电极109而使第1体区域103a与第1欧姆电极109直接接触。
为了简化漂移区域102之中与体区域103相邻的区域102j、即在相邻的2个元件单元的各体区域103之间被夹持的区域102j的说明，称为JFET(Junction Field-Effect Transistor)区域。由于该区域由第1碳化硅半导体层102’组成，因此虽然杂质浓度也可以和第1碳化硅半导体层102’相同，但为了降低JFET区域102j中的电阻，也可以借助离子注入等导入第1导电型的杂质(在此为n型)，将杂质浓度提高得比第1碳化硅半导体层102’还高。
在第1碳化硅半导体层102’上设置有分别与体区域103及杂质区域104的至少一部分相接的第1导电型的第2碳化硅半导体层106。第2碳化硅半导体层106也可以和杂质区域104及第1碳化硅半导体层102’之中与第2体区域103b相邻的JFET区域102j电连接、且形成于第1体区域103a上。具体而言，在第1体区域103a中，壁部分103aw的一部分与第2碳化硅半导体层106相接。与底部分103ab相比，壁部分103aw在第1碳化硅半导体层102’中被配置于更浅的位置。
在本实施方式中，第2碳化硅半导体层106通过外延生长而形成。第2碳化硅半导体层106在与第1体区域103a相接的区域内包含沟道区域106c。沟道区域106c的长度(沟道长L)相当于以图1(a)所示的2个双向箭头示出的长度。即，MISFET的“沟道长”由附图上的、第1体区域103a的上表面(与第2碳化硅半导体层106相接的表面)的水平方向尺寸来规定。
在第2碳化硅半导体层106之上形成有栅极绝缘膜107。在栅极绝缘膜107之上形成有栅电极108。栅电极108至少位于沟道区域106c的上方。
形成有层间绝缘膜111以覆盖栅电极108，在层间绝缘膜111上形成有上部布线电极112。上部布线电极112经由设于层间绝缘膜111的接触孔111c而与第1欧姆电极109连接。在半导体基板101的背面形成有第2欧姆电极110。在第2欧姆电极110的背面还形成有背面布线电极113。
在从上部布线电极112侧观察半导体元件100的情况下，半导体元件100的元件单元100u例如具有正方形形状。元件单元100u也可以具有长方形或四边形以外的多边形形状。图1(b)表示元件单元100u的配置。如图1(b)所示，元件单元100u例如在x及y方向上被二维地排列，y方向的排列交替地各移位1/2。元件单元100u在一个方向上具有长的形状的情况下，也可以如图1(c)所示那样并列配置。由这样配置的多个元件单元100u来构成半导体装置。
接着，对半导体元件100的动作进行说明。在半导体元件100中，由第2碳化硅半导体层106、对流经第2碳化硅半导体层106的电流进行控制的栅电极108、栅极绝缘膜107、与第2碳化硅半导体层106电连接的第1欧姆电极109及第2欧姆电极110来构成MISFET。若将MISFET的阈值电压(正向电流的阈值电压)设为Vth，则MISFET在Vgs≥Vth的情况下成为导通状态，如果Vds＞0V，则电流经由第2碳化硅半导体层106而从第2欧姆电极110流向第1欧姆电极109。另一方面，在Vgs＜Vth的情况下作为晶体管而言成为截止状态。
但是，该MISFET即便为截止状态，也为0V≤Vgs＜Vth，在Vds＜0V时，通过适宜地选择第1体区域103a的杂质浓度和第2碳化硅半导体层106的杂质浓度、第2碳化硅半导体层106的厚度，从而作为电流经由第2碳化硅半导体层106而从第1欧姆电极109流向第2欧姆电极110的二极管发挥功能。以后，在本申请说明书中，将电流经由第2碳化硅半导体层106而从第1欧姆电极109流向第2欧姆电极110的二极管称为“沟道二极管”。由于将从第2欧姆电极110向第1欧姆电极109的方向定义为“正向”、将从第1欧姆电极109向第2欧姆电极110的方向定义为“反向”，因此电流在该二极管中流动的方向为“反向”。
将MISFET的沟道区域设为电流路径的该沟道二极管具有在Vds＞Vf0(Vf0为负值)的情况下没有1mA以上的电流流过而在Vds≤Vf0的情况下有1mA以上的电流流动的特性。换言之，流经该二极管的电流在Vds＞Vf0(Vf0为负值)时几乎为零(低于1mA)，但若使Vds自零开始逐渐地减小(使Vds的绝对值逐渐增加)，则在Vds达到Vf0时变为1mA，若使Vds的绝对值进一步增加，则电流增大。这意味着Vf0相当于二极管的电流—电压特性中的“启动电压”。
二极管的启动电压Vf0、晶体管的阈值电压Vth均主要由第1体区域103a的杂质浓度、第2碳化硅半导体层106的杂质浓度及膜厚、栅极绝缘膜107的厚度来决定。
本实施方式的半导体元件100可以独立地控制Vth与Vf0。作为一例，图2A是表示将栅极绝缘膜107的厚度设定为70nm、将第1体区域103a的杂质浓度设定为1×1019cm-3的情况下的、第2碳化硅半导体层106的杂质浓度及其膜厚和晶体管的阈值电压Vth及沟道二极管的启动电压的绝对值|Vf0|之间的关系的模拟结果。根据图2A，在想将沟道二极管的启动电压Vf0的绝对值|Vf0|设为约1V的情况下，如果将第2碳化硅半导体层106的杂质浓度设定为约2.5×1017cm-3、将第2碳化硅半导体层106的膜厚设定为约70nm，则半导体元件100的Vth变为约3.5V。再有，如果将第2碳化硅半导体层106的杂质浓度设定为约1.5×1018cm-3、将第2碳化硅半导体层106的膜厚设定为约30nm，则在|Vf0|维持约1V不变的情况下可将半导体元件100的Vth设定为约6.1V。
本实施方式的半导体元件100均可以提高体区域103的表面侧(即第1体区域103a)的杂质浓度及第2碳化硅半导体层106的杂质浓度。由此，与由漂移区域102和第2体区域103b形成的体二极管内电流开始流动的Vf的绝对值相比，可将Vf0的绝对值设定得更小，在0V≤Vgs＜Vth、Vds＜0V的情况下，在电流开始于体二极管内流动之前能够使电流在沟道二极管内流动
另一方面，半导体元件100的耐压主要由pn结来决定，该pn结由第2体区域103b和漂移区域102(第1碳化硅半导体层102’)构成。
在体区域103的杂质浓度高的情况下，如果相对于第1欧姆电极109而言向第2欧姆电极110施加正的偏压，则变成向由体区域103与漂移区域102组成的pn结施加反向的电压，因此在其界面引起电场集中。体区域103的浓度越高，则越容易引起电场集中，尤其是如图1(a)所示，在体区域103的角103c处电场增强，由此可决定半导体元件100的耐压。也就是说，角103c中的p型的杂质浓度低的地方会维持半导体元件100的耐压。相反，若杂质浓度变高，则耐压劣化。再有，主要对碳化硅以离子注入形成体区域103，被离子注入碳化硅中的杂质，与Si半导体相比，活化不完全，因此若体区域103的杂质浓度变高，则体区域103的未恢复完的注入缺陷的影响并不少，漏泄电流变得容易产生。由此，在该观点下，优选体区域103的与漂移区域102相接的区域的浓度低到某种程度。在本实施方式中，杂质浓度高的第1体区域103a位于第2体区域103b之中，与漂移区域102相接的区域只是浓度可降低的第2体区域103b。为此，能够显著地抑制体区域高浓度化造成的不良情况。
本实施方式的半导体元件100将体区域103分割为第1体区域103a及第2体区域103b，可独立地控制这些区域的杂质浓度。即，一方面通过调整第1体区域103a的杂质浓度可控制二极管的启动电压Vf0，而另一方面通过调整第2体区域103b的杂质浓度可控制半导体元件100的耐压。例如，将第1体区域103a的杂质浓度设为1×1018cm-3以上、且1×1020cm-3以下，将第2体区域103b的杂质浓度设为1×1017cm-3以上、且1×1019cm-3以下。另外，优选将第1体区域103a的杂质浓度设为第2体区域103b的杂质浓度的2倍以上。在此，在第1体区域103a及第2体区域103b相邻的位置，对第1体区域103a及第2体区域103b的杂质浓度进行比较。
另外，在半导体元件100中，在杂质区域104及JFET区域102j上形成有第2碳化硅半导体层106。换言之，第2碳化硅半导体层106与漂移区域102的上表面接触。由此，可确保：相对于第1欧姆电极109将第2欧姆电极110设为负(反向)之际的沟道二极管内流动的电流，对于相对于第1欧姆电极109将第2欧姆电极110设为正(正向)之际的晶体管的导通电流而言毫不逊色的电流量(晶体管的额定导通电流的1/5以上、且2倍以下)。例如，在Vgs＝15V、晶体管的导通电流为15A(Vds＝1V)的情况下，在Vgs＝0V时沟道二极管的电流约为15A(Vds＝-2V)。为此，即便相对于第1欧姆电极109而将第2欧姆电极110设为负(反向)，也能够使得在形成于第2体区域103b及漂移区域102之间的体二极管内流动的电流锐减(或零)，可以使很多电流在沟道二极管内流动。
因此，根据本实施方式的半导体元件100，可以利用半导体元件100的沟道二极管而使与被搭载于普通的逆变器电路中的MISFET反向并联连接的所谓的防回流二极管发挥功能。也就是说，半导体元件100内置防回流二极管。
再有，由于可使沟道二极管的启动电压Vf0的绝对值比体二极管的启动电压的绝对值更小，故可以使逆变器电路中的电力损耗降低。进而，由于可使体二极管内流动的电流锐减，故可抑制半导体元件100的结晶劣化，可以维持高耐压特性。因此，半导体元件100具备较高的可靠性。
再有，如上所述，根据本实施方式，由于杂质区域104中的第2导电型杂质的杂质浓度比第1体区域中的第2导电型杂质的杂质浓度还低，故被抵消的第1导电型杂质的量只要少量即可，从而易于形成高浓度的第1导电型的杂质区域104。因此，可减小杂质区域104的薄层电阻，可以减小半导体元件100的导通电阻。
图2B及图2C中表示本实施方式的半导体元件100的一实施例的晶体管特性。图2B及图2C分别表示半导体元件100的正向特性及反向特性。为了进行比较而将图7所示的现有的半导体元件的特性合在一起来表不。
由图2B可知：根据本实施方式的半导体元件100，由于导通电阻小，因此可以流动大的正向电流。图2B所示的实施例及现有例的杂质区域104的薄层电阻分别为1.7kΩ/□、及12.56kΩ/□，与现有例相比较使薄层电阻降低到1/7。再有，根据图2C可知：在反向偏压时，在反向流动源极漏极电流，本实施方式的半导体元件100具备作为防回流二极管的功能。
接着，参照图3A、图3B、图4及图5，详述本实施方式的半导体元件100的制造方法。首先，准备半导体基板101。半导体基板101例如为低电阻(电阻率为0.02Ωcm)的n型4H-SiC切断基板。
如图3A(a)所示，在半导体基板101之上使高电阻的第1碳化硅半导体层102’外延生长。也可以在形成第1碳化硅半导体层102’之前在半导体基板101上堆积由高杂质浓度的SiC构成的缓冲层。缓冲层的杂质浓度例如为1×1018cm-3，厚度为1μm。第1碳化硅半导体层102’例如由n型4H-SiC构成，杂质浓度及膜厚例如分别为1×1016cm-3及10μm。
接着，如图3A(b)所示，在第1碳化硅半导体层102’之上堆积例如厚度为50nm的基底氧化膜129后，形成由厚度为350nm的SiN组成的掩模201。掩模201对体区域103进行规定。使用该掩模201，例如将Al离子注入第1碳化硅半导体层102’。在此形成的离子注入区域是浓度形成得比第1体注入区域103a’更低的第2体注入区域103b’。
接着，如图3A(c)所示，离子注入后并不除去掩模201，而是重新堆积例如由厚度为500nm的SiO2组成的掩模后进行回蚀刻，由此在掩模201的侧面形成侧壁202，在第1碳化硅半导体层102’中成为接触区域105的区域上形成掩模202’。接着，使用带侧壁202的掩模201，例如将氮离子注入到第2体注入区域103b’中，由此形成杂质注入区域104’。接下来，以相同的开口例如注入Al离子而形成第1体注入区域103a’。
第1体注入区域103a’、第2体注入区域103b’及杂质注入区域104’在被注入的离子活化后而成为第1体区域103a及第2体区域103b、杂质区域104。再有，在第1碳化硅半导体层102’之中，第1体区域103a、第2体区域103b及杂质区域104以外的区域成为漂移区域102。
杂质浓度(掺杂物浓度)与离子注入分布严格地说是不同的，杂质浓度大多要比离子注入分布低。这起因于被注入的杂质的活化率。活化率如果是100％，则离子注入分布与杂质浓度基本相等。假设活化率为α％，则只要例如将离子注入时的剂量设为1/(α/100)倍以使成为所设计的杂质浓度即可。
如本实施方式那样，在作为注入种类而选择Al的情况下，由于碳化硅中的Al的扩散系数小，因此扩散引起的浓度分布的变化几乎可忽略。另一方面，在将硼用作体区域103的杂质的情况下，在预先掌握活化率或扩散系数的基础上，选择离子注入的能量与注入量，以便能获得所期望的杂质浓度的分布。以下设将活化率假定为100％、杂质浓度与离子注入分布是基本相同的，进行说明。
第2体注入区域103b’例如是通过根据以下的注入能量及剂量注入Al而得到的。
30keV：6.0×1012cm-2
70keV：1.2×1013cm-2
150keV：2.5×1013cm-2
350keV：6.0×1013cm-2
相对于此，使用掩模202’及带侧壁202的掩模201而形成的第1体注入区域103a’例如是通过根据以下的注入能量及剂量注入Al而得到的。
250keV：5.0×1014cm-2
再有，杂质注入区域104’例如是通过根据以下的注入能量及剂量注入氮而得到的。
30keV：1.5×1014cm-2
50keV：2.0×1014cm-2
90keV：5.0×1014cm-2
第2体区域103b中的杂质区域104的深度成为200nm程度，从表面至200nm的范围成为n型区域，比其深的区域成为p型区域。
使用掩模202’及带侧壁202的掩模201而形成的第1体区域103a，在无侧壁202的开口部中，射程(Rp)为250nm，考虑了射程与射程偏差的(Rp-3×ΔRp)注入深度为210nm，比第2体区域103b与杂质区域104的边界更深。也就是说，第1体注入区域103a’并未被注入杂质注入区域104’中(即便被注入，也在剂量的0.3％以下)，不会对杂质注入区域104’的浓度造成影响。
另一方面，具有侧壁202的部分中，侧壁202成为注入掩模，注入分布变浅。其中，第1体注入区域103a’的射程完全存在于第1碳化硅半导体层102中，射程不会滞留在掩模201或侧壁202中。还有，侧壁202越厚，第1体注入区域103a’的射程就变得越浅，因此第1体注入区域103a’的射程越靠近杂质注入区域104’就变得越深、越靠近漂移区域102就变得越浅，在漂移区域102近旁，Rp成为30nm程度的深浅度。
由此，第1体区域103a被形成于漂移区域102和杂质区域104之间的第2体区域103b中。
如上所述，在假定活化率为100％的情况下，第1体注入区域103a’及第2体注入区域103b’的杂质浓度分别最大为约1×1019cm-3及约2×1018cm-3。如果活化率为100％，则这些值成为第1体区域103a及第2体区域103b的最大杂质浓度。再有，平均杂质浓度分别为约9.7×1018cm-3及约1.5×1018cm-3。
期望第1体区域103a的杂质浓度为第2体区域103b的杂质浓度的2倍以上、且100倍以下。其中，本实施方式中的、“2×1018cm-3以上”及“5×1017cm-3以上”这样的基准基于第1体区域103a及第2体区域103b的边界附近处的杂质浓度S。具体而言，定义为S＝1×1018cm-3，作为“S×2以上”及“S/2以上”来决定用于计算上述杂质浓度的区域。
第1体区域103a的厚度(深度)是根据沟道二极管的启动电压Vf0和第2碳化硅半导体层106的浓度及膜厚、栅极绝缘膜的厚度来决定的。在向栅电极108施加了0V的状态下，只要从第2碳化硅半导体层106与第1体区域103a的界面向第1体区域103a侧扩展的耗尽层停留在第1体区域103a内即可。为此，第1体区域103a的厚度只要为15nm以上即可。再有，第2体区域103b的厚度只要为100nm以上即可。
另外，第1体注入区域103a’、第2体注入区域103b’及杂质注入区域104’的形成顺序并未限于上述的例子。例如，也可以在第2体注入区域103b’之前先形成第1体注入区域103a’及杂质注入区域104’。具体而言，如图3B(a)所示，在半导体基板101之上使高电阻的第1碳化硅半导体层102’外延生长之后，在第1碳化硅半导体层102’之上形成基底氧化膜129，进而形成掩模201、侧壁202及用于形成接触区域105的掩模202’。
接着，如图3B(b)所示，使用掩模201、侧壁202及掩模202’，将氮注入第1碳化硅半导体层102’中，形成杂质注入区域104’。再有，通过将Al离子注入第1碳化硅半导体层102’中，由此形成第1体注入区域103a’。
接着，如图3B(c)所示，除去侧壁202及掩模202’。
接着，如图3B(d)所示，使用掩模201，例如通过将Al离子注入第1碳化硅半导体层102’中，由此形成第2体注入区域103b’。
在离子注入后，除去掩模202、202’及掩模201，如图3A(d)所示，在形成了掩模203之后通过注入Al，由此形成接触注入区域105’。在此，接触注入区域105’也可以到达第2体注入区域103b’。
在这些离子注入后，除去掩模203并进行活化退火，由此如图3A(e)中示出的那样，形成第1体区域103a、第2体区域103b、杂质区域104、以及接触区域105。决定离子注入分布，以使第1体区域103a的深度例如为300nm、平均杂质浓度为约1×1019cm-3。调整离子注入分布，以使将第1体区域103a与第2体区域103b合在一起的整个体区域103的深度例如为550nm、第2体区域103b的平均杂质浓度为约2×1018cm-3。调整离子注入分布，以使杂质区域104的深度例如为250nm、平均杂质浓度为约5×1019cm-3。在此，以体区域103中Al的杂质浓度具有极小值的深度来规定第1体区域103a的深度(底的位置)。第2体区域103b的深度设为例如能获得5×1017cm-3的杂质浓度的深度。再有，杂质区域104的深度设为例如能获得5×1017cm-3的杂质浓度的深度。
接触区域105的深度例如为400nm、平均杂质浓度为约1×1020cm-3，其深度设为例如能获得5×1017cm-3的杂质浓度的深度。另外，为了活化退火后的第1碳化硅半导体层102’的表面洁净化，有时除去第1碳化硅半导体层102’的表层。例如，在将第1碳化硅半导体层102’的表层除去了50nm的情况下，第1体区域103a、整个体区域103、杂质区域104、接触区域105的深度全部变小50nm，分别变为250nm、500nm、200nm、350nm。
接着，如图3A(f)所示，在包括第1体区域103a、杂质区域104及接触区域105的第1碳化硅半导体层102’的整个表面上，使第2碳化硅半导体层106外延生长。在本实施方式中，例如满足以下条件地调整第2碳化硅半导体层106的杂质浓度N(cm-3)及厚度d(nm)。
N＝2×1018
d＝30
接下来，对第2碳化硅半导体层106的规定部位进行了干蚀刻后，例如通过热氧化在第2碳化硅半导体层106的表面上形成栅极绝缘膜107。在通过热氧化而形成了栅极绝缘膜107的情况下，由于第2碳化硅半导体层106的一部分会成为栅极绝缘膜107，因此考虑因热氧化而消失的厚度，调整所形成的第2碳化硅半导体层106的厚度，以使在形成栅极绝缘膜107后成为上述厚度d。(在本实施方式的情况下，例如将第2碳化硅半导体层106形成得比d厚约50nm程度，经过形成栅极绝缘膜前的第2碳化硅半导体层106的洁净化工序和栅极绝缘膜形成工序而成为上述厚度d。)然后，在栅极绝缘膜107的表面上堆积将掺杂了7×1020cm-3程度的磷的多晶硅膜。多晶硅膜的厚度例如为500nm程度。
接着，如图3A(g)所示，使用掩模(未图示)，通过对多晶硅膜进行干蚀刻而在所期望的区域形成栅电极108。接着，如图3A(h)所示，通过CVD法堆积例如使用了SiO2的层间绝缘膜111，以覆盖栅电极108的表面及第1碳化硅半导体层102’的表面。层间绝缘膜111的厚度例如为1.5μm。
接着，如图4(a)所示，使用掩模(未图示)，通过干蚀刻除去接触区域105的表面上及杂质区域104的一部分表面上的层间绝缘膜111，由此形成接触孔111c。
然后，如图4(b)所示，例如将厚度为50nm程度的镍膜109’形成在层间绝缘膜111上。如图4(c)所示，通过在惰性气氛内例如以950℃的温度进行热处理5分钟，由此使镍膜109’与碳化硅表面反应，形成由镍硅化物构成的第1欧姆电极109。接下来，如图4(d)所示，通过蚀刻除去了层间绝缘膜111上的镍膜109’之后，在半导体基板101的背面例如也全面地堆积镍，同样地通过热处理而与碳化硅反应，形成第2欧姆电极110。
接着，在层间绝缘膜111上及接触孔111c内堆积厚度为4μm程度的铝膜，通过蚀刻为所期望的图案，由此如图4(e)所示，能获得上部布线电极112。另外，虽然并未图示，但在芯片端与栅电极接触的栅极布线(或栅极焊盘)也形成于其他区域。进而，作为芯片焊接用的背面布线电极113，在第2欧姆电极110的背面例如堆积Ti/Ni/Ag。(Ti侧与第2欧姆电极110相接。)如此，能获得图1中示出的半导体元件100。
根据本实施方式的半导体元件100，具有浓度不同的第1体区域与第2体区域，可以独立地控制对元件耐压造成影响的第2体区域、以及对晶体管的阈值电压Vth及沟道二极管的启动电压Vf0造成影响的第1体区域。为此，可将沟道二极管用作防回流二极管，可实现具有高耐压及可靠性的半导体元件。再有，在形成对阈值进行调整的第1体区域之际，并未向成为第1导电型的杂质区域(源极区域)的区域内注入第2导电型的杂质离子。为此，不进行杂质的反转就能够形成第1导电型的杂质区域，可以抑制第1导电型的杂质区域的浓度下降并使偏差降低。由此，能可靠地形成低电阻的第1导电型的杂质区域，可以抑制半导体元件的导通电阻的增大且抑制特性的偏差。
在维持元件耐压不变的状态下，为了减小沟道二极管的启动电压|Vf0|(例如1V以下、优选为0.6V以下)、且将晶体管的阈值电压Vth维持为正(优选2V以上、且8V以下)，也可以使第2体区域的杂质浓度比第1体区域的杂质浓度更小。在此，在第1碳化硅层中的相同深度，对第1体区域及第2体区域的杂质浓度进行比较。如果将沟道二极管的启动电压设计为1V以下，则能够替代作为防回流二极管候补的由SiC组成的肖特基二极管，如果将沟道二极管的启动电压设计为0.6V以下，则能够替代由Si组成的快速恢复二极管。也就是说，无需使用这些防回流二极管，仅利用半导体元件100就可以一并具备防回流二极管的功能。再有，正向电流的阈值电压Vth也可以为2V以上。作为功率电路的逆变器电路中一般使用的半导体元件(MISFET)也可以是常截止(Vth＞0V)。其原因在于：无论因为何种原因导致栅极控制电路故障，即便栅极电压变为0V，都可以切断漏极电流，因此是安全的。还有，若成为高温，则MISFET的阈值电压会下降。例如，在SiC-MOSFET的情况下，因100℃的温度上升，有时会下降约1V。在此，如果将噪声容限设为1V，以使栅极不会因噪声而变为导通，则室温下的Vth也可以设定成2V(1V+1V)以上。再有，若阈值电压过高，则晶体管导通之际的栅极电压也会相应地变大，使栅极电压产生的电源的制约也变多，因此在实际应用方面阈值电压也可以为8V以下。
还有，通过使得第2体区域的杂质浓度比第1体区域的杂质浓度还小，从而半导体元件中的周端部的电场集中缓和构造的工艺设计也变得容易起来。以下对此进行说明。
图5(a)是从上部布线电极112侧观察作为元件单元而包括多个半导体元件100的半导体装置100c的示意图。如图5(a)所示，半导体元件100大多被切取为四边形。半导体装置100c由元件单元配置部100ul及周端部100fl组成。在元件单元配置部100ul中配置有图1(b)、(c)中示出的元件单元。周端部100fl被配置为环绕在元件单元配置部100ul的周边。图5(b)是已在图1(a)中示出的半导体元件100的元件单元100u。在此，在图5(c)中示出图5(a)的E-F剖视图。半导体装置100c包括被配置在周端部100fl的第2导电型的注入区域115。注入区域115主要被配置在元件单元100u的最外周，利用与元件单元100u同样的平面形状(例如图1(b)中示出的四边形)来规定。半导体装置还包括第2导电型的环形区域(FLR)116。环形区域116在与半导体基板101的主面平行的面中，将元件单元配置部100ul及注入区域115环绕成环形状、且由单个或多个环形构成。在环形区域116的外侧设置第1导电型的耗尽化抑制区域104f并进一步环绕环形区域116。注入区域115、环形区域116对元件耐压造成影响，具有缓和元件端部处的电场集中的作用。
在元件周端为了缓和电场集中，也可以设置相对于为了具有所期望的耐压而准备的漂移区域102而言为相反导电型(在此为p型)的注入区域115、环形区域116。在形成半导体元件100中的体区域103时同时形成注入区域115、环形区域116，由此可简化半导体装置的制造工序，也能够降低工艺成本。例如，在制作半导体元件100之际，在形成图3A(b)、(c)示出的第1体注入区域103a’与第2体注入区域103b’的工艺中，可以同时形成注入区域115、环形区域116。
具体而言，可以分别通过与第1体区域103a及第2体区域103b相同的工序来形成注入区域115中的第1注入区域103ad及第2注入区域103bd。再有，可以通过与第1体区域103a及第2体区域103b相同的工序来形成环形区域116中的、第1环形区域103af与第2环形区域103bf。在此，若不在第1碳化硅半导体层102’的表面上设置掩模就形成第1环形区域103af，则形成在与位于杂质区域104的下方处的第1体区域103a相同的深度、也就是说形成得比第1碳化硅半导体层102’的表面更靠内部。为了在第1碳化硅半导体层102’的表面近旁形成第1环形区域103af，只要在第1碳化硅半导体层102’的表面形成发挥与图3A(c)所示的侧壁202同样功能的掩模，使第1导电型杂质注入第1碳化硅半导体层102’的表面近旁即可。
这样，同时形成元件单元配置部100ul中的第1体区域/第2体区域和周端部100fl中的注入区域115及环形区域116以使工艺设计变得容易，对抑制元件耐压劣化方面来说也是有效的。为了抑制元件耐压劣化，缓和周端部100fl处的电场集中是有效的。在此，为了缓和电场集中，注入区域115、环形区域116的元件设计变得重要起来，例如最佳地设计形成于环形区域116的环形的宽度或间隔、个数、还有第2环形区域103bf的杂质浓度，并基于该元件设计来制作用于实现半导体工艺的掩模套组。电场集中主要产生于pn结，因此在周端部100fl中，在第2注入区域103bd、第2环形区域103bf的下端易于产生电场集中。在本实施方式的半导体元件100中，可与元件单元配置部100ul中的第1及第2体区域103a、103b同时形成周端部100fl的注入区域115及环形区域116。该情况下，一方面对影响到元件耐压的第2体区域103b、第2注入区域103bd、第2环形区域103bf的杂质浓度进行固定，另一方面对第1体区域103a的杂质浓度任意地进行工艺设计，由此既可抑制元件耐压劣化、又能实现所期望的Vth、|Vf0|。也就是说，也一并具备无需进行体区域的杂质浓度变更引起的元件设计变更(掩模再制作)，维持相同的元件设计不变就能使工艺设计具备自由度的效果。
工业可用性
根据本发明的一形态，可以提供一种既能回避包括SiC的pn结在内的半导体元件的结晶劣化的进展、又能抑制耐压不良、漏泄不良的半导体元件。
符号说明
Figure BDA00003690110800261

Claims (17)

1.一种半导体元件的制造方法，包含：
工序(A)，在半导体基板上形成第1导电型的第1碳化硅半导体层；
工序(B)，在所述第1碳化硅半导体层上形成对体区域进行规定的第1掩模；
工序(C)，使用所述第1掩模，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成体注入区域；
工序(D)，在所述第1掩模的侧面形成侧壁；
工序(E)，使用所述第1掩模及所述侧壁，通过注入第1导电型的杂质而在所述第1碳化硅半导体层中形成杂质注入区域，通过注入第2导电型的杂质而在所述第1碳化硅半导体层中形成第1体注入区域；以及
工序(F)，通过对所述第1碳化硅半导体层进行热处理而由所述杂质注入区域及所述第1体注入区域分别形成杂质区域及第1体区域，在所述体注入区域的所述杂质注入区域及所述第1体注入区域以外的区域对第2体区域进行划分，在所述第1碳化硅半导体层的体注入区域以外的区域对漂移区域进行划分。
2.根据权利要求1所述的半导体元件的制造方法，其中，
在所述工序(E)中，注入所述第2导电型的杂质，以使所述第2导电型的杂质位于所述体注入区域中的比所述杂质注入区域更深的区域。
3.根据权利要求1所述的半导体元件的制造方法，其中，
所述第1体区域及所述第2体区域分别包括底部分及壁部分，
在所述第1碳化硅半导体层中，所述杂质区域位于所述第1碳化硅半导体层的表面区域，
所述第1体区域的底部分位于所述杂质区域的下方，所述第1体区域的壁部分位于所述杂质区域的侧方且与所述第1碳化硅半导体层的表面相接，
所述第2体区域的底部分位于所述第1体区域的底部分的下方，所述第2体区域的壁部分较之所述第1体区域的壁部分而位于外侧。
4.根据权利要求3所述的半导体元件的制造方法，其中，
在所述工序(F)之前，还包含在所述杂质注入区域中形成至少抵达所述第1体区域的底部分的接触注入区域的工序，
在所述工序(F)中，由所述接触注入区域形成接触区域。
5.根据权利要求4所述的半导体元件的制造方法，其中，
在所述工序(F)之后，还包含：
在所述第1碳化硅半导体层的表面形成第2碳化硅半导体层的工序；
在所述第2碳化硅半导体层上形成栅极绝缘膜的工序；
在所述栅极绝缘膜上形成栅电极的工序；
除去所述栅极绝缘膜及所述第2碳化硅半导体层的一部分，以使所述杂质区域的一部分及所述接触区域露出的工序；
将第1欧姆电极形成为与所述露出的杂质区域的一部分及所述接触区域相接的工序；以及
将第2欧姆电极形成为与所述半导体基板的未与所述第1碳化硅半导体层相接的面相接的工序。
6.根据权利要求1所述的半导体元件的制造方法，其中，
按照所述工序(A)、(B)、(D)、(E)、(C)、(F)的顺序进行各工序，
在所述工序(E)与(C)之间还包含除去所述侧壁的工序。
7.一种半导体元件，具备：
第1导电型的半导体基板；
第1导电型的第1碳化硅半导体层，位于所述半导体基板的主面上；
第2导电型的体区域，位于所述第1碳化硅半导体层内；
第1导电型的杂质区域，位于所述体区域内；
第1导电型的第2碳化硅半导体层，被配置在所述第1碳化硅半导体层上、且分别与所述体区域及所述杂质区域的至少一部分相接；
所述第2碳化硅半导体层上的栅极绝缘膜；
所述栅极绝缘膜上的栅电极；
第1欧姆电极，与所述杂质区域电连接；以及
第2欧姆电极，被设于所述半导体基板的背面，
所述体区域包括：第1体区域、和被配置在至少包括所述第1体区域的下方的位置且与所述体区域的底面相接的第2体区域，
所述第1体区域的杂质浓度高于所述第2体区域的杂质浓度，
所述杂质区域中的第2导电型的杂质的杂质浓度低于所述第1体区域中的第2导电型的杂质的杂质浓度。
8.根据权利要求7所述的半导体元件，其中，
所述第1体区域及所述第2体区域分别在与所述半导体基板的主面垂直的方向上至少具有15nm及100nm的厚度，
所述第1体区域的杂质浓度为所述第2体区域的杂质浓度的2倍以上。
9.根据权利要求7或8所述的半导体元件，其中，
所述第1体区域较之所述杂质区域的底而位于下方及所述杂质区域的侧方，且在所述杂质区域的侧方，与所述第1碳化硅半导体层的表面相接。
10.根据权利要求7或8所述的半导体元件，其中，
所述第1体区域之中与所述第2碳化硅层相接的部分被配置在所述第1体区域之中比位于所述杂质区域的下方的部分更浅的位置。
11.根据权利要求7或8所述的半导体元件，其中，
所述第1体区域及所述第2体区域分别包括底部分及壁部分，
在所述第1碳化硅半导体层中，所述杂质区域位于所述第1碳化硅半导体层的表面区域，
所述第1体区域的底部分位于所述杂质区域的下方，所述第1体区域的壁部分位于所述杂质区域的侧方且与所述第1碳化硅半导体层的表面相接，
所述第2体区域的底部分位于所述第1体区域的底部分的下方，所述第2体区域的壁部分较之所述第1体区域的壁部分而位于外侧。
12.根据权利要求7～11中任一项所述的半导体元件，其中，
向以所述第1欧姆电极为基准的所述第2欧姆电极及所述栅电极施加的电位分别为Vds及Vgs，栅极阈值电压为Vth，
在Vgs≥Vth的情况下，电流经由所述第2碳化硅半导体层而从所述第2欧姆电极流向所述第1欧姆电极，
在0伏特≤Vgs＜Vth的情况下，随着Vds变得比0伏特更小，在电流开始从所述体区域流向所述第1碳化硅半导体层之前，电流经由所述第2碳化硅半导体层而从所述第1欧姆电极流向所述第2欧姆电极。
13.根据权利要求7～11中任一项所述的半导体元件，其中，
所述半导体基板、所述第1碳化硅半导体层、所述体区域、所述杂质区域、所述第2碳化硅半导体层、所述栅极绝缘膜、所述栅电极、所述第1欧姆电极、及所述第2欧姆电极构成金属—绝缘体—半导体场效应晶体管，
若将以所述第1欧姆电极的电位为基准的所述第2欧姆电极的电位定义为Vds、将以所述第1欧姆电极的电位为基准的所述栅电极的电位定义为Vgs、将所述金属—绝缘体—半导体场效应晶体管的栅极阈值电压定义为Vth、将电流从所述第2欧姆电极流向所述第1欧姆电极的方向定义为正向、将电流从所述第1欧姆电极流向所述第2欧姆电极的方向定义为反向，则：
在Vgs≥Vth的情况下，所述金属—绝缘体—半导体场效应晶体管经由所述第2碳化硅半导体层而将所述第2欧姆电极与所述第1欧姆电极之间导通，
在0伏特≤Vgs＜Vth的情况下，所述金属—绝缘体—半导体场效应晶体管作为在所述正向不流动电流而在Vds＜0伏特时使电流在所述反向经由所述第2碳化硅半导体层从所述第1欧姆电极流向所述第2欧姆电极的二极管发挥功能，
所述二极管的启动电压的绝对值小于由所述体区域与所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
14.根据权利要求7～13中任一项所述的半导体元件，其中，
所述第1体区域的杂质浓度为1×1018cm-3以上、且1×1020cm-3以下，
所述第2体区域的杂质浓度为1×1017cm-3以上、且1×1019cm-3以下。
15.根据权利要求7～14中任一项所述的半导体元件，其中，
所述第2碳化硅半导体层和所述杂质区域、及所述第1碳化硅半导体层之中与所述第2体区域相邻的区域电连接、且被配置在所述第1体区域上。
16.根据权利要求15所述的半导体元件，其中，
所述第2碳化硅半导体层是通过外延生长而形成的。
17.一种半导体装置，包括多个权利要求7～16中任一项所述的半导体元件，
多个所述半导体元件的所述半导体基板及所述第1碳化硅半导体层分别被相互地连接，
在与所述半导体基板的主面平行的面中，包围多个所述半导体元件的第2导电型的环形区域被配置在所述第1碳化硅半导体层中，
所述环形区域的深度方向的杂质浓度分布等于所述体区域的深度方向的杂质浓度分布。
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