WO2013035300A1 - 半導体素子、半導体装置、およびその製造方法 - Google Patents

半導体素子、半導体装置、およびその製造方法 Download PDF

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impurity
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庭山　雅彦
内田　正雄
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パナソニック株式会社
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Definitions

  • This application relates to semiconductor elements.
  • the present invention relates to a silicon carbide semiconductor element (power semiconductor device) used for high breakdown voltage and large current.
  • Silicon carbide (silicon carbide: SiC) is a high-hardness semiconductor material with a larger band gap than silicon (Si), and is applied to various semiconductor devices such as power elements, environmental elements, high-temperature operating elements, and high-frequency elements. Has been. Among these, application to power elements such as switching elements and rectifying elements has attracted attention.
  • a power element using SiC has advantages such as a significant reduction in power loss compared to a Si power element. Further, the SiC power element can realize a smaller semiconductor device as compared with the Si power element by utilizing such characteristics.
  • a typical semiconductor element among power elements using SiC is a metal-insulator-semiconductor field-effect transistor (MISFET).
  • MISFET metal-insulator-semiconductor field-effect transistor
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • Such a pn junction exists in the semiconductor element constituting the SiC-FET and functions as a diode, so that it is called a “body diode”.
  • a pn junction diode body diode
  • a freewheeling diode a current flows in the forward direction through the body diode that is a pn junction.
  • crystal degradation of the SiC-FET increase in stacking faults at the pn junction
  • proceeds due to bipolar operation by the body diode for example, Patent Document 1).
  • the on-voltage of the body diode may increase. Further, when the body diode is used as a free-wheeling diode, a reverse recovery current flows when the diode transitions from the on state to the off state due to the bipolar operation of the pn junction diode. The reverse recovery current causes a recovery loss and also reduces the switching speed.
  • One non-limiting exemplary embodiment of the present application provides a SiC semiconductor element that can maintain high reliability by suppressing the progress of crystal degradation of a SiC semiconductor device without increasing the number of components. There is.
  • a method for manufacturing a semiconductor device comprising: forming a first conductivity type first silicon carbide semiconductor layer on a semiconductor substrate; and defining a body region on the first silicon carbide semiconductor layer.
  • Forming a first body implantation region in the first silicon carbide semiconductor layer by forming an impurity implantation region in the semiconductor layer and implanting a second conductivity type impurity; and the first carbonization; Heat treatment of silicon semiconductor layer
  • an impurity region and a first body region are formed from the impurity implantation region and the first body implantation region, respectively, and a second region is formed in the region other than the impurity implantation region and the first body implantation region in the body implantation region.
  • a semiconductor element includes a first conductivity type semiconductor substrate, a first conductivity type first silicon carbide semiconductor layer located on a main surface of the semiconductor substrate, and the first silicon carbide semiconductor layer.
  • a second conductivity type body region located; a first conductivity type impurity region located within the body region; and at least a portion of the body region and the impurity region on the first silicon carbide semiconductor layer.
  • a first conductivity type second silicon carbide semiconductor layer disposed in contact with each other, a gate insulating film on the second silicon carbide semiconductor layer, a gate electrode on the gate insulating film, and the impurity region electrically
  • the second body region is in contact with the bottom surface of the body region, and the impurity concentration of the first body region is higher than the impurity concentration of the second body region, and the impurity of the second conductivity type impurity in the impurity region The concentration is lower than the impurity concentration of the second conductivity type impurity in the first body region.
  • FIG. 2 is a diagram showing the relationship between the threshold value Vth of semiconductor element 100 and the rising voltage
  • (A) to (h) are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • FIGS. 4A to 4D are process cross-sectional views for explaining another method for manufacturing the semiconductor element 100.
  • (A) to (e) are process cross-sectional views for explaining a method for manufacturing the semiconductor element 100.
  • (A) is a top view showing a semiconductor device
  • (b) is a sectional view of a unit cell 100u
  • (c) is a sectional view taken along line EF in (a).
  • 1 is a circuit diagram showing a configuration of a typical inverter circuit 1000.
  • FIG. 1 is a cross-sectional view of a semiconductor element (SiC-MISFET) 1100.
  • FIG. It is a graph for demonstrating the rising voltage of a SiC body diode.
  • FIG. 10 It is the circuit diagram which took out one phase part of the three-phase inverter of the inverter circuit shown in FIG. 10 is a timing chart showing operation waveforms of the circuit shown in FIG. 9. It is a graph for demonstrating the reverse recovery current of a pn junction diode.
  • FIG. 6 shows the configuration of a typical inverter circuit 1000 having such a freewheeling diode element.
  • the inverter circuit 1000 is a circuit for driving a load 1500 such as a motor, and includes a plurality of semiconductor elements 1100 made of SiC-FETs.
  • a semiconductor element 1100 and a free wheel diode element 1200 are connected in antiparallel.
  • An on-current (IF) flows through the semiconductor element 1100, and a reflux current (IR) flows through the free-wheeling diode element 1200.
  • One set is constituted by two semiconductor elements 1100 connected in series, and three sets are provided in parallel to the DC power supply 2000.
  • the gate potential of each semiconductor element 1100 is controlled by the controller.
  • FIG. 7 shows a configuration of the semiconductor element (SiC-FET) 1100.
  • the semiconductor element 1100 is made of a silicon carbide (SiC) semiconductor, and has a structure in which an n ⁇ drift region 120 is stacked on an n + substrate (SiC substrate) 119.
  • a p body region 130 is formed on the n ⁇ drift region 120, and a p body contact region 132 and an n + impurity region 140 are formed on the p body region 130.
  • a first ohmic electrode 145 is formed on p body contact region 132 and n + impurity region 140.
  • a channel epitaxial layer 150 is formed on the surfaces of n ⁇ drift region 120, p body region 130 and n + impurity region 140. Further, a gate insulating film 160 and a gate electrode 165 are formed on the channel epitaxial layer 150. A channel region is formed in a portion of channel epitaxial layer 150 in contact with the upper surface of p body region 130. A second ohmic electrode 170 is formed on the back surface of the n + substrate 119.
  • the semiconductor element 1100 has a body diode 180 built therein. That is, body diode 180 is formed by a pn junction between p body region 130 and n ⁇ drift region 120.
  • the rising voltage Vf of the body diode 180 at room temperature (the potential Vsd of the first ohmic electrode 145 with respect to the second ohmic electrode 170) is around 3V (about 2.7V). ) And relatively high, loss is large.
  • FIG. 8 shows the current-voltage characteristics and the rising voltage of the body diode 180 at different operating temperatures.
  • the rising voltage Vf obtained by tangential approximation from the curve indicating the current-voltage characteristics is as high as about 2.8 V at 25 ° C., and such a diode having a high rising voltage is not practical.
  • Vf decreases.
  • the body diode 180 is used as a freewheeling diode, there is a problem that the crystal degradation of the semiconductor element 1100 proceeds, the electrical resistance in the body diode 180 increases and the loss increases.
  • the body diode 180 is a pn junction diode and is a bipolar operation element.
  • a reverse recovery current flows and therefore a recovery loss occurs.
  • a period in which a reverse recovery current flows is generated, and it is extremely difficult to perform high-speed switching of the semiconductor element 1100. Further, since the switching loss increases, it is difficult to increase the switching frequency.
  • FIG. 9 is a circuit diagram showing a part of the configuration shown in FIG. 6 for explanation.
  • a DC power supply 2000 supplies power to an inductive load 2100 such as a motor.
  • a high side MISFET H and a low side MISFET L are connected in series.
  • the controller 2200 for driving the high side MISFET H and the low side MISFET L outputs the gate drive voltage Vg1 of the high side MISFET H and the gate drive voltage Vg2 of the low side MISFET L.
  • the controller 2200 together with the DC power supply 2000, functions as a “potential setting unit” that sets the potential of each MOSFET (semiconductor element), and the semiconductor device illustrated is driven by this potential setting unit.
  • 10 (a) to 10 (e) are operation waveforms of the circuit shown in FIG. 9, and are timing charts showing the voltages and currents of the respective parts when current is supplied to the inductive load 2100.
  • the gate drive voltage Vg1 of the high side MISFET H and the gate drive voltage Vg2 of the low side MISFET L are exclusively turned on and off.
  • dead times Td1 and Td2 are provided between Vg1 and Vg2.
  • the initial state in the timing chart of FIG. 10 shows a state in which Vg2 is turned on and a current is flowing through a path indicated by an arrow 96 shown in FIG.
  • Vg2 is turned off, and during the dead time Td1, a current flows through the path of the arrow 97 shown in FIG. 9, that is, the freewheeling diode element connected in antiparallel to the low-side MISFET L.
  • the current I1 shows a negative value.
  • the reverse recovery current passing through the freewheeling diode element connected in antiparallel from the high-side MISFET H to the low-side MISFET L is transient as indicated by the peak current 98. Flowing into. Although this reverse recovery current does not flow to the inductive load 2100, it is superimposed on the current flowing to the high-side MISFET H as indicated by an arrow 95 in FIG. 9, increasing switching loss, element destruction due to overcurrent, and noise generation It causes cause.
  • the low-side MISFET L is turned on while the current is flowing through the freewheeling diode element connected in reverse parallel to the low-side MISFET L, and the current flows through the path of the arrow 96 shown in FIG. 9, ie, the channel of the low-side MISFET L. Return to the initial state.
  • the on / off operation timing differs between the high-side MISFET H and the low-side MISFET L. However, since the reverse recovery current also occurs on the high side, current also flows through the high-side freewheeling diode element.
  • Curves (a) and (b) in FIG. 11 show measurement results of current change of a pn junction diode (Si-PND) using Si.
  • the pn junction diode has a period in which a reverse recovery current is generated, thereby deteriorating the characteristics of the inverter circuit 1000 (for example, hindering switching speed and switching loss) Increase).
  • the reverse recovery current is larger in the curve (b) at 150 ° C. than in the curve (a) at 25 ° C. Therefore, the characteristics of the Si-pn junction diode deteriorate as the temperature increases.
  • the curve (c) in FIG. 11 shows the measurement result of the current change of the Schottky barrier diode (SiC-SBD) using SiC.
  • the reverse recovery current is small compared to the curves (a) and (b).
  • Curve (c) is the result of both 25 ° C. and 150 ° C., so it can be seen that the SiC-SBD hardly generates reverse recovery current even at high temperatures. Therefore, it is preferable to use SiC-SBD as the free-wheeling diode element 1200 as compared to Si-PND.
  • the rising voltage of SBD is lower than that of the body diode of SiC-FET.
  • SiC SBD is used as the freewheeling diode element
  • the silicon carbide semiconductor material is still expensive, so SiC SBD is also expensive, resulting in an increase in circuit cost.
  • SiC-FET of Patent Document 2 when the SiC-FET of Patent Document 2 is used for a power converter, when a reflux current flows through the body diode, the failure rate such as breakdown voltage degradation of the SiC-FET increases, resulting in a low-reliability power converter. There is also a problem.
  • the number of parts increases by the amount of SiC-SBD mounted, so that the power converter becomes larger by that amount, which goes against the demand for a power converter that is desired to be reduced in size and weight.
  • the present inventors have conceived of a novel semiconductor element, semiconductor device, and manufacturing method thereof in view of such problems.
  • a method for manufacturing a semiconductor element comprising: a step (A) of forming a first conductivity type first silicon carbide semiconductor layer on a semiconductor substrate; and a body region on the first silicon carbide semiconductor layer.
  • an impurity region and a first body region are formed from the impurity implantation region and the first body implantation region, respectively, and a second region is formed in the region other than the impurity implantation region and the first body implantation region in the body implantation region.
  • the second conductivity type impurity may be implanted so that the second conductivity type impurity is located in a region deeper than the impurity implantation region in the body implantation region.
  • the first body region and the second body region each include a bottom portion and a wall portion, and the impurity region is located in a surface region of the first silicon carbide semiconductor layer in the first silicon carbide semiconductor layer.
  • the bottom portion of the first body region is located below the impurity region, the wall portion of the first body region is located on the side of the impurity region, and on the surface of the first silicon carbide semiconductor layer.
  • the bottom portion of the second body region is located below the bottom portion of the first body region, and the wall portion of the second body region is located outside the wall portion of the first body region. You may do it.
  • the method for manufacturing a semiconductor device further includes a step of forming a contact implantation region reaching at least a bottom portion of the first body region in the impurity implantation region before the step (F), and the step (F)
  • the contact region may be formed from the contact implantation region.
  • the method of manufacturing the semiconductor element includes a step of forming a second silicon carbide semiconductor layer on the surface of the first silicon carbide semiconductor layer after the step (F), and a gate insulating film on the second silicon carbide semiconductor layer. Forming a gate electrode on the gate insulating film, and part of the gate insulating film and the second silicon carbide semiconductor layer so that a part of the impurity region and the contact region are exposed. In contact with a surface of the semiconductor substrate that is not in contact with the first silicon carbide semiconductor layer, and a step of forming a first ohmic electrode so as to contact a part of the exposed impurity region and the contact region. A step of forming the second ohmic electrode may be further included.
  • the method for manufacturing the semiconductor element includes performing the steps (A), (B), (D), (E), (C), and (F) in this order, and the steps (E) and (C).
  • the method may further include a step of removing the sidewall.
  • a semiconductor element includes a first conductive type semiconductor substrate, a first conductive type first silicon carbide semiconductor layer located on a main surface of the semiconductor substrate, and the first silicon carbide.
  • a first conductivity type second silicon carbide semiconductor layer disposed in contact with at least a part of the first conductivity type, a gate insulating film on the second silicon carbide semiconductor layer, a gate electrode on the gate insulating film, and the impurity
  • a first ohmic electrode electrically connected to the region, and a second ohmic electrode provided on the back surface of the semiconductor substrate, wherein the body region includes a first body region and at least a portion below the first body region.
  • the second body region is in contact with the bottom surface of the body region, and the impurity concentration of the first body region is higher than the impurity concentration of the second body region, and the second conductivity type impurity in the impurity region
  • the impurity concentration of is lower than the impurity concentration of the second conductivity type impurity in the first body region.
  • the first body region and the second body region have a thickness of at least 15 nm and 100 nm, respectively, in a direction perpendicular to the main surface of the semiconductor substrate, and the impurity concentration of the first body region is the second body region. It may be twice or more the impurity concentration of the body region.
  • the first body region is located below the bottom of the impurity region and on the side of the impurity region, and may be in contact with the surface of the first silicon carbide semiconductor layer on the side of the impurity region. Good.
  • the portion of the first body region in contact with the second silicon carbide layer may be disposed at a position shallower than the portion of the first body region located below the impurity region.
  • the first body region and the second body region each include a bottom portion and a wall portion, and the impurity region is located in a surface region of the first silicon carbide semiconductor layer in the first silicon carbide semiconductor layer.
  • the bottom portion of the first body region is located below the impurity region, the wall portion of the first body region is located on the side of the impurity region, and on the surface of the first silicon carbide semiconductor layer.
  • the bottom portion of the second body region is located below the bottom portion of the first body region, and the wall portion of the second body region is located outside the wall portion of the first body region. You may do it.
  • the potentials applied to the second ohmic electrode and the gate electrode with respect to the first ohmic electrode are Vds and Vgs, respectively, the gate threshold voltage is Vth, and when Vgs ⁇ Vth, the second silicon carbide
  • Vth when Vgs ⁇ Vth, the second silicon carbide
  • the first silicon carbide semiconductor is moved from the body region to the first ohmic electrode.
  • the current may flow from the first ohmic electrode to the second ohmic electrode through the second silicon carbide semiconductor layer.
  • the semiconductor substrate, the first silicon carbide semiconductor layer, the body region, the impurity region, the second silicon carbide semiconductor layer, the gate insulating film, the gate electrode, the first ohmic electrode, and the second ohmic electrode are Forming a metal-insulator-semiconductor field effect transistor, wherein the potential of the second ohmic electrode with reference to the potential of the first ohmic electrode is Vds, and the gate of the gate with reference to the potential of the first ohmic electrode The potential of the electrode is Vgs, the gate threshold voltage of the metal-insulator-semiconductor field effect transistor is Vth, the direction of the current flowing from the second ohmic electrode to the first ohmic electrode is forward, and the first ohmic electrode to the When the direction of the current flowing to the second ohmic electrode is defined as the reverse direction, when Vgs ⁇ Vth, the metal-insulation The semiconductor field effect transistor conducts between the second ohmic electrode and the first ohmic electrode
  • the impurity concentration of the first body region is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less
  • the impurity concentration of the second body region is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 It may be 19 cm ⁇ 3 or less.
  • the second silicon carbide semiconductor layer is electrically connected to a region adjacent to the second body region in the impurity region and the first silicon carbide semiconductor layer, and is disposed on the first body region. Also good.
  • the second silicon carbide semiconductor layer may be formed by epitaxial growth.
  • a semiconductor device is a semiconductor device including a plurality of any of the semiconductor elements described above, and the semiconductor substrate and the first silicon carbide semiconductor layer of the plurality of semiconductor elements are each A ring region of a second conductivity type that is connected and surrounds the plurality of semiconductor elements in a plane parallel to the main surface of the semiconductor substrate is disposed in the first silicon carbide semiconductor layer,
  • the impurity concentration distribution in the depth direction is equal to the impurity concentration distribution in the depth direction of the body region.
  • the concentration of the second body region that forms the pn junction between the first body region that adjusts the threshold value of the semiconductor element and the drift region is configured by configuring the body region in two regions. Can be controlled independently. Accordingly, it is possible to suppress a breakdown voltage failure or a leakage failure of the semiconductor element. Further, since the impurity concentration of the second conductivity type impurity in the first conductivity type impurity region is lower than the impurity concentration of the second conductivity type impurity in the first body region, the effective first conductivity type in the impurity region.
  • the impurity concentration of the first conductivity type is suppressed from being affected by the second conductivity type impurity, and the concentration of the first conductivity type impurity region is hardly lowered. Further, the controllability of the impurity concentration of the first conductivity type in the impurity region is enhanced, and the variation in impurity concentration can be reduced. Therefore, an increase in on-resistance of the semiconductor element can be suppressed, and variations in element characteristics can be suppressed.
  • the semiconductor element of the following embodiment includes a silicon carbide semiconductor layer that functions as a channel region, a gate electrode that controls a current flowing in the silicon carbide semiconductor layer, a first ohmic electrode that is electrically connected to the silicon carbide semiconductor layer, and MISFET comprised by a 2nd ohmic electrode is included.
  • This MISFET has a current flowing from the first ohmic electrode to the second ohmic electrode through the channel region when the potential of the gate electrode relative to the potential of the first ohmic electrode is zero or more and lower than the threshold voltage Vth of the transistor. It operates as a diode that flows.
  • the potential of the second ohmic electrode D based on the potential of the first ohmic electrode S is Vds
  • the potential of the gate electrode G based on the potential of the first ohmic electrode S is Vgs
  • the second ohmic electrode The direction of current flowing from D to the first ohmic electrode S is defined as “forward direction”
  • the direction of current flowing from the first ohmic electrode S to the second ohmic electrode D is defined as “reverse direction”.
  • the unit of potential and voltage is volt (V).
  • FIG. 1A schematically shows a cross section of the semiconductor element 100 of the present embodiment.
  • FIG. 1A shows a cross section of two semiconductor elements 100 positioned on the right and left sides of the alternate long and short dash line. These constitute unit cell 100u, and a commercially available semiconductor device includes a plurality of unit cells.
  • the semiconductor element 100 includes a first conductivity type semiconductor substrate 101 and a first conductivity type first silicon carbide semiconductor layer 102 ′ located on the main surface of the semiconductor substrate 101.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • Semiconductor substrate 101 has n + type conductivity and is made of silicon carbide.
  • First silicon carbide semiconductor layer 102 ′ is n ⁇ type.
  • the “+” or “ ⁇ ” on the right shoulder of the n or p conductivity type represents the relative concentration of impurities.
  • N + means that the n-type impurity concentration is higher than “n”
  • n ⁇ means that the n-type impurity concentration is lower than “n”.
  • a second conductivity type body region 103 is provided in the first silicon carbide semiconductor layer 102 ′.
  • a region other than the body region 103 of the first silicon carbide semiconductor layer 102 ′ is called a drift region 102.
  • the first conductivity type impurity region 104 is located in contact with the surface 102's of the first silicon carbide semiconductor layer 102 '.
  • the body region 103 includes a second conductivity type first body region 103a and a second conductivity type second body region 103b.
  • First body region 103 a has a bottom portion 103 ab located below impurity region 104 and a wall portion 103 aw located on the side of impurity region 104. That is, first body region 103a is located below and to the side of impurity region 104, and in contact with surface 102's of the first silicon carbide semiconductor layer on the side of impurity region 104.
  • Second body region 103b is in contact with bottom surface 103u of body region 103, and is located on the side of bottom portion 103bb located below bottom portion 103ab of first body region 103a and wall portion 103aw of first body region 103a. It has wall part 103bw.
  • first body region 103 a and the second body region 103 b have a thickness of at least 15 nm and 100 nm in a direction perpendicular to the main surface of the semiconductor substrate 101.
  • second body region 103b extends from below impurity region 104 to surface 102 ′s of first silicon carbide semiconductor layer 102 ′ so as to cover first body region 103a and impurity region 104. It has a wall portion 103bw. The thickness of wall portion 103bw decreases from the bottom of impurity region 104 toward the surface 102's of first silicon carbide semiconductor layer 102 '.
  • First body region 103a has wall portion 103aw extending from below impurity region 104 to surface 102 'of first silicon carbide semiconductor layer 102' so as to cover impurity region 104.
  • the first body region 103a is surrounded by the wall portion 103bw of the second body region 103b and is located in the second body region 103b, and the first body region 103a is not in contact with the drift region 102.
  • the impurity region 104 is surrounded by the wall 13aw of the first body region 103a and is located in the first body region 103a.
  • the outer periphery of the first body region 103a has a distribution that spreads closer to the surface inside the second body region 103b.
  • the region 102 a in contact with the surface 102 ′ s of the first silicon carbide semiconductor layer 102 ′ and the side surface of the impurity region 104 is located between the wall portion 103 aw of the first body region 103 a and the impurity region 104.
  • the region 102a has the same second conductivity type as the drift region 102, and contains the second conductivity type impurity at the same concentration.
  • the region 102a may contain impurities of the second conductivity type as much as the first body region 103a.
  • the first body region 103a is p + type
  • the second body region 103b is p type.
  • the impurity concentration of the first body region 103a may be twice or more the impurity concentration of the second body region 103b.
  • the impurity concentrations of the first body region 103a and the second body region 103b are compared at positions where the first body region 103a and the second body region 103b are adjacent to each other.
  • first body region 103a is formed by implanting an impurity deeper than impurity region 104 using a mask for forming impurity region 104 having a sidewall. . Therefore, the impurity concentration of the second conductivity type impurity in the impurity region 104 is lower than the impurity concentration of the second conductivity type impurity in the first body region 103a.
  • the impurity concentration of the second conductivity type impurity in the impurity region 104 and the first body region 103a is compared at the same depth in the first silicon carbide semiconductor layer 102 '.
  • an impurity for forming the first body region 103a is located shallower in the first silicon carbide semiconductor layer 102 'below the side wall as much as it passes through the side wall. Thereby, wall portion 103aw of first body region 103a in contact with surface 102's of first silicon carbide semiconductor layer 102 'is formed.
  • the impurity region 104 Since the impurity concentration of the second conductivity type impurity in the impurity region 104 is lower than the impurity concentration of the second conductivity type impurity in the first body region, the impurity region 104 is offset to become the first conductivity type. The amount of impurities of one conductivity type is small. For this reason, it becomes easy to form the high concentration impurity region 104. In addition, the controllability of the impurity concentration of the first conductivity type is enhanced, and variations in element characteristics can be suppressed.
  • the semiconductor element 100 may have a second conductivity type contact region 105 that penetrates the first body region 103a and is in contact with the second body region 103b.
  • Contact region 105 may be p + -type.
  • a first ohmic electrode 109 is formed on the impurity region 104.
  • First ohmic electrode 109 is formed on the surfaces of impurity region 104 and contact region 105, and is in electrical contact with both impurity region 104 and contact region 105. When the impurity concentration of the first body region 103a is sufficiently high, the contact region 105 may not be provided.
  • a contact trench exposing the first body region 103a is provided in the impurity region 104, and the first ohmic electrode 109 is formed in the trench so that the first body region 103a and the first ohmic electrode 109 are in direct contact with each other. May be.
  • the region 102j adjacent to the body region 103 that is, the region 102j sandwiched between the body regions 103 of the two adjacent unit cells is described with a JFET (Junction Field-Effect Transistor). It will be called an area. Since this region is composed of the first silicon carbide semiconductor layer 102 ′, the impurity concentration may be the same as that of the first silicon carbide semiconductor layer 102 ′. However, in order to reduce the resistance in the JFET region 102j, the first conductivity type impurity (Here, n-type) may be introduced by ion implantation or the like to make the impurity concentration higher than that of the first silicon carbide semiconductor layer 102 ′.
  • the first conductivity type impurity (Here, n-type) may be introduced by ion implantation or the like to make the impurity concentration higher than that of the first silicon carbide semiconductor layer 102 ′.
  • first conductivity type second silicon carbide semiconductor layer 106 that is in contact with at least part of the body region 103 and the impurity region 104 is provided.
  • Second silicon carbide semiconductor layer 106 is electrically connected to JFET region 102j adjacent to second body region 103b among impurity region 104 and first silicon carbide semiconductor layer 102 ', and is also connected to first body region. It may be formed on 103a. Specifically, in first body region 103 a, part of wall portion 103 aw is in contact with second silicon carbide semiconductor layer 106. Wall portion 103aw is arranged at a shallower position in first silicon carbide semiconductor layer 102 'than bottom portion 103ab.
  • the second silicon carbide semiconductor layer 106 is formed by epitaxial growth.
  • Second silicon carbide semiconductor layer 106 includes a channel region 106c in a region in contact with first body region 103a.
  • the length of the channel region 106c corresponds to the length indicated by the two bidirectional arrows shown in FIG. That is, the “channel length” of the MISFET is defined by the horizontal size of the upper surface (surface in contact with the second silicon carbide semiconductor layer 106) of the first body region 103a in the drawing.
  • a gate insulating film 107 is formed on the second silicon carbide semiconductor layer 106.
  • a gate electrode 108 is formed on the gate insulating film 107. The gate electrode 108 is located at least above the channel region 106c.
  • An interlayer insulating film 111 is formed so as to cover the gate electrode 108, and an upper wiring electrode 112 is formed on the interlayer insulating film 111.
  • the upper wiring electrode 112 is connected to the first ohmic electrode 109 through a contact hole 111 c provided in the interlayer insulating film 111.
  • a second ohmic electrode 110 is formed on the back surface of the semiconductor substrate 101.
  • a back surface wiring electrode 113 is further formed on the back surface of the second ohmic electrode 110.
  • the unit cell 100u of the semiconductor element 100 has, for example, a square shape.
  • the unit cell 100u may have a rectangular shape or a polygonal shape other than a quadrangular shape.
  • FIG. 1B shows the arrangement of the unit cells 100u.
  • the unit cells 100u are two-dimensionally arranged in the x and y directions, for example, and the arrangement in the y direction is alternately shifted by 1 ⁇ 2.
  • the unit cells 100u have a shape that is long in one direction, they may be arranged in parallel as shown in FIG.
  • a semiconductor device is constituted by the plurality of unit cells 100u arranged in this way.
  • the second silicon carbide semiconductor layer 106, the gate electrode 108 for controlling the current flowing through the second silicon carbide semiconductor layer 106, the gate insulating film 107, and the second silicon carbide semiconductor layer 106 are electrically connected.
  • the first ohmic electrode 109 and the second ohmic electrode 110 thus formed constitute a MISFET.
  • the threshold voltage of the MISFET is Vth
  • the MISFET is turned on when Vgs ⁇ Vth, and when Vds> 0 V
  • the second ohmic electrode is interposed via the second silicon carbide semiconductor layer 106.
  • Vgs ⁇ Vth the transistor is turned off.
  • the second silicon carbide semiconductor layer 106 functions as a diode that allows current to flow from the first ohmic electrode 109 to the second ohmic electrode 110 via the second silicon carbide semiconductor layer 106.
  • a diode that causes a current to flow from the first ohmic electrode 109 to the second ohmic electrode 110 via the second silicon carbide semiconductor layer 106 is referred to as a “channel diode”.
  • the direction from the second ohmic electrode 110 to the first ohmic electrode 109 is defined as “forward direction”, and the direction from the first ohmic electrode 109 to the second ohmic electrode 110 is defined as “reverse direction”.
  • the direction of flowing is “reverse direction”.
  • This channel diode having a channel region of the MISFET as a current path has a characteristic that does not flow a current of 1 mA or more when Vds> Vf0 (Vf0 is a negative value) and flows a current of 1 mA or more when Vds ⁇ Vf0.
  • Vf0 is a negative value
  • Vds the current flowing through this diode is almost zero (less than 1 mA) when Vds> Vf0 (Vf0 is a negative value), but gradually decreases Vds from zero (increases the absolute value of Vds).
  • Vf0 corresponds to the “rising voltage” in the current-voltage characteristics of the diode.
  • the rising voltage Vf0 of the diode and the threshold voltage Vth of the transistor are both determined mainly by the impurity concentration of the first body region 103a, the impurity concentration and film thickness of the second silicon carbide semiconductor layer 106, and the thickness of the gate insulating film 107. Is done.
  • FIG. 2A shows, as an example, the second silicon carbide semiconductor layer 106 when the thickness of the gate insulating film 107 is set to 70 nm and the impurity concentration of the first body region 103a is set to 1 ⁇ 10 19 cm ⁇ 3 .
  • Vth and Vf0 2A
  • Vth of the semiconductor element 100 is about 3.5V. If the impurity concentration of the second silicon carbide semiconductor layer 106 is about 1.5 ⁇ 10 18 cm ⁇ 3 and the thickness of the second silicon carbide semiconductor layer 106 is set to about 30 nm,
  • the Vth of the semiconductor element 100 can be set to about 6.1V while maintaining.
  • Semiconductor device 100 can increase both the impurity concentration on the surface side of body region 103 (that is, first body region 103a) and the impurity concentration of second silicon carbide semiconductor layer 106.
  • the absolute value of Vf0 can be set smaller than the absolute value of Vf at which current starts to flow in the body diode formed by the drift region 102 and the second body region 103b, and 0V ⁇ Vgs ⁇ Vth and Vds ⁇ 0V
  • the current can be passed through the channel diode before the current starts to flow through the body diode.
  • the breakdown voltage of the semiconductor element 100 is mainly determined by a pn junction constituted by the second body region 103b and the drift region 102 (first silicon carbide semiconductor layer 102 ').
  • the impurity concentration of the body region 103 is high, when a positive bias is applied to the second ohmic electrode 110 with respect to the first ohmic electrode 109, a reverse voltage is applied to the pn junction composed of the body region 103 and the drift region 102. As a result, electric field concentration occurs at the interface. As the concentration of the body region 103 is higher, the electric field concentration is more likely to occur. In particular, as shown in FIG. 1A, the electric field becomes stronger at the corner 103c of the body region 103, and the breakdown voltage of the semiconductor element 100 is determined. That is, the lower the p-type impurity concentration at the corner 103c, the higher the breakdown voltage of the semiconductor element 100 is maintained.
  • body region 103 is mainly formed by ion implantation into silicon carbide, and impurities implanted into silicon carbide are incompletely activated as compared with Si semiconductor.
  • the concentration of the region in contact with the drift region 102 of the body region 103 is low to some extent.
  • the first body region 103a having a high impurity concentration is located in the second body region 103b, and only the second body region 103b having a low concentration can be in contact with the drift region 102. For this reason, it is possible to remarkably suppress problems caused by the high concentration of the body region.
  • the body region 103 is divided into a first body region 103a and a second body region 103b, and the impurity concentrations of these regions can be controlled independently. That is, on the one hand, the rising voltage Vf0 of the diode can be controlled by adjusting the impurity concentration of the first body region 103a, and on the other hand, the breakdown voltage of the semiconductor element 100 can be adjusted by adjusting the impurity concentration of the second body region 103b. Can be controlled by.
  • the impurity concentration of the first body region 103a is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less
  • the impurity concentration of the second body region 103b is 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less
  • the impurity concentration of the first body region 103a is set to be twice or more the impurity concentration of the second body region 103b.
  • the impurity concentrations of the first body region 103a and the second body region 103b are compared at positions where the first body region 103a and the second body region 103b are adjacent to each other.
  • the second silicon carbide semiconductor layer 106 is formed on the impurity region 104 and the JFET region 102j. In other words, the second silicon carbide semiconductor layer 106 is in contact with the upper surface of the drift region 102.
  • the current flowing through the channel diode when the second ohmic electrode 110 is negative (reverse direction) with respect to the first ohmic electrode 109 is positive (forward) with respect to the first ohmic electrode 109.
  • an amount of current comparable to the on-current of the transistor (1/5 or more and 2 or less of the rated on-current of the transistor) can be secured.
  • a so-called free-wheeling diode connected in reverse parallel to a MISFET mounted on a general inverter circuit can function as a channel diode of the semiconductor element 100. That is, the semiconductor element 100 includes a free wheel diode.
  • the absolute value of the rising voltage Vf0 of the channel diode can be made smaller than the absolute value of the rising voltage of the body diode, power loss in the inverter circuit can be reduced. Furthermore, since the current flowing through the body diode can be drastically reduced, the crystal degradation of the semiconductor element 100 can be suppressed, and the high breakdown voltage characteristics can be maintained. Therefore, the semiconductor element 100 has high reliability.
  • the impurity concentration of the second conductivity type impurity in the impurity region 104 is lower than the impurity concentration of the second conductivity type impurity in the first body region.
  • 2B and 2C show transistor characteristics of an example of the semiconductor device 100 according to the present embodiment.
  • 2B and 2C show the forward characteristic and the reverse characteristic of the semiconductor element 100, respectively.
  • the characteristics of the conventional semiconductor element shown in FIG. 7 are also shown.
  • the semiconductor device 100 of the present embodiment since the on-resistance is small, a large forward current can flow.
  • the sheet resistances of the impurity regions 104 of the example and the conventional example shown in FIG. 2B are 1.7 k ⁇ / ⁇ and 12.56 k ⁇ / ⁇ , respectively, and the sheet resistance is reduced to 1/7 compared to the conventional example. .
  • FIG. 2C when the reverse bias is applied, the source / drain current flows in the reverse direction, and it can be seen that the semiconductor device 100 according to the present embodiment has a function as a free-wheeling diode.
  • the semiconductor substrate 101 is prepared.
  • the semiconductor substrate 101 is, for example, an n-type 4H—SiC offcut substrate having a low resistance (resistivity 0.02 ⁇ cm).
  • a high-resistance first silicon carbide semiconductor layer 102 ′ is epitaxially grown on a semiconductor substrate 101.
  • a buffer layer made of SiC having a high impurity concentration may be deposited on the semiconductor substrate 101.
  • the impurity concentration of the buffer layer is, for example, 1 ⁇ 10 18 cm ⁇ 3 and the thickness is 1 ⁇ m.
  • the first silicon carbide semiconductor layer 102 ′ is made of, for example, n-type 4H—SiC, and has an impurity concentration and a film thickness of, for example, 1 ⁇ 10 16 cm ⁇ 3 and 10 ⁇ m, respectively.
  • a base oxide film 129 having a thickness of, for example, 50 nm is deposited on the first silicon carbide semiconductor layer 102 ′, and then a mask 201 made of SiN having a thickness of 350 nm is formed. .
  • Mask 201 defines body region 103. Using this mask 201, for example, Al ions are implanted into the first silicon carbide semiconductor layer 102 '.
  • the ion implantation region formed here is a second body implantation region 103b 'formed at a lower concentration than the first body implantation region 103a'.
  • a mask made of SiO 2 having a thickness of, for example, 500 nm is newly deposited without removing the mask 201, and then etching back is performed.
  • Sidewalls 202 are formed on the side surfaces, and a mask 202 ′ is formed on a region to be the contact region 105 in the first silicon carbide semiconductor layer 102 ′.
  • impurity implantation region 104 ′ is formed by ion implantation of, for example, nitrogen into second body implantation region 103b ′ using mask 201 with sidewall 202.
  • the first body implantation region 103a ′ is formed by implanting, for example, Al ions through the same opening.
  • the first body implantation region 103 a ′, the second body implantation region 103 b ′, and the impurity implantation region 104 ′ become the first body region 103 a, the second body region 103 b, and the impurity region 104 after activation of the implanted ions.
  • regions other than the first body region 103 a, the second body region 103 b, and the impurity region 104 become the drift region 102.
  • the impurity concentration (dopant concentration) and the ion implantation profile are strictly different, and the impurity concentration is often lower than the ion implantation profile. This is due to the activation rate of the implanted impurities. If the activation rate is 100%, the ion implantation profile and the impurity concentration are almost equal. If the activation rate is ⁇ %, for example, the dose during ion implantation may be multiplied by 1 / ( ⁇ / 100) so that the designed impurity concentration is obtained.
  • the ion implantation energy and implantation amount are selected so that a desired impurity concentration profile is obtained after the activation rate and diffusion coefficient are known in advance. In the following description, it is assumed that the activation rate is 100% and the impurity concentration and the ion implantation profile are substantially the same.
  • the second body implantation region 103b ′ can be obtained by implanting Al with the following implantation energy and dose, for example.
  • the first body implantation region 103a ′ formed using the mask 202 ′ and the mask 201 with the sidewalls 202 is obtained by implanting Al with the following implantation energy and dose, for example. 250 keV: 5.0 ⁇ 10 14 cm ⁇ 2
  • the impurity implantation region 104 ′ can be obtained by implanting nitrogen with the following implantation energy and dose, for example. 30 keV: 1.5 ⁇ 10 14 cm ⁇ 2 50 keV: 2.0 ⁇ 10 14 cm ⁇ 2 90 keV: 5.0 ⁇ 10 14 cm ⁇ 2
  • the depth of the impurity region 104 in the second body region 103b is about 200 nm, the range of 200 nm from the surface is the n-type region, and the deeper region is the p-type region.
  • the first body region 103a formed by using the mask 202 ′ and the mask 201 with the sidewall 202 has a range (Rp) of 250 nm in the opening without the sidewall 202, and considered range and range variation ( (Rp ⁇ 3 ⁇ ⁇ Rp) implantation depth is 210 nm, which is deeper than the boundary between the second body region 103b and the impurity region 104. That is, the first body implantation region 103a ′ is not implanted into the impurity implantation region 104 ′ (0.3% or less of the dose amount even if implanted) and does not affect the concentration of the impurity implantation region 104 ′. .
  • the side wall 202 becomes an implantation mask, and the implantation profile becomes shallow.
  • the entire range of the first body implantation region 103 a ′ is present in the first silicon carbide semiconductor layer 102, and the range does not remain on the mask 201 and the sidewall 202.
  • the range of the first body implantation region 103a ′ is shallower as the sidewall 202 is thicker, the range of the first body implantation region 103a ′ is deeper as it is closer to the impurity implantation region 104 ′ and closer to the drift region 102. In the vicinity of the drift region 102, Rp becomes as shallow as about 30 nm.
  • the first body region 103 a is formed in the second body region 103 b between the drift region 102 and the impurity region 104.
  • the impurity concentrations of the first body implantation region 103a ′ and the second body implantation region 103b ′ are about 1 ⁇ 10 19 cm ⁇ 3 and about 1 ⁇ 10 19 cm ⁇ 3 respectively. 2 ⁇ 10 18 cm ⁇ 3 . If the activation rate is 100%, these values are the maximum impurity concentrations of the first body region 103a and the second body region 103b.
  • the average impurity concentrations are about 9.7 ⁇ 10 18 cm ⁇ 3 and about 1.5 ⁇ 10 18 cm ⁇ 3 , respectively.
  • the impurity concentration of the first body region 103a is desirably not less than 2 times and not more than 100 times the impurity concentration of the second body region 103b.
  • the thickness (depth) of the first body region 103a is determined according to the rising voltage Vf0 of the channel diode, the concentration and thickness of the second silicon carbide semiconductor layer 106, and the thickness of the gate insulating film.
  • the thickness of the first body region 103a may be 15 nm or more.
  • the thickness of the second body region 103b may be 100 nm or more.
  • the order of forming the first body implantation region 103a ', the second body implantation region 103b', and the impurity implantation region 104 ' is not limited to the above example.
  • the first body implantation region 103a 'and the impurity implantation region 104' may be formed before the second body implantation region 103b '.
  • FIG. 3B (a) after a high resistance first silicon carbide semiconductor layer 102 ′ is epitaxially grown on the semiconductor substrate 101, a base oxide is formed on the first silicon carbide semiconductor layer 102 ′.
  • a film 129 is formed, and a mask 202 ′ for forming the mask 201, the sidewall 202, and the contact region 105 is further formed.
  • nitrogen is implanted into the first silicon carbide semiconductor layer 102 ′ using the mask 201, the sidewall 202, and the mask 202 ′ to form an impurity implanted region 104 ′.
  • Al ions are implanted into the first silicon carbide semiconductor layer 102 ', thereby forming a first body implantation region 103a'.
  • Al ions are implanted into the first silicon carbide semiconductor layer 102 'to form a second body implantation region 103b'.
  • a contact implantation region 105 ′ is formed by implanting Al after forming the mask 203.
  • the contact implantation region 105 ′ may reach the second body implantation region 103 b ′.
  • the mask 203 is removed and activation annealing is performed, so that as shown in FIG. 3A (e), the first body region 103a, the second body region 103b, the impurity region 104, and the contact region 105. Is formed.
  • the ion implantation profile is determined so that the depth of the first body region 103a is, for example, 300 nm and the average impurity concentration is about 1 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the entire body region 103 including the first body region 103a and the second body region 103b is, for example, 550 nm, and the average impurity concentration of the second body region 103b is about 2 ⁇ 10 18 cm ⁇ 3. Adjust the injection profile.
  • the ion implantation profile is adjusted so that the depth of the impurity region 104 is, for example, 250 nm and the average impurity concentration is about 5 ⁇ 10 19 cm ⁇ 3 .
  • the depth (bottom position) of the first body region 103 a is defined by the depth at which the Al impurity concentration has a minimum value in the body region 103.
  • the depth of the second body region 103b is set to a depth at which, for example, an impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 is obtained.
  • the depth of the impurity region 104 is set to a depth at which an impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 is obtained, for example.
  • the depth of the contact region 105 is, for example, 400 nm, the average impurity concentration is about 1 ⁇ 10 20 cm ⁇ 3 , and the depth is, for example, a depth at which an impurity concentration of 5 ⁇ 10 17 cm ⁇ 3 is obtained.
  • the surface layer of the first silicon carbide semiconductor layer 102 ′ may be removed in order to clean the surface of the first silicon carbide semiconductor layer 102 ′ after the activation annealing.
  • the depths of the first body region 103a, the entire body region 103, the impurity region 104, and the contact region 105 are all reduced by about 50 nm, and 250 nm, 500 nm, 200 nm, and 350 nm.
  • second silicon carbide semiconductor layer 106 is epitaxially grown on the entire surface of first silicon carbide semiconductor layer 102 ′ including first body region 103a, impurity region 104, and contact region 105.
  • a gate insulating film 107 is formed on the surface of the second silicon carbide semiconductor layer 106 by, for example, thermal oxidation.
  • the gate insulating film 107 is formed by thermal oxidation, a part of the second silicon carbide semiconductor layer 106 becomes the gate insulating film 107. Therefore, after the gate insulating film 107 is formed in consideration of the thickness lost by thermal oxidation.
  • the thickness of second silicon carbide semiconductor layer 106 to be formed is adjusted so as to have the thickness d.
  • the second silicon carbide semiconductor layer 106 is formed with a thickness of about 50 nm with respect to d, and the cleaning process of the second silicon carbide semiconductor layer 106 before the gate insulating film is formed, After the formation process, the thickness becomes the above-mentioned thickness d.) Thereafter, a polycrystalline silicon film doped with about 7 ⁇ 10 20 cm ⁇ 3 of phosphorus is deposited on the surface of the gate insulating film 107. The thickness of the polycrystalline silicon film is, for example, about 500 nm.
  • the polycrystalline silicon film is dry-etched using a mask (not shown) to form a gate electrode 108 in a desired region.
  • a mask not shown
  • an interlayer insulating film 111 using, for example, SiO 2 is deposited by CVD so as to cover the surface of the gate electrode 108 and the surface of the first silicon carbide semiconductor layer 102 ′.
  • the thickness of the interlayer insulating film 111 is, for example, 1.5 ⁇ m.
  • the interlayer insulating film 111 on the surface of the contact region 105 and a part of the surface of the impurity region 104 is removed by dry etching using a mask (not shown). As a result, a contact hole 111c is formed.
  • a nickel film 109 ′ having a thickness of about 50 nm is formed on the interlayer insulating film 111.
  • the first ohmic structure made of nickel silicide is obtained by reacting the nickel film 109 'with the silicon carbide surface by heat treatment in an inert atmosphere at a temperature of, for example, 950 ° C. for 5 minutes.
  • An electrode 109 is formed.
  • FIG. 4D after the nickel film 109 ′ on the interlayer insulating film 111 is removed by etching, for example, nickel is deposited on the entire back surface of the semiconductor substrate 101, and similarly by heat treatment.
  • the second ohmic electrode 110 is formed by reacting with silicon carbide.
  • an aluminum film having a thickness of about 4 ⁇ m is deposited on the interlayer insulating film 111 and in the contact hole 111c, and etched into a desired pattern, whereby the upper wiring electrode 112 is formed as shown in FIG. can get.
  • a gate wiring (or gate pad) in contact with the gate electrode is also formed in another region at the chip end.
  • Ti / Ni / Ag is deposited on the back surface of the second ohmic electrode 110 as the back wiring electrode 113 for die bonding. (The Ti side is in contact with the second ohmic electrode 110.) In this way, the semiconductor element 100 shown in FIG. 1 is obtained.
  • the first body region that affects Vf0 can be controlled independently. For this reason, a channel diode can be used as a free-wheeling diode, and a semiconductor element having high breakdown voltage and reliability can be realized. Further, when forming the first body region for adjusting the threshold value, the second conductivity type impurity ions are not implanted into the region to be the first conductivity type impurity region (source region).
  • the impurity region of the first conductivity type can be formed without repelling the impurity, the decrease in the concentration of the impurity region of the first conductivity type can be suppressed, and the variation can be reduced. Therefore, the low-resistance first-conductivity-type impurity region can be reliably formed, an increase in on-resistance of the semiconductor element can be suppressed, and variation in characteristics can be suppressed.
  • the impurity concentration of the second body region may be made lower than the impurity concentration of the first body region.
  • the impurity concentrations of the first body region and the second body region are compared at the same depth in the first silicon carbide layer.
  • the rise voltage of the channel diode is designed to be 1 V or less, it is possible to substitute for a Schottky diode made of SiC, which is a candidate for a freewheeling diode, and if the rise voltage of the channel diode is designed to be 0.6 V or less, it is fast made of Si.
  • a recovery diode can be substituted. That is, without using these free-wheeling diodes, only the semiconductor element 100 can function as a free-wheeling diode.
  • the threshold voltage Vth of the forward current may be 2 V or more.
  • a semiconductor element (MISFET) generally used in an inverter circuit which is a power circuit may be normally off (Vth> 0 V).
  • the threshold voltage of the MISFET decreases as the temperature rises.
  • the temperature is lowered by about 1 V with a temperature rise of 100 ° C.
  • Vth at room temperature may be set to 2 V (1 V + 1 V) or more.
  • the threshold voltage is practically 8 V or less. May be.
  • the process design of the electric field concentration relaxation structure at the peripheral edge portion in the semiconductor element is facilitated. This will be described below.
  • FIG. 5A is a schematic view of a semiconductor device 100c including a plurality of semiconductor elements 100 as unit cells as viewed from the upper wiring electrode 112 side.
  • the semiconductor element 100 is often cut into a square as shown in FIG.
  • the semiconductor device 100c includes a unit cell arrangement part 100ul and a peripheral end part 100fl.
  • the unit cells shown in FIGS. 1B and 1C are arranged in the unit cell arrangement unit 100ul.
  • the peripheral end portion 100fl is arranged so as to surround the periphery of the unit cell arrangement portion 100ul.
  • FIG. 5B shows the unit cell 100u of the semiconductor element 100 already shown in FIG.
  • FIG. 5C is a cross-sectional view taken along the line EF of FIG.
  • the semiconductor device 100c includes a second conductivity type injection region 115 disposed at the peripheral end portion 100fl.
  • the injection region 115 is mainly disposed on the outermost periphery of the unit cell 100u, and is defined by a planar shape similar to that of the unit cell 100u (for example, a quadrangle shown in FIG. 1B).
  • the semiconductor device further includes a second conductivity type ring region (FLR) 116.
  • the ring region 116 surrounds the unit cell placement portion 100ul and the injection region 115 in a ring shape on a plane parallel to the main surface of the semiconductor substrate 101, and is composed of one or a plurality of rings.
  • a depletion suppression region 104 f of the first conductivity type is provided outside the ring region 116 and further surrounds the ring region 116.
  • the injection region 115 and the ring region 116 affect the device breakdown voltage and have a role of relaxing electric field concentration at the end portion of the device.
  • an anti-conductivity type (p-type in this case) injection region 115 or ring region 116 may be provided for the drift region 102 prepared to have a desired breakdown voltage. Good.
  • the manufacturing process of the semiconductor device can be simplified, and the process cost can be reduced.
  • the implantation region 115 and the ring region are simultaneously formed. 116 can be formed.
  • the first implantation region 103ad and the second implantation region 103bd in the implantation region 115 can be formed by the same process as the first body region 103a and the second body region 103b, respectively.
  • the first ring region 103af and the second ring region 103bf in the ring region 116 can be formed in the same process as the first body region 103a and the second body region 103b.
  • the first ring region 103af is formed on the surface of the first silicon carbide semiconductor layer 102 ′ without providing a mask, the same depth as that of the first body region 103a located below the impurity region 104, that is, the first carbonization is performed.
  • first silicon carbide semiconductor layer 102 ′ It is formed inside from the surface of the silicon semiconductor layer 102 '.
  • a mask having the same function as the sidewall 202 shown in FIG. 3A (c) is used as the first silicon carbide semiconductor layer 102'.
  • the first conductivity type impurity may be implanted near the surface of the first silicon carbide semiconductor layer 102 ′.
  • the first body region / second body region in the unit cell arrangement portion 100ul and the implantation region 115 and the ring region 116 in the peripheral end portion 100fl are simultaneously formed to facilitate the process design. It is also effective for suppression. In order to suppress element breakdown voltage degradation, it is effective to alleviate electric field concentration at the peripheral end portion 100fl.
  • element design of the implantation region 115 and the ring region 116 is important. For example, the width and interval of the rings formed in the ring region 116, the number of rings, and the impurity concentration of the second ring region 103bf Are optimally designed, and based on this element design, a mask set for realizing a semiconductor process is produced.
  • the injection region 115 and the ring region 116 of the peripheral end portion 100fl can be formed simultaneously with the first and second body regions 103a and 103b in the unit cell arrangement portion 100ul.
  • the impurity concentration of the second body region 103b, the second implantation region 103bd, and the second ring region 103bf that affect the device breakdown voltage is fixed on the one hand, and the impurity concentration of the first body region 103a is arbitrarily designed on the other hand.
  • can be realized while suppressing the breakdown voltage of the element.
  • the element design mask re-fabrication
  • a semiconductor device capable of suppressing a breakdown voltage failure and a leakage failure while avoiding the progress of crystal deterioration of a semiconductor device including a SiC pn junction.

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Abstract

　本願に開示された半導体素子の製造方法は、半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、第１マスクを用いて、第１炭化珪素半導体層中に、第２導電型のボディ注入領域を形成する工程（Ｃ）と、第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、第１マスクおよびサイドウォールを用いて、第１炭化珪素半導体層中に、第１導電型の不純物注入領域および第２導電型の第１ボディ注入領域を形成する工程（Ｅ）と、第１炭化珪素半導体層を熱処理する工程（Ｆ）とを包含する。

Description

半導体素子、半導体装置、およびその製造方法
　本願は、半導体素子に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。
　炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
　ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。以下、ＳｉＣのＭＩＳＦＥＴを、単に「ＳｉＣ－ＦＥＴ」と称する場合がある。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
　ＳｉＣのｐｎ接合に順方向電流を流すと、基板底面転位に起因して積層欠陥が増大するというＳｉＣ固有の問題が報告されている。ＳｉＣ－ＦＥＴをスイッチング素子として、例えば、モータ等の負荷を駆動制御する電力変換器などに用いる場合に、この問題が生じる。電力変換器のスイッチング素子としてＳｉＣ－ＦＥＴを用いる場合、ＳｉＣ－ＦＥＴがオフ状態に「還流電流」を流すことがある。この還流電流の経路として、ＳｉＣ－ＦＥＴに内在するｐｎ接合を用いることがある。このようなｐｎ接合は、ＳｉＣ－ＦＥＴを構成する半導体素子の内部に存在し、ダイオードとして機能するため、「ボディダイオード」と称されている。ＳｉＣ－ＦＥＴに内在するｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いると、ｐｎ接合であるボディダイオードに順方向に電流を流すことになる。このような電流がＳｉＣのｐｎ接合を流れると、ボディダイオードによるバイポーラ動作によってＳｉＣ－ＦＥＴの結晶劣化（ｐｎ接合における積層欠陥増大）が進行すると考えられている（例えば、特許文献１）。
　ＳｉＣ－ＦＥＴの結晶劣化が進行すると、ボディダイオードのオン電圧が上昇する可能性がある。また、ボディダイオードを還流ダイオードとして用いると、ｐｎ接合ダイオードのバイポーラ動作に起因して、ダイオードがオン状態からオフ状態に遷移するとき、逆回復電流が流れる。逆回復電流はリカバリー損失を発生させ、スイッチング速度の低下も招く。
　ボディダイオードを還流ダイオードとして用いることによって生じる、このような問題を解決するため、電子部品である還流ダイオード素子をＳｉＣ－ＦＥＴと逆並列に接続し、還流ダイオード素子に還流電流を流すことが提案されている（例えば特許文献２）。
特開２００８－１７２３７号公報 特開２００２－２９９６２５号公報 国際公開第２０１０／１２５８１９号
　しかしながら、上述の従来技術によれば、還流ダイオード素子をＳｉＣ－ＦＥＴとは別に用いる必要がるため、部品点数が増大したり、製造コストが上昇したりする。本願の、限定的ではない例示的なある実施形態は、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することで高信頼性を保つことが可能なＳｉＣ半導体素子を提供することにある。
　本願の一態様による半導体素子の製造方法は、半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、前記第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、前記第１マスクを用いて、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に、ボディ注入領域を形成する工程（Ｃ）と、前記第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、前記第１マスクおよびサイドウォールを用いて、第１導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に不純物注入領域を形成し、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に第１ボディ注入領域を形成する工程（Ｅ）と、前記第１炭化珪素半導体層を熱処理することにより、前記不純物注入領域および前記第１ボディ注入領域からそれぞれ不純物領域および第１ボディ領域を形成し、前記ボディ注入領域の前記不純物注入領域および前記第１ボディ注入領域以外の領域に第２ボディ領域を画定し、前記第１炭化珪素半導体層のボディ注入領域以外の領域にドリフト領域を画定する工程（Ｆ）とを包含する。
　本願の一態様による半導体素子は、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型の不純物領域と、前記第１炭化珪素半導体層上であって、前記ボディ領域および前記不純物領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、前記第２炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記不純物領域と電気的に接続された第１オーミック電極と、前記半導体基板の裏面に設けられた第２オーミック電極とを備え、前記ボディ領域は、第１ボディ領域と、少なくとも前記第１ボディ領域の下方を含む位置に配置され前記ボディ領域の底面に接する第２ボディ領域とを含み、前記第１ボディ領域の不純物濃度は、前記第２ボディ領域の不純物濃度よりも高く、前記不純物領域における第２導電型不純物の不純物濃度は、前記第１ボディ領域における第２導電型不純物の不純物濃度よりも低い。
　本願の一態様によれば、半導体層の結晶劣化が抑制され、高信頼性を有する還流ダイオードを内蔵型のＳｉＣ半導体素子を提供することができる。
（ａ）は、第１の実施形態の半導体素子の実施形態を示す断面図であり、（ｂ）および（ｃ）は、ユニットセルの配置を示す模式図である。 図１に示す半導体素子１００における、第２炭化珪素半導体層１０６の不純物濃度および膜厚に対する、半導体素子１００の閾値Ｖｔｈおよびチャネルダイオードの立ち上がり電圧｜Ｖｆ０｜の関係を示す図である。 第１の実施形態の半導体素子の順方向特性の一例を示す図である。 第１の実施形態の半導体素子の逆方向特性の一例を示す図である。 （ａ）から（ｈ）は、半導体素子１００の製造方法を説明するための工程断面図である。 （ａ）から（ｄ）は、半導体素子１００の他の製造方法を説明するための工程断面図である。 （ａ）から（ｅ）は、半導体素子１００の製造方法を説明するための工程断面図である。 （ａ）は半導体装置を示す上面図であり、（ｂ）はユニットセル１００ｕの断面図であり、（ｃ）は（ａ）の線Ｅ－Ｆにおける断面図である。 典型的なインバータ回路１０００の構成を示す回路図である。 半導体素子（ＳｉＣ－ＭＩＳＦＥＴ）１１００の断面図である。 ＳｉＣボディダイオードの立ち上がり電圧を説明するためのグラフである。 図６に示すインバータ回路の３相インバータの１相分を取り出した回路図である。 図９に示す回路の動作波形を示すタイミングチャートである。 ｐｎ接合ダイオードの逆回復電流について説明するためのグラフである。
　本願発明者は、特許文献２に開示された、ＳｉＣ－ＦＥＴと逆並列に接続された還流ダイオードとによる回路について詳細に検討した。図６は、このような、還流ダイオード素子を有する典型的なインバータ回路１０００の構成を示している。
　インバータ回路１０００は、モータなどの負荷１５００を駆動するための回路であり、ＳｉＣ－ＦＥＴからなる複数の半導体素子１１００を備えている。インバータ回路１０００では、半導体素子１１００と、逆並列で還流ダイオード素子１２００とが接続されている。半導体素子１１００を通してオン電流（ＩＦ）が流れ、還流ダイオード素子１２００を通して還流電流（ＩＲ）が流れる。直列に接続された２つの半導体素子１１００から１つのセットが構成されており、３つのセットが直流電源２０００に対して並列的に設けられている。各半導体素子１１００のゲート電位は、コントローラによって制御される。
　図７は、半導体素子（ＳｉＣ－ＦＥＴ）１１００の構成を示している。半導体素子１１００は、炭化珪素（ＳｉＣ）半導体から構成されており、ｎ+基板（ＳｉＣ基板）１１９の上に、ｎ-ドリフト領域１２０が積層された構造を有している。ｎ-ドリフト領域１２０の上部には、ｐボディ領域１３０が形成されており、ｐボディ領域１３０の上部に、ｐボディコンタクト領域１３２とｎ+不純物領域１４０とが形成されている。そして、ｐボディコンタクト領域１３２およびｎ+不純物領域１４０の上には、第１オーミック電極１４５が形成されている。
　ｎ-ドリフト領域１２０、ｐボディ領域１３０およびｎ+不純物領域１４０の表面には、チャネルエピタキシャル層１５０が形成されている。さらに、チャネルエピタキシャル層１５０の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。チャネルエピタキシャル層１５０のうち、ｐボディ領域１３０の上面に接する部分には、チャネル領域が形成される。ｎ+基板１１９の裏面には第２オーミック電極１７０が形成されている。
　半導体素子１１００には、ボディダイオード１８０が内蔵されている。すなわち、ｐボディ領域１３０とｎ-ドリフト領域１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されている。
　ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオード１８０の室温での立ち上がり電圧Ｖｆ（第２オーミック電極１７０を基準とした場合の第１オーミック電極１４５の電位Ｖｓｄ）は、３Ｖ付近（約２．７Ｖ）と比較的高く、損失が大きい。
　図８は、異なる動作温度における、ボディダイオード１８０の電流電圧特性および立ち上がり電圧を表している。ボディダイオード１８０について、その電流電圧特性を示すカーブから接線近似で求めた立ち上がり電圧Ｖｆは、２５℃で約２．８Ｖと高く、このような高い立ち上がり電圧のダイオードは実用的ではない。動作温度が高くなると、Ｖｆは小さくなる。また、前述したように、ボディダイオード１８０を還流ダイオードとして用いると、半導体素子１１００の結晶劣化が進行し、ボディダイオード１８０における電気抵抗が大きくなり損失が増大するという問題がある。
　したがって、インバータ回路１０００においてボディダイオード１８０を還流ダイオード素子１２００の代わりとして使用することは困難である。
　ボディダイオード１８０はｐｎ接合ダイオードであり、バイポーラ動作の素子である。ボディダイオード１８０がオフになるとき、逆回復電流が流れ、それゆえに、リカバリー損失が発生する。その結果、逆回復電流が流れる期間が発生するため、半導体素子１１００の高速スイッチングを実行することが極めて難しくなる。また、スイッチング損失が増大するため、スイッチング周波数を上げることが困難になる。
　図９は、図６に示す回路中の一部構成を説明のために抜き出して示す回路図である。図９に示すように、直流電源２０００がモータ等の誘導性負荷２１００に電力を供給する。ハイサイドＭＩＳＦＥＴ　Ｈと、ローサイドＭＩＳＦＥＴ　Ｌとが直列に接続されている。ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌを駆動するコントローラ２２００は、ハイサイドＭＩＳＦＥＴ　Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ　Ｌのゲート駆動電圧Ｖｇ２を出力する。
　コントローラ２２００は、直流電源２０００とともに、各ＭＯＳＦＥＴ（半導体素子）の電位を設定する「電位設定部」として機能し、この電位設定部により、図示される半導体装置が駆動される。
　図９において、矢印で示される電流Ｉ１、Ｉ２は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。
　図１０（ａ）～（ｅ）は、図９に示した回路の動作波形であり、誘導性負荷２１００へ電流を流す時の各部の電圧および電流を示すタイミングチャートである。
　ハイサイドＭＩＳＦＥＴ　Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ　Ｌのゲート駆動電圧Ｖｇ２とは排他的にオン、オフされる。また、ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌとが同時にオンし短絡破壊することを防止するため、Ｖｇ１とＶｇ２との間にはデッドタイムＴｄ１、Ｔｄ２が設けられる。
　図１０のタイミングチャートにおける初期状態は、Ｖｇ２がオンし、図９に示した矢印９６の経路に電流が流れている状態を示している。次に、Ｖｇ２がオフし、デッドタイムＴｄ１の間、図９に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を電流が流れる。このとき、電流Ｉ１は負の値を示している。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電流が流れている状態で、ハイサイドＭＩＳＦＥＴ　Ｈをオンすると、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電圧が印加される。この電圧は、還流ダイオード素子にとっては逆方向電圧である。このため、図９に示した矢印９５の経路で、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に逆回復電流が流れた後、ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子がオフする。より詳しくは、ハイサイドＭＩＳＦＥＴ　Ｈがオンすると、そのタイミングでハイサイドＭＩＳＦＥＴ　ＨからローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を貫通する逆回復電流が、ピーク電流９８で示すように過渡的に流れる。この逆回復電流は、誘導性負荷２１００に流れることはないが、図９の矢印９５で示すようにハイサイドＭＩＳＦＥＴ　Ｈに流れる電流に重畳され、スイッチング損失の増大、過電流による素子破壊、ノイズ発生等を引き起こす原因となる。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子がオフすると、図９に示した矢印９４の経路で電流が流れる。次に、Ｖｇ１がオフし、デッドタイム期間Ｔｄ２の間、図９に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子に電流が流れる。
　ローサイドＭＩＳＦＥＴ　Ｌに逆並列に接続された還流ダイオード素子を電流が流れている状態で、ローサイドＭＩＳＦＥＴ　Ｌがオンし、図９に示した矢印９６の経路で、すなわちローサイドＭＩＳＦＥＴ　Ｌのチャネルに電流が流れ、初期状態に戻る。なお、ハイサイドＭＩＳＦＥＴ　ＨとローサイドＭＩＳＦＥＴ　Ｌとではオン／オフ動作のタイミングが異なるが、逆回復電流はハイサイド側でも発生するため、ハイサイド側の還流ダイオード素子にも電流は流れる。
　次に、図１１を参照しながら、ｐｎ接合ダイオードの逆回復電流について説明する。図１１中の曲線（ａ）及び（ｂ）は、Ｓｉを用いたｐｎ接合ダイオード（Ｓｉ－ＰＮＤ）の電流変化の測定結果を示している。曲線（ａ）は２５℃（Ｔｊ＝２５℃）の結果であり、曲線（ｂ）は１５０℃（Ｔｊ＝１５０℃）の結果である。
　曲線（ａ）及び（ｂ）からわかるように、ｐｎ接合ダイオードには逆回復電流が発生する期間があり、それにより、インバータ回路１０００の特性の悪化（例えば、スイッチングの高速化の阻害およびスイッチング損失の増大）を招く。逆回復電流は、２５℃の曲線（ａ）よりも、１５０℃の曲線（ｂ）の方が大きく、したがって、Ｓｉ－ｐｎ接合ダイオードは高温ほど特性が悪化する。
　一方、図１１中の曲線（ｃ）は、ＳｉＣを用いたショットキーバリアダイオード（ＳｉＣ－ＳＢＤ）の電流変化の測定結果を示している。曲線（ｃ）の場合、逆回復電流は、曲線（ａ）および（ｂ）と比較して小さいことがわかる。また、曲線（ｃ）は、２５℃と１５０℃との両方の結果であるので、ＳｉＣ－ＳＢＤでは高温の場合でも逆回復電流はほとんど生じないことがわかる。それゆえに、Ｓｉ－ＰＮＤと比較すると、還流ダイオード素子１２００としてＳｉＣ－ＳＢＤを使用することが好ましい。ＳＢＤの立ち上がり電圧は、ＳｉＣ－ＦＥＴのボディダイオードと比較して低い。このため、還流電流が小さいときは、ＳＢＤに還流電流が流れるため、ボディダイオードに還流電流が流れることはない。このため、ＳｉＣ－ＦＥＴの結晶劣化を抑制することができる。つまり、ＳｉＣ－ＦＥＴと逆並列にＳｉＣ－ＳＢＤを接続すれば、還流電流を流すことができ、かつ信頼性の高いＦＥＴを実現し得る。
　しかしながら、還流ダイオード素子としてＳｉＣのＳＢＤを用いると、炭化珪素半導体材料はまだ高価であるがゆえにＳｉＣのＳＢＤも高価であり、回路コストの増大を招くことになる。更に特許文献２のＳｉＣ－ＦＥＴを電力変換器に用いると、ボディダイオードに還流電流が流れた場合にＳｉＣ－ＦＥＴの耐圧劣化等の故障率が上昇し、信頼性の低い電力変換器となるという問題もある。また、ＳｉＣ－ＳＢＤ搭載分だけ部品点数が多くなることで電力変換器がその分大きくなり、小型化軽量化が望まれる電力変換器の要望に逆行することとなる。
　本願発明者はこのような、課題に鑑み、新規な半導体素子、半導体装置およびその製造方法を想到した。
　本発明の一態様の概要は以下の通りである。
　本発明の一態様である半導体素子の製造方法は、半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、前記第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、前記第１マスクを用いて、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に、ボディ注入領域を形成する工程（Ｃ）と、前記第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、前記第１マスクおよびサイドウォールを用いて、第１導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に不純物注入領域を形成し、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に第１ボディ注入領域を形成する工程（Ｅ）と、前記第１炭化珪素半導体層を熱処理することにより、前記不純物注入領域および前記第１ボディ注入領域からそれぞれ不純物領域および第１ボディ領域を形成し、前記ボディ注入領域の前記不純物注入領域および前記第１ボディ注入領域以外の領域に第２ボディ領域を画定し、前記第１炭化珪素半導体層のボディ注入領域以外の領域にドリフト領域を画定する工程（Ｆ）とを包含する。
　前記工程（Ｅ）において、前記ボディ注入領域中の前記不純物注入領域よりも深い領域に前記第２導電型の不純物が位置するように、前記第２導電型不純物を注入してもよい。
　前記第１ボディ領域および前記第２ボディ領域はそれぞれ底部分および壁部分を含み、前記第１炭化珪素半導体層中において、前記不純物領域は前記第１炭化珪素半導体層の表面領域に位置しており、前記第１ボディ領域の底部分は前記不純物領域の下方に位置し、前記第１ボディ領域の壁部分は、前記不純物領域の側方に位置し、かつ前記第１炭化珪素半導体層の表面に接しており、前記第２ボディ領域の底部分は前記第１ボディ領域の底部分の下方に位置し、前記第２ボディ領域の壁部分は、前記第１ボディ領域の壁部分よりも外側に位置していてもよい。
　前記半導体素子の製造方法は、前記工程（Ｆ）の前に前記不純物注入領域中に前記第１ボディ領域の底部分に少なくとも達するコンタクト注入領域を形成する工程をさらに包含し、前記工程（Ｆ）において、前記コンタクト注入領域からコンタクト領域を形成してもよい。
　前記半導体素子の製造方法は、前記工程（Ｆ）の後に、前記第１炭化珪素半導体層の表面に第２炭化珪素半導体層を形成する工程と、前記第２炭化珪素半導体層上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上にゲート電極を形成する工程と、前記不純物領域の一部および前記コンタクト領域が露出するように、前記ゲート絶縁膜および前記第２炭化珪素半導体層の一部を除去する工程と、前記露出した不純物領域の一部および前記コンタクト領域に接するように第１オーミック電極を形成する工程と、前記半導体基板の前記第１炭化珪素半導体層が接していない面に接するように第２オーミック電極を形成する工程とをさらに包含してもよい。
　前記半導体素子の製造方法は、前記工程（Ａ）、（Ｂ）、（Ｄ）、（Ｅ）、（Ｃ）、（Ｆ）の順に各工程を行い、前記工程（Ｅ）と（Ｃ）との間に、前記サイドウォールを除去する工程をさらに包含してもよい。
　本発明の他の一態様である半導体素子は、第１導電型の半導体基板と、前記半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型の不純物領域と、前記第１炭化珪素半導体層上であって、前記ボディ領域および前記不純物領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、前記第２炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記不純物領域と電気的に接続された第１オーミック電極と、前記半導体基板の裏面に設けられた第２オーミック電極とを備え、前記ボディ領域は、第１ボディ領域と、少なくとも前記第１ボディ領域の下方を含む位置に配置され前記ボディ領域の底面に接する第２ボディ領域とを含み、前記第１ボディ領域の不純物濃度は、前記第２ボディ領域の不純物濃度よりも高く、前記不純物領域における第２導電型不純物の不純物濃度は、前記第１ボディ領域における第２導電型不純物の不純物濃度よりも低い。
　前記第１ボディ領域および前記第２ボディ領域は、それぞれ、前記半導体基板の主面と垂直な方向に少なくとも１５ｎｍおよび１００ｎｍの厚さを有し、前記第１ボディ領域の不純物濃度は、前記第２ボディ領域の不純物濃度の２倍以上であってもよい。
　前記第１ボディ領域は、前記不純物領域の底よりも下方および前記不純物領域の側方に位置しており、前記不純物領域の側方において、前記第１炭化珪素半導体層の表面に接していてもよい。
　前記第１ボディ領域のうち前記第２炭化珪素層に接する部分が前記第１ボディ領域のうち、前記不純物領域の下方に位置する部分よりも浅い位置に配置されていてもよい。
　前記第１ボディ領域および前記第２ボディ領域はそれぞれ底部分および壁部分を含み、前記第１炭化珪素半導体層中において、前記不純物領域は前記第１炭化珪素半導体層の表面領域に位置しており、前記第１ボディ領域の底部分は前記不純物領域の下方に位置し、前記第１ボディ領域の壁部分は、前記不純物領域の側方に位置し、かつ前記第１炭化珪素半導体層の表面に接しており、前記第２ボディ領域の底部分は前記第１ボディ領域の底部分の下方に位置し、前記第２ボディ領域の壁部分は、前記第１ボディ領域の壁部分よりも外側に位置していてもよい。
　前記第１オーミック電極を基準とする前記第２オーミック電極および前記ゲート電極に印加される電位はそれぞれＶｄｓおよびＶｇｓであり、ゲート閾値電圧はＶｔｈであり、Ｖｇｓ≧Ｖｔｈの場合、前記第２炭化珪素半導体層を介して前記第２オーミック電極から前記第１オーミック電極へ電流が流れ、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ボディ領域から前記第１炭化珪素半導体層へ電流が流れ始める前に前記第１オーミック電極から前記第２炭化珪素半導体層を介して前記第２オーミック電極へ電流が流れてもよい。
　前記半導体基板、前記第１炭化珪素半導体層、前記ボディ領域、前記不純物領域、前記第２炭化珪素半導体層、前記ゲート絶縁膜、前記ゲート電極、前記第１オーミック電極、および前記第２オーミック電極は、金属－絶縁体－半導体電界効果トランジスタを構成しており、前記第１オーミック電極の電位を基準とする前記第２オーミック電極の電位をＶｄｓ、前記第１オーミック電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記第２オーミック電極から前記第１オーミック電極へ流れる電流の向きを順方向、前記第１オーミック電極から前記第２オーミック電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記第２炭化珪素半導体層を介して前記第２オーミック電極と前記第１オーミック電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記第１オーミック電極から前記第２炭化珪素半導体層を介して前記第２オーミック電極へ前記逆方向に電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さくてもよい。
　前記第１ボディ領域の不純物濃度が１×１０18ｃｍ-3以上、１×１０20ｃｍ-3以下であり、前記第２ボディ領域の不純物濃度が１×１０17ｃｍ-3以上、１×１０19ｃｍ-3以下であってもよい。
　前記第２炭化珪素半導体層は、前記不純物領域、および前記第１炭化珪素半導体層のうち前記第２ボディ領域に隣接する領域と電気的に接続され、前記第１ボディ領域上に配置されていてもよい。
　前記第２炭化珪素半導体層はエピタキシャル成長により形成されていてもよい。
　本発明の他の一態様にかかる半導体装置は、上記いずれかの半導体素子を複数含む半導体装置であって、前記複数の半導体素子の前記半導体基板および前記第１炭化珪素半導体層は、それぞれ、互いに接続されており、前記半導体基板の主面に平行な面において前記複数の半導体素子を囲む第２導電型のリング領域が、前記第１炭化珪素半導体層中に配置されており、前記リング領域の深さ方向の不純物濃度分布は、前記ボディ領域の深さ方向の不純物濃度分布と等しい。
　本発明の一態様によれば、ボディ領域を二つの領域で構成することにより、半導体素子の閾値を調整する第１ボディ領域と、ドリフト領域とのｐｎ接合を形成する第２ボディ領域の濃度を独立に制御できる。よって、半導体素子の耐圧不良やリーク不良を抑制することができる。また、第１導電型の不純物領域における第２導電型不純物の不純物濃度が、第１ボディ領域における第２導電型の不純物の不純物濃度よりも低いため、不純物領域において、実効的な第１導電型の不純物濃度が第２導電型の不純物の影響を受けることを抑制し、第１導電型の不純物領域の濃度低下が生じにくくなる。さらに、不純物領域における第１導電型の不純物濃度の制御性が高まり、不純物濃度のばらつきを低減させることができる。よって、半導体素子のオン抵抗の増大を抑制し、素子特性のばらつきを抑制することもできる。
　以下、図面を参照しながら本発明の半導体素子の実施形態を詳細に説明する。以下の実施形態の半導体素子は、チャネル領域として機能する炭化珪素半導体層と、炭化珪素半導体層に流れる電流を制御するゲート電極と、炭化珪素半導体層に電気的に接続された第１オーミック電極および第２オーミック電極とによって構成されるＭＩＳＦＥＴを含む。このＭＩＳＦＥＴは、第１オーミック電極の電位を基準とするゲート電極の電位がゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の場合に、第１オーミック電極からチャネル領域を介して第２オーミック電極に電流を流すダイオードとして動作する。
　本願明細書では、第１オーミック電極Ｓの電位を基準とする第２オーミック電極Ｄの電位をＶｄｓ、第１オーミック電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、第２オーミック電極Ｄから第１オーミック電極Ｓへ流れる電流の向きを「順方向」、第１オーミック電極Ｓから第２オーミック電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
　（第１の実施形態）
　以下、図面を参照しながら、半導体素子の第１の実施形態を説明する。図１（ａ）は本実施形態の半導体素子１００の断面を模式的に示している。図１（ａ）には、一点鎖線の右側および左側にそれぞれ位置する２つの半導体素子１００の断面が示されている。これらは、ユニットセル１００ｕを構成しており、市販される半導体装置は、複数のユニットセルを含む。
　半導体素子１００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面上に位置する第１導電型の第１炭化珪素半導体層１０２’とを備える。本実施形態では、第１導電型がｎ型であり第２導電型がｐ型である。しかし、第１導電型がｐ型であり第２導電型がｎ型であってもよい。半導体基板１０１は、ｎ+型の導電性を有し炭化珪素によって構成される。第１炭化珪素半導体層１０２’は、ｎ-型である。ｎまたはｐの導電型の右肩の「＋」又は「－」は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　第１炭化珪素半導体層１０２’内には、第２導電型のボディ領域１０３が設けられている。第１炭化珪素半導体層１０２’のボディ領域１０３以外の領域をドリフト領域１０２と呼ぶ。ボディ領域１０３内には、第１炭化珪素半導体層１０２’の表面１０２’ｓに接している、第１導電型の不純物領域１０４が位置している。
　ボディ領域１０３は、第２導電型の第１ボディ領域１０３ａと第２導電型の第２ボディ領域１０３ｂとを含む。第１ボディ領域１０３ａは、不純物領域１０４の下方に位置する底部分１０３ａｂおよび不純物領域１０４の側方に位置する壁部分１０３ａｗを有している。つまり、第１ボディ領域１０３ａは不純物領域１０４の下方および側方に位置しており、不純物領域１０４の側方において、第１炭化珪素半導体層の表面１０２’ｓと接している。第２ボディ領域１０３ｂはボディ領域１０３の底面１０３ｕに接しており、第１ボディ領域１０３ａの底部分１０３ａｂの下方に位置する底部分１０３ｂｂと第１ボディ領域１０３ａの壁部分１０３ａｗの側方に位置する壁部分１０３ｂｗを有する。
　不純物領域１０４の下方において、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂは、半導体基板１０１の主面と垂直な方向に少なくとも１５ｎｍ、１００ｎｍの厚さを有している。図１（ａ）に示すように、第２ボディ領域１０３ｂは、第１ボディ領域１０３ａおよび不純物領域１０４を覆うように不純物領域１０４下方から第１炭化珪素半導体層１０２’の表面１０２’ｓに伸びる壁部分１０３ｂｗを有している。壁部分１０３ｂｗの厚さは、不純物領域１０４の下方から第１炭化珪素半導体層１０２’の表面１０２’ｓへ向かうほど小さくなっている。また、第１ボディ領域１０３ａは不純物領域１０４を覆うように不純物領域１０４下方から第１炭化珪素半導体層１０２’の表面１０２’に伸びる壁部分１０３ａｗを有している。
　このように第１ボディ領域１０３ａは第２ボディ領域１０３ｂの壁部分１０３ｂｗに囲まれ、第２ボディ領域１０３ｂ内に位置しており、第１ボディ領域１０３ａはドリフト領域１０２と接していない。また、不純物領域１０４は第１ボディ領域１０３ａの壁部１３ａｗに囲まれ、第１ボディ領域１０３ａ内に位置している。半導体基板１０１の主面に垂直な方向から見た場合、第１ボディ領域１０３ａの外周は、第２ボディ領域１０３ｂ内部で、表面に近いほど広がる分布をしている。
　本実施形態では、第１炭化珪素半導体層１０２’の表面１０２’ｓおよび不純物領域１０４の側面に接する領域１０２ａが第１ボディ領域１０３ａの壁部分１０３ａｗと不純物領域１０４との間に位置している。この領域１０２ａは、本実施形態では、ドリフト領域１０２と同じ第２導電型を有し、同じ程度の濃度で第２導電型の不純物を含んでいる。しかし、領域１０２ａは第１ボディ領域１０３ａと同程度に第２導電型の不純物を含んでいてもよい。また、第１ボディ領域１０３ａはｐ+型であり、第２ボディ領域１０３ｂはｐ型である。第１ボディ領域１０３ａの不純物濃度は、第２ボディ領域１０３ｂの不純物濃度の２倍以上であってもよい。ここで、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂの不純物濃度は、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂが隣接する位置において比較する。
　以下において詳細に説明するように、第１ボディ領域１０３ａは、サイドウォールを有する不純物領域１０４を形成するためのマスクを用いて、不純物領域１０４よりも深い位置に不純物を注入することによって形成される。このため、不純物領域１０４における第２導電型不純物の不純物濃度は、第１ボディ領域１０３ａにおける第２導電型不純物の不純物濃度よりも低くなっている。ここで、不純物領域１０４および第１ボディ領域１０３ａにおける第２導電型不純物の不純物濃度は、第１炭化珪素半導体層１０２’における同じ深さにおいて比較する。この時、サイドウォールの下方では、サイドウォールを通過する分、第１ボディ領域１０３ａを形成するための不純物が第１炭化珪素半導体層１０２’内で浅く位置する。これにより、第１炭化珪素半導体層１０２’の表面１０２’ｓに接する第１ボディ領域１０３ａの壁部分１０３ａｗが形成される。
　不純物領域１０４における第２導電型の不純物の不純物濃度が、第１ボディ領域における第２導電型の不純物の不純物濃度よりも低いため、不純物領域１０４が第１導電型になるために相殺される第１導電型の不純物の量は少なくてすむ。このため、高濃度の不純物領域１０４を形成しやすくなる。また、第１導電型の不純物濃度の制御性が高まり、素子特性のばらつきを抑制することができる。
　半導体素子１００は、不純物領域１０４において、第１ボディ領域１０３ａを貫通し、第２ボディ領域１０３ｂに接している第２導電型のコンタクト領域１０５を有していてもよい。コンタクト領域１０５は、ｐ+型であってもよい。不純物領域１０４上には第１オーミック電極１０９が形成されている。第１オーミック電極１０９は、不純物領域１０４およびコンタクト領域１０５の表面に形成され、不純物領域１０４およびコンタクト領域１０５の両方と電気的に接触している。第１ボディ領域１０３ａの不純物濃度が十分に大きい場合には、コンタクト領域１０５を設けなくてもよい。この場合、不純物領域１０４に、第１ボディ領域１０３ａを露出するコンタクトトレンチを設け、トレンチ内に第１オーミック電極１０９を形成することにより第１ボディ領域１０３ａと第１オーミック電極１０９とを直接接触させてもよい。
　ドリフト領域１０２のうち、ボディ領域１０３と隣接する領域１０２ｊ、つまり、隣接する２つのユニットセルの各ボディ領域１０３間に挟まれる領域１０２ｊの説明を簡便にするためにＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域と呼ぶこととする。この領域は第１炭化珪素半導体層１０２’からなるため、不純物濃度は第１炭化珪素半導体層１０２’と同じであってもよいがＪＦＥＴ領域１０２ｊにおける抵抗低減のために、第１導電型の不純物（ここではｎ型）をイオン注入等により導入し、第１炭化珪素半導体層１０２’よりも不純物濃度を高くしてもよい。
　第１炭化珪素半導体層１０２’上には、ボディ領域１０３および不純物領域１０４の少なくとも一部にそれぞれ接する第１導電型の第２炭化珪素半導体層１０６が設けられている。第２炭化珪素半導体層１０６は、不純物領域１０４および第１炭化珪素半導体層１０２’のうち、第２ボディ領域１０３ｂに隣接するＪＦＥＴ領域１０２ｊと電気的に接続されており、かつ、第１ボディ領域１０３ａ上に形成されていてもよい。具体的には、第１ボディ領域１０３ａにおいて、壁部分１０３ａｗの一部が第２炭化珪素半導体層１０６に接している。壁部分１０３ａｗは、底部分１０３ａｂよりも第１炭化珪素半導体層１０２’において浅い位置に配置されている。
　本実施形態では、第２炭化珪素半導体層１０６は、エピタキシャル成長によって形成されている。第２炭化珪素半導体層１０６は、第１ボディ領域１０３ａに接する領域内にチャネル領域１０６ｃを含んでいる。チャネル領域１０６ｃの長さ（チャネル長Ｌ）は、図１（ａ）に示されている２つの双方向矢印で示される長さに相当する。すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、第１ボディ領域１０３ａの上面（第２炭化珪素半導体層１０６と接する表面）の水平方向サイズで規定される。
　第２炭化珪素半導体層１０６の上にはゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７の上にはゲート電極１０８が形成されている。ゲート電極１０８は少なくともチャネル領域１０６ｃの上方に位置している。
　ゲート電極１０８を覆うように層間絶縁膜１１１が形成され、層間絶縁膜１１１上に上部配線電極１１２が形成されている。上部配線電極１１２は層間絶縁膜１１１に設けられたコンタクトホール１１１ｃを介して第１オーミック電極１０９に接続されている。半導体基板１０１の裏面には、第２オーミック電極１１０が形成されている。第２オーミック電極１１０の裏面にはさらに裏面配線電極１１３が形成されている。
　半導体素子１００のユニットセル１００ｕは、上部配線電極１１２側から半導体素子１００を見た場合、例えば正方形状を有している。ユニットセル１００ｕは、長方形や、４角形以外の多角形形状を有していてもよい。図１（ｂ）は、ユニットセル１００ｕの配置を示している。図１（ｂ）に示すように、ユニットセル１００ｕは、例えば、ｘおよびｙ方向に２次元に配列されており、ｙ方向の配列は交互に１／２ずつシフトしている。ユニットセル１００ｕが一方向に長い形状を有する場合は、図１（ｃ）に示すように並列に配置してもよい。このように配置された複数のユニットセル１００ｕによって、半導体装置が構成される。
　次に半導体素子１００の動作を説明する。半導体素子１００において、第２炭化珪素半導体層１０６と、第２炭化珪素半導体層１０６に流れる電流を制御するゲート電極１０８と、ゲート絶縁膜１０７と、第２炭化珪素半導体層１０６に電気的に接続された第１オーミック電極１０９および第２オーミック電極１１０とによってＭＩＳＦＥＴが構成される。ＭＩＳＦＥＴの閾値電圧（順方向電流の閾値電圧）をＶｔｈとすると、ＭＩＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合オン状態となり、Ｖｄｓ＞０Ｖであれば、第２炭化珪素半導体層１０６を介して第２オーミック電極１１０から第１オーミック電極１０９へ電流が流れる。一方、Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
　しかし、このＭＩＳＦＥＴは、オフ状態であっても、０Ｖ≦Ｖｇｓ＜Ｖｔｈであり、Ｖｄｓ＜０Ｖのときは、第１ボディ領域１０３ａの不純物濃度と、第２炭化珪素半導体層１０６の不純物濃度と、第２炭化珪素半導体層１０６の厚さを適切に選択することにより、第２炭化珪素半導体層１０６を介して第１オーミック電極１０９から第２オーミック電極１１０に電流を流すダイオードとして機能する。以降、本願明細書において、第２炭化珪素半導体層１０６を介して第１オーミック電極１０９から第２オーミック電極１１０に電流を流すダイオードを、「チャネルダイオード」と呼ぶ。第２オーミック電極１１０から第１オーミック電極１０９への向きを「順方向」、第１オーミック電極１０９から第２オーミック電極１１０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
　ＭＩＳＦＥＴのチャネル領域を電流経路とする、このチャネルダイオードは、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｄｓ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｄｓをゼロから徐々に小さくしていく（Ｖｄｓの絶対値を増加させていく）と、ＶｄｓがＶｆ０に達したとき、１ｍＡとなり、更にＶｄｓの絶対値を増加させていくと、増大する。この意味で、Ｖｆ０は、ダイオードの電流－電圧特性における「立ち上がり電圧」に相当する。
　ダイオードの立ち上がり電圧Ｖｆ０、トランジスタの閾値電圧Ｖｔｈは、いずれも、第１ボディ領域１０３ａの不純物濃度、第２炭化珪素半導体層１０６の不純物濃度および膜厚、ゲート絶縁膜１０７の厚さで主に決定される。
　本実施の形態の半導体素子１００は、ＶｔｈとＶｆ０とを独立に制御することができる。図２Ａは、一例として、ゲート絶縁膜１０７の厚さを７０ｎｍに設定し、第１ボディ領域１０３ａの不純物濃度を１×１０19ｃｍ-3に設定した場合における、第２炭化珪素半導体層１０６の不純物濃度およびその膜厚と、トランジスタの閾値電圧Ｖｔｈおよびチャネルダイオードの立ち上がり電圧の絶対値｜Ｖｆ０｜との関係を示すシミュレーション結果である。図２Ａより、チャネルダイオードの立ち上がり電圧Ｖｆ０の絶対値｜Ｖｆ０｜を約１Ｖとしたい場合、第２炭化珪素半導体層１０６の不純物濃度を約２．５×１０17ｃｍ-3とし、第２炭化珪素半導体層１０６の膜厚を約７０ｎｍに設定すれば、半導体素子１００のＶｔｈは約３．５Ｖとなる。また、第２炭化珪素半導体層１０６の不純物濃度を約１．５×１０18ｃｍ-3とし、第２炭化珪素半導体層１０６の膜厚を約３０ｎｍに設定すれば、｜Ｖｆ０｜は約１Ｖを維持したまま、半導体素子１００のＶｔｈを約６．１Ｖに設定できる。
　本実施の形態の半導体素子１００は、ボディ領域１０３の表面側（つまり第１ボディ領域１０３ａ）の不純物濃度および第２炭化珪素半導体層１０６の不純物濃度をいずれも高くすることができる。これにより、ドリフト領域１０２と第２ボディ領域１０３ｂとによって形成されるボディダイオードに電流が流れ始めるＶｆの絶対値よりもＶｆ０の絶対値を小さく設定でき、０Ｖ≦Ｖｇｓ＜Ｖｔｈであり、Ｖｄｓ＜０Ｖである場合において、ボディダイオードに電流が流れ始める前にチャネルダイオードに電流を流すことが可能となる。
　一方、半導体素子１００の耐圧は、主に、第２ボディ領域１０３ｂとドリフト領域１０２（第１炭化珪素半導体層１０２’）によって構成されるｐｎ接合により決定される。
　ボディ領域１０３の不純物濃度が高い場合、第１オーミック電極１０９に対して第２オーミック電極１１０に正のバイアスを印加すると、ボディ領域１０３とドリフト領域１０２からなるｐｎ接合には逆方向の電圧が印加されることになるので、その界面で電界集中が起こる。ボディ領域１０３の濃度が高いほど、電界集中は起こりやすくなり、特に、図１（ａ）で示すように、ボディ領域１０３の角１０３ｃで電界が強くなり、半導体素子１００の耐圧が決定される。つまり、角１０３ｃにおけるｐ型の不純物濃度が低い方が、半導体素子１００の耐圧は維持される。逆に、不純物濃度が高くなると耐圧が劣化する。また、ボディ領域１０３は主に炭化珪素に対してイオン注入で形成され、炭化珪素へイオン注入された不純物は、Ｓｉ半導体と比較して活性化は不完全であるため、ボディ領域１０３の不純物濃度が高くなると、ボディ領域１０３の回復しきれない注入欠陥の影響が少なからずあり、リーク電流が発生しやすくなる。よって、この観点では、ボディ領域１０３のドリフト領域１０２と接する領域の濃度はある程度低い方が好ましい。本実施の形態では、不純物濃度が高い第１ボディ領域１０３ａが第２ボディ領域１０３ｂの中に位置し、ドリフト領域１０２と接するのは濃度が低くできる第２ボディ領域１０３ｂだけである。このためボディ領域が高濃度化することによる不具合を、著しく抑制することが可能となる。
　本実施形態の半導体素子１００は、ボディ領域１０３が第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂに分割されており、これらの領域の不純物濃度を独立して制御できる。すなわち、一方で、ダイオードの立ち上がり電圧Ｖｆ０を、第１ボディ領域１０３ａの不純物濃度を調整することによって制御でき、他方で、半導体素子１００の耐圧を、第２ボディ領域１０３ｂの不純物濃度を調整することによって制御できる。例えば、第１ボディ領域１０３ａの不純物濃度を１×１０18ｃｍ-3以上、１×１０20ｃｍ-3以下とし、第２ボディ領域１０３ｂの不純物濃度を１×１０17ｃｍ-3以上、１×１０19ｃｍ-3以下とする。なお、望ましくは、第１ボディ領域１０３ａの不純物濃度は、第２ボディ領域１０３ｂの不純物濃度の２倍以上とする。ここで、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂの不純物濃度は、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂが隣接する位置において比較する。
　また、半導体素子１００において、第２炭化珪素半導体層１０６を、不純物領域１０４およびＪＦＥＴ領域１０２ｊ上に形成している。言い換えると、第２炭化珪素半導体層１０６は、ドリフト領域１０２の上面に接触している。これにより、第１オーミック電極１０９に対して第２オーミック電極１１０を負（逆方向）にした際のチャネルダイオードに流れる電流は、第１オーミック電極１０９に対して第２オーミック電極１１０を正（順方向）にした際のトランジスタのオン電流に対して遜色ない電流量（トランジスタの定格オン電流の１／５以上、２倍以下）を確保できる。例えば、Ｖｇｓ＝１５Ｖにおいて、トランジスタのオン電流が１５Ａ（Ｖｄｓ＝１Ｖ）である場合、Ｖｇｓ＝０Ｖにおいて、チャネルダイオードの電流は約１５Ａ（Ｖｄｓ＝－２Ｖ）となる。このため、第１オーミック電極１０９に対して第２オーミック電極１１０を負（逆方向）にしても、第２ボディ領域１０３ｂおよびドリフト領域１０２間に形成されるボディダイオードに流れる電流を激減（またはゼロ）させることが可能となり、チャネルダイオードに多くの電流を流すことができる。
　したがって、本実施形態の半導体素子１００によれば、一般的なインバータ回路に搭載されるＭＩＳＦＥＴに逆並列接続されるいわゆる還流ダイオードを半導体素子１００のチャネルダイオードにて機能させることができる。つまり、半導体素子１００は還流ダイオードを内蔵する。
　また、チャネルダイオードの立ち上がり電圧Ｖｆ０の絶対値を、ボディダイオードの立ち上がり電圧の絶対値よりも小さくできるため、インバータ回路における電力損失を低減させることができる。さらに、ボディダイオードに流れる電流を激減させることができるため、半導体素子１００の結晶劣化を抑制することができ、高耐圧特性を維持することができる。したがって、半導体素子１００は高い信頼性を備える。
　さらに、上述したように、本実施形態によれば、不純物領域１０４における第２導電型の不純物の不純物濃度が、第１ボディ領域における第２導電型の不純物の不純物濃度よりも低いため、相殺される第１導電型の不純物の量は少なくてすむことにより、高濃度の第１導電型の不純物領域１０４を形成しやすい。したがって、不純物領域１０４のシート抵抗を小さくでき、半導体素子１００のオン抵抗を小さくすることができる。
　図２Ｂおよび図２Ｃに、本実施形態による半導体素子１００の一実施例のトランジスタ特性を示す。図２Ｂおよび図２Ｃは、半導体素子１００の順方向特性および逆方向特性をそれぞれ示している。比較のため、図７に示す従来の半導体素子の特性を合わせて示す。
　図２Ｂから分るように、本実施の半導体素子１００によれば、オン抵抗が小さいため、大きな順方向電流を流すことができる。図２Ｂに示す実施例および従来例の不純物領域１０４のシート抵抗は、それぞれ、１．７ｋΩ／□、および１２．５６ｋΩ／□であり、従来例に較べてシート抵抗が１／７に低減された。また図２Ｃから分るように、逆バイアス時に、逆方向にソースドレイン電流が流れており、本実施形態による半導体素子１００は、還流ダイオードとしての機能を備えていることが分かる。
　次に、図３Ａ、図３Ｂ、図４および図５を参照しながら、本実施形態の半導体素子１００の製造方法を詳述する。まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ－ＳｉＣオフカット基板である。
　図３Ａ（ａ）に示すように、半導体基板１０１の上に高抵抗の第１炭化珪素半導体層１０２’をエピタキシャル成長する。第１炭化珪素半導体層１０２’を形成する前に、半導体基板１０１上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、厚さは１μｍである。第１炭化珪素半導体層１０２’は、例えば、ｎ型４Ｈ－ＳｉＣによって構成され、不純物濃度および膜厚は、例えばそれぞれ１×１０16ｃｍ-3および１０μｍである。
　次に、図３Ａ（ｂ）に示すように、第１炭化珪素半導体層１０２’の上に、例えば厚さ５０ｎｍのベース酸化膜１２９を堆積後、厚さ３５０ｎｍのＳｉＮからなるマスク２０１を形成する。マスク２０１はボディ領域１０３を規定する。このマスク２０１を用いて、例えばＡｌイオンを第１炭化珪素半導体層１０２’に注入する。ここで形成されるイオン注入領域は、第１ボディ注入領域１０３ａ’よりも低濃度に形成された第２ボディ注入領域１０３ｂ’である。
　次に、図３Ａ（ｃ）に示すように、イオン注入後、マスク２０１を除去せずに新たに例えば厚さ５００ｎｍのＳｉＯ2からなるマスクを堆積後、エッチバックを行うことにより、マスク２０１の側面にサイドウォール２０２を形成し、第１炭化珪素半導体層１０２’中においてコンタクト領域１０５となる領域上にマスク２０２’を形成する。続いて、サイドウォール２０２付きマスク２０１を用いて第２ボディ注入領域１０３ｂ’に、例えば窒素をイオン注入することによって不純物注入領域１０４’を形成する。次いで、同じ開口で例えばＡｌイオンを注入することにより、第１ボディ注入領域１０３ａ’を形成する。
　第１ボディ注入領域１０３ａ’、第２ボディ注入領域１０３ｂ’および不純物注入領域１０４’は、注入されたイオンの活性化後、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂ、不純物領域１０４となる。また、第１炭化珪素半導体層１０２’のうち、第１ボディ領域１０３ａ、第２ボディ領域１０３ｂ及び不純物領域１０４以外の領域はドリフト領域１０２となる。
　不純物濃度（ドーパント濃度）とイオン注入プロファイルは厳密には異なり、イオン注入プロファイルに対して不純物濃度の方が低くなることが多い。これは、注入された不純物の活性化率に起因する。活性化率が１００％であれば、イオン注入プロファイルと不純物濃度はほぼ等しくなる。仮に活性化率がα％とすれば、設計された不純物濃度になるように、例えばイオン注入時のドーズ量を１／（α／１００）倍すればよい。
　本実施形態のように注入種としてＡｌを選択する場合、炭化珪素中でのＡｌの拡散係数が小さいため、拡散による濃度プロファイルの変化はほとんど無視できる。一方、ボロンをボディ領域１０３の不純物として用いる場合は、あらかじめ活性化率や拡散係数を把握した上で、所望の不純物濃度のプロファイルが得られるように、イオン注入のエネルギーと注入量を選択する。以下、活性化率が１００％と仮定し、不純物濃度とイオン注入プロファイルがほぼ同じであるとして説明する。
　第２ボディ注入領域１０３ｂ’は、例えば、以下の注入エネルギー及びドーズ量でＡｌを注入することにより得られる。
　３０ｋｅＶ：６．０×１０12ｃｍ-2
　７０ｋｅＶ：１．２×１０13ｃｍ-2
１５０ｋｅＶ：２．５×１０13ｃｍ-2
３５０ｋｅＶ：６．０×１０13ｃｍ-2
　これに対し、マスク２０２’およびサイドウォール２０２付きマスク２０１を用いて形成される第１ボディ注入領域１０３ａ’は、例えば、以下の注入エネルギー及びドーズ量でＡｌを注入することにより得られる。
２５０ｋｅＶ：５．０×１０14ｃｍ-2
　また、不純物注入領域１０４’は、例えば、以下の注入エネルギー及びドーズ量で窒素を注入することにより得られる。
　３０ｋｅＶ：１．５×１０14ｃｍ-2
　５０ｋｅＶ：２．０×１０14ｃｍ-2
　９０ｋｅＶ：５．０×１０14ｃｍ-2
　第２ボディ領域１０３ｂ中の不純物領域１０４の深さは、２００ｎｍ程度となり、表面から２００ｎｍの範囲がｎ型領域、それより深い領域がｐ型領域となる。
　マスク２０２’およびサイドウォール２０２付きマスク２０１を用いて形成される第１ボディ領域１０３ａは、サイドウォール２０２がない開口部では、飛程（Ｒｐ）が２５０ｎｍ、飛程と飛程ばらつきを考えた（Ｒｐ－３×ΔＲｐ）注入深さは２１０ｎｍとなり、第２ボディ領域１０３ｂと不純物領域１０４の境界よりも深くなる。つまり、第１ボディ注入領域１０３ａ’は不純物注入領域１０４’には注入されず（注入されたとしてもドーズ量の０．３％以下）、不純物注入領域１０４’の濃度に影響を与えることはない。
　一方、サイドウォール２０２がある部分は、サイドウォール２０２が注入マスクとなり、注入プロファイルが浅くなる。但し、第１ボディ注入領域１０３ａ’の飛程は全て第１炭化珪素半導体層１０２中に存在し、マスク２０１やサイドウォール２０２に飛程が留まることはない。また、サイドウォール２０２が厚いほど第１ボディ注入領域１０３ａ’の飛程は浅くなるため、第１ボディ注入領域１０３ａ’の飛程は不純物注入領域１０４’に近いほど深く、ドリフト領域１０２に近いほど浅くなり、ドリフト領域１０２近傍ではＲｐは３０ｎｍ程度の浅さとなる。
　これにより、第１ボディ領域１０３ａは、ドリフト領域１０２と不純物領域１０４の間の第２ボディ領域１０３ｂ中に形成される。
　上述したように活性化率が１００％であると仮定した場合、第１ボディ注入領域１０３ａ’および第２ボディ注入領域１０３ｂ’の不純物濃度はそれぞれ、最大で約１×１０19ｃｍ-3および約２×１０18ｃｍ-3である。活性化率が１００％であれば、これらの値が、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂの最大不純物濃度となる。また、平均不純物濃度は、それぞれ約９．７×１０18ｃｍ-3および約１．５×１０18ｃｍ-3である。
　第１ボディ領域１０３ａの不純物濃度は、第２ボディ領域１０３ｂの不純物濃度の２倍以上、１００倍以下であることが望ましい。なお、本実施形態における、「２×１０18ｃｍ-3以上」および「５×１０17ｃｍ-3以上」という基準は、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂの境界付近における不純物濃度Ｓに基づいている。具体的には、Ｓ＝１×１０18ｃｍ-3と定義し、「Ｓ×２以上」および「Ｓ／２以上」として、上記不純物濃度を算出するための領域を決定している。
　第１ボディ領域１０３ａの厚さ（深さ）は、チャネルダイオードの立ち上がり電圧Ｖｆ０と、第２炭化珪素半導体層１０６の濃度および膜厚やゲート絶縁膜の厚さに応じて決定される。ゲート電極１０８に０Ｖが印加された状態で、第２炭化珪素半導体層１０６と第１ボディ領域１０３ａの界面から第１ボディ領域１０３ａ側へ拡がる空乏層が、第１ボディ領域１０３ａ内にとどまっていればよい。このためには、第１ボディ領域１０３ａの厚さは１５ｎｍ以上であればよい。また、第２ボディ領域１０３ｂの厚さは１００ｎｍ以上であればよい。
　なお、第１ボディ注入領域１０３ａ’、第２ボディ注入領域１０３ｂ’および不純物注入領域１０４’の形成の順序は上述の例に限られない。例えば、第１ボディ注入領域１０３ａ’および不純物注入領域１０４’を第２ボディ注入領域１０３ｂ’より先に形成してもよい。具体的には、図３Ｂ（ａ）に示すように、半導体基板１０１の上に高抵抗の第１炭化珪素半導体層１０２’をエピタキシャル成長した後、第１炭化珪素半導体層１０２’の上にベース酸化膜１２９を形成し、さらに、マスク２０１、サイドウォール２０２およびコンタクト領域１０５を形成するためのマスク２０２’を形成する。
　次に図３Ｂ（ｂ）に示すように、マスク２０１、サイドウォール２０２およびマスク２０２’を用いて、窒素を第１炭化珪素半導体層１０２’に注入し、不純物注入領域１０４’を形成する。また、Ａｌイオンを第１炭化珪素半導体層１０２’に注入することにより、第１ボディ注入領域１０３ａ’を形成する。
　次に図３Ｂ（ｃ）に示すように、サイドウォール２０２およびマスク２０２’を除去する。
　次に図３Ｂ（ｄ）に示すように、マスク２０１を用いて、例えばＡｌイオンを第１炭化珪素半導体層１０２’に注入することにより、第２ボディ注入領域１０３ｂ’を形成する。
　イオン注入後、マスク２０２、２０２’およびマスク２０１を除去し、図３Ａ（ｄ）に示すように、マスク２０３を形成した後にＡｌを注入することによって、コンタクト注入領域１０５’を形成する。ここで、コンタクト注入領域１０５’は第２ボディ注入領域１０３ｂ’に到達していてもよい。
　これらのイオン注入後に、マスク２０３を除去して活性化アニールを行うことで、図３Ａ（ｅ）に示したように、第１ボディ領域１０３ａ、第２ボディ領域１０３ｂ、不純物領域１０４、コンタクト領域１０５が形成される。第１ボディ領域１０３ａの深さは例えば３００ｎｍ、平均的な不純物濃度は約１×１０19ｃｍ-3となるように、イオン注入プロファイルを決定する。第１ボディ領域１０３ａと第２ボディ領域１０３ｂを合わせたボディ領域１０３全体の深さは例えば５５０ｎｍ、第２ボディ領域１０３ｂの平均的な不純物濃度は約２×１０18ｃｍ-3となるようにイオン注入プロファイルを調整する。不純物領域１０４の深さは例えば２５０ｎｍ、平均的な不純物濃度は約５×１０19ｃｍ-3となるようにイオン注入プロファイルを調整する。ここで、第１ボディ領域１０３ａの深さ（底の位置）は、ボディ領域１０３においてＡｌの不純物濃度が極小値をもつ深さで規定される。第２ボディ領域１０３ｂの深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。また、不純物領域１０４の深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。
　コンタクト領域１０５の深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０20ｃｍ-3であり、その深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。なお、活性化アニール後の第１炭化珪素半導体層１０２’の表面清浄化のために、第１炭化珪素半導体層１０２’の表層を除去する場合がある。例えば第１炭化珪素半導体層１０２’の表層を５０ｎｍ除去した場合、第１ボディ領域１０３ａ、ボディ領域１０３全体、不純物領域１０４、コンタクト領域１０５の深さは、すべて５０ｎｍほど小さくなり、それぞれ、２５０ｎｍ、５００ｎｍ、２００ｎｍ、３５０ｎｍとなる。
　次に、図３Ａ（ｆ）に示すように、第１ボディ領域１０３ａ、不純物領域１０４およびコンタクト領域１０５を含む第１炭化珪素半導体層１０２’の表面全体に、第２炭化珪素半導体層１０６をエピタキシャル成長させる。本実施形態では、第２炭化珪素半導体層１０６の不純物濃度Ｎ（ｃｍ-3）および厚さｄ（ｎｍ）を、例えば以下の条件を満たすように調整する。
　　Ｎ＝２×１０18
　　ｄ＝３０
　次いで、第２炭化珪素半導体層１０６の所定部位をドライエッチングした後、例えば熱酸化によって、第２炭化珪素半導体層１０６の表面にゲート絶縁膜１０７を形成する。熱酸化によりゲート絶縁膜１０７を形成した場合は第２炭化珪素半導体層１０６の一部はゲート絶縁膜１０７になってしまうため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜１０７形成後に上記厚さｄになるよう、形成する第２炭化珪素半導体層１０６の厚さを調整する。（本実施の形態の場合はｄに対して例えば第２炭化珪素半導体層１０６を約５０ｎｍ程度厚く形成し、ゲート絶縁膜形成前の第２炭化珪素半導体層１０６の清浄化工程と、ゲート絶縁膜形成工程を経て、上記厚さｄとなる。）その後、ゲート絶縁膜１０７の表面に、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。
　次に、図３Ａ（ｇ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングすることにより、所望の領域にゲート電極１０８を形成する。続いて、図３Ａ（ｈ）に示すように、ゲート電極１０８の表面および第１炭化珪素半導体層１０２’の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば、１．５μｍである。
　次に、図４（ａ）に示すように、マスク（不図示）を用いて、ドライエッチングにより、コンタクト領域１０５の表面上および不純物領域１０４の一部の表面上の層間絶縁膜１１１を除去することによって、コンタクトホール１１１ｃを形成する。
　その後、図４（ｂ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜１０９’を、層間絶縁膜１１１上に形成する。図４（ｃ）に示すように、不活性雰囲気内で例えば９５０℃の温度で、５分間熱処理することにより、ニッケル膜１０９’を炭化珪素表面と反応させ、ニッケルシリサイドで構成される第１オーミック電極１０９を形成する。次いで、図４（ｄ）に示すように、エッチングによって、層間絶縁膜１１１上のニッケル膜１０９’を除去した後に、半導体基板１０１の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、第２オーミック電極１１０を形成する。
　続いて、層間絶縁膜１１１上およびコンタクトホール１１１ｃ内に、厚さ４μｍ程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図４（ｅ）に示すように、上部配線電極１１２が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。さらに、第２オーミック電極１１０の裏面に、ダイボンド用の裏面配線電極１１３として、例えばＴｉ／Ｎｉ／Ａｇを堆積する。（Ｔｉ側が第２オーミック電極１１０に接する。）このようにして、図１に示した半導体素子１００が得られる。
　本実施形態の半導体素子１００によれば、濃度の異なる第１ボディ領域と第２ボディ領域を有し、素子耐圧に影響を与える第２ボディ領域と、トランジスタの閾値電圧Ｖｔｈおよびチャネルダイオードの立ち上がり電圧Ｖｆ０に影響を与える第１ボディ領域を独立に制御することができる。このためチャネルダイオードを還流ダイオードとして用いることができ、高い耐圧および信頼性を有する半導体素子を実現できる。また、閾値を調整する第１ボディ領域を形成する際、第１導電型の不純物領域（ソース領域）となる領域には、第２導電型の不純物イオンが注入されない。このため、第１導電型の不純物領域を、不純物の打ち返しを行うことなく形成することが可能となり、第１導電型の不純物領域の濃度低下を抑制し、またばらつきを低減させることができる。よって、低抵抗な第１導電型の不純物領域を確実に形成することができ、半導体素子のオン抵抗の増大を抑制し、かつ、特性のばらつきを抑制することができる。
　素子耐圧を維持したまま、チャネルダイオードの立ち上がり電圧｜Ｖｆ０｜を小さくし（例えば１Ｖ以下、好ましくは０．６Ｖ以下）、かつトランジスタの閾値電圧Ｖｔｈを正に維持（好ましくは２Ｖ以上８Ｖ以下）するために、第１ボディ領域の不純物濃度よりも第２ボディ領域の不純物濃度を小さくしてもよい。ここで、第１ボディ領域および第２ボディ領域の不純物濃度は、第１炭化珪素層における同じ深さにおいて比較する。チャネルダイオードの立ち上がり電圧を１Ｖ以下に設計すれば、還流ダイオードの候補であるＳｉＣからなるショットキーダイオードの代替が可能となり、チャネルダイオードの立ち上がり電圧を０．６Ｖ以下に設計すれば、Ｓｉからなるファストリカバリーダイオードの代替が可能となる。つまり、これらの還流ダイオードを使用することなく、半導体素子１００のみで、還流ダイオードの機能を併せ持つことができる。また、順方向電流の閾値電圧Ｖｔｈは２Ｖ以上であってもよい。パワー回路であるインバータ回路に一般的に使用する半導体素子（ＭＩＳＦＥＴ）は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であってもよい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ－ＭＯＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定してもよい。また、閾値電圧が高すぎると、トランジスタをオンする際のゲート電圧もその分大きくなってしまい、ゲート電圧を発生させる電源の制約が多くなってくるため、実用上は閾値電圧は８Ｖ以下であってもよい。
　また、第１ボディ領域の不純物濃度よりも第２ボディ領域の不純物濃度を小さくしておくことにより、半導体素子における周端部の電界集中緩和構造のプロセス設計も容易となる。これを以下に説明する。
　図５（ａ）は半導体素子１００をユニットセルとして複数含む半導体装置１００ｃを、上部配線電極１１２側から見た模式図である。半導体素子１００は、図５（ａ）に示すように、四角形に切り出されることが多い。半導体装置１００ｃは、ユニットセル配置部１００ｕｌおよび周端部１００ｆｌからなる。ユニットセル配置部１００ｕｌには図１（ｂ）（ｃ）で示したユニットセルが配置されている。周端部１００ｆｌはユニットセル配置部１００ｕｌの周辺を取り囲むように配置されている。図５（ｂ）はすでに図１（ａ）で示した半導体素子１００のユニットセル１００ｕである。ここで、図５（ａ）のＥ－Ｆ断面図を図５（ｃ）に示す。半導体装置１００ｃは、周端部１００ｆｌに配置された第２導電型の注入領域１１５を含む。注入領域１１５はユニットセル１００ｕの最外周に主に配置され、ユニットセル１００ｕと同様な平面形状（例えば図１（ｂ）に示した四角形）で規定される。半導体装置はさらに第２導電型のリング領域（ＦＬＲ）１１６を含む。リング領域１１６は、半導体基板１０１の主面と平行な面において、ユニットセル配置部１００ｕｌおよび注入領域１１５をリング状に取り囲んでおり、単数または複数のリングから構成される。リング領域１１６の外側には第１導電型の空乏化抑制領域１０４ｆが設けられ、リング領域１１６をさらに取り囲んでいる。注入領域１１５やリング領域１１６は素子耐圧に影響を与え、素子端部での電界集中を緩和する役割を有する。
　素子周端において電界集中を緩和するためには、所望の耐圧を有するために準備されたドリフト領域１０２に対して反導電型（ここではｐ型）の注入領域１１５やリング領域１１６を設けてもよい。注入領域１１５やリング領域１１６を、半導体素子１００におけるボディ領域１０３形成時に同時に形成することで、半導体装置の製造工程を簡略にすることができ、プロセスコストの低減も可能となる。例えば、半導体素子１００を作製する際に図３Ａ（ｂ）、（ｃ）で示した第１ボディ注入領域１０３ａ’と第２ボディ注入領域１０３ｂ’を形成するプロセスにおいて、同時に注入領域１１５やリング領域１１６を形成することができる。
　具体的には、注入領域１１５における第１注入領域１０３ａｄおよび第２注入領域１０３ｂｄを、それぞれ、第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、同じ工程によって形成することができる。また、リング領域１１６における、第１リング領域１０３ａｆと第２リング領域１０３ｂｆを第１ボディ領域１０３ａおよび第２ボディ領域１０３ｂと、同じ工程によって形成することができる。ここで第１リング領域１０３ａｆを第１炭化珪素半導体層１０２’の表面にマスクを設けることなく形成すると、不純物領域１０４の下方に位置する第１ボディ領域１０３ａと同じ深さ、つまり、第１炭化珪素半導体層１０２’の表面より内部に形成される。第１リング領域１０３ａｆを第１炭化珪素半導体層１０２’の表面近傍に形成するためには、図３Ａ（ｃ）に示すサイドウォール２０２と同様の機能を果たすマスクを第１炭化珪素半導体層１０２’の表面に形成し、第１導電型の不純物が第１炭化珪素半導体層１０２’の表面近傍に注入させるようにすればよい。
　このように、ユニットセル配置部１００ｕｌにおける第１ボディ領域／第２ボディ領域と、周端部１００ｆｌにおける注入領域１１５およびリング領域１１６を同時に形成してプロセス設計を容易にすることは、素子耐圧劣化抑制にも効果がある。素子耐圧劣化を抑制するためには、周端部１００ｆｌでの電界集中を緩和することが有効である。ここで電界集中緩和のためには、注入領域１１５やリング領域１１６の素子設計が重要となり、例えばリング領域１１６に形成されたリングの幅や間隔、本数、さらには第２リング領域１０３ｂｆの不純物濃度が最適に設計され、この素子設計に基づき、半導体プロセスを実現するためのマスクセットが作製される。電界集中はｐｎ接合で主に発生するため、周端部１００ｆｌにおいては第２注入領域１０３ｂｄ、第２リング領域１０３ｂｆの下端に電界集中が発生しやすい。本実施形態の半導体素子１００においては、周端部１００ｆｌの注入領域１１５およびリング領域１１６を、ユニットセル配置部１００ｕｌにおける第１および第２ボディ領域１０３ａ、１０３ｂと同時に形成できる。この場合、一方で素子耐圧に影響する第２ボディ領域１０３ｂ、第２注入領域１０３ｂｄ、第２リング領域１０３ｂｆの不純物濃度を固定し、他方で、第１ボディ領域１０３ａの不純物濃度を任意にプロセス設計して、素子耐圧劣化を抑制しつつ、所望のＶｔｈ、｜Ｖｆ０｜を実現できる。つまり、ボディ領域の不純物濃度変更による素子設計変更（マスク再作製）の必要はなく、同じ素子設計のままで、プロセス設計に自由度を持たせる効果も併せ持っている。
　本発明の一態様によれば、ＳｉＣのｐｎ接合を含む半導体素子の結晶劣化の進行を回避しつつ、耐圧不良やリーク不良を抑制することが可能な半導体素子を提供することができる。
　　１００　半導体素子
　　１０１　半導体基板
　　１０２　ドリフト領域
　　１０２’　第１炭化珪素半導体層
　　１０２ｊ　ＪＦＥＴ領域
　　１０３ａ　第１ボディ領域
　　１０３ｂ　第２ボディ領域
　　１０３ａｂ、１０３ｂｂ　底部分
　　１０３ａｗ、１０３ｂｗ　壁部分
　　１０４　不純物領域
　　１０５　コンタクト領域
　　１０６　第２炭化珪素半導体層
　　１０６ｃ　チャネル領域
　　１０７　ゲート絶縁膜
　　１０８　ゲート電極
　　１０９　第１オーミック電極
　　１１０　第２オーミック電極
　　１１１　層間絶縁膜
　　１１２　上部配線電極
　　１１３　裏面配線電極

Claims (17)

  1. 　半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、
    　前記第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、
    　前記第１マスクを用いて、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に、ボディ注入領域を形成する工程（Ｃ）と、
    　前記第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、
    　前記第１マスクおよび前記サイドウォールを用いて、第１導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に不純物注入領域を形成し、第２導電型の不純物を注入することにより、前記第１炭化珪素半導体層中に第１ボディ注入領域を形成する工程（Ｅ）と、
    　前記第１炭化珪素半導体層を熱処理することにより、前記不純物注入領域および前記第１ボディ注入領域からそれぞれ不純物領域および第１ボディ領域を形成し、前記ボディ注入領域の前記不純物注入領域および前記第１ボディ注入領域以外の領域に第２ボディ領域を画定し、前記第１炭化珪素半導体層のボディ注入領域以外の領域にドリフト領域を画定する工程（Ｆ）と、
    を包含する半導体素子の製造方法。
  2. 　前記工程（Ｅ）において、前記ボディ注入領域中の前記不純物注入領域よりも深い領域に前記第２導電型の不純物が位置するように、前記第２導電型不純物を注入する請求項１に記載の半導体素子の製造方法。
  3. 　前記第１ボディ領域および前記第２ボディ領域はそれぞれ底部分および壁部分を含み、
    　前記第１炭化珪素半導体層中において、前記不純物領域は前記第１炭化珪素半導体層の表面領域に位置しており、
    　前記第１ボディ領域の底部分は前記不純物領域の下方に位置し、前記第１ボディ領域の壁部分は、前記不純物領域の側方に位置し、かつ前記第１炭化珪素半導体層の表面に接しており、
    　前記第２ボディ領域の底部分は前記第１ボディ領域の底部分の下方に位置し、前記第２ボディ領域の壁部分は、前記第１ボディ領域の壁部分よりも外側に位置している請求項１に記載の半導体素子の製造方法。
  4. 　前記工程（Ｆ）の前に前記不純物注入領域中に前記第１ボディ領域の底部分に少なくとも達するコンタクト注入領域を形成する工程をさらに包含し、
    　前記工程（Ｆ）において、前記コンタクト注入領域からコンタクト領域を形成する請求項３に記載の半導体素子の製造方法。
  5. 　前記工程（Ｆ）の後に、
    　前記第１炭化珪素半導体層の表面に第２炭化珪素半導体層を形成する工程と、
    　前記第２炭化珪素半導体層上にゲート絶縁膜を形成する工程と
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記不純物領域の一部および前記コンタクト領域が露出するように、前記ゲート絶縁膜および前記第２炭化珪素半導体層の一部を除去する工程と、
    　前記露出した不純物領域の一部および前記コンタクト領域に接するように第１オーミック電極を形成する工程と、
    　前記半導体基板の前記第１炭化珪素半導体層が接していない面に接するように第２オーミック電極を形成する工程と
    をさらに包含する請求項４に記載の半導体素子の製造方法。
  6. 　前記工程（Ａ）、（Ｂ）、（Ｄ）、（Ｅ）、（Ｃ）、（Ｆ）の順に各工程を行い、
    　前記工程（Ｅ）と（Ｃ）との間に、前記サイドウォールを除去する工程をさらに包含する請求項１に記載の半導体素子の製造方法。
  7. 　第１導電型の半導体基板と、
    　前記半導体基板の主面上に位置する第１導電型の第１炭化珪素半導体層と、
    　前記第１炭化珪素半導体層内に位置する第２導電型のボディ領域と、
    　前記ボディ領域内に位置する第１導電型の不純物領域と、
    　前記第１炭化珪素半導体層上であって、前記ボディ領域および前記不純物領域の少なくとも一部にそれぞれ接して配置された第１導電型の第２炭化珪素半導体層と、
    　前記第２炭化珪素半導体層上のゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極と、
    　前記不純物領域と電気的に接続された第１オーミック電極と、
    　前記半導体基板の裏面に設けられた第２オーミック電極と
    　を備え、
    　前記ボディ領域は、第１ボディ領域と、少なくとも前記第１ボディ領域の下方を含む位置に配置され前記ボディ領域の底面に接する第２ボディ領域とを含み、
    　前記第１ボディ領域の不純物濃度は、前記第２ボディ領域の不純物濃度よりも高く、
    　前記不純物領域における第２導電型不純物の不純物濃度は、前記第１ボディ領域における第２導電型不純物の不純物濃度よりも低い、半導体素子。
  8. 　前記第１ボディ領域および前記第２ボディ領域は、それぞれ、前記半導体基板の主面と垂直な方向に少なくとも１５ｎｍおよび１００ｎｍの厚さを有し、
    　前記第１ボディ領域の不純物濃度は、前記第２ボディ領域の不純物濃度の２倍以上である、請求項７に記載の半導体素子。
  9. 　前記第１ボディ領域は、前記不純物領域の底よりも下方および前記不純物領域の側方に位置しており、前記不純物領域の側方において、前記第１炭化珪素半導体層の表面に接している請求項７または８に記載の半導体素子。
  10. 　前記第１ボディ領域のうち前記第２炭化珪素層に接する部分が前記第１ボディ領域のうち、前記不純物領域の下方に位置する部分よりも浅い位置に配置されている、請求項７または８に記載の半導体素子。
  11. 　前記第１ボディ領域および前記第２ボディ領域はそれぞれ底部分および壁部分を含み、
    　前記第１炭化珪素半導体層中において、前記不純物領域は前記第１炭化珪素半導体層の表面領域に位置しており、
    　前記第１ボディ領域の底部分は前記不純物領域の下方に位置し、前記第１ボディ領域の壁部分は、前記不純物領域の側方に位置し、かつ前記第１炭化珪素半導体層の表面に接しており、
    　前記第２ボディ領域の底部分は前記第１ボディ領域の底部分の下方に位置し、前記第２ボディ領域の壁部分は、前記第１ボディ領域の壁部分よりも外側に位置している請求項７または８に記載の半導体素子。
  12. 　前記第１オーミック電極を基準とする前記第２オーミック電極および前記ゲート電極に印加される電位はそれぞれＶｄｓおよびＶｇｓであり、ゲート閾値電圧はＶｔｈであり、
    　Ｖｇｓ≧Ｖｔｈの場合、前記第２炭化珪素半導体層を介して前記第２オーミック電極から前記第１オーミック電極へ電流が流れ、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、Ｖｄｓが０ボルトよりも小さくなるにつれて、前記ボディ領域から前記第１炭化珪素半導体層へ電流が流れ始める前に前記第１オーミック電極から前記第２炭化珪素半導体層を介して前記第２オーミック電極へ電流が流れる、請求項７から１１のいずれかに記載の半導体素子。
  13. 　前記半導体基板、前記第１炭化珪素半導体層、前記ボディ領域、前記不純物領域、前記第２炭化珪素半導体層、前記ゲート絶縁膜、前記ゲート電極、前記第１オーミック電極、および前記第２オーミック電極は、金属－絶縁体－半導体電界効果トランジスタを構成しており、
    　前記第１オーミック電極の電位を基準とする前記第２オーミック電極の電位をＶｄｓ、
    　前記第１オーミック電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記第２オーミック電極から前記第１オーミック電極へ流れる電流の向きを順方向、
    　前記第１オーミック電極から前記第２オーミック電極へ流れる電流の向きを逆方向と定義すると、
    　Ｖｇｓ≧Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記第２炭化珪素半導体層を介して前記第２オーミック電極と前記第１オーミック電極との間を導通し、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記第１オーミック電極から前記第２炭化珪素半導体層を介して前記第２オーミック電極へ前記逆方向に電流を流すダイオードとして機能し、
    　前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項７から１１のいずれかに記載の半導体素子。
  14. 　前記第１ボディ領域の不純物濃度が１×１０18ｃｍ-3以上、１×１０20ｃｍ-3以下であり、前記第２ボディ領域の不純物濃度が１×１０17ｃｍ-3以上、１×１０19ｃｍ-3以下である、請求項７から１３のいずれかに記載の半導体素子。
  15. 　前記第２炭化珪素半導体層は、前記不純物領域、および前記第１炭化珪素半導体層のうち前記第２ボディ領域に隣接する領域と電気的に接続され、前記第１ボディ領域上に配置されている、請求項７から１４のいずれかに記載の半導体素子。
  16. 　前記第２炭化珪素半導体層はエピタキシャル成長により形成されている請求項１５に記載の半導体素子。
  17. 　請求項７から１６のいずれかに記載された半導体素子を複数含む半導体装置であって、
    　前記複数の半導体素子の前記半導体基板および前記第１炭化珪素半導体層は、それぞれ、互いに接続されており、
    　前記半導体基板の主面に平行な面において前記複数の半導体素子を囲む第２導電型のリング領域が、前記第１炭化珪素半導体層中に配置されており、
    　前記リング領域の深さ方向の不純物濃度分布は、前記ボディ領域の深さ方向の不純物濃度分布と等しい、半導体装置。
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