CN104205334B - 半导体装置 - Google Patents

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Abstract

本发明目的在于提供一种不会使半导体元件的特性恶化而能够减小芯片面积、提高耐压特性能力以及截止断开能力的技术。半导体装置具备：半导体基板(1)，其划分出活性区域(11)和终端区域(51)；半导体元件(14)，其形成在活性区域中；第1至第4个P层(38‑1～38‑4)，它们形成在活性区域的端部和终端区域之间的半导体基板的表面内。第1至第4个P层(38‑1～38‑4)的表面浓度(P(1)～P(4))按照该顺序依次减小，下端距离(D(1)～D(4))按照该顺序依次增大，至半导体基板端侧的端末为止的距离(B(1)～B(4))按照该顺序依次增大。表面浓度(P(4))是半导体基板的杂质浓度的10～1000倍，下端距离(D(4))是15～30μm。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及在高电压下使用的半导体装置。
背景技术
已知一种半导体装置，其通过在形成半导体元件的活性区域的外侧形成构成PN结的P层而能够在高电压下使用。近些年，关于如上所述的半导体装置，例如提案有如专利文献1所公开的技术那样的各种技术。
专利文献1：日本特开2003-303956号公报
发明内容
在如上所述的半导体装置中，提案有通过在活性区域端部和基板端部之间将多个P层沿着基板表面排列，而使半导体基板的横向的电场变化平稳，提高装置的耐压量。然而，在这样的构造中，存在由于形成多个P层的区域变大，单个芯片的面积增大的问题。另外，存在由于在P层的剖面形状的曲率较高的局部集中地施加高电场，从而限制耐压量的上限的问题。
另外，在上述的半导体装置中，提案有使在导通状态时的活性区域以及其周边区域的载流子浓度为高浓度，在IGBT中实现低导通电压化。然而，根据如上所述的结构，存在在截止动作时，因活性区域的周边区域中电流密度增加而电流断开能力下降的问题。
因此，本发明就是鉴于如上所述的问题点而提出的，其目的在于提供一种不会使半导体元件的特性恶化而能够减小芯片面积、且提高耐压特性能力以及截止断开能力。
本発明所涉及的半导体装置具备：第1导电型的半导体基板，其划分出活性区域和终端区域，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；半导体元件，其形成在所述活性区域中；以及第2导电型的多个杂质层，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内。对于所述多个杂质层中任意相邻的2个第i杂质层以及第i+1杂质层，在将所述第i杂质层以及第i+1杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度分别设为P(i)、P(i+1，将从所述半导体基板表面至所述第i杂质层以及第i+1)杂质层的下端为止的距离即下端距离分别设为D(i)、D(i+1)，将从所述终端区域的所述活性区域侧的端末至所述第i杂质层以及第i+1杂质层的所述半导体基板端侧的端末为止的距离分别设为B(i)、B(i+1)的情况下，满足P(i)＞P(i+1)、D(i)＜D(i+1)、B(i)＜B(i+1)。而且，所述多个杂质层中所述下端距离最大的杂质层的所述表面浓度是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，该杂质层(38-4)的所述下端距离是15～30μm。
发明的效果
根据本发明，构成为越接近活性区域，第2导电型的多个杂质层的浓度越高，并且，构成为下端距离最大的杂质层的表面浓度是半导体基板的杂质浓度的10～1000倍，该杂质层的下端距离是15～30μm。因此，不会使半导体元件的特性恶化而能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
附图说明
图1是表示实施方式1所涉及的半导体装置的结构的剖面图。
图2是表示实施方式1所涉及的半导体装置的结构的剖面图。
图3是表示终端宽度和P层的层数的关系的图。
图4是表示耐压量和P层的层数的关系的图。
图5是表示耐压量和第4个P层的下端距离的关系的图。
图6是表示导通电压和第4个P层的下端距离的关系的图。
图7是表示耐压量和第4个P层的表面浓度的关系的图。
图8是表示耐压量和距离A1与距离A2之比的关系的图。
图9是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。
图10是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。
图11是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。
图12是表示截止断开能力和背面P层的端末的位置的关系的图。
图13是表示导通电压和背面P层的端末的位置的关系的图。
图14是用于说明图12以及图13的横轴的刻度的俯视图。
图15是表示实施方式1的变形例2所涉及的半导体装置的结构的剖面图。
图16是表示D-D’线～G-G’线的杂质浓度分布的图。
图17是表示实施方式1的变形例3所涉及的半导体装置的结构的剖面图。
图18是表示实施方式1的变形例4所涉及的半导体装置的结构的剖面图。
图19是表示H-H’线～I-I’线的杂质浓度分布的图。
图20是表示实施方式2所涉及的半导体装置的结构的剖面图。
图21是表示实施方式2的变形例1所涉及的半导体装置的结构的剖面图。
图22是表示实施方式2的变形例2所涉及的半导体装置的结构的剖面图。
图23是表示实施方式2的变形例3所涉及的半导体装置的结构的剖面图。
图24是表示实施方式2的变形例4所涉及的半导体装置的结构的剖面图。
图25是表示实施方式3所涉及的半导体装置的结构的剖面图。
图26是表示实施方式3的变形例1所涉及的半导体装置的结构的剖面图。
图27是表示实施方式3的变形例2所涉及的半导体装置的结构的剖面图。
图28是表示实施方式3的变形例3所涉及的半导体装置的结构的剖面图。
图29是表示实施方式3的变形例4所涉及的半导体装置的结构的剖面图。
图30是表示实施方式4所涉及的半导体装置的结构的剖面图。
图31是表示实施方式4的变形例1所涉及的半导体装置的结构的剖面图。
图32是表示实施方式4的变形例2所涉及的半导体装置的结构的剖面图。
图33是表示实施方式4的变形例3所涉及的半导体装置的结构的剖面图。
图34是表示实施方式4的变形例4所涉及的半导体装置的结构的剖面图。
图35是表示实施方式5所涉及的半导体装置的结构的剖面图。
图36是表示实施方式5的变形例1所涉及的半导体装置的结构的剖面图。
图37是表示实施方式5的变形例2所涉及的半导体装置的结构的剖面图。
图38是表示实施方式5的变形例3所涉及的半导体装置的结构的剖面图。
图39是表示实施方式5的变形例4所涉及的半导体装置的结构的剖面图。
图40是表示实施方式1所涉及的半导体装置的终端宽度的减小效果的图。
图41是在用于评价耐压特性的实验中使用的评价电路的图。
图42是表示半导体装置的耐压泄漏电流特性评价波形的图。
图43是表示相对于半导体基板的横向位置的电场强度以及静电电位的图。
图44是表示相对于半导体基板的横向位置的电场强度以及杂质浓度的图。
图45是表示相对于半导体基板的纵向位置的电场强度以及杂质浓度的图。
图46是相对于半导体基板的纵向位置的电场强度以及静电电位的图。
图47是在用于评价截止特性的实验中使用的评价电路的图。
图48是表示截止特性评价的结果的图。
图49是表示截止断开能力的图。
图50是表示截止断开能力的背面P层的浓度依赖性的图。
图51是表示截止断开时的安全动作区域的图。
图52是在用于评价反向耐压特性的实验中使用的评价电路的图。
图53是表示反向耐压泄漏电流特性评价波形的图。
图54是表示具备二极管或者IGBT的半导体装置的结构的剖面图。
图55是表示关联半导体装置的结构的俯视图。
图56是表示关联半导体装置的结构的俯视放大图。
图57是表示关联半导体装置的结构的剖面图。
图58是表示关联半导体装置另一结构的剖面图。
具体实施方式
＜实施方式1＞
首先，在说明本发明所涉及的半导体装置之前，说明与其关联的半导体装置(以下，称作“关联半导体装置”)。
图55是表示关联半导体装置的结构的俯视图，图56是在图55中示出的用虚线表示的范围的放大图。如图55所示，该半导体装置具备N型(第1导电型)的半导体基板1，在该半导体基板1中，划分出：活性区域11；终端区域(边缘终端区域)51，其与该活性区域11隔离而包围其外侧；以及主PN结区域31，其夹在活性区域11和终端区域51之间。此处，活性区域11被主PN结区域31包围，主PN结区域31被终端区域51包围。此外，后文中说明活性区域11、主PN结区域31、终端区域51的详情情况。
如图56所示，在半导体基板1上形成有后述的由Al(铝)等构成的金属膜4、P型(第2导电型)的P层33、N型(第1导电型)的N层53、栅极电极13。
图57是表示沿着图56所示的A-A’线的关联半导体装置的结构的剖面图。如图57所示，关联半导体装置具备IGBT 14，该IGBT 14是形成在活性区域11上的半导体元件。
该IGBT 14具备：栅极电极18，其经由绝缘膜17而形成在N型的半导体基板1的表面的沟槽上；P层19，其在半导体基板1表面夹在栅极电极18之间；N层20，其形成在P层19下；P﹢层21和N﹢层22，它们形成在P层19的上部；以及发射极电极23，其是经由绝缘膜17的接触孔而与P﹢层21连接的金属膜4。并且，该IGBT 14具备：背面N层24，其是形成在半导体基板1背面上的N型的缓冲层；背面P层25，其是形成在背面N层24上的P集电极层；以及集电极电极26，其形成在背面P层25上。
此外，半导体基板1中的未形成N层20以及P层19等杂质层的部分作为N﹣的漂移层16而起作用。另外，IGBT 14的栅极电极18彼此由配线连接，IGBT 14的发射极电极23彼此由配线连接。
关联半导体装置不仅具备上述IGBT 14，还具备在活性区域11的端部和终端区域51之间排列在半导体基板1的表面内的多个P层33(33-1、33-2、33-3、…、33-n)，并且，具备N层53，该N层53形成在半导体基板1的端部(终端区域51的端部)。在多个P层33(33-1、33-2、33-3、…、33-n)中，形成在活性区域11的最内侧的P层33-1(主结P层)形成为较大。并且，在该P层33-1的接近栅极电极18的上部，经由绝缘膜17的接触孔形成有与发射极电极23连接的P﹢层34。
N层53以及多个P层33分别经由绝缘膜17的接触孔而与作为金属膜4的多个电极35连接，在该多个电极35以及绝缘膜17上形成有多个保护膜6。其中，P层33的浓度、深度、宽度、数量以及电极35的设计作为根据所要求的耐压(耐压量)而变更的设计参数而使用。
在以上述方式构成的关联半导体装置中，如果对栅极电极18施加大于或等于阈值电压的电压，则在P层19中的栅极电极18周边部分形成沟道，IGBT 14变为导通。即，主电流能够从发射极电极23经由P﹢层21、沟道(P层19)、N层20、漂移层16、背面N层24、背面P层25而流向集电极电极26。此外，详细的说明省略，但在该关联半导体装置中，为了能够实现IGBT14的低导通电压化，构成为活性区域11以及主PN结区域31中的发射极侧部分的载流子浓度在IGBT 14的导通状态时成为高浓度(例如，通过调制动作使漂移层16的浓度上升3个数量级以上)。
以上，说明了关联半导体装置的结构。下面，利用该图57，对上文中简单地说明的活性区域11、主PN结区域31以及终端区域51进行说明，并且也对在后文的说明中使用的终端宽度(边缘终端宽度)Le进行说明。
活性区域11是在IGBT 14的导通状态时主电流流过的区域。主PN结区域31是活性区域11和终端区域51之间的区域。此处，活性区域11和主PN结区域31的边界线B设为通过活性区域11的最外周的接触孔(此处为发射极电极23和P﹢层34的接触孔)中的半导体基板1端侧的端末的直线。
终端区域51是位于主PN结区域31的外周的区域，是在IGBT 14的导通状态时不流过主电流的区域。在该终端区域51中，在断开(OFF)状态下施加偏压时，耗尽层向半导体基板1的横向伸长，并保持耐压。此处，主PN结区域31和终端区域51的边界线C设为通过P层33-1中的半导体基板1端侧的端末的直线。
如图57所示，终端宽度(边缘终端宽度)Le是指从主PN结区域31和终端区域51的边界线C至N层53中的活性区域11侧的端末为止的宽度。
图58是表示关联半导体装置的另一个结构的剖面图。在图58所示的关联半导体装置中，取代多个P层33，形成有随着从终端区域51朝向活性区域11杂质浓度连续地增高的一个P层33a。
而且，在上述关联半导体装置中，由于多个P层33(或者一个P层33a)沿着半导体基板1表面排列，因此半导体基板1的横向的电场变化变得平稳。其结果，能够实现器件(半导体装置)的高耐压化。然而，在如上所述的构造中，存在由于形成多个P层33的主PN结区域31以及终端区域51增大而单个芯片的面积增大的问题。
另外，在P层33的剖面形状的曲率高的局部(例如，图57所示的标注有虚线的圆的部分)，存在由于集中地被施加高电场而限制耐压量的上限的问题。
另外，如上所述，在关联半导体装置中，构成为活性区域11以及主PN结区域31中的发射极侧部分的载流子浓度在IGBT 14的导通状态时成为高浓度。然而，在这样的构造中，在IGBT 14的截止动作时，由于从终端区域51的背面P层25过剩地注入空穴，其结果在发射极侧的主PN结区域31以及终端区域51的边界处电流密度增加。并且，在IGBT 14的截止动作时，主PN结区域31的发射极侧的载流子浓度变高，耗尽层不易向集电极侧伸长。其结果，由于在IGBT 14的截止动作时主PN结区域31的发射极侧电场强度上升，从而促进碰撞电离化，电流密度増加。
并且，作为如上所述电流密度増加的结果，存在如下问题，即，产生局部性的温度上升而发生电气性热破坏，IGBT 14的截止动作时的电流断开能力下降。特别是，在作为功率半导体的IGBT中，与以CMOS(Complementary Metal Oxide Semiconductor)为代表的LSI(Large Scale Integration)不同，除了低导通电压、高速化及提高电流驱动能力以外，还期望以截止动作时的断开能力为代表的耐破坏量。
在此，根据本发明的实施方式1所涉及的半导体装置，能够解决上述问题。即，根据本实施方式所涉及的发明，能够无需使IGBT 14的特性恶化而减小芯片面积，提高耐压特性能力以及截止断开能力。以下，对能够获得这样的效果的本实施方式所涉及的半导体装置进行说明。
图1是表示本实施方式所涉及的半导体装置的结构的剖面图。此外，针对在本实施方式所涉及的半导体装置中与关联半导体装置中说明的结构要素相同或者类似的结构，标注相同标号，并以与关联半导体装置不同的点为中心进行说明。
如图1所示，本实施方式所涉及的半导体装置具备多个P层38(第2导电型的多个杂质层)以取代上述的多个P层33，该多个P层38至少局部重叠地形成在活性区域11的端部和终端区域51之间的半导体基板1的表面内。
在本实施方式中，该多个P层38作为整体跨着活性区域11的端部、主PN结区域31以及终端区域51而形成，作为抑制在位于活性区域11的最外周(活性区域11的端末)的栅极电极18周边所产生的高电场的P型场阻挡层(以下称为“PFS层”)而起作用。
此处，为了使半导体装置能够承受4500V等级的电压，通过热扩散而形成4个P层38(第1个P层38-1，第2个P层38-2，第3个P层38-3，第4个P层38-4)。此外，对于只要形成4个P层38就能够承受4500V等级的电压，在后文中说明。
在如上所述的4个P层38中，第1个P层38-1与上述P层33-1(主结P层)对应。并且，活性区域11和主PN结区域31的边界线B通过发射极电极23和P﹢层34的接触孔中的半导体基板1端侧的端末，主PN结区域31和终端区域51的边界线C通过第1个P层38-1中的半导体基板1端侧的端末。
而且，关于任意相邻的2个第i个P层38(此处，i＝1、2、3)和第(i+1)个P层38，在将第i个P层38以及第(i+1)个P层38的半导体基板1表面处的P型杂质的浓度(“表面浓度”)分别设为P(i)、P(i+1)的情况下，满足P(i)＞P(i+1)。即，在本实施方式中，满足P(1)＞P(2)＞P(3)＞P(4)，表面浓度按照该顺序阶段性地降低。
另外，在将从半导体基板1表面至第i个P层38以及第(i+1)个P层38的下端为止的距离(“下端距离”)分别设为D(i)、D(i+1)的情况下，满足D(i)＜D(i+1)。即，在本实施方式中，如图2所示，满足D(1)＜D(2)＜D(3)＜D(4)。
另外，在将从终端区域51的活性区域11侧的端末(即，边界线C)至第i个P层38以及第(i+1)个P层38的半导体基板1端侧的端末为止的距离分别设为B(i)、B(i+1)的情况下，满足B(i)＜B(i+1)。即，在本实施方式中，如图1所示，满足B(1)＜B(2)＜B(3)＜B(4)(此外，B(1)＝0)。
在如上所述的本实施方式所涉及的结构中，多个P层38(PFS层)中最外周的第4个P层38-4带有电压，但该第4个P层38-4的剖面形状的曲率相对较小。因此，能够抑制对局部集中施加高电场。
另外，多个P层38的浓度设计为P(1)＞P(2)＞P(3)＞P(4)，越接近单元(活性区域11)，多个P层38(PFS层)的浓度阶段性地越变高。因此，阻止耗尽层在纵向以及横向伸长的效果加强。具体而言，第2以及第3个P层38-2、38-3抑制耗尽层在纵向以及横向伸长而到达第1个P层38-1。其结果，在第1个P层38-1的剖面形状中高曲率的部分处，内外的静电电位差大致为0，因此能够抑制对第1个P层38-1的该部分施加高电场。
如以上所述，根据本实施方式所涉及的半导体装置，抑制对局部集中施加高电场。即，由于高电场分散，因此能够提高最大耐压量。另外，由于电场的变化在多个P层38内变得平稳，因此，在使耐压恒定的情况下，能够如后述那样减小终端宽度Le(图57)。因此，能够减小芯片面积。
此外，如下文说明的那样，第4个P层38-4的设计容许范围基于器件所要求的终端宽度Le以及耐压量而确定。另外，对于第2以及第3个P层38-2、38-3的设计容许范围省略详细的说明，但其基于器件的耐压量的余量以及各耐压模式的电场分布最优化而确定。
图3～图8主要是用于说明第4个P层38-4的设计容许范围的图。以下，从图3开始按顺序主要说明第4个P层38-4的设计容许范围。
图3是表示在耐压量(BVCES)恒定的条件下，终端宽度Le和P层38(PFS层)的层数的关系的图。图3的纵轴的刻度表示以关联半导体装置的终端宽度Le为基准，将本实施方式所涉及的半导体装置的终端宽度Le标准化后的值。如图3所示，在P层38形成为大于或等于1层的情况下，终端宽度Le能够从关联半导体装置的终端宽度Le减小至从其宽度减去其宽度的大于或等于25％的宽度后得到的宽度为止。
并且，在耐压量(BVCES)恒定的条件下，能够随着P层38的层数的增加而逐渐减小终端宽度Le。通过考察，其理由在于，如果P层38的层数增加，则邻接的P层38彼此之间的杂质浓度的差变小，缓和各P层38中的终端区域51侧的扩散层边界曲率高的部分处的电场的集中。并且，如果抑制扩散边界部处的电场集中，则电场的变化成为平稳的分布。由此可知在耐压量(BVCES)恒定的条件下，如果增加P层38的层数，则能够减小终端宽度Le。
此外，在图3中示出，在P层38形成有4层的情况下，终端宽度Le能够减小至关联半导体装置的终端宽度Le的50％左右为止，但形成大于或等于4层时，终端宽度Le的减小效果变小。
图4是表示在终端宽度Le恒定的条件下，耐压量(BVCES)和P层38(PFS层)的层数的关系的图。图4的纵轴的刻度表示以关联半导体装置的耐压量为基准，将本实施方式所涉及的半导体装置的耐压量标准化后的值。
如图4所示，随着增加P层38的层数而能够提高耐压量，由基板材料、浓度、厚度确定的平面PN结的耐压量能够接近理论最大值(图4的虚线)。通过考察，其理由在于，如果P层38的层数增加，则邻接的P层38彼此之间的杂质浓度的差变小，缓和各P层38中的终端区域51侧的扩散层边界曲率高的部分处的电场的集中。如上所述抑制扩散边界部处的电场集中，由此可知整体的最大耐压接***面PN结的理论最大值。
图5是表示耐压量(BVCES)和第4个P层38-4的下端距离D(4)的关系的图。其中，如利用图3所说明的那样，在形成有4个P层38的情况下，能够使终端宽度Le减小至关联半导体装置的终端宽度Le的50％左右为止，由此，此处的终端宽度Le被固定为关联半导体装置的终端宽度Le的50％的宽度。另外，第1～第3个P层38-1～38-3的浓度分布、深度、宽度、位置已经最优化。
图5的纵轴的刻度表示以关联半导体装置的耐压量为基准，将本实施方式所涉及的半导体装置的耐压量标准化后的值。图5的横轴的刻度表示第4个P层38-4的下端距离D(4)。如图5所示，在高耐压等级(3300V、4500V、6500V)中，如果将第4个P层38-4的下端距离D(4)设为大于或等于15μm，则与关联半导体装置相比，能够提高(纵轴的刻度大于1)耐压量。
图6是表示导通电压(VCE(sat))和距半导体基板1表面的第4个P层38-4的下端距离D(4)的关系的图。在该图6中，与图5相同，终端宽度Le也固定为关联半导体装置的终端宽度Le的50％的宽度，并且第1～第3个P层38-1～38-3的浓度分布、深度、宽度、位置已经最优化。
图6的纵轴的刻度表示以关联半导体装置的导通电压为基准，将本实施方式所涉及的半导体装置的导通电压标准化后的值。图6的横轴的刻度表示第4个P层38-4的下端距离D(4)。如图6所示，在高耐压等级(3300V、4500V、6500V)中，如果将第4个P层38-4的下端距离D(4)设为小于或等于30μm，则能够抑制导通电压的上升。
图7是表示耐压量(BVCES)和第4个P层38-4的表面浓度P(4)的关系的图。在该图7中，与图5等相同，终端宽度Le固定为关联半导体装置的终端宽度Le的50％的宽度，并且第1～第3个P层38-1～38-3的浓度分布、深度、宽度、位置已经最优化。
图7的纵轴的刻度表示以耐压量(BVCES)的理论最大值为基准，将本实施方式所涉及的半导体装置的耐压量标准化后的值。图7的横轴的刻度表示以半导体基板1的杂质浓度为基准，将第4表面浓度P(4)的峰值标准化后的值。如图7所示，如果将第4表面浓度P(4)的峰值设为半导体基板1的杂质浓度的1～2000倍，则与关联半导体装置相比，能够提高(纵轴的刻度大于0.85)耐压量。特别是，如果将第4表面浓度P(4)的峰值设为半导体基板1的杂质浓度的10～1000倍，则能够进一步提高耐压量，能够进一步接近上述理论最大值。
图8是表示耐压量(BVCES)和图2所示的距离A1和距离A2之比(A1/A2)的关系的图。此处，距离A1是从第(i+1)个P层38的注入窗口的端末至第i个P层38的注入窗口的端末的距离。距离A2是第(i+1)个P层38的注入窗口的两端末间的距离。此外，在该图8中，与图5等相同，终端宽度Le设为关联半导体装置的终端宽度Le的50％的宽度，并且第1～第3个P层38-1～38-3的浓度分布、深度、宽度、位置已经最优化。并且，在该图8中，根据利用图5～图7所说明的内容，第4个P层38-4的浓度分布、深度、宽度、位置也已最优化。
图8的纵轴的刻度表示以耐压量(BVCES)的最优化后的值为基准，将本实施方式所涉及的半导体装置的耐压量标准化后的值。图8的横轴的刻度表示上述比(A1/A2)。如图8所示，如果将比(A1/A2)设为小于或等于0.5，则能够抑制耐压量(BVCES)变小。
根据上述内容，本实施方式所涉及的半导体装置构成为越接近活性区域11，P层38的浓度越高，另外，构成为，下端距离D(4)最大的杂质层(此处为第4个P层38-4)的表面浓度P(4)为半导体基板1的杂质浓度的10～1000倍，该杂质层(此处为第4个P层38-4)的下端距离D为15～30μm。因此，无需使IGBT 14的特性恶化而能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
此外，在上文中，主要说明了实现具有用于高耐压功率模块的具有4500V左右的耐压量的IGBT的半导体装置的例子，但对于具备用于高耐压功率模块的、具有大于或等于4500V(例如大于或等于6000V)的耐压量的IGBT的半导体装置，同样也能够实现。另外，作为半导体材料，并不仅限于Si，对于使用了SiC、GaN等宽带隙材料的半导体器件，也能够获得与上述相同的效果。
＜实施方式1的变形例1＞
图9～图11是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。在本变形例所涉及的半导体装置中，在上述的半导体装置中，背面P层25以及集电极电极26的构造不同。此外，在本变形例的基础上，背面N层24(第1背面杂质层)与上述的半导体装置同样地，形成在半导体基板1的背面上。
背面P层25(第2背面杂质层)在规定区域中形成在背面N层24上，该规定区域包括除了终端区域51的半导体基板1端侧的区域以外的活性区域11内部的区域。此外，在以下的说明中，有时将形成有背面P层25的该规定区域称作“背面P层形成区域”。图9中的背面P层形成区域形成在活性区域11和其周边的主PN结区域31，图10中的背面P层形成区域仅形成在活性区域11内侧，图11中的背面P层形成区域从活性区域11跨着终端区域51而形成。
如图9～图11所示，在本变形例中，集电极电极26(电极)形成在除了背面P层形成区域之外的背面N层24上，并且在背面P层形成区域中形成在背面P层25上。如上所述，在集电极电极26和背面N层24直接接触(短路)的结构中，终端区域51中的背面N层24起到下述作用，即，在IGBT 14的截止动作时抑制来自集电极侧的空穴注入。因此，不会对IGBT 14的导通状态产生不良影响，能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。
图12是表示截止断开能力JC(break)(半导体装置不破坏而能够断开的最大的电流密度)和背面P层25的端末(俯视时的背面P层25和背面N层24的边界)的位置的关系的图，图13是表示导通电压(VCE(sat))和背面P层25的端末(俯视时的背面P层25和背面N层24的边界)的位置的关系的图。
图12的纵轴的刻度表示以关联半导体装置的截止断开能力为基准而将本变形例所涉及的半导体装置的截止断开能力标准化后的值。图13的纵轴的刻度表示以关联半导体装置的导通电压为基准而将本变形例所涉及的半导体装置的导通电压标准化后的值。
图12以及图13的横轴是以主PN结区域31和终端区域51的边界为原点的、背面P层25的端末的位置(背面N层24和背面P层25的边界的位置)。图14是用于说明图12以及图13的横轴的刻度的俯视图。如该图14所示，图12以及图13的横轴的刻度是将主PN结区域31和终端区域51的边界作为原点，以如下方式进行标准化而得到的，即，﹢1的刻度的位置表示半导体基板1的端末(芯片端末)，﹣1的刻度的位置表示半导体基板1的中心(芯片中心)。
返回图12以及图13，在这些图中示出部位A3、A4。部位A3是活性区域11的最外周的栅极电极18的终端区域51侧的端末的部位(刻度为﹣0.05的部位)。部位A4是位于从终端区域51的活性区域11侧的端末起向半导体基板1端侧偏离规定距离的部位，该规定距离是终端区域51的两端末之间(主PN结区域31以及终端区域51的边界和半导体基板1的端末之间)的距离的1/4。
此处，本变形例所涉及的半导体装置构成为，背面P层25的端末(俯视时的背面P层25和背面N层24的边界)位于部位A3和部位A4之间。根据这样的半导体装置，如图12以及图13所示，不会对IGBT 14的导通状态产生不良影响而能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。此外，无论是图9～图11所示的结构中的哪一个，只要构成为背面P层25的端末(俯视时的背面P层25和背面N层24的边界)位于部位A3和部位A4之间，均能够获得该效果。
＜实施方式1的变形例2＞
图15是表示实施方式1的变形例2所涉及的半导体装置的结构的剖面图。在本变形例所涉及的半导体装置中，在实施方式1的变形例1所涉及的半导体装置的基础上，背面N层24的N型杂质浓度的峰值存在于距离半导体基板1表面较深的位置。
图16是表示图9所示的D-D’线以及E-E’线的杂质浓度分布和图15所示的F-F’线以及G-G’线的杂质浓度分布的图。图16的纵轴的刻度表示将杂质浓度以漂移层16的杂质浓度(半导体基板1的杂质浓度)为基准而标准化后的值。图16的横轴的刻度表示半导体基板1的厚度方向的位置，意味着刻度越接近1，该刻度的位置越接近集电极电极26。
D-D’线以及F-F’线的杂质浓度的两个峰值中的接近集电极电极26的一方的峰值表示背面P层25的P型杂质浓度的峰值，远离集电极电极26的另一方的峰值表示背面N层24的N型杂质浓度的峰值。E-E’线以及G-G’的杂质浓度的一个峰值表示背面N层24的N型杂质浓度的峰值。另外，D-D’线～G-G’的杂质浓度中接近图16的0.99的位置处的杂质浓度表示漂移层16的杂质浓度(半导体基板1的杂质浓度)。
此处，在本变形例中，对于从半导体基板1背面至背面N层24的杂质浓度的峰值(第1峰值)的距离R，使下述式子成立。此外，在该式子中，ΔR是从半导体基板1背面至该峰值之间的与背面N层24的杂质浓度的标准偏差相对应的位置和该峰值的距离，N0是背面N层24的半导体基板1背面的杂质浓度，Nb是背面N层24的峰值的杂质浓度。此外，在此，背面P层形成区域的背面N层24和其以外的区域的背面N层24也通过同一注入工艺流程(注入量、注入能量、注入窗口)而形成。
[式1]
这样，在本变形例中背面N层24的杂质浓度(G-G’线的杂质浓度)的峰值的位置满足上述式子，从半导体基板1背面开始变深。其结果，如图16所示的虚线的箭头所示，G-G’线的集电极电极26侧的杂质浓度与E-E’线的集电极电极26侧的杂质浓度相比低。因此，在终端区域51中背面N层24和集电极电极26所形成的欧姆接触的影响降低。因此，在IGBT 14的反向耐压时(发射极成为正、集电极成为负时)，抑制了在半导体基板1表面侧的P﹢层21和背面N层24之间形成的正向偏压二极管效应，因此提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式1的变形例3＞
图17是表示实施方式1的变形例3所涉及的半导体装置的结构的剖面图。在本变形例所涉及的半导体装置中，在实施方式1的变形例1所涉及的半导体装置的基础上，集电极电极26不形成在背面N层24上，而形成在背面P层形成区域中的背面P层25上。
根据如上所述构成的本变形例，在终端区域51中，背面N层24以及集电极电极26不会形成欧姆接触。因此，在IGBT 14为反向耐压时，抑制了形成在半导体基板1表面侧的P﹢层21和背面N层24之间的正向偏压二极管效应，从而提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式1的变形例4＞
图18是表示实施方式1的变形例4所涉及的半导体装置的结构的剖面图。在本变形例所涉及的半导体装置中，在实施方式1的变形例1所涉及的半导体装置的基础上，追加与背面P层25相比杂质浓度低的低浓度P层27(第3背面杂质层)。
该低浓度P层27形成在除了背面P层形成区域以外的背面N层24上。并且，集电极电极26形成在除了背面P层形成区域之外的低浓度P层27上，并且在背面P层形成区域中形成在背面P层25上。
图19是以与图16相同的形式表示图18所示的H-H’线以及I-I’线的杂质浓度分布的图。H-H’线的杂质浓度的两个峰值中接近集电极电极26(横轴的刻度接近1)一方的峰值表示背面P层25的P型杂质浓度的峰值，从集电极电极26远离的另一方的峰值表示背面N层24的N型杂质浓度的峰值。
I-I’线的杂质浓度的两个峰值中，接近集电极电极26(横轴的刻度接近1)一方的峰值表示低浓度P层27的P型杂质浓度的峰值，从集电极电极26远离的另一方的峰值表示背面N层24的N型杂质浓度的峰值。另外，H-H’线以及I-I’线的杂质浓度中成为恒定的范围的杂质浓度表示漂移层16的杂质浓度(半导体基板1的杂质浓度)。
如上所示，根据具备低浓度P层27的本变形例所涉及的半导体装置，由背面P层25以及低浓度P层27、和漂移层16以及背面N层24形成PN结。因此，在IGBT 14的反向耐压时(发射极成为正、集电极成为负时)，具有反向耐压，因此IGBT 14的反向耐压量提高，能够抑制反向耐压模式的泄漏电流。
另外，在本变形例中，如图19所示，低浓度P层27的杂质浓度的峰值(第2峰值)与半导体基板1的杂质浓度相比高，与背面P层25的杂质浓度的峰值(第3峰值)相比低。
根据如上所述的本变形例所涉及的半导体装置，抑制在IGBT 14为导通状态时从集电极侧形成空穴注入，抑制终端区域51的载流子浓度的增大。其结果，能够抑制由于因终端区域51等的载流子浓度的上升而产生的发射极侧电场强度上升而引起的碰撞电离化，能够抑制过剩的电流密度以及温度上升。因此，能够抑制在IGBT 14的截止动作时电流断开能力的下降。
＜实施方式2＞
图20是表示本发明的实施方式2所涉及的半导体装置的结构的剖面图。此外，在本实施方式所涉及的半导体装置中，对与在实施方式1中说明的结构要素相同或者类似的结构标注相同的符号，以与实施方式1不同的点为中心进行说明。
如该图20所示，本实施方式所涉及的半导体装置具备3个P层39(第2导电型的第1个P层39-1、第2个P层39-2、第3个P层39-3)，以取代多个P层38。
第1以及第2个P层39-1、39-2以部分重叠的方式形成在活性区域11的端部和终端区域51之间的半导体基板1的表面内。并且，第3个P层39-3与第1个P层39-1的终端区域51侧的下部和第2个P层39-2的活性区域11侧的下部邻接。
在本实施方式中，该多个P层39作为整体跨着活性区域11的端部、主PN结区域31以及终端区域51而形成，并作为抑制在位于活性区域11的最外周(活性区域11的端末)的栅极电极18周边所产生的高电场的P型场阻挡层(以下称为“PFS层”)起作用。
在该3个P层39中，第1个P层39-1与所述P层33-1(主结P层)对应。并且，活性区域11和主PN结区域31的边界线B通过发射极电极23和P﹢层34的接触孔中的半导体基板1端侧的端末，主PN结区域31和终端区域51的边界线C通过第1个P层39-1中的半导体基板1端侧的端末。
另外，在将第1至第3个P层39-1～39-3的半导体基板1表面处的P型杂质的浓度(表面浓度)分别设为P(1)、P(2)、P(3)的情况下，满足P(1)＞P(2)＞P(3)。
另外，在将从半导体基板1表面至第1至第3个P层39-1～39-3的下端为止的距离(下端距离)分别设为D(1)、D(2)、D(3)的情况下，满足D(1)＜D(2)＜D(3)。
另外，在将从终端区域51的活性区域11侧的端末(即，边界线C)至第1至第3个P层39-1～39-3的半导体基板1端侧的端末的距离分别设为B(1)、B(2)、B(3)的情况下，如图20所示，满足B1＜B(3)＜B(2)(此外，B(1)＝0)。
在如上所述的本实施方式所涉及的结构中，多个P层39(PFS层)中的外周的第2以及第3个P层39-2、39-3带有电压，但该第2以及第3个P层39-2、39-3的剖面形状的曲率相对较低。因此，能够抑制对局部集中施加的高电场。
另外，多个P层39的浓度设计为P(1)＞P(2)＞P(3)，越接近单元(活性区域11)，多个P层39(PFS层)的浓度越阶段性地变高。因此，第2个P层39-2抑制耗尽层向横向伸长到达第1个P层39-1。其结果，第1个P层39-1的剖面形状的高曲率的部分处，由于内外的静电电位差大致为0，因此能够抑制向第1个P层39-1的该部分施加高电场。
如上所述，根据本实施方式所涉及的半导体装置，抑制对局部集中施加高电场。即，高电场分散，因此能够提高最大耐压量。另外，由于电场的变化在多个P层39内变得平稳，因此与实施方式1同样地，在将耐压设为恒定的情况下能够减小终端宽度Le。因此，能够减小芯片面积。
此外，第3个P层39-3的设计容许范围基于器件所要求的终端宽度Le以及耐压量而确定。此处，与实施方式1同样地，将第3个P层39-3的下端距离D(3)设为15～30μm(图5以及图6)。另外，第2个P层39-2的设计容许范围基于器件的耐压量余量以及各耐压模式的电场分布最优化而确定。此处，与实施方式1同样地，将第2个P层39-2的表面浓度P(2)设为半导体基板1的杂质浓度的10～1000倍(图7)。
以如上方式构成的本实施方式所涉及的半导体装置构成为，越接近活性区域11，P层39的浓度越高，另外，构成为，第2个P层39-2的表面浓度P(2)为半导体基板1的杂质浓度的10～1000倍，第3个P层39-3的下端距离D(3)为15～30μm。因此，不会使IGBT 14的特性恶化，而能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
＜实施方式2的变形例1＞
图21是表示实施方式2的变形例1所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例1对应。
即，背面P层25在规定区域中形成在背面N层24上，该规定区域包括除了终端区域51的半导体基板1端侧的区域以外的活性区域11内部的区域。并且，构成为背面P层25的端末位于图12以及图13所示出的部位A3和部位A4之间。并且，集电极电极26形成在除了背面P层形成区域以外的背面N层24上(形成为与背面N层24直接短路)，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形所涉及的半导体装置，与实施方式1的变形例1同样地，不会对IGBT 14的导通状态产生不良影响，能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。此外，形成背面P层25的规定区域(即，背面P层形成区域)并不限定于图21所示的区域，即使是图9～图11所示出的区域，也能够获得与上述相同的结果。
＜实施方式2的变形例2＞
图22是表示实施方式2的变形例2所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例2对应。
即，在本变形例中，对于从半导体基板1背面至背面N层24的杂质浓度的峰值(第1峰值)为止的距离R，在将从半导体基板1背面至峰值之间的与背面N层24的杂质浓度的标准偏差对应的位置和峰值的距离设为ΔR，将背面N层24的半导体基板1背面的杂质浓度设为N0，将背面N层24的峰值的杂质浓度设为Nb的情况下，使在实施方式1的变形例2中所说明的式子成立。
根据这样的本变形所涉及的半导体装置，背面N层24的杂质浓度的峰值的位置从半导体基板1背面开始变深，因此与实施方式1的变形例2同样地，背面N层24的集电极电极26侧的杂质浓度降低。因此，在终端区域51中背面N层24和集电极电极26的欧姆接触的影响降低。其结果，与实施方式1的变形例2同样地，能够提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式2的变形例3＞
图23是表示实施方式2的变形例3所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例3对应。
即，在本变形例中，集电极电极26不形成在背面N层24上，而在背面P层形成区域中形成在背面P层25上。因此，与实施方式1的变形例3同样地，在终端区域51中背面N层24以及集电极电极26不形成欧姆接触，而能够提高IGBT 14的反向耐压量，抑制反向耐压模式的泄漏电流。
＜实施方式2的变形例4＞
图24是表示实施方式2的变形例4所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例4对应。
即，在本变形例中，与背面P层25相比，杂质浓度低的低浓度P层27形成在除了背面P层形成区域以外的背面N层24上。此外，低浓度P层27的杂质浓度的峰值与半导体基板1的杂质浓度相比高，与背面N层25的杂质浓度的峰值相比低。并且，集电极电极26形成在除了背面P层形成区域以外的低浓度P层27上，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形例所涉及的半导体装置，与实施方式1的变形例4同样地，IGBT14的反向耐压量提高，由此能够抑制反向耐压模式的泄漏电流。另外，与实施方式1的变形例4同样地，能够抑制在IGBT 14的截止动作时的电流断开能力的下降。
＜实施方式3＞
图25是表示本发明的实施方式3所涉及的半导体装置的结构的剖面图。此外，在本实施方式所涉及的半导体装置中，对与实施方式1所说明的结构要素相同或者类似的结构标注相同的标号，以与实施方式1不同的点为中心进行说明。
如该图25所示，本实施方式所涉及的半导体装置具备4个P层40(第2导电型的第1个P层40-1、第2个P层40-2、第3个P层40-3、第4个P层40-4)，以取代多个P层38。
第1以及第2个P层40-1、40-2至少部分重叠地形成在活性区域11的端部和终端区域51之间的半导体基板1的表面内。并且，第3个P层40-3与第1个P层40-1的终端区域51侧的端部邻接，第4个P层40-4与第2个P层40-2的终端区域51侧的端部邻接。
在本实施方式中，该多个P层40作为整体跨着活性区域11的端部、主PN结区域31以及终端区域51而形成，作为抑制在位于活性区域11的最外周(活性区域11的端末)的栅极电极18周边所产生的高电场的P型场阻挡层(以下称为“PFS层”)起作用。
在该4个P层40中，第1个P层40-1与上述P层33-1(主结P层)对应。并且，活性区域11和主PN结区域31的边界线B通过发射极电极23和P﹢层34的接触孔中的半导体基板1端侧的端末，主PN结区域31和终端区域51的边界线C通过第1个P层40-1中的半导体基板1端侧的端末。
另外，在将第1至第4个P层40-1～40-4的半导体基板1表面处的P型杂质的浓度(表面浓度)分别设为P(1)、P(2)、P(3)、P(4)的情况下，满足P(1)＞P(3)＝P(4)＞P(2)。
另外，在将从半导体基板1表面至第1至第4个P层40-1～40-4的下端为止的距离(下端距离)分别设为D(1)、D(2)、D(3)、D(4)的情况下，满足D(1)＜D(3)＝D(4)＜D(2)。
另外，在将从终端区域51的活性区域11侧的端末(即，边界线C)至第1至第4个P层40-1～40-4的半导体基板1端侧的端末为止的距离分别设为B(1)、B(2)、B(3)、B(4)的情况下，如图25所示，满足B(1)＜B(3)＜B(2)＜B(4)(此外，B(1)＝0)。
在如上所述的本实施方式所涉及的的结构中，多个P层40(PFS层)中的外周的第2个P层40-2带有电压，但该第2个P层40-2的剖面形状的曲率相对较低。因此，能够抑制对局部集中施加高电场。
另外，多个P层40的浓度设计为P(1)＞P(3)＞P(2)，从第2个P层40-2开始，越接近单元(活性区域11)，多个P层40(PFS层)的浓度越阶段性地变高。因此，第2以及第3个P层40-2、40-3抑制耗尽层向横向伸长而到达第1个P层40-1。其结果，在第1个P层40-1的剖面形状的高曲率的部分处，由于内外的静电电位差大致为0，因此能够抑制向第1个P层40-1的该部分施加高电场。
如上所述，根据本实施方式所涉及的半导体装置，抑制对局部集中施加高电场。即，高电场分散，因此能够提高最大耐压量。另外，电场的变化在多个P层40内变得平稳，因此在耐压设为恒定的情况下，能够与实施方式1同样地减小终端宽度Le。因此，能够减小芯片面积。
此外，第2个P层40-2的设计容许范围基于器件所要求的终端宽度Le以及耐压量而确定。此处，与实施方式1同样地，将第2个P层40-2的下端距离D(2)设为15～30μm(图5以及图6)。另外，第3以及第4个P层40-3、40-4的设计容许范围基于器件的耐压量的余量以及各耐压模式的电场分布最优化而确定。此处，与实施方式1同样地，将第3以及第4个P层40-3、40-4的表面浓度P(3)、P(4)设为半导体基板1的杂质浓度的10～1000倍(图7)。
如上所述，本实施方式所涉及的半导体装置构成为，越接近活性区域11，P层40的浓度越高，并且，构成为第4个P层40-4的表面浓度P(4)为半导体基板1的杂质浓度的10～1000倍，第2个P层40-2的下端距离D(2)为15～30μm。因此，不会使IGBT 14的特性恶化，能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
＜实施方式3的变形例1＞
图26是表示实施方式3的变形例1所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例1对应。
即，背面P层25在规定区域中形成在背面N层24上，该规定区域包括除了终端区域51的半导体基板1端侧的区域以外的活性区域11内部的区域。并且，构成为背面P层25的端末位于图12以及图13所示出的部位A3和部位A4之间。并且，集电极电极26形成在除了背面P层形成区域以外的背面N层24上(形成为与背面N层24直接短路)，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形所涉及的半导体装置，与实施方式1的变形例1同样地，不会对IGBT 14的导通状态产生不良影响，能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。此外，形成背面P层25的规定区域(即，背面P层形成区域)并不限定于图26所示的区域，即使是图9～图11所示出的区域，也能够获得与上述相同的效果。
＜实施方式3的变形例2＞
图27是表示实施方式3的变形例2所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例2对应。
即，在本变形例中，对于从半导体基板1背面至背面N层24的杂质浓度的峰值(第1峰值)为止的距离R，在将从半导体基板1背面至峰值之间的与背面N层24的杂质浓度的标准偏差对应的位置和峰值的距离设为ΔR，将背面N层24的半导体基板1背面的杂质浓度设为N0，将背面N层24的峰值的杂质浓度设为Nb的情况下，使在实施方式1的变形例2中所说明的式子成立。
根据这样的本变形所涉及的半导体装置，背面N层24的杂质浓度的峰值的位置从半导体基板1背面开始变深，因此与实施方式1的变形例2同样地，背面N层24的集电极电极26侧的杂质浓度降低。因此，在终端区域51中背面N层24和集电极电极26所形成的欧姆接触的影响降低。其结果，与实施方式1的变形例2同样地，能够提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式3的变形例3＞
图28是表示实施方式3的变形例3所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例3对应。
即，在本变形例中，集电极电极26不形成在背面N层24上，而形成在背面P层形成区域中的背面P层25上。因此，与实施方式1的变形例3同样地，在终端区域51中背面N层24以及集电极电极26无法形成欧姆接触，而能够提高IGBT 14的反向耐压量，抑制反向耐压模式的泄漏电流。
＜实施方式3的变形例4＞
图29是表示实施方式3的变形例4所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例4对应。
即，在本变形例中，与背面P层25相比，杂质浓度低的低浓度P层27形成在除了背面P层形成区域以外的背面N层24上。此外，低浓度P层27的杂质浓度的峰值与半导体基板1的杂质浓度相比高，与背面N层25的杂质浓度的峰值相比低。并且，集电极电极26形成在除了背面P层形成区域以外的低浓度P层27上，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形例所涉及的半导体装置，与实施方式1的变形例4同样地，IGBT14的反向耐压量提高，由此能够抑制反向耐压模式的泄漏电流。另外，与实施方式1的变形例4同样地，能够抑制在IGBT 14的截止动作时的电流断开能力的下降。
＜实施方式4＞
图30是表示本发明的实施方式4所涉及的半导体装置的结构的剖面图。此外，在本实施方式所涉及的半导体装置，对与在实施方式1所说明的结构要素相同或者类似的结构标注相同的标号，以与实施方式1不同的点为中心进行说明。
如该图30所示，本实施方式所涉及的半导体装置具备2个P层41(第2导电型的第1个P层41-1、第2个P层41-2)，以取代多个P层38。
第1以及第2个P层40-1、40-2至少部分重叠地形成在活性区域11的端部和终端区域51之间的半导体基板1的表面内。并且，第1个P层41-1的活性区域11侧的P型杂质的浓度与第1个P层41-1的终端区域51侧的该杂质浓度相比高。此外，在这里第1个P层41-1的杂质浓度形成为随着从终端区域51朝向活性区域11而连续地变高。为了形成这样的第1个P层41-1，例如，首先进行形成随着从终端区域51朝向活性区域11而阶段性地变高的多个杂质浓度区域的工序，然后进行使该多个杂质浓度区域热扩散而降低它们之间的浓度的差的工序。
在本实施方式中个，该多个P层41作为整体跨着活性区域11的端部、主PN结区域31以及终端区域51而形成，作为抑制位于活性区域11的最外周(活性区域11的端)的栅极电极18周边所产生的高电场的P型场阻挡层(以下，称为“PFS层”)起作用。
在该2个P层41中，第1个P层41-1与上述P层33-1(主结P层)对应。并且，活性区域11和主PN结区域31的边界线B通过发射极电极23和P﹢层34的接触孔中的半导体基板1端侧的端末，主PN结区域31和终端区域51的边界线C通过第1个P层41-1中的半导体基板1端侧的端末。
另外，在将第2个P层41-2的半导体基板1表面处的P型的杂质浓度(表面浓度)设为P(2)，将第1个P层41-1的表面浓度的最小值设为Pmin(1)的情况下，满足Pmin(1)＞P(2)。
另外，在将从半导体基板1表面至第1以及第2个P层41-1、41-2的下端为止的距离(下端距离)分别设为D(1)、D(2)的情况下，满足D(1)＜D(2)(此外，此处D(1)是至第1个P层的最下端的距离)。
另外，在将从终端区域51的活性区域11侧的端末(即，边界线C)至第1以及第2个P层41-1、41-2的半导体基板1端侧的端末为止的距离分别设为B(1)、B(2)的情况下，如图30所示，满足B(1)＜B(2)(此外，B(1)＝0)。
在如上所述的本实施方式所涉及的结构中，多个P层41(PFS层)中的外周的第2个P层41-2带有电压，但该第2个P层41-2的剖面形状的曲率相对较低。因此，能够抑制对局部集中施加高电场。
另外，多个P层41的浓度设计是Pmin(1)＞P(2)，越接近单元(活性区域11)，多个P层41(PFS层)的浓度阶段性连续越变高。因此，第2个P层41-2抑制耗尽层在横向上伸长而到达第1个P层41-1。其结果，在第1个P层41-1的剖面形状的高曲率的部分处，由于内外的静电电位差大致为0，因此能够抑制对第1个P层41-1的该部分施加高电场。
如上所述，根据本实施方式所涉及的半导体装置，抑制对局部集中施加高电场。即，由于高电场分散，因此能够提高最大耐压量。另外，由于电场的变化在多个P层41内平稳，因此在使耐压恒定的情况下，能够与实施方式1同样地减小终端宽度Le。因此，能够减小芯片面积。
此外，第2个P层41-2的设计容许范围基于器件所要求的终端宽度Le以及耐压量而确定。此处，与实施方式1相同，将第2个P层41-2的下端距离D(2)设为15～30μm(图5以及图6)，将第2个P层41-2的表面浓度P(2)设为半导体基板1的杂质浓度的10～1000倍(图7)。另外，第1个P层41-1的设计容许范围基于器件的耐压量的余量以及各耐压模式的电场分布最优化而确定。
如上所述本实施方式所涉及的半导体装置构成为，越接近活性区域11，P层41的浓度越高，另外，构成为第2个P层41-2的表面浓度P(2)为半导体基板1的杂质浓度的10～1000倍，第2个P层41-2的下端距离D(2)为15～30μm。因此，不会使IGBT 14的特性恶化，能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
＜实施方式4的变形例1＞
图31是表示实施方式4的变形例1所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例1对应。
即，背面P层25形成规定区域中的背面N层24上，所述规定区域是除了终端区域51的半导体基板1端侧的区域以外的、包含活性区域11内部的区域在内的规定区域。并且，构成为背面P层25的端末位于图12以及图13所示的部位A3和部位A4之间。并且，集电极电极26形成在除了背面P层形成区域以外的背面N层24上(形成为与背面N层24直接短路)，并且，在背面P层形成区域中形成在背面P层25上。
根据这样的本变形所涉及的半导体装置，与实施方式1的变形例1同样地，不会对IGBT 14的导通状态产生不良影响，能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。此外，形成背面P层25的规定区域(即，背面P层形成区域)并不限定于图31所示的区域，即使是图9～图11所示出的区域，也能够获得与上述相同的效果。
＜实施方式4的变形例2＞
图32是表示实施方式4的变形例2所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例2对应。
即，在本变形例中，对于从半导体基板1背面至背面N层24的杂质浓度的峰值(第1峰值)为止的距离R，在将从半导体基板1背面至峰值之间的与背面N层24的杂质浓度的标准偏差对应的位置和峰值的距离设为ΔR，将背面N层24的半导体基板1背面的杂质浓度设为N0，将背面N层24的峰值的杂质浓度设为Nb的情况下，使实施方式1的变形例2中所说明的式子成立。
根据这样的本变形所涉及的半导体装置，由于背面N层24的杂质浓度的峰值的位置从半导体基板1背面开始变深，因此与实施方式1的变形例2同样地，背面N层24的集电极电极26侧的杂质浓度降低。因此，在终端区域51中背面N层24和集电极电极26所形成的欧姆接触的影响降低。其结果，与实施方式1的变形例2同样地，能够提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式4的变形例3＞
图33是表示实施方式4的变形例3所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例3对应。
即，在本变形例中，集电极电极26不形成在背面N层24上，而在背面P层形成区域中形成在背面P层25上。因此，与实施方式1的变形例3同样地，终端区域51中的背面N层24以及集电极电极26无法形成欧姆接触，而能够提高IGBT 14的反向耐压量，抑制反向耐压模式的泄漏电流。
＜实施方式4的变形例4＞
图34是表示实施方式4的变形例4所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例4对应。
即，在本变形例中，与背面P层25相比，杂质浓度低的低浓度P层27形成在除了背面P层形成区域以外的背面N层24上。此外，低浓度P层27的杂质浓度的峰值与半导体基板1的杂质浓度相比高，与背面N层25的杂质浓度的峰值相比低。并且，集电极电极26形成在除了背面P层形成区域以外的低浓度P层27上，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形例所涉及的半导体装置，与实施方式1的变形例4相同，IGBT 14的反向耐压量提高，由此能够抑制反向耐压模式的泄漏电流。另外，与实施方式1的变形例4同样地，能够抑制在IGBT 14的截止动作时的电流断开能力的下降。
＜实施方式5＞
图35是表示本发明的实施方式5所涉及的半导体装置的结构的剖面图。此外，在本实施方式所涉及的半导体装置中，对与在实施方式1中说明的结构要素相同或者类似的结构标注相同的标号，以与实施方式1不同的点为中心进行说明。
如该图35所示，本实施方式所涉及的半导体装置具备(n+1)个P层42(第2导电型的第1个P层42-1、第2个P层42-2、…、第(n+1)个P层42-(n+1))，以取代多个P层38。
这之中的n个第1至第n个P层42-1～42-n在活性区域11的端部和终端区域51之间的半导体基板1的表面内排列在从活性区域11朝向终端区域51的方向上。此外，第1至第n个P层42-1～42-n的半导体基板1表面处的P型杂质的浓度即表面浓度彼此相同，并且从半导体基板1表面至第1至第n个P层42-1～42-n的下端为止的距离即下端距离彼此相同。
并且，剩余的1个第(n+1)个P层42-(n+1)与第1至第n个P层42-1～42-n中的至少第1个P层42-1的下部邻接。
在本实施方式中，该多个P层42作为整体跨着活性区域11的端部、主PN结区域31以及终端区域51而形成，作为抑制位于活性区域11的最外周(活性区域11的端末)的栅极电极18周边所产生的高电场的P型场阻挡层(以下，称为“PFS层”)起作用。
在该(n+1)个P层42中，第1个P层42-1与所述P层33-1(主结P层)对应。并且，活性区域11和主PN结区域31的边界线B通过发射极电极23和P﹢层34的接触孔中的半导体基板1端侧的端末，主PN结区域31和终端区域51的边界线C通过第1个P层42-1中的半导体基板1端侧的端末。
在将第1个P层42-1以及第(n+1)个P层42-(n+1)的表面浓度分别设为P(1)、P(n+1)的情况下，满足P(1)＞P(n+1)。另外，在将第1个P层42-1以及第(n+1)个P层42-(n+1)的下端距离分别设为D(1)、D(n+1)的情况下，满足D(1)＜D(n+1)。
在如上所述的本实施方式所涉及的结构中，在多个P层42(PFS层)中外周的第(n+1)个P层42-(n+1)带有电压，但该第(n+1)个P层42-(n+1)的剖面形状的曲率相对较低。因此，能够抑制对局部集中施加高电场。
另外，多个P层41的浓度设计是P(1)＞P(n+1)，越接近单元(活性区域11)，多个P层42(PFS层)的浓度阶段性地越变高。因此，第(n+1)个P层42-(n+1)抑制耗尽层在横向上伸长而到达第1个P层42-1。其结果，在第1个P层42-1的剖面形状的高曲率的部分处，由于内外的静电电位差大致为0，因此能够抑制对第(n+1)个P层42-(n+1)的该部分施加高电场。
如上所述，根据本实施方式所涉及的半导体装置，抑制对局部集中施加高电场。即，由于高电场分散，因此能够提高最大耐压量。另外，由于电场的变化在多个P层42内平稳，因此在使耐压恒定的情况下，能够与实施方式1同样地减小终端宽度Le。因此，能够减小芯片面积。
此外，第(n+1)个P层42-(n+1)的设计容许范围基于器件所要求的终端宽度Le以及耐压量而确定。此处，与实施方式1同样地，将第(n+1)个P层42-(n+1)的下端距离D(n+1)设为15～30μm(图5以及图6)，将第(n+1)个P层42-(n+1)的表面浓度P(n+1)设为半导体基板1的杂质浓度的10～1000倍(图7)。另外，第1至第n个P层42-1～42-n的数量、宽度、间隔基于器件的耐压量的余量以及各耐压模式的电场分布最优化而确定。
如上所述本实施方式所涉及的半导体装置构成为，越接近活性区域11，P层42的浓度越高，另外，构成为第(n+1)个P层42-(n+1)的表面浓度P(n+1)为半导体基板1的杂质浓度的10～1000倍，第(n+1)个P层42-(n+1)的下端距离D(n+1)为15～30μm。因此，不会使IGBT14的特性恶化，能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。
＜实施方式5的变形例1＞
图36是表示实施方式5的变形例1所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例1对应。
即，背面P层25形成在规定区域中的背面N层24上，所述规定区域是除了终端区域51的半导体基板1端侧的区域以外的、包含活性区域11内部的区域的规定区域。并且，构成为背面P层25的端末位于图12以及图13所示的部位A3和部位A4之间。并且，集电极电极26形成在除了背面P层形成区域以外的背面N层24上(形成为与背面N层24直接短路)，并且，在背面P层形成区域中形成在背面P层25上。
根据这样的本变形所涉及的半导体装置，与实施方式1的变形例1相同，不会对IGBT 14的导通状态产生不良影响，能够提高IGBT 14的截止断开能力，并且能够抑制导通电压的上升。此外，形成背面P层25的规定区域(即，背面P层形成区域)并不限定于图36所示的区域，即使是图9～图11所示出的区域，也能够获得与上述相同的效果。
＜实施方式5的变形例2＞
图37是表示实施方式5的变形例2所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例2对应。
即，在本变形例中，对于从半导体基板1背面至背面N层24的杂质浓度的峰值(第1峰值)为止的距离R，在将从半导体基板1背面至峰值之间的与背面N层24的杂质浓度的标准偏差对应的位置和峰值的距离设为ΔR，将背面N层24的半导体基板1背面的杂质浓度设为N0，将背面N层24的峰值的杂质浓度设为Nb的情况下，使实施方式1的变形例2中所说明的式子成立。
根据这样的本变形所涉及的半导体装置，由于背面N层24的杂质浓度的峰值的位置从半导体基板1背面开始变深，因此与实施方式1的变形例2同样地，背面N层24的集电极电极26侧的杂质浓度降低。因此，在终端区域51中背面N层24和集电极电极26所形成的欧姆接触的影响降低。其结果，与实施方式1的变形例2相同，能够提高IGBT 14的反向耐压量，能够抑制反向耐压模式的泄漏电流。
＜实施方式5的变形例3＞
图38是表示实施方式5的变形例3所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例3对应。
即，在本变形例中，集电极电极26不形成在背面N层24上，而形成在背面P层形成区域中的背面P层25上。因此，与实施方式1的变形例3相同，在终端区域51中背面N层24以及集电极电极26无法形成欧姆接触，而能够提高IGBT 14的反向耐压量，抑制反向耐压模式的泄漏电流。
＜实施方式5的变形例4＞
图39是表示实施方式5的变形例4所涉及的半导体装置的结构的剖面图。此外，本变形例与实施方式1的变形例4对应。
在本变形例中，与背面P层25相比，杂质浓度低的低浓度P层27形成在除了背面P层形成区域以外的背面N层24上。此外，低浓度P层27的杂质浓度的峰值与半导体基板1的杂质浓度相比高，与背面N层25的杂质浓度的峰值相比低。并且，集电极电极26形成在除了背面P层形成区域以外的低浓度P层27上，并且在背面P层形成区域中形成在背面P层25上。
根据这样的本变形例所涉及的半导体装置，与实施方式1的变形例4相同，IGBT 14的反向耐压量提高，由此能够抑制反向耐压模式的泄漏电流。另外，与实施方式1的变形例4同样地，能够抑制在IGBT 14的截止动作时的电流断开能力的下降。
＜实施方式1～5所涉及的半导体装置的评价＞
＜终端宽度＞
图40是表示实施方式1所涉及的半导体装置(图1)的终端区域51的面积的减小效果、即终端宽度Le的减小效果的图。此外，此处，对于各耐压等级(600、…、6500V)，将耐压量BVCES一律设为耐压等级的1.3倍。图40的纵轴的刻度表示以关联半导体装置的终端宽度Le为基准而将实施方式1所涉及的半导体装置的终端宽度Le标准化后的值。
如该图40可知，根据实施方式1所涉及的半导体装置，针对各耐压等级，与关联半导体装置相比，终端宽度Le能够减小50％左右。即，能够以较小的终端宽度Le具有同等的耐压量。通过考察可知，其理由在于，多个P层38(PFS层)中的外周的P层38的剖面形状曲率相对较低，能够抑制局部集中施加高电场。此外，在具备在纵向上排列的P层的实施方式2～5所涉及的半导体装置中，虽然程度上略有不同，但与关联半导体装置相比，同样能够减小终端宽度Le。
＜耐压模式的泄漏电流和耐压量＞
图41是在用于评价关联半导体装置以及实施方式1所涉及的半导体装置(图1)的耐压特性的实验中所使用的评价电路的图。此处，使用耐压4500V的IGBT的器件进行评价时的各种条件设为栅极和发射极之间的电压VGE＝0V、结温Tj＝398K、DC模式，对电压VCC(即集电极和发射极之间的电压VCE)进行变更。另外，作为此处的实施方式1所涉及的半导体装置，利用终端宽度Le的宽度为关联半导体装置的终端宽度的50％左右的半导体装置。
图42是表示上述条件下的关联半导体装置以及实施方式1所涉及的半导体装置的耐压泄漏电流特性评价波形的图。如图42所示，根据实施方式1所涉及的半导体装置，能够将电压VCC＝4500V的泄漏电流JCES(图42中实线)减少到关联半导体装置的同电压的泄漏电流JCES(图42中虚线)的90％左右。即，由于抑制了终端区域51中的表面电场，因此能够减小因高电场引起的漂移电流。另外，由于抑制局部性的碰撞电离化，而能够抑制因超过临界电场而引起的器件破坏。
图43是表示与关联半导体装置以及实施方式1所涉及的半导体装置的半导体基板1表面的横向位置对应的、恒定的耐压(VCE＝4500V)下的电场强度(下侧的曲线图)以及静电电位(上侧的曲线图)的图。此外，图43以及后述的图44～图46的曲线图是通过模拟而获得的。
图43的左侧的纵轴的刻度表示半导体基板1表面的电场强度，图43的右侧的纵轴的刻度表示半导体基板1表面的静电电位。图43的横轴与图57所示的X-X’的线、图1所示的X-X’的线对应，该刻度0表示栅极电极18中的半导体基板1端侧的端末的位置，刻度1表示半导体基板1端末的位置。
如图43所示，实施方式1所涉及的半导体装置能够使该静电电位(图43上侧的实线)与关联半导体装置的静电电位(图43上侧的虚线)大致相同，并且，与关联半导体装置的最大电场强度(图43下侧的虚线的峰值)相比，能够将其最大电场强度(图43下侧的实线的峰值)抑制40％以上。
图44是表示与关联半导体装置以及实施方式1所涉及的半导体装置的半导体基板1表面的横向位置对应的、恒定的耐压(VCE＝4500V)下的电场强度(下侧的曲线图)以及杂质浓度(上侧的曲线图)的图。图44的左侧的纵轴的刻度表示电场强度，图44的右侧的纵轴的刻度是表示以半导体基板1的杂质浓度为基准而将杂质浓度标准化后的值。图44的横轴与图43的相同。
如图44的虚线所示，在关联半导体装置中，耗尽层伸长至与栅极电极18最接近的P层33。与其相对，如图44的实线以及点划线所示，在实施方式1所涉及的半导体装置中个，耗尽层未伸长至第1个P层38-1。因此，根据实施方式1所涉及的半导体装置，能够抑制对局部集中施加高电场。
图45是表示与关联半导体装置以及实施方式1所涉及的半导体装置的半导体基板1的纵向位置对应的、恒定的耐压(VCE＝4500V)下的电场强度(下侧的曲线图)以及杂质浓度(上侧的曲线图)的图。图45的左侧的纵轴的刻度表示电场强度，图45的右侧的纵轴的刻度表示以半导体基板1的杂质浓度为基准而将杂质浓度标准化后的值。图45的横轴与图57所示的y-y’线、图1所示的Y-Y’线对应，其刻度0表示半导体基板1的表面的位置。
图46是表示与关联半导体装置以及实施方式1所涉及的半导体装置的半导体基板1的纵向位置对应的、恒定的耐压(VCE＝4500V)下的电场强度(下侧的曲线图)以及静电电位(上侧的曲线图)的图。图46的左侧的纵轴的刻度表示电场强度，图46的右侧的纵轴的刻度表示静电电位。图46的横轴与图45的相同。如图46所示，实施方式1所涉及的半导体装置能够使该静电电位(图46上侧的实线)与关联半导体装置的静电电位(图46上侧的虚线)大致相同，并且与关联半导体装置的最大电场强度(图46下侧的虚线的峰值)相比，能够将该最大电场强度(图46下侧的实线的峰值)抑制40％以上。
＜截止动作＞
图47是在用于评价关联半导体装置以及实施方式1所涉及的半导体装置(图1)的截止特性的实验中所使用的评价电路的图。此处，使用耐压4500V的IGBT器件，进行评价时的各种条件设为VCC＝2800V、漏电感Ls＝2.47μH、Tj＝398K、JC＝56A/cm2。另外，作为此处的实施方式1所涉及的半导体装置，使用终端宽度Le的宽度为关联半导体装置的终端宽度的50％左右的半导体装置。
图48是表示上述条件下的关联半导体装置的截止特性评价(图48的虚线)以及实施方式1所涉及的半导体装置的截止特性评价(图48的实线)的结果的图。如图48所示，实施方式1所涉及的半导体装置以及关联半导体装置的截止损耗大致恒定。
另外，根据实施方式1所涉及的半导体装置，如由图48的单点划线包围的部分所示，与关联半导体装置相比，能够抑制电流减少的时刻的峰值电压，并且如由图48的双点划线包围的部分所示，与关联半导体装置相比，能够抑制断开后的电压以及电流的振荡。其理由是，在终端区域51的下端距离D较大的P层38中积蓄空穴，在电流减少时供给空穴电流，使得电流的变化率缓和，能够抑制因漏电感Ls引起的峰值电压以及振荡。
＜截止断开能力＞
利用所述图47所示的评价电路图，对关联半导体装置(图57)、实施方式1所涉及的半导体装置(图1)以及其变形例1所涉及的半导体装置(图9)、实施方式5所涉及的半导体装置(图35)以及其变形例1所涉及的半导体装置(图36)的截止特性进行了评价。此处，使用耐压4500V的IGBT器件，进行评价时的各种条件设为VCC＝3400V、Ls＝2.47μH、Tj＝423K。并且，电流密度JC从56A/cm2开始以0.5A/cm2为单位逐渐升高，直至半导体装置破坏为止而进行了评价。此外，表示截止断开能力的指标是指半导体装置不被破坏而能够断开的最大的电流密度JC(break)。
图49是表示关联半导体装置以及实施方式1所涉及的半导体装置等在上述条件下的截止断开能力JC(break)的图。此处，以关联半导体装置的截止断开能力为基准，将实施方式1所涉及的半导体装置以及其变形例1所涉及的半导体装置、实施方式5所涉及的半导体装置以及其变形例1所涉及的半导体装置的截止断开能力标准化。
实施方式1所涉及的半导体装置(图1)的构造，由于通过表面电场缓和效果而抑制碰撞电离化，因此与关联半导体装置相比，截止断开能力提高。实施方式1的变形例1所涉及的半导体装置(图9)的构造，不仅具有表面电场缓和效果，并且抑制了截止时在终端区域51中累积的载流子，从而抑制了因主PN结区域31内的高浓度的载流子引起的高电场，抑制了碰撞电离化，因此截止断开能力进一步提高。
图50是表示关联半导体装置(图57)以及实施方式1所涉及的半导体装置(图1)的截止断开能力的背面P层25的浓度依赖性的图。其中，图50的横轴的刻度表示标准化后的背面P层25的杂质浓度，虚线表示与关联半导体装置相关的曲线图，实线表示与实施方式1所涉及的半导体装置相关的曲线图。
如该图50所示，背面P层25的浓度成为对IGBT 14的导通电压进行控制的器件参数之一，IGBT 14的截止断开能力也依赖于背面P层25的浓度。并且，在实施方式1所涉及的半导体装置中，即使背面P层25的浓度稍微变化，与关联半导体装置相比，也能够较高地维持截止时的断开能力。此外，此处虽未图示，但对于实施方式2～5所涉及的半导体装置，与关联半导体装置相比，也同样能够较高地维持截止时的断开能力。
图51是表示关联半导体装置以及实施方式1所涉及的半导体装置(图1)的截止断开时的安全动作区域的图。其中，虚线表示与关联半导体装置相关的曲线图，实现表示与实施方式1所涉及的半导体装置相关的曲线图。
如该图51所示，根据实施方式1所涉及的半导体装置，与关联半导体装置相比，能够扩大IGBT 14的截止时的安全动作区域。此外，此处虽未图示，但对于实施方式2～5所涉及的半导体装置，也同样能够扩大IGBT 14的截止时的安全动作区域。
如上所述，根据实施方式1～5所涉及的半导体装置，能够扩大IGBT 14的截止断开能力以及安全动作区域，能够提高IGBT 14的耐破坏量。
＜反向耐压模式的泄漏电流＞
图52是在用于评价实施方式1的变形例1～变形例4(图9、图10、图11、图15)的反向耐压特性的实验中使用的评价电路的图。此处，使用耐压4500V的IGBT器件，进行评价时的各种条件设为VCC＝﹣100V、VGE＝0V、Tj＝423K、AC模式。
图53是表示上述条件下的实施方式1的变形例1～变形例4所涉及的半导体装置的反向耐压泄漏电流特性评价波形的图。如图53所示，在电压VCE＝﹣60V的情况下，变形例2～4所涉及的半导体装置的反向耐压泄漏电流(实线)，与变形例1所涉及的半导体装置的反向耐压泄漏(虚线)相比，能够降低至10％以下。可知其理由在于，例如在变形例4所涉及的半导体装置(图15)中，背面N层24以及集电极电极26不形成欧姆接触，并且，在IGBT 14反向耐压时，利用背面N层24以及低浓度P层27的接合部保持耐压(反向耐压)。另外，可知其理由在于，抑制了在IGBT 14反向耐压时形成在半导体基板1表面侧的P﹢层21和背面N层24之间的正向偏压二极管效应，从而IGBT 14的反向耐压量提高，能够抑制反向耐压模式的泄漏电流。
＜对于其他＞
在上文中，说明了在活性区域11中形成的半导体元件是包含IGBT 14的结构。但半导体元件并不限定于包含IGBT 14，该半导体元件也可以如图54(a)所示，包含二极管28，也可以如图54(b)所示，作为活性区域11的发射极构造而包含具有平面栅极构造的IGBT 29。在这些结构中，均能够实现与上述相同的效果。
此外，本发明在其发明的范围内，可以对各实施方式进行自由组合，也可以对各实施方式适当变形、省略。
标号的说明
1半导体基板，11活性区域，14、29IGBT，18栅极电极，24背面N层，25背面P层，26集电极电极，27低浓度P层，28二极管，38、39、40、41、42P层，51终端区域。

Claims (23)

1.一种半导体装置，其具备：
第1导电型的半导体基板(1)，其划分出活性区域(11)和终端区域(51)，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；
半导体元件(14)，其形成在所述活性区域中；以及
第2导电型的多个杂质层(38-1、38-2、38-3、38-4)，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内，
对于所述多个杂质层中任意相邻的2个第i杂质层以及第i+1杂质层，在将所述第i杂质层以及第i+1杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度分别设为P(i)、P(i+1)，将从所述半导体基板表面至所述第i杂质层以及第i+1杂质层的下端为止的距离即下端距离分别设为D(i)、D(i+1)，将从所述终端区域的所述活性区域侧的端末至所述第i杂质层以及第i+1杂质层的所述终端区域侧的端末为止的距离分别设为B(i)、B(i+1)的情况下，满足P(i)＞P(i+1)、D(i)＜D(i+1)、B(i)＜B(i+1)，
所述多个杂质层中所述下端距离最大的杂质层(38-4)的所述表面浓度是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，该杂质层(38-4)的所述下端距离是15～30μm。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，并且在所述预先确定的区域中形成在所述第2背面杂质层上。
3.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其不形成在所述第1背面杂质层上，而在所述预先确定的区域中形成在所述第2背面杂质层上。
4.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；
所述第2导电型的第3背面杂质层，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，与所述第2背面杂质层相比，杂质浓度低；以及
电极，其形成在除了所述预先确定的区域以外的所述第3背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
5.一种半导体装置，其具备：
第1导电型的半导体基板(1)，其划分出活性区域(11)和终端区域(51)，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；
半导体元件(14)，其形成在所述活性区域中；
第2导电型的第1以及第2杂质层(39-1、39-2)，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内；以及
所述第2导电型的第3杂质层(39-3)，其与所述第1杂质层的所述终端区域侧的下部和所述第2杂质层的所述活性区域侧的下部邻接，
在将所述第1至第3杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度分别设为P(1)、P(2)、P(3)，将从所述半导体基板表面至所述第1至第3杂质层的下端为止的距离即下端距离分别设为D(1)、D(2)、D(3)，将从所述终端区域的所述活性区域侧的端末至所述第1至第3杂质层的所述终端区域侧的端末为止的距离分别设为B(1)、B(2)、B(3)的情况下，满足P(1)＞P(2)＞P(3)、D(1)＜D(2)＜D(3)、B(1)＜B(3)＜B(2)，
所述第2杂质层(39-2)的所述表面浓度P(2)是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，所述第3杂质层(39-3)的所述下端距离D(3)为15～30μm。
6.根据权利要求5所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
7.根据权利要求5所述的半导体装置，其中，
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其不形成在所述第1背面杂质层上，而在所述预先确定的区域中形成在所述第2背面杂质层上。
8.根据权利要求5所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；
所述第2导电型的第3背面杂质层，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，与所述第2背面杂质层相比，杂质浓度低；以及
电极，其形成在除了所述预先确定的区域以外的所述第3背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
9.一种半导体装置，其具备：
第1导电型的半导体基板(1)，其划分出活性区域(11)和终端区域(51)，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；
半导体元件(14)，其形成在所述活性区域中；
第2导电型的第1以及第2杂质层(40-1、40-2)，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内；
所述第2导电型的第3杂质层(40-3)，其与所述第1杂质层的所述终端区域侧的端部邻接；以及
所述第2导电型的第4杂质层(40-4)，其与所述第2杂质层的所述终端区域侧的端部邻接，
在将所述第1至第4杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度分别设为P(1)、P(2)、P(3)、P(4)，将从所述半导体基板表面至所述第1至第4杂质层的下端为止的距离即下端距离分别设为D(1)、D(2)、D(3)、D(4)，将从所述终端区域的所述活性区域侧的端末至所述第1至第4杂质层的所述终端区域侧的端末为止的距离分别设为B(1)、B(2)、B(3)、B(4)的情况下，满足P(1)＞P(3)＝P(4)＞P(2)、D(1)＜D(3)＝D(4)＜D(2)、B(1)＜B(3)＜B(2)＜B(4)，
所述第4杂质层(40-4)的所述表面浓度P(4)是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，所述第2杂质层(40-2)的所述下端距离D(2)是15～30μm。
10.根据权利要求9所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
11.根据权利要求9所述的半导体装置，其中，
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其不形成在所述第1背面杂质层上，而在所述预先确定的区域中形成在所述第2背面杂质层上。
12.根据权利要求9所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；
所述第2导电型的第3背面杂质层，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，与所述第2背面杂质层相比，杂质浓度低；以及
电极，其形成在除了所述预先确定的区域以外的所述第3背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
13.一种半导体装置，其具备：
第1导电型的半导体基板(1)，其划分出活性区域(11)和终端区域(51)，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；
半导体元件(14)，其形成在所述活性区域中；以及
第2导电型的第1以及第2杂质层(40-1、40-2)，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内，
所述第1杂质层(41-1)的所述活性区域侧的所述第2导电型的杂质浓度与所述第1杂质层的所述终端区域侧的该杂质浓度相比高，
在将所述第2杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度设为P(2)，将所述第1杂质层的所述表面浓度的最小值设为Pmin(1)，将从所述半导体基板表面至所述第1以及第2杂质层的下端为止的距离即下端距离分别设为D(1)、D(2)，将从所述终端区域的所述活性区域侧的端末至所述第1以及第2杂质层的所述终端区域侧的端末为止的距离分别设为B(1)、B(2)的情况下，满足Pmin(1)＞P(2)、D(1)＜D(2)、B(1)＜B(2)，
所述第2杂质层(41-2)的所述表面浓度P(2)是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，所述第2杂质层(41-2)的所述下端距离D(2)是15～30μm。
14.根据权利要求13所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
15.根据权利要求13所述的半导体装置，其中，
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其不形成在所述第1背面杂质层上，而在所述预先确定的区域中形成在所述第2背面杂质层上。
16.根据权利要求13所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；
所述第2导电型的第3背面杂质层，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，与所述第2背面杂质层相比，杂质浓度低；以及
电极，其形成在除了所述预先确定的区域以外的所述第3背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
17.一种半导体装置，其具备：
第1导电型的半导体基板(1)，其划分出活性区域(11)和终端区域(51)，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；
半导体元件(14)，其形成在所述活性区域中；
第2导电型的第1至第n杂质层(42-1～42-n)，它们在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内，排列在从所述活性区域朝向所述终端区域的方向上；以及
所述第2导电型的第n+1杂质层(42-(n+1))，其与所述第1至第n杂质层中的至少所述第1杂质层的下部邻接，
所述第1至第n杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度彼此相同，并且从所述半导体基板表面至所述第1至第n杂质层的下端为止的距离即下端距离彼此相同，
在将所述第1杂质层以及所述第n+1杂质层的所述表面浓度分别设为P(1)、P(n+1)，将所述第1杂质层以及所述第n+1杂质层的所述下端距离分别设为D(1)、D(n+1)的情况下，满足P(1)＞P(n+1)、D(1)＜D(n+1)，
所述第n+1杂质层(42-(n+1))的所述表面浓度P(n+1)是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，所述第n+1杂质层的所述下端距离D(n+1)是15～30μm。
18.根据权利要求17所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
19.根据权利要求17所述的半导体装置，其中，
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；以及
电极，其不形成在所述第1背面杂质层上，而在所述预先确定的区域中形成在所述第2背面杂质层上。
20.根据权利要求17所述的半导体装置，其中，
所述半导体装置还具备：
所述第1导电型的第1背面杂质层，其形成在所述半导体基板的背面上；
所述第2导电型的第2背面杂质层，其在预先确定的区域中形成在所述第1背面杂质层上，该预先确定的区域是除了所述终端区域的所述半导体基板端侧的区域以外的、包含所述活性区域内部的区域在内的区域；
所述第2导电型的第3背面杂质层，其形成在除了所述预先确定的区域以外的所述第1背面杂质层上，与所述第2背面杂质层相比，杂质浓度低；以及
电极，其形成在除了所述预先确定的区域以外的所述第3背面杂质层上，并且，在所述预先确定的区域中形成在所述第2背面杂质层上。
21.根据权利要求2、6、10、14、18中任一项所述的半导体装置，其中，
所述半导体元件具有栅极电极，该栅极电极形成在所述半导体基板的沟槽内，
所述第2背面杂质层的端末，位于所述栅极电极的所述终端区域侧的端末的部位和从所述终端区域的所述活性区域侧的端末起向所述半导体基板端侧偏离规定距离的部位之间，该规定距离是所述终端区域的两端末之间的距离的1/4。
22.根据权利要求4、8、12、16、20中的任一项所述的半导体装置，其中，
所述第3背面杂质层的杂质浓度的第2峰值，与所述半导体基板的杂质浓度相比高，与所述第2背面杂质层的杂质浓度的第3峰值相比低。
23.根据权利要求6-8、10-12、14-16、18-20中任一项所述的半导体装置，其中，
对于从所述半导体基板背面至所述第1背面杂质层的杂质浓度的第1峰值为止的距离R，在将从所述半导体基板背面至所述第1峰值之间的与所述第1背面杂质层的杂质浓度的标准偏差对应的位置和所述第1峰值的距离设为ΔR、将所述第1背面杂质层的所述半导体基板背面的杂质浓度设为N0、将所述第1背面杂质层的所述第1峰值的杂质浓度设为Nb的情况下，满足下式，即，
[式1]
<mrow> <mi>R</mi> <mo>&gt;</mo> <msqrt> <mn>2</mn> </msqrt> <mo>&amp;CenterDot;</mo> <mi>&amp;Delta;</mi> <mi>R</mi> <mo>&amp;CenterDot;</mo> <msqrt> <mrow> <mi>l</mi> <mi>n</mi> <mfrac> <mrow> <mi>N</mi> <mi>b</mi> </mrow> <mrow> <mi>N</mi> <mi>o</mi> </mrow> </mfrac> </mrow> </msqrt> <mo>.</mo> </mrow> 6
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