JP2008204591A

JP2008204591A - メモリ素子の読み出し方法

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Publication number: JP2008204591A
Application number: JP2007186799A
Authority: JP
Inventors: Jong Hyun Wang; 鍾鉉王; Jun Seop Chung; ▲ジュン▼ 燮鄭; Seok Jin Joo; 錫鎭朱
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2007-02-22
Filing date: 2007-07-18
Publication date: 2008-09-04
Also published as: KR20080078192A; CN101252020B; US7518913B2; DE102007031027A1; TWI338897B; KR100865830B1; US7751241B2; US20090201727A1; DE102007031027B4; CN101252020A; US20080205136A1; TW200836197A

Abstract

【課題】特にマルチレベルセル（ＭＬＣ）におけるセル維持特性のためにセル電圧が変化する場合でも、正確にセル情報を読み出すことを可能にするメモリ素子の読み出し方法を提供する。
【解決手段】マルチレベルセルを含むメモリ素子の読み出し方法であって、第１読み出し命令によるデータ読み出しを行う工程と、前記読み出されたデータのエラー補正についてその可否を判断する工程と、エラー補正が困難であると判断した場合は第２読み出し命令によるデータ読み出しを行う工程と、前記第２読み出し命令に基づいて読み出されたデータのエラー補正の可否を判断する工程と、エラー補正が困難であると判断した場合は第Ｎ（Ｎ≧３、整数）読み出し命令によるデータ読み出しを行う工程と、を含む。
【選択図】図２

Description

本発明は、メモリ素子の読み出し方法に関するものである。

フラッシュメモリ素子は、ソースとドレインの隣接するもの同士がメモリセルを共用する形で直列に接続して一つの単位としてビットラインに接続して構成されている。一般に、メモリセルはフローティングゲートとコントロール（制御）ゲートを積層したトランジスタ構造に構成されている。メモリセルアレイは、Ｐ型基板またはＮ型基板に形成されたＰ型ウェル内に直接形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビットラインに接続され、ソース側は選択ゲートを介してソースラインに接続される。メモリセルのコントロールゲートは行方向に連続して配置され、ワードラインとなる。

かかるＮＡＮＤ型フラッシュメモリ素子はつぎのように動作する。データ書き込み動作は、ビットラインから最も遠く離れた位置のメモリセルから順次行われる。選択されたメモリセルのコントロールゲートには高電圧Ｖｐｐを印加し、それからビットライン側にあるメモリセルのコントロールゲートと選択ゲートには中間電位を印加し、ビットラインにはデータに応じて０Ｖまたは中間電位を与える。ビットラインに０Ｖが与えられたとき、その電位は選択メモリセルのドレインまで伝達され、ドレインからフローティングゲートへの電子の注入が発生する。これにより、その選択されたメモリセルの臨界値は正方向にシフトされる。

近年、フラッシュメモリの集積度をさらに高めるために、１つのメモリセルに複数のデータの格納が可能な多重ビットセルに対する研究が盛んに行われている。この方式のメモリセルをマルチレベルセル（以下、「ＭＬＣ」という）と呼び、これに対比する単一ビットのメモリセルをシングルレベルセル（以下、「ＳＬＣ」という）といっている。

通常、ＭＬＣは２つ以上がしきい電圧分布を有し、それに対応して２つ以上のデータ格納状態を有する。したがって、２ビットのデータのプログラムが可能なＭＬＣは４つのデータ格納状態つまり［１１］と、［１０］と、［００］と、そして［０１］を有することになる。これらの分布はそれぞれＭＬＣのしきい電圧分布に対応する。

たとえば、メモリセルのしきい電圧分布がそれぞれ−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖおよび２．３Ｖ〜２．７Ｖであると仮定すると、上記４つのデータのうち［１１］は−２．７Ｖ以下、［１０］は０．３Ｖ〜０．７Ｖ、［００］は１．３Ｖ〜１．７Ｖ、［０１］は２．３Ｖ〜２．７Ｖにそれぞれ対応する。すなわち、ＭＬＣのしきい電圧が４つのしきい電圧分布のいずれか一つに該当すると、［１１］、［１０］、［００］および［０１］のうちそれに該当する２ビットのデータ情報がＭＬＣに格納される。

以上のように、ＭＬＣのセル電圧分布は、格納が可能なビットの数に対して２の二乗個に相当するしきい電圧分布を有する。すなわち、ｍビットを格納することが可能なＭＬＣの場合、２^ｍ個のセル電圧分布を有する。

ところで、そうしたＭＬＣのセル電圧分布は格納期間が長くなるほどセル電圧に変化が生ずるが、これをデータリテンション特性といっている。したがって、長期にわたってデータを格納してプログラムおよび読み出しを実行し続けると、その間にもセル電圧が変化して読み出し困難となる問題がある。

以上から、本発明の目的は、特にマルチレベルセル（ＭＬＣ）におけるセル維持特性のためにセル電圧が変化する場合でも、正確にセル情報を読み出すことを可能にするメモリ素子の読み出し方法を提供することにある。

上記目的を達成するために本発明に係る代表的なメモリ素子の読み出し方法は、マルチレベルセルを含むメモリ素子の読み出し方法であって、第１読み出し命令によるデータ読み出しを行う工程と、前記読み出されたデータのエラー補正についてその可否を判断する工程と、エラー補正が困難であると判断した場合は第２読み出し命令によるデータ読み出しを行う工程と、前記第２読み出し命令に基づいて読み出されたデータのエラー補正の可否を判断する工程と、エラー補正が困難であると判断した場合は第Ｎ（Ｎ≧３、整数）読み出し命令によるデータ読み出しを行う工程と、を含むことを特徴とする。

本発明に係るメモリ素子の読み出し方法によれば、セル維持特性によってセルのしきい電圧が変化するような場合でも、それに応じて読み出し電圧を変更することで正確なデータ読み出しが可能となる。

以下、本発明のメモリ素子の読み出し方法の好適な実施形態について図を参照して詳細に説明する。

図１Ａは、マルチレベルセル（ＭＬＣ）のしきい電圧の分布図を示す。複数ビットのデータの格納が可能なＭＬＣはＮ個のしきい電圧分布（１，２，３，．．．，Ｎ）で表される。０Ｖ以下のしきい電圧分布は、プログラムされていないセルであり、第１しきい電圧分布１は、第１検証電圧ＰＶ＿１と第２検証電圧ＰＶ＿２との間に分布し、第１読み出し電圧Ｒ＿１を基準とすると、プログラムされたセルと認識される反面、第２読み出し電圧Ｒ＿２を基準とすると、プログラムされていないセルと認識される。

すなわち、第１読み出し電圧Ｒ＿１によって読み出し動作を行うと、第１しきい電圧分布１に対しては、プログラムされているセルと認識されてビットラインに電流が流れないようにし、第２読み出し電圧Ｒ＿２に対しては、プログラムされていないセルと認識されてビットラインに電流が流れるようにする。

以上のような方式を用いて、それぞれのしきい電圧分布は検証電圧ＰＶと読み出し電圧Ｒによって区分され、データの格納状態を判断することができるようにする。

つぎに、図１Ｂは、上記図１Ａで示したしきい電圧の変更分布図である。セル維持特性によって、図１Ａのしきい電圧分布が破線で表示された状態に変更されることを確認することができる。前述したように、しきい電圧分布の変化が激しくなると、それぞれの読み出し電圧Ｒ＿１〜Ｒ＿Ｎにおける読み出しが難しくなる。

その問題を解消するために、本実施形態にあってはセル維持特性に応じてしきい電圧が変化することを利用して、読み出し動作の電圧を変更してデータの読み出しを行うようにする。

すなわち、読み出し命令をＡ読み出し命令、Ｂ読み出し命令およびＣ読み出し命令に区分し、それぞれの読み出し命令による読み出し電圧群（Ａ読み出し電圧群、Ｂ読み出し電圧群、Ｃ読み出し電圧群）を定義してメモリ素子のコントローラ（図示略）に格納しておく。

そして、読み出しを行うに際して、エラー補正が難しい状態の場合、読み出し命令を変更してデータの読み出しを行うようにするアルゴリズムを提案する。

本実施形態のＭＬＣフラッシュメモリ素子の場合、読み出されるデータに対してエラー補正を行うための方法としてＥＣＣ(Error Correction Code)方式を利用する。このＥＣＣ方法では、エラーの発生回数が一定の個数未満である場合は、エラー補正を行えるようにする方法であり、設定数以上にエラーが発生した場合はエラーを補正することができない。

したがって、本実施形態では、上記ＥＣＣ方法によってエラー補正が難しい場合、すなわち設定数以上にエラーが発生した場合には、読み出し電圧群を変更して再び読み出しを行うことにより、エラー補正による正確なデータの読み出しを可能にする。

つぎに、図１Ｃは、第１実施形態として、ＭＬＣのしきい電圧の分布および読み出し電圧の分布を示す。この場合、図１Ａのように正規しきい電圧分布を有するマルチレベルセルが一定期間を経て移動した場合を示すもので、それぞれのしきい電圧分布（１〜Ｎ）が移動してＡしきい電圧分布１_Ａ．．．Ｎ_Ａで示される。

すなわち、Ａしきい電圧分布１_Ａ．．．Ｎ_Ａは、Ａ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡによって読み出しを行う。Ａ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡは、Ａ読み出し命令が入力された場合に適用されて読み出し動作を行う。ＭＬＣフラッシュメモリ素子の読み出し動作は周知技術であるのでそれについての詳細な説明は省略する。但し、読み出しのために設定される読み出し電圧として上記Ａ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡが適用される。

つぎに、図１Ｄは、第２実施形態として、ＭＬＣのしきい電圧の分布および読み出し電圧の分布を示す。この場合、上記図１Ｃの第１実施形態と比べて時間的により長い場合に対するしきい電圧の分布図であるということができる。したがって、この図１ＤによってＢしきい電圧分布１_Ｂ．．．Ｎ_Ｂがさらに多く移動したことを確認することができる。そして、Ｂしきい電圧分布１_Ｂ．．．Ｎ_Ｂは、Ａ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡを適用して読み出しを行う場合には、しきい電圧分布中の領域（ｂ）部分は読み出しエラーが発生する。この際、領域（ｂ）に分布するセルが多い場合には、ＥＣＣ方法によってエラー補正が難しい。したがって、図１Ｄの第２実施形態に対しては、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢに対する読み出し動作を行うようにする。この際、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢは、Ａ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡに対してより小さい読み出し電圧である。そして、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢに対する読み出し動作を行うためには、Ｂ読み出し命令(Read B Command)が入力されなければならない。

つぎに、図１Ｅは、第３実施形態として、ＭＬＣのしきい電圧の分布および読み出し電圧の分布を示す。この場合、図１Ｄの第２実施形態と比べて時間的により長い場合に対するしきい電圧の分布図といえる。したがって、この図１Ｅによって、Ｃしきい電圧の分布１_Ｃ．．．Ｎ_Ｃがさらに多く移動したことを確認することができる。そして、Ｃしきい電圧分布１_Ｃ．．．Ｎ_Ｃは、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢを適用して読み出しを行う場合には、しきい電圧分布中の領域ｃ部分は読み出しエラーが発生する。この際、領域ｃに分布するセルが多い場合には、ＥＣＣ方法によってエラー補正が難しい。したがって、図１Ｅの第３実施形態に対しては、Ｃ読み出し電圧群Ｒ_１Ｃ．．．Ｒ_ＮＣに対する読み出し動作を行うようにする。この際、Ｃ読み出し電圧群Ｒ_１Ｃ．．．Ｒ_ＮＣは、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢに対してより小さい読み出し電圧である。そして、Ｃ読み出し電圧群Ｒ_１Ｃ．．．Ｒ_ＮＣに対する読み出し動作を行うためには、Ｃ読み出し命令(Read C Command)が入力されなければならない。

以上、図１Ｃ〜図１Ｅで示した第１，第２，第３実施形態におけるしきい電圧の変化による読み出し電圧の変更は、ユーザがそれぞれのセル状態をその都度判断することができないため、コントローラが自動的にＡ読み出し命令からＢ読み出し命令、そしてＣ読み出し命令に変更して読み出し動作を行うようにしなければならない。すなわち、Ａ読み出し命令に対して読み出し動作を行う場合、ＥＣＣ方法のエラー補正が不可能であれば、Ｂ読み出し命令で再び読み出しを行う方式を使用する。

上記Ａ〜Ｃ読み出し命令に対してそれぞれの読み出し電圧群Ａ〜Ｃに対する読み出し電圧情報は、マルチレベルセルフラッシュメモリ素子の特性に応じて予め設定され、コントローラの動作命令遂行に関連する格納手段（図示略）に格納されていなければならない。前記格納手段に読み出し命令群を格納することは、プログラムによって修正が可能なので、別途の回路などの追加構成が不要であり、アルゴリズムの修正によって簡単に設定することができる。

ここで、上記本実施形態に係るＭＬＣフラッシュメモリ素子の読み出し動作についてさらに詳記する。

図２は、ＭＬＣの読み出し方法の動作を示すフローチャートである。まず、ユーザがＡ読み出し命令を入力するステップ（Ｓ２１１）に続いて、読み出しを開始するアドレスを入力する（Ｓ２１２）。その際、ユーザは一般的な読み出し命令を入力し、コントローラが自動的にＡ読み出し命令から順次動作を行うことができ、必要に応じてユーザがＡ読み出し命令、Ｂ読み出し命令またはＣ読み出し命令を入力することができる。

上記ステップＳ２１２において入力されたアドレスから読み出しを行うに際し、コントローラはＡ読み出し電圧群Ｒ_１Ａ．．．Ｒ_ＮＡを適用して読み出しを行うようにする（Ｓ２１３）。読み出されるデータはコントローラへ出力され（Ｓ２１４）、出力されたデータのうちエラーが発生したデータはＥＣＣによって補正を行う。この際、ＥＣＣ補正を行うにおいて、全データの１０％未満のエラーが発生した場合に対してＥＣＣ補正が可能であり、１０％以上のエラーが発生すると補正することができないと定義されている場合、コントローラは、補正を行うエラーが１０％未満か否かを確認して補正可否を判断する（Ｓ２１５）。

また、エラー補正の可否判断にあたっては、コントローラがエラーの発生したセル数を計数し、そのカウントされたエラー発生セルの個数が設定数以上になると、自動的にエラー補正を行うことができないと判断することも可能である。

エラー補正が可能な場合、ブロックの最終アドレスか否かを確認し（Ｓ２１６）、最終アドレスでなければ、次のアドレスでデータの読み出しおよび出力を行う（Ｓ２１７、Ｓ２１３、Ｓ２１４）。

上記のような読み出し動作は、一般に入力されるアドレスからページ単位で行われ、メモリブロックの最終ページまでの読み出しが完了すれば終了する。したがって、前記段階Ｓ２１６の判断結果、最終ページのアドレスであれば読み出し動作が完了する。

一方、上記ステップＳ２１５における判断の結果、エラー補正が難しい場合は、すなわち１０％以上のエラーが発生した場合は、自動的にＢ読み出し命令に読み出し命令が変更される（Ｓ２２１）。このような場合は、上記図１Ｄで示したしきい電圧の移動による分布を有するセルがエラー補正範囲以上に発生したことを意味する。そして、Ｂ読み出し命令で読み出しを行うアドレスが入力されると（Ｓ２２２）、Ｂ読み出し電圧群Ｒ_１Ｂ．．．Ｒ_ＮＢによる読み出し動作を行い（Ｓ２２３）、データを出力する（Ｓ２２４）。

その際、上記Ｂ読み出し命令に読み出し命令が変更された以後に入力されるアドレス（Ｓ２２２）は、Ａ読み出し命令によってエラー補正が難しかったページのアドレス情報であり得る。すなわち、コントローラは、Ａ読み出し命令によって読み出し動作を行った後、エラー補正の難しいページのアドレスのみを別途に一時格納して管理し、Ａ読み出し命令によって最終ページのアドレスまで読み出しが完了した以後には、エラー補正が難しかったアドレスに対するＢ読み出し命令を実行させることができる。

また、ページ単位で読み出しを行う途中、任意のページに対するエラー補正が難しければ、Ｂ読み出し命令に変更した後、当該ページのアドレスを開始アドレスとして順次残りのブロックのページに対する読み出しを、Ｂ読み出し電圧群Ｒ_１Ｓ．．．Ｒ_ＮＢを適用して動作するように制御することができる。

一般的な読み出し動作によれば、前述の方法のうちで二番目に説明した方法を使用することが普通といえる。したがって、ステップＳ２２２のアドレスは、上記Ａ読み出し命令に基づいて読み出しを行った結果、エラー補正が難しいものと判断されたページのアドレスであり、以後のデータ読み出しはＢ読み出し命令に従って行われる。

Ｂ読み出し命令に従って読み出されたデータが出力されると、前記段階Ｓ２１５と同様に、ＥＣＣエラー補正が可能なのか否かを判断してエラー補正を行い（Ｓ２２５）、エラー補正が可能な場合、エラー補正の後、最終ページアドレスなのかを確認して次のページの読み出しを行う（Ｓ２２６、Ｓ２２７）。

上記ステップＳ２２５における判断の結果として、Ｂ読み出し命令に従って読み出されたデータに対してもエラー補正が難しい場合は、Ｃ読み出し命令に変更される（Ｓ２３１）。そして、読み出しを開始するアドレス情報が入力される（Ｓ２３２）。

上記アドレス情報は、前記段階Ｓ２２２に入力されるアドレス情報と同様に、Ｂ読み出し命令に従って、エラー補正が難しいと判断されたページのアドレス情報が入力される。

そして、入力されたアドレスからＣ読み出し電圧群Ｒ_１Ｃ．．．Ｒ_ＮＣによる読み出しを行い（Ｓ２３３）、読み出されたデータを出力する（Ｓ２３４）。出力されたデータはＥＣＣ補正を行うが、エラー補正が可能であれば、次のページ単位に変更してＣ読み出し命令による読み出しを行う（Ｓ２３５〜Ｓ２３７）。また、前記Ｃ読み出し命令に従って読み出しを行ってエラー補正を行った後には、当該メモリブロックに対するブロックコピーを実行し（Ｓ２３８）、動作を終了する。これは、Ｃ読み出し命令に従って読み出しを行った以後には、それ以上のセル維持特性によってセルのしきい電圧が変化する場合、これに対するデータ復旧が不可能なので、これを予め防止するために、他のメモリブロックにデータを移動して保存するためである。

ところが、Ｃ読み出し命令を行ってもエラー補正が不可能であれば、当該ブロックに対してはブロックフェール処理を施す（Ｓ２４０）。ブロックフェールになったメモリブロックはそれ以上使用できないようにし、あるいは全データを削除して初期化する方法などを用いて使用できるようにする。

データ読み出し過程で一定の水準以上のエラー発生が報告されると、以後、ユーザが読み出し命令をＡ読み出し命令、Ｂ読み出し命令またはＣ読み出し命令に区分して入力することにより、読み出し時間を減らすことも可能である。そして、Ｂ読み出し命令が入力されると、読み出しを行い、エラー補正が難しいと判断される場合、自動的に次の順序のＣ読み出し命令を実行するようにする。

また、本実施形態によって一番目の読み出し命令からＭ（Ｍ≧２、整数）番目の読み出し命令を区分してそれぞれの読み出し命令に対する読み出し電圧群を設定することにより、Ｍ回の読み出し動作によってさらに正確なデータ読み出しが可能であり、最後のＭ番目の読み出し命令を行った以後にメモリブロックコピーを実行して、次回に発生しうるエラーを減らすことができる。

また、前述したように、それぞれの読み出し命令による読み出し電圧群は、コントローラに情報化されて格納されており、図２の動作順序による読み出し動作方法に対するアルゴリズムがプログラム化されて格納される。

以上、本発明のメモリ素子読み出し方法について数例の実施形態を説明したが、それら実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。

本発明のメモリ素子読み出し方法の実施形態を示すものとしてマルチレベルセル（ＭＬＣ）におけるセル電圧の分布図。図１Ａのセル電圧の変更分布図。本発明に係る第１実施形態のＭＬＣセル電圧の分布および読み出し電圧の分布を示す図。本発明に係る第２実施形態のＭＬＣセル電圧の分布および読み出し電圧の分布を示す図。本発明に係る第３実施形態のＭＬＣセル電圧の分布および読み出し電圧の分布を示す図。本実施形態に係るＭＬＣの読み出し方法の動作を示すフローチャート。

符号の説明

ＭＬＣマルチレベルセル
１〜第１しきい電圧分布〜
ＰＶ１〜第１検証電圧〜

Claims

マルチレベルセルを含むメモリ素子の読み出し方法において、
第１読み出し命令によるデータ読み出しを行う工程と、
前記読み出されたデータのエラー補正についてその可否を判断する工程と、
エラー補正が困難であると判断した場合は第２読み出し命令によるデータ読み出しを行う工程と、
前記第２読み出し命令に基づいて読み出されたデータのエラー補正の可否を判断する工程と、
エラー補正が困難であると判断した場合は第Ｎ（Ｎ≧３、整数）読み出し命令によるデータ読み出しを行う工程と、
を含むことを特徴とするメモリ素子の読み出し方法。
前記第１読み出し命令は、前記マルチレベルセルがしきい電圧の分布に対してそれぞれ定義される第１読み出し電圧群による読み出し動作を行うようにすることを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第２読み出し命令は、前記マルチレベルセルのしきい電圧の分布に対してそれぞれ定義される第２読み出し電圧群による読み出し動作を行うようにすることを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第１読み出し電圧群は、前記第２読み出し電圧群よりも高い電圧であることを特徴とする請求項２または３に記載のメモリ素子の読み出し方法。
前記エラー補正は、ＥＣＣ方式を利用することを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記エラー補正の可否判断は、エラーが設定以上の回数で発生したか否かに基づくものであることを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第Ｎ読み出し命令に基づいて読み出されたデータのエラー補正の可否を判断する工程と、
エラー補正が困難と判断した場合は当該メモリブロックに対するフェール処理を行う工程と、
をさらに含むことを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第Ｎ読み出し命令に基づいて当該メモリブロックの全データを読み出した後、当該メモリブロックに格納されたデータを他のメモリブロックに複写するブロックコピー動作を行う工程を含むことを特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第１Ｎ読み出し命令を実行するにあっては、
前記マルチレベルセルがしきい電圧の分布に対してそれぞれ定義される第Ｎ読み出し電圧群による読み出し動作を行うようにすること特徴とする請求項１に記載のメモリ素子の読み出し方法。
前記第１読み出し電圧群＞第２読み出し電圧群＞第Ｎ読み出し電圧群の電圧レベルであることを特徴とする請求項２または３または９のいずれか１項に記載のメモリ素子の読み出し方法。
前記エラー補正の可否判断は、エラーが発生したセルの個数を計数して設定以上である場合はエラー補正を実行できないと判断することを特徴とする請求項１に記載のメモリ素子の読み出し方法。
マルチレベルセルを含むメモリ素子の読み出し方法において、
優先順位に従って定義された複数の読み出し命令語のいずれか一つを入力する工程と、
データ読み出しを行う前記マルチレベルセルのアドレス情報を入力する工程と、
前記入力された読み出し命令に対して格納された読み出し電圧群をロードする工程と、
前記ロードされた読み出し電圧群を用いてデータ読み出しを行う工程と、
を含むことを特徴とするメモリ素子の読み出し方法。
前記読み出しを行って出力されるデータのエラー補正の可否を判断する工程と、
前記エラー補正が不可能と判断した場合は自動的に次の順序の読み出し命令語を行う工程と、
をさらに含むことを特徴とする請求項１２に記載のメモリ素子の読み出し方法。
前記多数の読み出し命令語は、当該読み出し命令語に定義される読み出し電圧群の大きさに応じて優先順位を与えることを特徴とする請求項１３に記載のメモリ素子の読み出し方法。
前記エラー補正の可否判断は、エラーの発生したセルの個数が設定個数以上か否かを判断することによることを特徴とする請求項１３に記載のメモリ素子の読み出し方法。
前記エラー補正は、ＥＣＣ方式を利用することを特徴とする請求項１３に記載のメモリ素子の読み出し方法。
前記多数の読み出し命令語のうち、最下位の優先順位を持つ読み出し命令語を実行した結果、エラーに対する補正を行うことができない場合は当該メモリブロックをフェール処理することを特徴とする請求項１２に記載のメモリ素子の読み出し方法。
前記多数の読み出し命令語のうち、最下位の優先順位を持つ読み出し命令語を実行して当該メモリブロックの全データを読み出した後、当該メモリブロックに格納されたデータを他のメモリブロックにコピーするブロックコピー動作を行う工程を含むことを特徴とする請求項１２に記載のメモリ素子の読み出し方法。