KR20160073834A - 메모리 시스템 및 메모리 시스템 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템 동작 방법 Download PDF

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Abstract

본 기술은 메모리 시스템의 리드 방법에 있어서, 상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 제1단계; 및 상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 제2단계를 포함할 수 있다.
또한, 본 기술은 메모리 시스템에 있어서, 메모리 장치; 및 컨트롤러를 포함하며, 상기 컨트롤러는 상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 수단; 및 상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 수단을 포함할 수 있다.
또한, 본 기술은 컨트롤러에 있어서, 제1리드전압으로 메모리 시스템으로부터 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 를 리드하여 제1ECC디코딩을 수행하여 상기 제1ECC디코딩의 성공 여부를 판단하는 제1수단; 상기 제1ECC디코딩이 실패인 경우에, 상기 제1데이터의 상태 데이터에 기초하여 제2리드 전압으로 변경하는 제2수단; 상기 제2리드 전압으로 리드한 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하여 상기 제2ECC디코딩이 성공 여부를 판단하는 제3수단; 및 상기 제2ECC디코딩이 실패인 경우에, 상기 제2리드 전압을 갱신하여 상기 제3수단을 반복하는 제4수단을 포함하며, 상기 제3수단 및 제4수단의 동작을 1 반복하여, 상기 제2ECC디코딩이 성공적일 때까지 상기 1반복을 소정 회수 반복하는 컨트롤러를 포함할 수 있다.

Description

메모리 시스템 및 메모리 시스템 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 데이터 리드의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 메모리 시스템 동작 방법에 관한 것이다.
반도체 메모리 특히, 플래시 메모리(Flash memory)와 같은 불휘발성 메모리 에서는 전원공급이 차단되어도 메모리 블럭(210)에 저장된 데이터가 유지된다. 따라서 데이터의 프로그램 동작과 소거 동작을 반복하여 실시함으로써 메모리 블럭(210)에 데이터를 수회 저장 할 수 있다. 프로그램/소거 사이클링 횟수(W/E cycling)이란 이러한 프로그램 동작과 소거 동작을 실시한 횟수를 의미한다. 즉, 데이터의 프로그램 동작을 실시하고, 프로그램된 데이터를 소거하기 위해 소거 동작을 실시하면 프로그램/소거 사이클링 횟수가 1회 실시된 것이다. 따라서 사용자에 의해 프로그램 동작 및 소거 동작이 반복될수록 프로그램/소거 사이클링 횟수는 증가한다.
그리고 프로그램 전압과 관련하여, 프로그램/소거 사이클링 횟수는 그룹화되어 프로그램/소거 싸이클링 그룹으로서 관리 될 수 있다. 마찬가지로, 리드 전압과 관련하여, 프로그램/소거 싸이클링 횟수는 그룹화되어 리드-리트라이 그룹으로서 관리될 수 있다.
도 1a은 프로그램/소거 싸이클링 그룹을, 도 1b는 리드-리트라이 그룹을 예시적으로 나타내는 도면이다.
도 1a에 도시된 바와 같이, 프로그램/소거 싸이클링 그룹은 제1 내지 제5프로그램/소거 싸이클링 그룹(PGr1, PGr2, PGr3, PGr4 및 PGr5)을 포함할 수 있다. 일례로, 제1프로그램/소거 싸이클링 그룹(PGr1)은 프로그램/소거 사이클링 횟수가 0~0.2K 미만, 제2프로그램/소거 싸이클링 그룹(PGr2)은 프로그램/소거 사이클링 횟수가 0.2K 이상 0.5K 미만, 제3프로그램/소거 싸이클링 그룹(PGr3)은 프로그램/소거 사이클링 횟수가 0.5K 이상 1K 미만, 제4프로그램/소거 싸이클링 그룹(PGr4)은 프로그램/소거 사이클링 횟수가 1K 이상 2K 미만, 제5프로그램/소거 싸이클링 그룹(PGr5)은 프로그램/소거 사이클링 횟수가 2K 이상 3K 미만이다.
제1 내지 제5 프로그램/소거 싸이클링 그룹 각각은 다수의 인덱스를 포함하며, 어드레스를 나타낸다. 그리고 다수의 인덱스는 프로그램 전압(PVL)에 대응한다. 일례로, 제1프로그램/소거 싸이클링 그룹(PGr1)의 제0인덱스(Index 0) 내지 제n인덱스(Index n)은 데이터 프로그램시 적용되는 프로그램전압들(PV10 내지 PV1n)의 값을 포함한다. 제2프로그램/소거 싸이클링 그룹(PGr2)의 제0인덱스(Index 0) 내지 제n인덱스(Index n)은 데이터 프로그램시 적용되는 프로그램전압들(PV20 내지 PV2n)의 값을 포함한다. 제3프로그램/소거 싸이클링 그룹(PGr3)의 제0인덱스(Index 0) 내지 제n인덱스(Index n)은 데이터 프로그램시 적용되는 프로그램전압들(PV30 내지 PV3n)의 값을 포함한다. 제4프로그램/소거 싸이클링 그룹(PGr4)의 제0인덱스(Index 0) 내지 제n인덱스(Index n)은 데이터 프로그램시 적용되는 프로그램전압들(PV40 내지 PV4n)을 포함한다. 제5프로그램/소거 싸이클링 그룹(PGr5)의 제0인덱스(Index 0) 내지 제n인덱스(Index n)은 데이터 프로그램시 적용되는 프로그램전압들(PV50 내지 PV5n)의 값을 포함한다.
도 1b에 도시된 바와 같이, 리드-리트라이 그룹은 제1 내지 제5 리드-리트라이 그룹(RGr1, RGr2, RGr3, RGr4 및 RGr5)을 포함할 수 있다. 제1 내지 제5 리드-리트라이 그룹(RGr1, RGr2, RGr3, RGr4 및 RGr5)은 제1 내지 제5 프로그램/소거 싸이클링 그룹에 대응된다.
제1 리드-리트라이 그룹(RGr1)은 프로그램/소거 싸이클링이 0~0.2K 미만이고, 제2 리드-리트라이 그룹(RGr2)은 프로그램/소거 싸이클링이 0.2K 이상 0.5K 미만이고, 제3 리드-리트라이 그룹(RGr3)은 프로그램/소거 싸이클링이 0.5K 이상 1K 미만이고, 제4 리드-리트라이 그룹(RGr4)은 프로그램/소거 사이클링 횟수가 1K 이상 2K 미만이며, 제5 리드-리트라이 그룹(RGr5)은 프로그램/소거 사이클링 횟수가 2K 이상 3K 미만이다.
제1 내지 제5 리드-리트라이 그룹(RGr1, RGr2, RGr3, RGr4 및 RGr5) 각각은 제0인덱스(Index 0) 내지 제n인덱스(Index n)를 포함하며, 각 인덱스(Index 0 내지 Index n)마다 다수의 리드 전압을 포함한다. 이는 MLC 플래시 메모리의 경우 MLC를 판독하는데 다수의 리드 전압을 요구하기 때문이다. 일례로, 각 인덱스에 3개의 리드 전압들(REVL1, REVL2, REVL3)을 포함하는 예를 도시한다. 리드-리트라이 그룹의 제0인덱스(Index 0)은 각각, RV10, RV20 및 RV30의 값의 리드 전압들(REVL1, REVL2, REVL3)을 포함하고, 제1인덱스(Index 1)은 각각, RV11, RV21 및 RV31의 값의 리드 전압들(REVL1, REVL2, REVL3)을 포함하며, 제n인덱스(Index n)은 각각 RV1n, RV2n 및 RV3n의 값의 리드 전압들(REVL1, REVL2, REVL3)을 포함한다.
프로그램/소거 싸이클링 그룹과 리드-리트라이 그룹은 메모리 칩 단위로 관리된다.
이와 같이, 제1 내지 제5 프로그램/소거 싸이클링 그룹(PGr1, PGr2, PGr3, PGr4 및 PGr5)을 이용하여 메모리 장치(200)에 프로그램한 데이터를 제1 내지 제5 리드-리트라이 그룹(RGr1, RGr2, RGr3, RGr4 및 RGr5)을 이용하여 리드할 때, 미스 매치가 발생할 수 있다.
예를 들어, 제1메모리 블럭에 데이터를 프로그램할 때, 메모리 칩 내 싸이클링 횟수가 499회 인 경우 제2 프로그램/소거 싸이클링 그룹(PGr2)을 참조하여 프로그램한다. 그리고 추가적인 프로그램 동작으로 인해 메모리 칩 내 싸이클링 횟수가 501회로 변경된 경우, 제3메모리 블럭(210)에 데이터를 프로그램 할 때, 제3프로그램/소거 싸이클링 그룹(PGr3)을 참조하여 프로그램된다. 즉, 싸이클링 횟수에 따라, 제1 및 제3 메모리 블럭(210)에 서로 다른 프로그램/소거 싸이클링 그룹(PGr2, PGr3)을 참조하여 데이터가 프로그램된다.
이 후, 제1메모리 블럭으로부터 데이터를 리드 할 때, 메모리 칩 내 싸이클링 횟수가 999회 이내인 경우, 제3 리드-리트라이 그룹을 참조하여 데이터를 리드한다.
이때, 제1메모리 블럭은 제2프로그램/소거 싸이클링 그룹(PGr2)에 기초하여 프로그램된 반면, 리드는 제3리드-리트라이 그룹에 기초하여 리드되기 때문에 프로그램 조건과 리드 조건이 상이하여 리드 페일이 발생할 수 있다.
이와 같이, 프로그램 동작 조건과 리드 동작 조건이 맞지 않게 되면 데이터를 리드하는데 문제가 발생하게 되고 메모리 장치(200)의 특성이 열화되어 안정적인 동작의 실시가 어려워진다.
본 발명의 실시 예들은, 데이터를 리드함에 있어서, 신뢰성 있는 데이터를 리드하기 위한 메모리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템의 리드 방법에 있어서, 상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 제1단계; 및 상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 제2단계를 포함할 수 있다.
또한, 본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 및 컨트롤러를 포함하며, 상기 컨트롤러는 상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 수단; 및 상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 수단을 포함할 수 있다.
또한, 본 발명의 실시 예들에 따른 컨트롤러에 있어서, 제1리드전압으로 메모리 시스템으로부터 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 를 리드하여 제1ECC디코딩을 수행하여 상기 제1ECC디코딩의 성공 여부를 판단하는 제1수단; 상기 제1ECC디코딩이 실패인 경우에, 상기 제1데이터의 상태 데이터에 기초하여 제2리드 전압으로 변경하는 제2수단; 상기 제2리드 전압으로 리드한 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하여 상기 제2ECC디코딩이 성공 여부를 판단하는 제3수단; 및 상기 제2ECC디코딩이 실패인 경우에, 상기 제2리드 전압을 갱신하여 상기 제3수단을 반복하는 제4수단을 포함하며, 상기 제3수단 및 제4수단의 동작을 1 반복하여, 상기 제2ECC디코딩이 성공적일 때까지 상기 1반복을 소정 회수 반복하는 컨트롤러를 포함할 수 있다.
본 발명에 따르면, 메모리 블럭(210)에 데이터를 프로그램할 때, 당해 프로그램 전압이 속한 프로그램/소거 싸이클링 그룹 정보를 추가적으로 기록함으로써, ECC디코딩 실패 시, 저장된 프로그램/소거 싸이클링 그룹 정보를 기초하여 데이터를 재리드함으로써 신뢰성있는 데이터를 리드할 수 있다.
또한, 메모리 장치(200)로부터 리드된 데이터를 데이터의 사용자 데이터에 기초하여 제1차 ECC디코딩 수행 시 실패인 경우, 메모리 블럭(210)에 저장된 데이터에 포함된 상태 데이터, 즉, 프로그램시 당해 프로그램 전압이 속한 프로그램/소거 그룹 정보를 포함하고 있는 상태 데이터에 기초하여 데이터를 재리드한 후, 제2차 ECC디코딩을 수행함으로써 신뢰성 있는 데이터를 리드할 수 있다.
도 1a은 메모리 장치에 데이터를 프로그램 시 적용되는 프로그램/소거 싸이클링 그룹
도 1b는 메모리 장치로부터 데이터를 리드 시 적용되는 리드-리트라이 그룹
도 2은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도
도 3은 본 발명의 일실시예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 나타내는 도면
도 4는 본 발명의 일실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도
도 5는 본 발명의 일실시예에 따른 데이터 구성 요소를 나타내는 도면
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 메모리 블럭에 상태 데이터 저장 방법을 나타내는 도면
도 7 내지 도 11은 본 발명의 일실시예에 따른 3차원 비휘발성 메모리 장치(200)를 나타내는 도면
도 12 내지 도 14은 본 발명의 일실시예에 따른 3차원 비휘발성 메모리 장치(200)를 나타내는 도면
도 15은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치
도 16은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치
도 17는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다. 이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이며, 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2를 참조하면, 데이터 처리 시스템(10)은 호스트(Host)(100) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(100)는 예컨대, 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은 호스트(100)의 요청에 응답하여 동작하며, 특히 호스트(100)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은 호스트(100)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(100)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치(200)와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치(200)로 구현될 수 있다.
그리고, 메모리 시스템(110)은 호스트(100)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(200) 및 메모리 장치(200)로의 데이터 저장을 제어하는 컨트롤러(120)를 포함한다.
여기서, 컨트롤러(120) 및 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(120) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(100)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(120) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(120) 및 메모리 장치(200)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(200)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(100)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(100)로 제공한다.
보다 구체적으로 설명하면, 메모리 장치(200)는 메모리 블록(memory block)(210), 제어회로(220), 전압공급부(230), 로우디코더(240), 페이지 버퍼(250) 및 컬럼디코더(260)를 포함할 수 있다. 또한, 메모리 장치(200)는 비휘발성 메모리 장치(200), 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다.
메모리 블록(memory block)(210)은 다수의 페이지들(Pages)을 포함하며, 또한 각각의 페이지들은 다수의 워드라인(WL: Word Line)들이 연결된 다수의 메모리 셀들을 포함한다.
제어회로(220)는 메모리 장치(200)의 프로그램, 소거 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압공급부(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압공급부(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다. 또한, 전압공급부(230)는 다수의 리드 데이터를 생성하기 위해 다수의 가변 리드 전압들을 생성할 수 있다.
로우디코더(240)는 제어회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 로우디코더(158)는 제어회로(220)의 제어에 응답해서전압공급부(230) 전압공급부(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼(250)는 제어회로(220)에 의해서 제어되며, 프로그램 동작의 경우 메모리 셀 어레이에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 다수의 페이지 버퍼(250)는 프로그램 동작 시 셀 어레이(211)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 페이지 버퍼(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응될 수 있다. 페이지 버퍼(250) 내부에는 다수의 래치들이 구비될 수 있다.
그리고, 메모리 시스템(110)의 컨트롤러(120)는, 호스트(100)로부터의 요청에 응답하여 메모리 장치(200)를 제어한다. 예컨대, 컨트롤러(120)는, 메모리 장치(200)로부터 리드된 데이터를 호스트(100)로 제공하고, 호스트(100)로부터 제공된 데이터를 메모리 장치(200)에 저장하며, 이를 위해 컨트롤러(120)는, 메모리 장치(200)의 리드, 라이트, 프로그램, 소거(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(120)는, 호스트 인터페이스(Host I/F) 유닛(130), 프로세서(Processor)(140), 에러 정정 코드(ECC: Error Correction Code) 유닛(160), 파워 관리 유닛(PMU: Power Management Unit)(170), 낸드 플래시 컨트롤러(120)(NFC: NAND Flash Controller)(180), 및 메모리(Memory)(190)를 포함한다.
또한, 호스트 인터페이스 유닛(130)은, 호스트(100)의 커멘드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(100)와 통신하도록 구성될 수 있다.
ECC 유닛(160)은 메모리 블럭(210)에 저장된 데이터를 리드할 경우, 메모리 블럭(210)으로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(160)은 메모리 블럭(210)으로부터 리드한 데이터에 대하여 ECC디코딩을 수행한 후, ECC디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(160)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(160)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(160)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
아울러, PMU(170)는, 컨트롤러(120)의 파워, 즉 컨트롤러(120)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(180)는, 컨트롤러(120)가 호스트(100)로부터의 요청에 응답하여 메모리 장치(200)를 제어하기 위해, 컨트롤러(120)와 메모리 장치(200) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(200)가 플래시 메모리, 특히 일 예로 메모리 장치(200)가 낸드 플래시 메모리일 경우에, 프로세서(140)의 제어에 따라 메모리 장치(200)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(190)는, 메모리 시스템(110) 및 컨트롤러(120)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(120)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(190)는, 컨트롤러(120)가 호스트(100)로부터의 요청에 응답하여 메모리 장치(200)를 제어, 예컨대 컨트롤러(120)가, 메모리 장치(200)로부터 리드한 데이터를 호스트(100)로 제공하고, 호스트(100)로부터 제공된 데이터를 메모리 장치(200)에 저장하며, 이를 위해 컨트롤러(120)가, 메모리 장치(200)의 리드, 라이트, 프로그램, 소거(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(120)와 메모리 장치(200) 간이 수행하기 위해 필요한 데이터를 저장한다.
메모리(190)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(190)는, 전술한 바와 같이, 호스트(100)와 메모리 장치(200) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
또한, 메모리(190)는 ECC유닛(160)과 프로세서(140) 간 데이터 리드 등의 동작을 수행하기 위해 필요한 데이터 및 데이터 리드 등의 동작 수행 시의 데이터를 저장한다. 즉, 메모리장치(200)로부터 리드한 데이터를 저장한다. 데이터는 사용자데이터, ECC 데이터 및 상태 데이터를 포함한다. 여기서, 상태 데이터는 데이터가 메모리 장치(200)의 메모리 블럭(210)에 프로그램될 때 적용된 프로그램/소거 싸이클링 그룹 정보를 포함한다.
프로세서(140)는 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(100)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(200)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(140)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(140)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 프로세서(140)는 메모리 블럭(210)에 데이터를 프로그램할 때, 메모리 칩 내 싸이클링 횟수에 대응하는 프로그램/소거 싸이클링 그룹을 참조하여 프로그램하는 동작을 제어한다. 이때, 메모리 블럭(210)에 프로그램되는 데이터는 사용자 데이터, ECC 데이터 및 상태 데이터를 포함한다. ECC 데이터는 사용자 데이터의 에러 검출 및 정정 시 이용되는 데이터이다. 상태 데이터는 메모리 블럭(210)에 사용자 데이터를 프로그램할 때의 프로그램 전압이 속한 프로그램/소거 싸이클링 그룹에 대한 인덱스를 포함한다. 이는 상태 데이터 사전에 그룹화되어 프로그램 전압과 리드 전압 간의 미스 매치 현상을 방지하기 위해, 사용자 데이터가 어떤 리드 전압으로 리드되어야 하는지를 확인할 수 있는, 상기 사용자 데이터의 프로그램 전압 정보를 포함한다.
상태 데이터는 프로그램/소거 싸이클링 그룹 인덱스를 2Byte 또는 그 이하로 사용자 데이터 및 ECC 데이터와 함께 저장된다.
또한, 프로세서(140)는 ECC유닛(160)으로부터 에러 정정 실패 신호를 수신하면, 메모리(190)로부터 데이터의 상태 데이터에 포함된 프로그램/소거 싸이클링 그룹을 확인하여 해당 프로그램/소거 싸이클링 그룹의 리드 전압을 기초하여 데이터를 재리드하기 위해 메모리장치(200)에 대한 리드 동작을 제어한다. 재리드된 데이터를 ECC유닛(160)에 전달한다.
도 3은 본 발명의 실시 예에 따른 메모리 장치(200)에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 3을 참조하면, 메모리 블록(210)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 다수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 다수 개의 메모리 셀들 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다.
각각의 메모리 셀(MC0 to MCn-1)은 셀 당 다수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이며, 도 5는 본 발명의 일실시예에 따른 데이터 포맷을 나타내는 도면이다.
도 4를 참조하면, 단계 S401에서, 컨트롤러(120)는 메모리 장치(200)의 메모리 블럭(210)으로부터 리드 명령어의 주소에 프로그램된 데이터를 리드하여 전달받는다. 즉, 리드된 데이터는 메모리 칩의 현재 프로그램/소거 싸이클링 횟수에 대응하는 리드-리트라이 그룹의 리드 전압을 통해 메모리 블럭(210)으로부터 리드된 데이터이다. 일례로, 컨트롤러(120)는 메모리 블럭(210)에 제1 프로그램/소거 싸이클링 그룹(PGr1)을 참조하여 프로그램된 데이터를 리드할 때,메모리 칩의 현재 프로그램/소거 싸이클링 횟수를 확인한다. 확인된 프로그램/소거 싸이클링이 0.2K 이상 0.5K 미만 이내인 경우, 이에 대응하는 제2 리드-리트라이 그룹(RGr2)의 리드전압(REVL1, REVL2 및 REVL3)로 데이터를 리드한다. 여기서 리드된 데이터는 도 5를 참조하여 설명하기로 한다.
도 5를 참조하면, 메모리 블럭(210)에 프로그램되는 데이터는 사용자 데이터(51), ECC 데이터(53) 및 상태 데이터(55)를 포함한다. ECC 데이터(53)는 사용자 데이터(51)의 에러 검출 및 정정 시 이용되는 데이터이다. 상태 데이터(55)는 메모리 블럭(210)에 사용자 데이터(51)를 프로그램할 때의 프로그램 전압이 속한 프로그램/소거 싸이클링 그룹에 대한 인덱스를 포함한다. 이는 상태 데이터(55) 사전에 그룹화되어 프로그램 전압과 리드 전압 간의 미스 매치 현상을 방지하기 위해, 사용자 데이터(51)가 어떤 리드 전압으로 리드되어야 하는지를 확인할 수 있는, 상기 사용자 데이터(51)의 프로그램 전압 정보를 포함한다.
상태 데이터(55)는 프로그램/소거 싸이클링 그룹 인덱스를 2Byte 또는 그 이하로 사용자 데이터(51) 및 ECC 데이터(53)와 함께 저장된다.
한편, 데이터를 ECC디코딩 시 실패할 수 있다. 이에 상태 데이터(55)에는 오류가 있는 정보가 포함되어 있으면 프로그램/소거 싸이클링 그룹에 대응하는 리드-리트라이 그룹을 확인하는데 문제가 발생할 수 있다. 이를 해결하기 위한 상태 데이터(55)를 저장하는 방법에 대해 도 6a 내지 도 6c를 통해 설명하기로 한다.
도 6a 내지 도 6c는 본 발명에 따른 상태 데이터(55) 저장 방법을 나타낸 도면이다.
도 6a를 참조하면, 상태 데이터(55)의 프로그램/소거 싸이클링 그룹 인덱스는 메모리 셀에 LSB 데이터를 저장할 때 저장된다.
도 6a를 참조하면, 메모리 셀들 각각은 2 비트로 프로그램되는 2 비트 MLC(Multi-Level Cell) 메모리에서의 셀 분포로 나타내어 진다. 이러한 MLC 메모리에 상태 데이터(55)의 프로그램/소거 싸이클링 그룹 인덱스를 LSB 데이터로서 저장하며, 더미 MSB 데이터로서 FF값을 저장한다. 분포는 소거 상태(E) 및 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 중에서 소거 상태(E) 와 제3 프로그램 상태(P3)의 분포로 나타낼 수 있기 때문에 노이즈 마진을 확보할 수 있다.
도 6b를 참조하면, 메모리 블럭(210)에 프로그램되는 데이터의 상태 데이터 영역에, 사용자 데이터에 대응하는 상태 데이터(55)의 프로그램/소거 싸이클링 그룹 인덱스를 수회 반복하여 저장한다. 상태 데이터(55) 저장 공간이 2바이트(Byte) 이내인 경우, 3비트(bit)씩 공간을 나누어 프로그램/소거 싸이클링 그룹 인덱스를 저장한다. 추후에 상태 데이터 영역에서 다수개로 저장되어 있는 프로그램/소거 싸이클링 그룹 인덱스를 리드하여, 그 중 다수로 리드된 프로그램/소거 싸이클링 그룹 인덱스를 상태 데이터(55)에 포함된 프로그램/소거 싸이클링 그룹 인덱스로 판정한다. 상태 데이터 영역 조차도 미스 리드 될 가능성이 있지만, 반복 저장된 다수의 상태 데이터를 리드하여 리드된 특정값이 프로그램 당시 메모리 셀에 저장되었던 상태 데이터로 볼 수 있다. 즉, 상태 데이터(55)를 판단할 때 반복 저장되어 있는 프로그램/소거 싸이클링 그룹 인덱스 중 다수로 리드된 프로그램/소거 싸이클링 그룹 인덱스가 메모리 블럭(210)에 데이터를 프로그램할 때의 프로그램 전압이 속한 프로그램/소거 싸이클링 그룹일 확률이 높기 때문이다.
도 6c를 참조하면, 도 6a 및 eh 6b와는 다른 방법으로 상태 데이터(55)의 프로그램/소거 싸이클링 그룹 인덱스를 별도의 상태 데이터 저장 영역에 저장할 수 있다. 일례로, 데이터를 제1메모리 블럭에 프로그램 할 때 제1프로그램/소거 싸이클링 그룹(PGr1)을 참조하였다면, 상태 데이터 저장 영역에 제1메모리 블럭 어드레스 및 제1메모리 블럭에 데이터를 프로그램할 때 참조한 제1프로그램/소거 싸이클링 그룹 인덱스를 저장한다. 이렇게 상태 데이터 저장 영역에 저장된 상태 데이터(55)는 오류없이 확보될 수 있으며, 이를 통해 제1메모리 블럭에 프로그램된 데이터에 오류가 존재하여도 상태 데이터(55) 내에 포함된 프로그램/소거 싸이클링 그룹 인덱스를 확인하여 이에 대응하는 리드-리트라이 그룹으로 데이터를 리드함으로써 신뢰성 있는 데이터를 확보할 수 있다.
단계 S403 및 S405에서, 메모리 블럭(210)으로부터 리드한 데이터를 수신한 컨트롤러(120)는 데이터의 에러 검출 및 정정을 위해 제1ECC디코딩을 실시하여 ECC디코딩 성공 여부를 판단한다. 즉, 프로그램할 때 생성되어 저장된 ECC 데이터(53)를 이용하여 사용자 데이터(51)의 에러를 검출하고 정정한다.
단계 S405에서, 제1ECC디코딩의 성공 여부를 판단한 결과, 제1ECC디코딩이 성공한 경우(Y), 컨트롤러(120)는 메모리 블럭(210)으로부터 리드한 데이터를 호스트에 전달한다.
그러나 ECC디코딩시 에러 정정에 의하여도 에러가 정정되지 아니할 수 있다. 단계 S405에서, 제1ECC디코딩이 성공 여부를 판단한 결과, 제1ECC디코딩이 성공하지 않은 경우에(N), 단계 S401에서 리드된 데이터에 포함된 상태 데이터(55)에서 프로그램/소거 싸이클링 그룹 인덱스를 확인한다(S407).
단계 S409 및 단계 S411에서, 확인된 사이클링 그룹 인덱스를 통해 이에 대응하는 리드-리트라이 그룹을 확인 후, 일례로, 리드-리트라이 그룹의 인덱스들 중 제0인덱스(Index 0)의 리드 전압들(REVL1, REVL2, REVL3)로 설정하여 메모리 장치(200)로부터 데이터에 대한 리드를 재수행한다. 일례로, 상태 데이터(55)로부터 제1프로그램/소거 싸이클링 그룹(PGr1) 인덱스를 통해 데이터가 프로그램되었다는 정보를 얻을 수 있다. 이에 제1프로그램/소거 싸이클링 그룹(PGr1)에 대응하는 제1리드-리트라이 그룹(RGr1)의 제0인덱스(Index 0)의 리드 전압들(REVL1, REVL2, REVL3)로 설정하여 메모리 장치(200)로부터 데이터에 대한 리드를 재수행한다.
단계 S413에서, 메모리 블럭(210)으로부터 재리드한 데이터에 대해 제2ECC디코딩을 수행한다. 단계 S415에서 제2ECC디코딩을 통해 데이터의 에러 검출 및 정정을 수행하여, 제2ECC디코딩 성공 여부를 판단한다.
단계 S415에서, 제2ECC디코딩 성공 여부를 판단한 결과, 제2ECC디코딩이 성공한 경우(Y), 컨트롤러(120)는 재리드된 데이터를 호스트에 전달한다.
그러나 단계 S413와 같이, 상태 데이터(55)의 프로그램/소거 싸이클링 그룹과 대응되는 리드-리트라이 그룹의 제0인덱스(Index 0)의 리드 전압들(REVL1, REVL2, REVL3)에 의해서 재리드된 데이터는 제2ECC디코딩에 의하여도 실패될 수 있다.
단계 S415에서, 제2ECC디코딩 성공 여부를 판단한 결과, 제2ECC디코딩을 성공하지 않은 경우(N), 단계 S417에서, 상태 데이터(55)의 프로그램/소거 싸이클링 그룹과 대응되는 리드-리트라이 그룹의 제0인덱스(Index 0)의 리드 전압들(REVL1, REVL2, REVL3)을 다음 인덱스의 리드 전압들(REVL1, REVL2, REVL3)로 변경하여 단계 S411부터 ECC디코딩이 성공할 때까지 재수행한다. 일례로, 제1리드-리트라이그룹(RGr1)의 제0인덱스(Index 0)의 리드 전압들(REVL1, REVL2, REVL3)을 통해 재리드된 데이터에 대해 제2ECC디코딩을 실패한 경우, 제1리드-리트라이 그룹(RGr1)의 제1인덱스(Index 1)의 리드 전압들(REVL1, REVL2, REVL3)로 변경한다. 이와 같이, 재리드된 데이터에 대한 ECC디코딩이 성공할 때까지 순차적으로 인덱스를 변경하면서 리드 전압들(REVL1, REVL2, REVL3)을 변경하여 소정 횟수 반복한다.
이를 통해, 본 발명에 따르면, 메모리 블럭(210)에 데이터를 프로그램할 때, 프로그램 동작 시 적용된 싸이클링 정보를 포함하는 상태 데이터(55)를 추가적으로 기록함으로써, 리드된 데이터에 대한 ECC디코딩 실패 시, 싸이클링 정보를 기초하여 데이터를 재리드함으로써 신뢰성있는 데이터를 적은 비용으로 리드할 수 있다.
도 7 내지 도 14을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치(200)가 3차원 비휘발성 메모리 장치(200)로 구현될 경우의 메모리 장치(200)에 대해서 보다 구체적으로 설명하기로 한다.
도 7을 참조하면, 메모리 장치(200)는, 전술한 바와 같이, 다수의 메모리 블록들(BLK 1 to BLKj)(210)을 포함할 수 있다. 여기서, 도 7은 도 2에 도시한 메모리 장치(200)의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK 1 to BLKj)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK 1 to BLKj)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK 1 to BLKj)은 제2방향을 따라 신장된 다수의 낸드 스트링들(NS)을 포함할 수 있다. 제1방향 및 제3방향들을 따라 다수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 다수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 다수의 비트라인들(BL), 다수의 스트링 선택라인들(SSL), 다수의 접지 선택라인들(GSL), 다수의 워드라인들(WL), 다수의 더미 워드라인들(DWL), 그리고 다수의 공통 소스라인(CSL)에 연결될 수 있다.
도 8은 도 7의 메모리 블록(BLKj)을 예시적으로 보여주는 사시도이고, 도 9는 도 8의 메모리 블록(BLKj)의 선(I-I’)에 따른 단면도이다.
도 8 및 도 9를 참조하면, 메모리 블록(BLKj)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(1111)이 제공될 수 있다. 예시적으로, 기판(1111)은 제1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(1111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(1111)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(1111)은 p 타입 실리콘으로 한정되지 않는다.
기판(1111) 상에, 제1 방향을 따라 신장된 다수의 도핑 영역들(1311 to 1314)이 제공될 수 있다. 예를 들면, 다수의 도핑 영역들(1311 to 1314)은 기판(1111)과 상이한 제2 타입을 가질 수 있다. 예를 들면, 다수의 도핑 영역들(1311 to 1314)은 n 타입을 가질 수 있다. 이하에서, 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 가정한다. 그러나 제1 내지 제4 도핑 영역들(1311 to 1314)은 n 타입인 것으로 한정되지 않는다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 신장되는 다수의 절연 물질들(1112)이 제2 방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 다수의 절연 물질들(1112) 및 기판(1111)은 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 다수의 절연 물질들(112)은 각각 제2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이에 대응하는 기판(1111) 상의 영역에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 절연 물질들(1112)을 관통하는 다수의 필라들(1113)이 제공될 수 있다. 예시적으로, 다수의 필라들(1113) 각각은 절연 물질들(1112)을 관통하여 기판(1111)과 연결될 수 있다. 예시적으로, 각 필라(1113)는 다수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 기판(1111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(1113)의 표면층(1114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(1113)의 내부층(1115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(1113)의 내부층(1115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연 물질들(1112), 필라들(1113), 그리고 기판(1111)의 노출된 표면을 따라 절연막(1116)이 제공될 수 있다. 예시적으로, 절연막(1116)의 두께는 절연 물질들(1112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(1112) 중 제1 절연 물질의 하부 면에 제공된 절연막(1116), 그리고 제1 절연 물질 하부의 제2 절연 물질의 상부 면에 제공된 절연막(1116) 사이에, 절연 물질들(1112) 및 절연막(1116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제1 및 제2 도핑 영역들(1311, 1312) 사이의 영역에서, 절연막(1116)의 노출된 표면 상에 도전 물질들(1211 to 1291)이 제공될 수 있다. 예를 들면, 기판(1111)에 인접한 절연 물질(1112) 및 기판(1111) 사이에 제1 방향을 따라 신장되는 도전 물질(1211)이 제공될 수 있다. 더 상세하게는, 기판(1111)에 인접한 절연 물질(1112)의 하부 면의 절연막(1116) 및 기판(1111) 사이에, 제1 방향으로 신장되는 도전 물질(1211)이 제공될 수 있다.
절연 물질들(1112) 중 특정 절연 물질 상부 면의 절연막(1116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(1116) 사이에, 제1 방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예시적으로, 절연 물질들(1112) 사이에, 제1 방향으로 신장되는 다수의 도전 물질들(1221 to 1281)이 제공될 수 있다. 또한, 절연 물질들(1112) 상의 영역에 제1 방향을 따라 신장되는 도전 물질(1291)이 제공될 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 금속 물질일 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질들(1211 to 1291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제2 및 제3 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 다수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 다수의 절연 물질들(1112)을 관통하는 다수의 필라들(1113), 다수의 절연 물질들(1112) 및 다수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 다수의 도전 물질들(1212 to 1292)이 제공될 수 있다.
제3 및 제4 도핑 영역들(1313, 1314) 사이의 영역에서, 제1 및 제2 도핑 영역들(1311, 1312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제3 및 제4 도핑 영역들(1312, 1313) 사이의 영역에서, 제1 방향으로 신장되는 다수의 절연 물질들(1112), 제1 방향을 따라 순차적으로 배치되며 제3 방향을 따라 다수의 절연 물질들(1112)을 관통하는 다수의 필라들(1113), 다수의 절연 물질들(1112) 및 다수의 필라들(1113)의 노출된 표면에 제공되는 절연막(1116), 그리고 제1 방향을 따라 신장되는 다수의 도전 물질들(1213 to 1293)이 제공될 수 있다.
다수의 필라들(1113) 상에 드레인들(1320)이 각각 제공될 수 있다. 예시적으로, 드레인들(1320)은 제2 타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(1320)은 n 타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서, 드레인들(1320)는 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(1320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(1320)의 폭은 대응하는 필라(1113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(1320)은 대응하는 필라(1113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(1320) 상에, 제3 방향으로 신장된 도전 물질들(1331 to 1333)이 제공될 수 있다. 도전 물질들(1331 to 1333)은 제1 방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(1331 to 1333) 각각은 대응하는 영역의 드레인들(1320)과 연결될 수 있다. 예시적으로, 드레인들(1320) 및 제3 방향으로 신장된 도전 물질(1333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 금속 물질일 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 8 및 도 9에서, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 다수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(1113)는 절연막(1116)의 인접한 영역 및 제1 방향을 따라 신장되는 다수의 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 다수의 트랜지스터 구조들(TS)을 포함할 수 있다.
도 10는 도 9의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 10을 참조하면, 절연막(1116)은 제1 내지 제3 서브 절연막들(1117, 1118, 1119)을 포함할 수 있다.
필라(1113)의 p 타입 실리콘(1114)은 바디(body)로 동작할 수 있다. 필라(1113)에 인접한 제1 서브 절연막(1117)은 터널링 절연막으로 동작할 수 있다. 예를 들면, 필라(1113)에 인접한 제1 서브 절연막(1117)은 열산화막을 포함할 수 있다.
제2 서브 절연막(1118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 전하 포획층으로 동작할 수 있다. 예를 들면, 제2 서브 절연막(1118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(1233)에 인접한 제3 서브 절연막(1119)은 블로킹 절연막으로 동작할 수 있다. 예시적으로, 제1 방향으로 신장된 도전 물질(1233)과 인접한 제3 서브 절연막(1119)은 단일층 또는 다층으로 형성될 수 있다. 제3 서브 절연막(1119)은 제1 및 제2 서브 절연막들(1117, 1118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(1233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트, 1233), 블로킹 절연막(1119), 전하 저장막(1118), 터널링 절연막(1117), 그리고 바디(1114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예시적으로, 제1 내지 제3 서브 절연막들(1117 to 1119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(1113)의 p 타입 실리콘(1114)을 제2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 다수의 필라들(1113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 다수의 낸드 스트링들(NS)을 포함할 수 있다. 더 상세하게는, 메모리 블록(BLKi)은 제2 방향(또는 기판과 수직한 방향)으로 신장된 다수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2 방향을 따라 배치되는 다수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 다수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 다수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1 방향으로 신장된 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성할 수 있다.
제3 방향으로 신장된 도전 물질들(1331 to 1333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예시적으로, 제3 방향으로 신장된 도전 물질들(1331 to 1333)은 비트 라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 다수의 낸드 스트링들(NS)이 연결될 수 있다.
제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1 방향으로 신장된 제2 타입 도핑 영역들(1311 to 1314)은 공통 소스 라인들(CSL)로 동작할 수 있다.
요약하면, 메모리 블록(BLKi)은 기판(1111)에 수직한 방향(제2 방향)으로 신장된 다수의 낸드 스트링들(NS)을 포함하며, 하나의 비트 라인(BL)에 다수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 8 내지 도 10에서, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제1 방향으로 신장되는 도체 라인들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 다수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 다수 개일 수 있다.
도 8 내지 도 10에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)의 수 및 공통 소스 라인들(1311 to 1314)의 수 또한 조절될 수 있다.
도 8 내지 도 10에서, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(1331 to 1333)의 수 또한 조절될 수 있다.
도 11은 도 8 내지 도 10를 참조하여 설명된 메모리 블록(BLKj)의 등가 회로를 보여주는 회로도이다.
도 8 내지 도 11를 참조하면, 제1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11 to NS41)이 제공될 수 있다. 제1 비트 라인(BL1)은 제3 방향으로 신장된 도전 물질(1331)에 대응할 수 있다. 제2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS42)이 제공될 수 있다. 제2 비트 라인(BL2)은 제3 방향으로 신장된 도전 물질(1332)에 대응할 수 있다. 제3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS43)이 제공될 수 있다. 제3 비트 라인(BL3)은 제3 방향으로 신장된 도전 물질(1333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의할 수 있다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있다. 예를 들면, 제1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11 to NS41)은 제1 열에 대응할 수 있다. 제2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12 to NS42)은 제2 열에 대응할 수 있다. 제3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13 to NS43)은 제3 열에 대응할 수 있다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11 to NS13)은 제1 행을 형성할 수 있다. 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21 to NS23)은 제2 행을 형성할 수 있다. 제3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS41 to NS43)은 제3 행을 형성할 수 있다.
각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결될 수 있다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 방향으로 신장되는 도전 물질들(1211 to 1291, 1212 to 1292, 1213 to 1293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유할 수 있다. 즉, 낸드 스트링들(NS11 to NS13, NS21 to NS23, NS41 to NS43)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(1111) 상의 활성 영역에서, 제1 내지 제4 도핑 영역들(1311 to 1314)이 연결될 수 있다. 예를 들면, 제1 내지 제4 도핑 영역들(1311 to 1314)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1 내지 제4 도핑 영역들(1311 to 1314)이 공통으로 연결될 수 있다.
도 11을 참조하면, 동일 깊이의 워드 라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1 to BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1 to SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1 to BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제1 내지 제3 메모리 셀들(MC1 to MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제4 내지 제6 메모리 셀들(MC4 to MC6)이 제공될 수 있다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 to MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
도 7 내지 도 11를 참조하여 메모리 컨트롤러(120)에 연결된 기판과 수직방향으로 배열되고 메모리 셀들, 스트링 선택 트랜지스터와 접지 선택 트랜지스터를 포함하는 셀 스트링을 적어도 하나 이상 가지는 반도체 메모리 시스템의 동작 방법을 설명하면, 예를 들어, 반도체 메모리 시스템는 제1 리드 명령어를 제공 받고, 제1 하드 디시젼 리드 전압 및 상기 제1 하드 디시젼 리드 전압과 상이한 제2 하드 디시젼 리드 전압을 사용하여 제1 및 제2 하드 디시젼 리드를 수행하며, 하드 디시젼 데이터를 형성하고, 하드 디시젼 데이터들의 에러 비트 상태를 기초로, 다수의 하드 디시젼 리드 전압 중에 특정 하드 디시젼 리드 전압을 선택하고, 선택된 데이터의 하드 디시젼 리드 전압에서 소정의 전압차이가 있는 소프트 디시젼 리드 전압을 사용하여, 소프트 디시젼 데이터를 형성하여, 메모리 컨트롤러(120)로 제공할 수 있다.
도 12 내지 도 14은 본 발명에 따른 3차원 비휘발성 메모리 장치(200)를 나타내는 도면이다. 도 12 내지 도 14은 본 발명에 따른 반도체 메모리 시스템, 예를 들어 플래시 메모리 장치(200)를 3차원으로 구현한 예를 보여준다.
도 11은 도 7에 도시된 메모리 블록(BLKj)을 예시적으로 보여주는 사시도이고, 도 10는 도 11의 메모리 블록(BLKj)의 선(VII-VII’)에 따른 단면도이다.
도 12 및 도 13를 참조하면, 상기 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(6311)이 제공될 수 있다. 예들 들어, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p 타입 웰을 둘러싸는 n 타입 웰을 더 포함할 수 있다. 이하에서, 기판(6311)은 p 타입 실리콘인 것으로 가정하지만, 기판(6311)은 p 타입 실리콘으로 한정되지 않는다.
기판(6311) 상에, x 축 방향 및 y 축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x 축 방향 및 y 축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 z 축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 y 축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)을 관통하는 다수의 하부 필라(DP)들이 제공된다. 각 하부 필라(DP)는 z 축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)을 관통하는 다수의 상부 필라(UP)들이 제공된다. 각 상부 필라(UP)는 z 축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도10 및 도11에서 설명된 바와 유사하게, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x 축 방향 및 y 축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예들 들어, 제2타입의 도핑 물질(6312)은 n 타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예들 들어, 드레인(6340)은 n 타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y 축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 x 축 방향을 따라 이격되어 제공된다. 예들 들어, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351, 6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323, 6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325, 6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321, 6322, 6323, 6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325, 6326, 6327, 6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제2타입의 도핑 물질(6312)과 해당 비트라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리 셀 및 제2메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 12 및 도 13을 참조하면, 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 다수의 트랜지스터 구조들(TS)을 포함할 수 있다. 상기 트랜지스터 구조는, 도 7에서 설명된 바와 유사하다.
도 14는 도 12 및 도 13를 참조하여 설명된 메모리 블록(BLKj)의 등가 회로를 보여주는 회로도이다. 도 14은 상기 메모리 블록(BLKj)에 포함된 제1, 2 스트링만을 도시하고 있다.
도 14을 참조하면, 상기 메모리 블록(BLKj)은, 도 12 및 도 10에서 설명된, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 형성되는 하나의 셀 스트링을 다수개 포함할 수 있다.
상기 메모리 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제1스트링(ST1)을 형성하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예들 들어, 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 상기 제2스트링(ST2)을 형성한다.
상기 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결된다. 제1스트링(ST1)은 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
도 14은 상기 제1 및 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 예시하고 있으나, 제1, 2 스트링들(ST1, ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)은 제2드레인 선택라인(DSL2)에 연결될 수 있다. 또는 제1, 2 스트링들(ST1, ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결될 수도 있다. 이 경우, 제1스트링(ST1)은 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SSL2)에 연결될 수도 있다.
도 15는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 플래시 메모리(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 15를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치(200)로 구현될 수 있는 플래시 메모리(16000)와, 플래시 메모리(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
플래시 메모리(16000)는 도 1 내지 도 13 참조하여 설명된 반도체 메모리 시스템(200)에 대응된다. 플래시 메모리(16000)는 랜덤 데이터를 저장할 수 있다.
메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
플래시 메모리(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 플래시 메모리(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 플래시 메모리(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 16는 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 플래시 메모리(25000)를 포함하는 전자 장치(20000)의 블록도이다.
도 16을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치(200)와 같은 플래시 메모리(25000)와, 플래시 메모리(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 시스템에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 17는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 시스템(34000)를 포함하는 전자 장치(30000)의 블록도이다.
도 17를 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 시스템(34000), 예들 들어 플래시 메모리 장치(200)를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 시스템(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 시스템(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 시스템(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 시스템(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 시스템(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 17의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 시스템(34000)에 저장된 데이터를 주거나 받을 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
10: 데이터 처리 시스템 100: 호스트(Host)
120: 컨트롤러 200: 메모리 시스템
210: 메모리 블록(memory block) 220: 제어회로
230: 전압공급부 240: 로우디코더
250: 페이지 버퍼 260: 컬럼디코더

Claims (21)

  1. 메모리 시스템의 리드 방법에 있어서,
    상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 제1단계; 및
    상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 제2단계
    를 포함하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 상태 데이터는
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보인
    메모리 시스템의 동작 방법.
  3. 제2항에 있어서,
    상기 프로그램 전압 정보는
    상기 메모리 시스템에 데이터를 저장할 때 이용되는 프로그램 전압으로서 그룹단위로 인덱싱된 복수의 프로그램 전압 중에서 어느 하나의 프로그램 전압 그룹에 대응하는 인덱스 정보인
    메모리 시스템의 동작 방법.
  4. 제3항에 있어서,
    상기 제2단계는
    상기 인덱스 정보에 대응하는 하나 또는 그 이상의 리드-리트라이 전압들에 기초하여 상기 사용자 데이터에 대하여 리드-리트라이 방식으로 상기 제2ECC디코딩을 수행하는
    메모리 시스템의 동작 방법.
  5. 제1항에 있어서,
    상기 메모리 시스템은
    MLC 메모리 시스템이고,
    상기 상태 데이터는
    LSB 데이터인
    메모리 시스템의 동작 방법.
  6. 제5항에 있어서,
    상기 상태 데이터에 대응하는 MSB 데이터는 FF값을 가지는
    메모리 시스템의 동작 방법.
  7. 제1항에 있어서,
    상기 상태 데이터는,
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보가 복수개로 저장된
    메모리 시스템의 동작 방법.
  8. 제1항에 있어서,
    상기 메모리 시스템은,
    상태 데이터 저장 영역을 구비하고,
    상기 상태 데이터 저장 영역에 프로그램 단위 데이터에 대한 인덱스 및 상기 프로그램 단위 데이터의 상기 상태 데이터가 저장되는
    메모리 시스템의 동작 방법.
  9. 메모리 시스템에 있어서,
    메모리 장치; 및
    컨트롤러
    를 포함하며,
    상기 컨트롤러는
    상기 메모리 시스템에 저장된 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 의 상기 사용자 데이터에 대하여 제1ECC디코딩을 수행하는 수단; 및
    상기 제1ECC디코딩이 실패한 경우에, 상기 제1데이터의 상태 데이터에 기초하여 리드 전압을 변경하며 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하는 수단
    을 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 상태 데이터는
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보인
    메모리 시스템.
  11. 제10항에 있어서,
    상기 프로그램 전압 정보는
    상기 메모리 시스템에 데이터를 저장할 때 이용되는 프로그램 전압으로서 그룹단위로 인덱싱된 복수의 프로그램 전압 중에서 어느 하나의 프로그램 전압 그룹에 대응하는 인덱스 정보인
    메모리 시스템.
  12. 제11항에 있어서,
    상기 제2단계는
    상기 인덱스 정보에 대응하는 하나 또는 그 이상의 리드-리트라이 전압들에 기초하여 상기 사용자 데이터에 대하여 리드-리트라이 방식으로 상기 제2ECC디코딩을 수행하는
    메모리 시스템.
  13. 제9항에 있어서,
    상기 메모리 시스템은
    MLC 메모리 시스템이고,
    상기 상태 데이터는
    LSB 데이터인
    메모리 시스템.
  14. 제13항에 있어서,
    상기 상태 데이터에 대응하는 MSB 데이터는 FF값을 가지는
    메모리 시스템.
  15. 제9항에 있어서,
    상기 상태 데이터는,
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보가 복수개로 저장된
    메모리 시스템.
  16. 제9항에 있어서,
    상기 메모리 시스템은
    상태 데이터 저장 영역을 구비하고,
    상기 상태 데이터 저장 영역에 프로그램 단위 데이터에 대한 인덱스 및 상기 프로그램 단위 데이터의 상기 상태 데이터가 저장되는
    메모리 시스템.
  17. 컨트롤러에 있어서,
    제1리드전압으로 메모리 시스템으로부터 제1데이터 - 상기 제1데이터는 사용자 데이터, 상기 사용자 데이터에 대한 ECC 데이터, 및 상기 사용자 데이터에 대한 상태 데이터를 포함함 - 를 리드하여 제1ECC디코딩을 수행하여 상기 제1ECC디코딩의 성공 여부를 판단하는 제1수단;
    상기 제1ECC디코딩이 실패인 경우에, 상기 제1데이터의 상태 데이터에 기초하여 제2리드 전압으로 변경하는 제2수단;
    상기 제2리드 전압으로 리드한 상기 사용자 데이터에 대하여 제2ECC디코딩을 수행하여 상기 제2ECC디코딩이 성공 여부를 판단하는 제3수단; 및
    상기 제2ECC디코딩이 실패인 경우에, 상기 제2리드 전압을 갱신하여 상기 제3수단을 반복하는 제4수단
    을 포함하며,
    상기 제3수단 및 제4수단의 동작을 1 반복하여, 상기 제2ECC디코딩이 성공적일 때까지 상기 1반복을 소정 회수 반복하는
    컨트롤러.
  18. 제17항에 있어서,
    상기 상태 데이터는
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보인
    컨트롤러.
  19. 제17항에 있어서,
    상기 프로그램 전압 정보는
    상기 메모리 시스템에 데이터를 저장할 때 이용되는 프로그램 전압으로서 그룹단위로 인덱싱된 복수의 프로그램 전압 중에서 어느 하나의 프로그램 전압 그룹에 대응하는 인덱스 정보인
    컨트롤러.
  20. 제19항에 있어서,
    상기 제2단계는
    상기 인덱스 정보에 대응하는 하나 또는 그 이상의 리드-리트라이 전압들에 기초하여 상기 사용자 데이터에 대하여 리드-리트라이 방식으로 상기 제2ECC디코딩을 수행하는
    컨트롤러.
  21. 제 17항에 있어서,
    상기 상태 데이터는,
    상기 제1데이터가 상기 메모리 시스템에 저장될 때 이용된 프로그램 전압 정보가 복수개로 저장된
    컨트롤러.
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