KR102077811B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 셀 그룹들을 포함하는 메모리 셀 블럭과, 상기 다수의 메모리 셀 그룹에 포함된 메모리 셀들에 독출 전압을 인가하여 데이터를 독출하기 위한 주변 회로와, 상기 주변 회로에 의해 독출된 상기 데이터에 따라 다수의 메모리 셀 그룹 각각의 패스 페일 체크 동작을 수행하기 위한 페일 비트 검출 회로, 및 상기 패스 페일 체크 동작의 결과에 따라 적어도 하나의 메모리 셀 그룹이 페일로 판단될 경우, 상기 독출 전압과 다른 보정 독출 전압을 이용하여 상기 메모리 셀 그룹들을 독출 동작을 재수행하도록 상기 주변 회로 및 상기 페일 비트 검출 회로를 제어하기 위한 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 빠른 독출 속도를 갖는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다. 이때 플로팅 게이트에 전자를 채워넣는 동작이 프로그램 동작, 플로팅 게이트에 채워진 전자를 방전시키는 동작을 소거 동작이라 한다. 또한 프로그램된 불휘발성 메모리 장치의 메모리 셀들의 문턱 전압 값에 따라 변화되는 데이터 값을 센싱하여 독출 동작을 수행한다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
불휘발성 메모리 장치의 메모리 셀들의 문턱 전압 분포는 데이터가 프로그램된 기간이 길어질수록 플로팅 게이트 내에 차지된 전하들이 빠져나가 문턱 전압이 낮아지게 된다. 이로 인하여 독출 동작 시 프로그램된 데이터 값과 독출된 데이터 값이 서로 상이하여 독출 동작 오류가 발생할 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 독출 동작의 신뢰성을 개선하며, 독출 동작의 속도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀 그룹들을 포함하는 메모리 셀 블럭과, 상기 다수의 메모리 셀 그룹에 포함된 메모리 셀들에 독출 전압을 인가하여 데이터를 독출하기 위한 주변 회로와, 상기 주변 회로에 의해 독출된 상기 데이터에 따라 다수의 메모리 셀 그룹 각각의 패스 페일 체크 동작을 수행하기 위한 페일 비트 검출 회로, 및 상기 패스 페일 체크 동작의 결과에 따라 적어도 하나의 메모리 셀 그룹이 페일로 판단될 경우, 상기 독출 전압과 다른 보정 독출 전압을 이용하여 상기 메모리 셀 그룹들을 독출 동작을 재수행하도록 상기 주변 회로 및 상기 페일 비트 검출 회로를 제어하기 위한 제어 회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 블럭과, 독출 동작시 상기 메모리 셀 블럭의 워드라인에 독출 전압을 인가하기 위한 전압 공급 회로와, 상기 독출 동작시 상기 다수의 메모리 셀들의 데이터를 독출하여 독출 데이터를 저장하기 위한 다수의 페이지 버퍼 그룹을 포함하는 페이지 버퍼 회로와, 상기 다수의 페이지 버퍼 그룹에 저장된 독출 데이터에 따라 상기 다수의 페이지 버퍼 그룹 별로 패스 페일 체크 동작을 수행하기 위한 페일 비트 검출 회로, 및 상기 패스 페일 체크 동작의 결과에 따라 적어도 하나의 페이지 버퍼 그룹에 저장된 상기 독출 데이터가 페일로 판단될 경우, 상기 독출 전압보다 낮은 보정 독출 전압을 이용하여 상기 메모리 셀 블럭을 재독출하도록 상기 전압 공급 회로 및 상기 페이지 버퍼 회로를 제어하기 위한 제어 회로를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 장치의 동작 방법은 설정된 독출 전압을 이용한 독출 동작을 실시하는 단계와, 다수의 메모리 셀 그룹 각각의 패스 페일 체크 동작을 실시하는 단계, 및 상기 패스 페일 체크 동작 결과 적어도 하나의 메모리 셀 그룹이 페일로 판단될 경우, 상기 설정된 독출 전압보다 낮은 보정 독출 전압을 이용하여 상기 독출 동작부터 재실시하는 단계를 포함하되, 상기 패스 페일 체크 동작 시 이전 패스 페일 체크 동작 결과 패스로 판단된 메모리 셀 그룹에 대해서는 패스로 판단한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제1 독출 전압군을 이용하여 다수의 메모리 셀 그룹을 포함하는 메모리 셀 블럭의 데이터를 독출하는 단계와, 상기 다수의 메모리 셀 그룹 별로 패스 페일 체크 동작을 수행하는 단계, 및 상기 패스 페일 체크 동작 결과 적어도 하나 이상의 메모리 셀 그룹이 페일로 판단될 경우, 페일로 판단된 메모리 셀 그룹에 대하여 상기 제1 독출 전압군보다 낮은 전압 레벨을 갖는 제2 독출 전압군을 이용하여 상기 메모리 셀 블럭의 데이터를 독출하는 단계부터 재실시하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 장치의 독출 동작 시 페일로 판단된 메모리 셀 그룹에 대해 이전 독출 동작시 사용된 독출 전압보다 낮은 보정 독출 전압을 사용하여 독출 동작을 재수행하여 독출 동작의 신뢰성을 개선하고, 패스로 판단된 메모리 셀 그룹에 대해서는 독출 동작을 재수행하는 단계를 스킵하여 독출 동작의 속도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 블럭(110), 페이지 버퍼 회로(120), 전압 공급 회로(130), X 디코더(140), 페일 검출 회로(150), 및 제어 회로(160)를 포함한다.
메모리 셀 블럭(110)은 다수의 메모리 스트링(ST)을 포함한다. 다수의 메모리 스트링(ST)은 다수의 비트라인(BL1 내지 BLk)과 공통 소스 라인(CSL) 사이에 병렬 연결된다. 다수의 메모리 스트링(ST) 각각은 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 또한 메모리 셀 블럭(110)의 다수의 메모리 셀들은 페이지 버퍼 회로(120)의 다수의 페이지 버퍼 그룹에 각각 대응하는 다수의 메모리 셀 그룹으로 정의될 수 있다.
페이지 버퍼 회로(120)는 다수의 페이지 버퍼(PB)를 포함한다. 다수의 페이지 버퍼(PB) 각각은 메모리 셀 블럭(110)의 다수의 비트라인(BL1 내지 BLk)에 각각 연결된다. 본 발명에서는 하나의 비트라인이 하나의 페이지 버퍼에 연결되는 구조를 설명하였으나, 두개의 비트라인이 하나의 페이지 버퍼에 연결될 수 있다. 다수의 페이지 버퍼(PB)들은 다수의 페이지 버퍼 그룹(PBG0 내지 PBGj)으로 그룹핑된다. 즉, 페이지 버퍼 회로(120)는 다수의 페이지 버퍼 중 일부를 하나의 페이지 버퍼 그룹으로 정의할 수 있다. 또한 다수의 페이지 버퍼 그룹(PBG0 내지 PBGj)에 각각 대응하는 메모리 셀들을 메모리 셀 그룹으로 정의할 수 있다.
페이지 버퍼 회로(120)는 독출 동작시 제어 회로(160)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 메모리 셀 블럭(110)의 비트라인을 통해 선택된 메모리 셀들의 문턱 전압을 센싱하여, 센싱 결과를 독출 데이터로 저장한다.
또한 페이지 버퍼 회로(120)는 독출 동작 중 독출 전압을 보정 독출 전압으로 설정한 후 재독출 동작을 수행할 때, 이전 독출 동작 시 패스로 판단된 페이지 버퍼 그룹에 대해서는 재독출 동작을 스킵하고, 페일로 판단된 페이지 버퍼 그룹에 대해서만 재독출 동작을 수행하여 새로운 독출 데이터를 저장할 수 있다.
전압 공급 회로(130)는 독출 동작시 제어 회로(160)에서 출력되는 전압 공급 회로 제어 신호들(VC_signals)에 응답하여 독출 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 또한 전압 공급 회로(130)는 독출 동작시 전압 공급 회로 제어 신호들(VC_signals)에 응답하여 독출 전압(Vread)의 전위 레벨을 조절하여 출력할 수 있다.
X 디코더(140)는 제어회로(160)로부터 입력되는 로우 어드레스(RADD)에 따라서 메모리 셀 블럭(110) 내의 워드라인들(WL0 내지 WL31) 및 선택라인(SSL, DSL)에 독출 전압(Vread) 및 패스 전압(Vpass) 및 동작 전압을 전달한다.
페일 검출 회로(150)는 독출 동작시 페이지 버퍼 회로(120)의 각 페이지 버퍼 그룹별로 페일 검출 동작을 수행한다. 즉, 페일 검출 회로(150)는 각 페이지 버퍼 그룹별로 페일 검출 동작을 수행하며, 각 페이지 버퍼 그룹 내에 포함된 페이지 버퍼(PB)들에 저장된 독출 데이터를 이용하여 독출 데이터의 페일 비트 여부를 검출하여 카운트하고, 카운트된 페일 비트의 수가 에러 보정 회로(Errror Correction Circuit)에서 보정할 수 있는 허용 비트 수보다 큰지 또는 작은지를 판단하여 패스/페일 신호(PASS/FAIL)를 출력한다. 즉, 페일 검출 회로(150)는 카운트된 페일 비트의 수가 허용 비트 수보다 같거나 작을 경우 패스 신호(PASS)를 출력하고, 카운트된 페일 비트의 수가 허용 비트 수보다 클 경우 페일 신호(FAIL)를 출력한다.
제어 회로(160)는 독출 동작 시 페이지 버퍼 회로(120)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals)을 출력하고, 전압 검출 회로(130)를 제어하기 위한 전압 공급 회로 제어 신호들(VC_signals)을 출력하고, X 디코더(140)를 제어하기 위한 로우 어드레스(RADD)를 출력한다.
제어 회로(160)는 독출 동작 시 페일 검출 회로(150)에서 출력된 패스/페일 신호에 따라 전압 공급 회로(130)에서 출력되는 독출 전압(Vread)의 전위 레벨을 새롭게 설정하여 보정 독출 전압을 출력하도록 제어한다. 또한 제어 회로(160)는 패스/페일 신호에 따라 이전 독출 동작 시 패스로 판단된 페이지 버퍼 그룹에 대해서는 재독출 동작을 스킵하고, 페일로 판단된 페이지 버퍼 그룹에 대해서만 재독출 동작을 수행하여 새로운 독출 데이터를 저장하도록 페이지 버퍼 회로(120)를 제어한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 3을 참조하여, 본원 발명에 따른 반도체 메모리 장치의 독출 동작을 설명하면 다음과 같다.
1) A 독출 전압군으로 독출(S210)
전압 공급 회로(130)는 제어 회로(160)에서 출력된 전압 공급 회로 제어 신호들(VC_signals)에 응답하여 A 독출 전압군에 대응하는 독출 전압들(R1, R2, R3)을 생성한다. X 디코더(140)는 로우 어드레스(RADD)에 따라 다수의 워드라인들(WL<0:n>) 중 선택된 워드라인에 독출 전압들(R1, R2, R3)을 순차적으로 인가하고, 비선탠된 워드라인에는 패스 전압(Vpass)을 인가한다.
페이지 버퍼 회로(120) 내의 페이지 버퍼(PB)들은 독출 전압들(R1, R2, R3)이 순차적으로 인가될 때마다 연결된 비트라인(BL1 내지 BLk)의 전위를 센싱하여 독출 데이터를 저장한다.
2) 페이지 버퍼 그룹별로 페일 비트 검출(S220)
페일 비트 검출 회로(150)는 페이지 버퍼 회로(120)의 각 페이지 버퍼 그룹별로 페일 비트 검출 동작을 수행한다. 즉, 페일 검출 회로(150)는 각 페이지 버퍼 그룹별로 페일 비트 검출 동작을 수행하며, 각 페이지 버퍼 그룹 내에 포함된 페이지 버퍼(PB)들에 저장된 독출 데이터를 이용하여 독출 데이터의 페일 비트 여부를 검출하여 카운트한다.
3) 에러 보정 가능 여부 판단(S230)
페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹에 대응하는 메모리 셀 그룹의 패스 페일 체크 동작을 수행한다. 즉, 페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수와 에러 보정 회로(Errror Correction Circuit)에서 보정할 수 있는 허용 비트 수를 비교하여 독출 데이터의 에러 보정 가능 여부를 판단한다. 페일 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수가 허용 비트 수보다 같거나 작을 경우 패스 신호(PASS)를 출력하고, 카운트된 페일 비트의 수가 허용 비트 수보다 클 경우 페일 신호(FAIL)를 출력하여 패스 페일 체크 동작을 수행한다.
4) 페일된 그룹에 대하여 B 독출 전압군으로 독출(S240)
상술한 에러 보정 가능 여부 판단 단계(S230)에서 적어도 하나 이상의 페이지 버퍼 그룹의 페일 비트 검출 동작이 페일로 판단된 경우, 전압 공급 회로(130)는 제어 회로(160)에서 출력된 전압 공급 회로 제어 신호들(VC_signals)에 응답하여 B 독출 전압군에 대응하는 독출 전압들(R1', R2', R3')을 생성한다. 이때 B 독출 전압군은 A 독출 전압군보다 설정 전압 레벨만큼 낮다.
X 디코더(140)는 로우 어드레스(RADD)에 따라 다수의 워드라인들(WL<0:n>) 중 선택된 워드라인에 독출 전압들(R1', R2', R3')을 순차적으로 인가하고, 비선탠된 워드라인에는 패스 전압(Vpass)을 인가한다.
페이지 버퍼 회로(120) 내의 페이지 버퍼(PB)들은 독출 전압들(R1', R2', R3')이 순차적으로 인가될 때마다 연결된 비트라인(BL1 내지 BLk)의 전위를 센싱하여 독출 데이터를 저장한다. 이때, 이전 페일 비트 검출 동작 시 패스로 판단된 페이지 버퍼 그룹에 포함된 페이지 버퍼(PB)들은 독출 동작을 스킵한다. 이로 인하여 이전 독출 동작시 저장된 데이터들을 그대로 유지한다.
B 독출 전압군으로 독출 동작을 수행할 경우, 독출 전압이 이전 독출 동작시 사용된 독출 전압보다 낮아지므로 메모리 셀들의 문턱 전압 분포가 시간이 흐를수록 하강하여 레프트 테일이 늘어져 독출 동작시 페일이 발생하는 문제점을 감소시킬 수 있다.
5) 페이지 버퍼 그룹별로 페일 비트 검출(S250)
페일 비트 검출 회로(150)는 페이지 버퍼 회로(120)의 각 페이지 버퍼 그룹별로 페일 비트 검출 동작을 수행한다. 즉, 페일 검출 회로(150)는 각 페이지 버퍼 그룹별로 페일 비트 검출 동작을 수행하며, 각 페이지 버퍼 그룹 내에 포함된 페이지 버퍼(PB)들에 저장된 독출 데이터를 이용하여 독출 데이터의 페일 비트 여부를 검출하여 카운트한다. 이때 이전 페일 비트 검출 동작 시 패스로 판단된 페이지 버퍼 그룹에 포함된 페이지 버퍼(PB)들은 이전 독출 동작시 독출된 데이터들을 유지하고 있으므로 페일 비트 검출 동작을 재수행하여도 패스로 판단된다. 따라서, 이전 페일 비트 검출 동작(S220) 시 패스로 판단된 페이지 버퍼 그룹에 대해서 페일 비트 검출 동작을 스킵할 수 있다.
6) 에러 보정 가능 여부 판단(S260)
페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹에 대응하는 메모리 셀 그룹의 패스 페일 체크 동작을 수행한다. 즉, 페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수와 에러 보정 회로(Errror Correction Circuit)에서 보정할 수 있는 허용 비트 수를 비교하여 독출 데이터의 에러 보정 가능 여부를 판단한다. 페일 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수가 허용 비트 수보다 같거나 작을 경우 패스 신호(PASS)를 출력하고, 카운트된 페일 비트의 수가 허용 비트 수보다 클 경우 페일 신호(FAIL)를 출력하여 패스 페일 체크 동작을 수행한다.
7) 재차 페일된 그룹에 대하여 C 독출 전압군으로 독출(S270)
상술한 에러 보정 가능 여부 판단 단계(S260)에서 적어도 하나 이상의 페이지 버퍼 그룹의 페일 비트 검출 동작이 페일로 판단된 경우, 전압 공급 회로(130)는 제어 회로(160)에서 출력된 전압 공급 회로 제어 신호들(VC_signals)에 응답하여 C 독출 전압군에 대응하는 독출 전압들(R1", R2", R3")을 생성한다. 이때 C 독출 전압군은 B 독출 전압군보다 설정 전압 레벨만큼 낮다.
X 디코더(140)는 로우 어드레스(RADD)에 따라 다수의 워드라인들(WL<0:n>) 중 선택된 워드라인에 독출 전압들(R1", R2", R3")을 순차적으로 인가하고, 비선탠된 워드라인에는 패스 전압(Vpass)을 인가한다.
페이지 버퍼 회로(120) 내의 페이지 버퍼(PB)들은 독출 전압들(R1", R2", R3")이 순차적으로 인가될 때마다 연결된 비트라인(BL1 내지 BLk)의 전위를 센싱하여 독출 데이터를 저장한다. 이때, 이전 페일 비트 검출 동작(S250) 시 패스로 판단된 페이지 버퍼 그룹에 포함된 페이지 버퍼(PB)들은 독출 동작을 스킵한다. 이로 인하여 이전 독출 동작시 저장된 데이터들을 그대로 유지한다.
C 독출 전압군으로 독출 동작을 수행할 경우, 독출 전압이 이전 독출 동작시 사용된 독출 전압보다 낮아지므로 메모리 셀들의 문턱 전압 분포가 시간이 흐를수록 하강하여 레프트 테일이 늘어져 독출 동작시 페일이 발생하는 문제점을 감소시킬 수 있다.
8) 에러 보정 가능 여부 판단(S280)
페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹에 대응하는 메모리 셀 그룹의 패스 페일 체크 동작을 수행한다. 즉, 페일 비트 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수와 에러 보정 회로(Errror Correction Circuit)에서 보정할 수 있는 허용 비트 수를 비교하여 독출 데이터의 에러 보정 가능 여부를 판단한다. 페일 검출 회로(150)는 각 페이지 버퍼 그룹 별로 카운트된 페일 비트의 수가 허용 비트 수보다 같거나 작을 경우 패스 신호(PASS)를 출력하고, 카운트된 페일 비트의 수가 허용 비트 수보다 클 경우 페일 신호(FAIL)를 출력하여 패스 페일 체크 동작을 수행한다.
9) 에러 보정(S290)
상술한 에러 보정 가능 여부 판단 단계들(S230, S260, S280)에서 카운트된 페일 비트의 수가 허용 비트 수와 같거나 작다고 판단될 경우, 제어 회로(160) 내에 포함된 에러 보정 회로(Errror Correction Circuit)를 이용하여 페이지 버퍼 회로(120) 내에 저장된 데이터 중 페일 비트로 검출된 데이터를 보정한다.
10) 데이터 출력(S300)
에러가 보정된 페이지 버퍼 회로(120) 내의 데이터를 외부로 출력한다.
11) 블록 페일(S310)
상술한 에러 보정 가능 여부 판단 단계(S280)에서 카운트된 페일 비트의 수가 허용 비트 수보다 크다고 판단될 경우, 메모리 셀 블럭(110)을 페일 블록으로 처리한다.
본원 발명의 실시 예에서는 독출 전압군을 A 독출 전압군, B 독출 전압군, C 독출 전압군으로 정의하여 3번의 독출 동작을 재실시하는 예를 설명하였으나, 독출 전압군의 수를 조절하여 재차 독출 동작을 수행할 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, A 독출 전압군을 이용한 제1 독출 동작 및 페일 비트 검출 동작 결과, 다수의 페이지 버퍼 그룹(PBG0 내지 PBGj) 중 페이지 버퍼 그룹(PBG0, PBG1, PBG2, PBGj)이 페일로 판단된 경우, 페이지 버퍼 그룹(PBG0, PBG1, PBG2, PBGj)에 대하여 B 독출 전압군을 이용한 제2 독출 동작 및 페일 비트 검출 동작을 수행한다. 이로 인하여 이전 페일 비트 검출 동작시 페일로 판단된 페이지 버퍼 그룹(PBG0, PBG1, PBG2, PBGj) 중 페이지 버퍼 그룹(PBG1 내지 PBG2)이 재차 페일로 판단된다. 또한 페이지 버퍼 그룹(PBG1 내지 PBG2)에 대하여 C 독출 전압군을 이용한 제3 독출 동작 및 페일 비트 검출 동작을 수행한다.
상술한 바와 같이 독출 동작시 페일로 판단된 페이지 버퍼 그룹에 대응하는 메모리 셀들을 독출 전압이 감소한 보정 독출 전압을 이용하여 새로운 독출 동작 및 페일 비트 검출 동작을 수행함으로써 독출 동작의 신뢰성이 개선되고, 패스로 판단된 페이지 버퍼 그룹에 대응하는 메모리 셀에 대해서는 독출 동작 및 페일 비트 검출 동작이 재수행되는 단계가 스킵되어 동작 속도가 개선된다.
110 : 메모리 셀 블럭 120 : 페이지 버퍼 회로
130 : 전압 공급 회로 140 : X 디코더
150 : 페일 비트 검출 회로 160 : 제어 회로

Claims (20)

  1. 하나의 워드라인에 연결된 다수의 메모리 셀 그룹들을 포함하는 메모리 셀 블럭;
    상기 다수의 메모리 셀 그룹들에 포함된 메모리 셀들에 독출 전압을 인가하여 데이터를 독출하는 주변 회로;
    상기 다수의 메모리 셀 그룹들 각각에 대한 독출 동작의 패스 페일 체크 동작을 수행하는 페일 비트 검출 회로; 및
    상기 패스 페일 체크 동작의 결과에 따라 상기 다수의 메모리 셀 그룹들 중 상기 독출 동작이 페일로 판단된 적어도 하나의 메모리 셀 그룹에 대해 상기 독출 전압과 상이한 전압 레벨을 갖는 보정 독출 전압을 이용하여 독출 동작을 재수행하도록 상기 주변 회로 및 상기 페일 비트 검출 회로를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 주변 회로는,
    상기 제어 회로에서 출력되는 전압 공급 회로 제어 신호들에 응답하여 상기 독출 전압 또는 상기 보정 독출 전압을 생성하는 전압 공급 회로;
    로우 어드레스에 따라 상기 전압 공급 회로에서 생성된 상기 독출 전압 또는 상기 보정 독출 전압을 상기 하나의 워드라인에 전송하는 X 디코더;
    상기 다수의 메모리 셀 그룹들에 포함된 메모리 셀들로부터 상기 데이터를 독출하여 상기 다수의 메모리 셀 그룹들에 대응되는 페이지 버퍼들에 저장하는 페이지 버퍼 회로를 포함하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 페이지 버퍼 회로는,
    상기 다수의 메모리 셀 그룹들에 각각 대응하는 다수의 페이지 버퍼 그룹들을 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 페일 비트 검출 회로는,
    상기 다수의 페이지 버퍼 그룹들에 저장된 상기 데이터를 이용하여, 상기 다수의 페이지 버퍼 그룹들 각각에 대응하는 페일 비트를 검출하고, 검출된 상기 페일 비트를 카운트하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 페일 비트 검출 회로는,
    상기 다수의 페이지 버퍼 그룹들 각각에 대응하는 상기 페일 비트의 개수와 에러 보정 회로(Error Correction Circuit)에서 보정할 수 있는 허용 비트 개수를 비교한 결과를 기초로 패스 신호 또는 페일 신호 중 어느 하나를 출력하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제어 회로는,
    상기 페일 신호를 출력하는 메모리 셀 그룹들에 대해 상기 독출 전압보다 낮은 전압 레벨을 갖는 상기 보정 독출 전압을 이용하여 상기 데이터를 재독출하고, 상기 데이터를 상기 메모리 셀 그룹들 각각에 대응되는 페이지 버퍼 그룹에 저장하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 설정된 독출 전압을 이용한 독출 동작을 수행하는 단계;
    하나의 워드라인에 연결된 다수의 메모리 셀 그룹들 각각의 독출 동작의 패스 페일 체크 동작을 실시하는 단계; 및
    상기 패스 페일 체크 동작의 결과에 따라 상기 다수의 메모리 셀 그룹들 중 상기 독출 동작이 페일로 판단된 적어도 하나의 메모리 셀 그룹에 대해 상기 설정된 독출 전압보다 낮은 레벨을 갖는 보정 독출 전압을 이용하여 상기 독출 동작부터 재수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 패스 페일 체크 동작을 실시하는 단계는,
    상기 다수의 메모리 셀 그룹들 각각에 대응하는 페일 비트를 검출하는 단계;
    상기 검출된 페일 비트를 카운트하는 단계; 및
    카운트된 상기 페일 비트의 개수와 에러 보정 회로(Error Correction Circuit)에서 보정할 수 있는 허용 비트 개수를 비교하여 상기 다수의 메모리 셀 그룹들 별로 상기 패스 페일 체크 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 패스 페일 체크 동작 결과에 따라 상기 다수의 메모리 셀 그룹들 중 상기 독출 동작이 페일로 판단된 적어도 하나의 메모리 셀 그룹에 대해 상기 보정 독출 전압을 이용하여 상기 독출 동작부터 재실시하고, 패스로 판단된 메모리 셀 그룹은 상기 독출 동작을 생략하는 반도체 메모리 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 페일로 판단된 적어도 하나의 메모리 셀 그룹에 대해 상기 독출 동작을 재수행한 후 상기 패스 페일 체크 동작을 재수행 할 때, 상기 패스로 판단된 메모리 셀 그룹은 상기 패스 페일 체크 동작을 생략하는 반도체 메모리 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 패스 페일 체크 동작 결과 패스로 판단된 메모리 셀 그룹들의 독출 데이터에 대해 보정 회로(Error Correction Circuit)를 이용한 보정 동작을 수행한 후, 보정된 데이터를 외부로 출력하는 반도체 메모리 장치의 동작 방법.
  17. 제1 독출 전압군을 이용하여 하나의 워드라인에 연결된 다수의 메모리 셀 그룹들에 저장된 데이터를 독출하는 단계;
    상기 다수의 메모리 셀 그룹들 각각에 대한 독출 동작의 패스 페일 체크 동작을 수행하는 단계; 및
    상기 패스 페일 체크 동작 결과에 따라 상기 다수의 메모리 셀 그룹들 중 상기 독출 동작이 페일로 판단된 적어도 하나의 메모리 셀 그룹에 대해 상기 제1 독출 전압군보다 낮은 전압 레벨을 갖는 제2 독출 전압군을 이용하여 독출하는 재독출 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 재독출 동작을 수행한 결과에 대한 패스 페일 체크 동작을 수행하는 단계; 및
    상기 재독출 동작을 수행한 데이터에 대해 상기 패스 페일 체크 동작을 수행한 결과 페일로 판단된 메모리 셀 그룹에 대해 상기 제2 독출 전압군보다 낮은 전압 레벨을 갖는 제3 독출 전압군을 이용하여 추가 재독출 동작을 수행하는 단계;를 더 포함하는 반도체 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 패스 페일 체크 동작을 실시하는 단계는,
    상기 다수의 메모리 셀 그룹들 각각에 대응하는 페일 비트를 검출하는 단계;
    상기 검출된 페일 비트를 카운트하는 단계; 및
    카운트된 상기 페일 비트의 개수와 에러 보정 회로(Error Correction Circuit)에서 보정할 수 있는 허용 비트 개수를 비교하여 상기 다수의 메모리 셀 그룹들 각각에 대하여 상기 패스 페일 체크 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 재독출 동작을 수행한 결과에 대한 패스 페일 체크 동작을 수행하는 단계는,
    상기 패스 페일 체크 동작 결과 패스로 판단된 메모리 셀 그룹들로부터 독출된 데이터에 대해서는 상기 패스 페일 체크 동작을 생략하는 반도체 메모리 장치의 동작 방법.

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