CN113421601B - 闪存存储器的操作方法以及闪存存储器 - Google Patents

Abstract

本发明提供了一种闪存存储器的操作方法以及闪存存储器，闪存存储器包括多个多位存储单元，均可被编程于多阶编程阈值电压其中之一阶，多阶编程阈值电压具有对应的各阶电压值分布区以及各阶预定读取电压，该操作方法包括：检测多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压，根据目标阶实际阈值电压，设定目标阶编程阈值电压对应的补偿读取电压，本发明提供操作方法，会根据检测出的多位存储单元在发生电子从浮栅泄露后的目标阶实际阈值电压而设定目标阶编程阈值电压所对应的补偿读取电压，从而避免了因为使用该目标阶编程阈值电压对应的预定读取电压对多位存储单元进行数据读取而发生读取错误的问题出现。

Description

闪存存储器的操作方法以及闪存存储器

技术领域

本发明涉及半导体技术领域，尤其涉及一种闪存存储器的操作方法以及闪存存储器。

背景技术

在3D NAND Flash(即三维NAND闪存存储器)中，多位存储单元可被编程于多阶编程阈值电压的其中之一阶，以实现一个多位存储单元可以存储多个不同数据的目的。例如，QLC NAND存储单元(Quad-Level Cell，四位元存储单元)可被编程于16阶编程阈值电压的其中之一阶，即，一个QLC NAND存储单元可以存储16个不同的数据。

图1是闪存存储单元的结构示意图，如图1所示，闪存存储器的存储原理是，通过向闪存存储单元的控制栅极1施加控制电压，而使该闪存存储单元发生量子隧穿效应，其衬底2中的电子穿过隧穿层3进入浮栅4并被保存下来，就完成了该闪存存储单元的写入操作。

但是，由于浮栅中的电子会形成本征电场，在这个本征电场的作用下，存储在浮栅中的电子会慢慢从浮栅中泄露出去。基于例如以上原因，闪存存储单元具有一定的数据保持特性；数据保持特性将影响到数据的读取，例如，随着时间的变化，闪存存储单元的阈值电压分布容易发生偏移，采取预定读取电压进行读取操作时，将容易导致在后续读取该闪存存储单元数据时发生错误。

发明内容

本发明提供了一种闪存存储器的操作方法以及闪存存储器，有效地解决了由于存储在闪存存储单元浮栅中的电子会因为其产生的本征电场而从浮栅泄漏，进而导致闪存存储单元发生读取错误的问题。

为了解决上述问题，本发明提供了一种闪存存储器的操作方法，所述闪存存储器包括多条字线、多条位线以及受选中的所述多条字线和所述多条位线控制的多个多位存储单元，每个所述多位存储单元可被编程于多阶编程阈值电压其中之一阶，所述多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压，所述操作方法包括：

检测所述多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压；以及，

根据所述目标阶实际阈值电压，设定所述目标阶编程阈值电压所对应的补偿读取电压。

进一步优选的，所述目标阶编程阈值电压为所述多阶编程阈值电压中的最高阶编程阈值电压，所述操作方法还包括：

根据所述目标阶实际阈值电压的最大阈值电压值以及所述多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压；和，

根据所述其他各阶推定阈值电压，设定所述其他各阶编程阈值电压对应的所述补偿读取电压。

进一步优选的，所述检测所述多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压的步骤，具体包括：

逐渐调升所选至少一条字线上的检测电压至所述最高阶编程阈值电压所对应的所述电压值分布区内；

对所述所选至少一条字线上的多个多位存储单元进行失败位检查，并在所述失败位检查结果符合预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

进一步优选的，所述逐渐调升所选至少一条字线上的检测电压至所述最高阶编程阈值电压所对应的所述电压值分布区内的步骤，具体包括：

以第一电压变化率向所选至少一条字线线性调升地施加检测电压；

当所述检测电压升高至所述最高阶编程阈值电压所对应的所述电压值分布区内之后，以第二电压变化率向所述所选至少一条字线继续线性调升地施加所述检测电压；

其中，所述第一电压变化率大于所述第二电压变化率。

进一步优选的，所述对所述所选至少一条字线上的多个多位存储单元进行失败位检查，并在所述失败位检查结果符合预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值的步骤，具体包括：

将所述所选至少一条字线上的多个多位存储单元对应的多条位线分成多个位线组，每次对至少一个所述位线组上的多位存储单元进行失败位检查；

当首次有一个所述位线组上的多位存储单元的所述失败位检查符合所述预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

进一步优选的，所述每次对至少一个所述位线组上的多位存储单元进行失败位检查的步骤，具体包括：

以交错的方式每次对所述至少一个所述位线组上的多位存储单元进行失败位检查。

进一步优选的，在所述每次对至少一个所述位线组上的多位存储单元进行失败位检查的步骤之前，还包括：

每次对所述至少一个所述位线组进行预充电或同时对所述所选至少一条字线上的多个多位存储单元对应的多条位线进行预充电。

进一步优选的，所述对所述所选至少一条字线上的多个多位存储单元进行失败位检查的步骤，具体包括：

计算所述所选至少一条字线上的多个多位存储单元中，未被所施加的所述检测电压所导通的多位存储单元的个数；

当所述个数在预设范围内时，设定所述所选至少一条字线上的多个多位存储单元的所述失败位检查符合所述预设标准。

进一步优选的，在所述根据所述其他各阶推定阈值电压，设定所述其他各阶编程阈值电压对应的所述补偿读取电压的步骤之后，还包括：

根据所述多阶编程阈值电压以及各阶所述补偿读取电压，建立补偿读取电压查找表，其中，所述补偿读取电压查找表包括各阶编程阈值电压与对应的各阶所述补偿读取电压的映射关系。

进一步优选的，所述操作方法还包括：

基于所述补偿读取电压对所述目标阶编程阈值电压所对应的存储单元进行读取操作。

进一步优选的，所述闪存存储器为三维NAND闪存存储器。

另一方面，本发明还提供了一种闪存存储器，包括：

存储器单元阵列，所述存储器单元阵列包括多个多位存储单元行，每个所述多位存储单元可被编程于多阶编程阈值电压其中之一阶，所述多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压；

多条字线，所述多条字线分别耦合到一行所述多个多位存储单元；

多条位线，所述多条位线分别耦合到一串所述多个多位存储单元；

***电路，所述***电路耦合到所述多条字线和所述多条位线，并且被配置为能够对选中的存储单元执行读取操作，并且，所述***电路包括控制电路，所述控制电路被配置为执行如权利要求1至11中任一项所述的操作方法。

本发明实施例具有以下的一个或多个有益效果：本发明实施例提供操作方法可以根据检测出的例如多位存储单元在发生电子从浮栅泄露后的目标阶实际阈值电压，尤其是最大阈值电压值，而设定目标阶编程阈值电压所对应的补偿读取电压，从而避免了因为使用该目标阶编程阈值电压原先对应的预定读取电压，对该多位存储单元进行数据读取，而发生读取错误的问题出现。

附图说明

为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是闪存存储单元的结构示意图。

图2示出了根据本发明一实施例所提供的具有存储器的示例性***的块图。

图3A示出了根据本发明一实施例所提供的具有存储器的示例性存储卡的图示。

图3B示出了根据本发明一实施例所提供的具有存储器的示例性固态驱动(SSD)的图示。

图4示出了根据本发明一实施例所提供的包括***电路的示例性存储器的示意图。

图5A和图5B分别示出了根据本发明一实施例所提供的包括NAND存储串的示例性存储单元阵列的截面的侧视图和平面图。

图6示出了根据本发明一实施例所提供的包括存储单元阵列和***电路的示例性存储器的块图。

图7示出了根据本发明一实施例所提供的存储器的操作方法的流程示意图。

图8示出了根据本发明一实施例所提供的存储器的操作方法的进一步流程示意图。

图9示出了根据本发明一实施例所提供的对字线施加检测电压的时序图。

图10是闪存存储单元的数据保持特性示意图。

具体实施方式

下面将结合本发明而成的实施例中的附图，对本发明而成的实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例针对闪存存储器的数据保持(DataRetention)特性所导致闪存存储单元发生读取错误的问题，而提出相应的解决方案，具体以3DNAND闪存存储器为例进行实例说明。

在3D NAND Flash(即三维NAND闪存存储器)中，多位存储单元可被编程于多阶编程阈值电压的其中之一阶，以实现一个多位存储单元可以存储多个不同数据的目的，但是，存储在闪存存储单元浮栅中的电子会因为其产生的本征电场而从浮栅泄漏，而闪存存储单元具有一定的数据保持特性，如图10所示，该特性会使闪存存储单元的每一阶编程阈值电压发生偏移。

图2示出了根据本发明一实施例所提供的具有存储器的示例性***100的块图。***100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图2中所示，***100可以包括主机108和存储***102，存储***102具有一个或多个存储器104和存储控制器106。主机108可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上***(SoC)，例如，应用处理器(AP)。主机108可以被配置为向或从存储器104发送或接收数据。

存储器104可以是本发明中公开的任何存储器。与本发明一实施例所提供的相一致，在一些实施方式中，存储器104(例如，NAND闪速存储器)可以执行管芯上的操作方法，以根据检测出的例如多位存储单元在发生电子从浮栅泄露后的目标阶实际阈值电压，尤其是最大阈值电压值，而设定目标阶编程阈值电压所对应的补偿读取电压，避免因为使用该目标阶编程阈值电压原先对应的预定读取电压，对该多位存储单元进行数据读取，而发生读取错误的问题。

根据一些实施方式，存储控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。存储控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施方式中，存储控制器106被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器106被设计为在高占空比环境下操作，所述高占空比环境比如固态驱动(SSD)或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储控制器106还可以被配置为管理与存储在或者将被存储在存储器104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器106还被配置为处理与从存储器104读取或者被写入到存储器104的数据有关的纠错码(ECC)。还可以由存储控制器106执行任何其他适当的功能，例如，对存储器104格式化。与本发明一实施例所提供的相一致，在一些实施方式中，存储控制器106被配置为完全或者部分地执行如下文所详细描述的操作方法。

存储控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如通用串行总线(USB)协议、多媒体(eMMC)协议、***部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、火线接口(FireWire)协议等。

存储控制器106和一个或多个存储器104可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或嵌入式多媒体卡(eMMC)封装)中。也就是说，存储***102可以被实施并且封装到不同类型的最终电子产品中。在如图3A中所示的一个示例中，存储控制器106和单个存储器104可以被集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑闪存(CF)卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储卡(UFS)等。存储卡202还可以包括将存储卡202与主机(例如，图2中的主机108)耦合的存储卡连接器204。在如图3B中所示的另一示例中，存储控制器106和多个存储器104可以被集成到固态驱动(SSD)206中。固态驱动(SSD)206还可以包括将固态驱动(SSD)206与主机(例如，图2中的主机108)耦合的SSD连接器208。在一些实施方式中，固态驱动(SSD)206的存储容量和/或操作速度高于存储卡202的存储容量和/或操作速度。

图4示出了根据本发明一实施例所提供的包括***电路的示例性存储器300的示意性电路图。存储器300可以是图2中的存储器104的示例。存储器300可以包括存储单元阵列301和耦合到存储单元阵列301的***电路302。存储器可以是三维NAND闪存存储器，存储单元阵列301可以是NAND闪速存储单元阵列，其中，存储单元306是以均在衬底(未示出)以上垂直延伸的NAND存储串308的阵列的形式提供的。在一些实施方式中，每个NAND存储串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，每个存储单元306是具有两种可能的存储状态并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施方式中，每个存储单元306是能够在四个以上的存储状态中存储一位以上的数据的多级单元(MLC)。例如，MLC能够每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为假定一定范围的可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，那么可以通过将三个可能的标称存储值中的一个写入到单元而将MLC从擦除状态被编程为假定三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图4中所示，每个NAND存储串308可以包括在其源极端部处的源极选择栅(SSG)310以及在其漏极端部处的漏极选择栅(DSG)312。源极选择栅(SSG)310和漏极选择栅(DSG)312可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极选择栅(DSG)312耦合到相应的位线316，能够经由输出总线(未示出)从相应的位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条漏极选择栅(DSG)线313向相应的漏极选择栅(DSG)312施加选择电压(例如，超过具有漏极选择栅(DSG)312的晶体管的阈值电压)或取消选择电压(例如，0V)和/或通过经由一条或多条源极选择栅(SSG)线315向相应的源极选择栅(SSG)310施加选择电压(例如，超过具有源极选择栅(SSG)310的晶体管的阈值电压)或取消选择电压(例如，0V)而被选择或取消选择。

如图4中所示，可以将NAND存储串308组织成多个块304，块304中的每个可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储单元306同时被擦除。为了擦除选定块304中的存储单元306，可以用擦除电压(Vers)(例如高的正电压(例如，20V或更高))对耦合到选定块304以及与选定块304在同一平面中的未选定块304的源极线314进行偏置。应当理解，在一些示例中，可以在半块级上、四分之一块级上或者具有任何适当数量的块或适当分数的块的级上执行擦除操作。相邻NAND存储串308的存储单元306可以通过字线318被耦合，字线318选择哪一行的存储单元306受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单元。一个页320的以位来衡量的尺寸可以涉及由一个块304中的字线318耦合的NAND存储串308的数量。为了便于描述，一个页320中的存储单元306可以耦合到同一字线318，并且术语“页”和“字线”在本发明中可以互换使用。然而，应当理解，在一些示例中，一个页320中的存储单元306可以耦合到不止一条字线318。每条字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅(栅电极)以及耦合控制栅的栅极线。

图5A和图5B分别示出了根据本发明一实施例所提供的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图和平面图。如图5A中所示，NAND存储串308可以在衬底402以上垂直地延伸穿过存储堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。

存储堆叠层404可以包括交替的栅极导电层406和介质层408。存储堆叠层404中的栅极导电层406和介质层408对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括围绕存储单元306的控制栅、漏极选择栅(DSG)312或源极选择栅(SSG)310，并且可以作为存储堆叠层404的顶部处的漏极选择栅(DSG)线313、存储堆叠层404的底部处的源极选择栅(SSG)线315或者在漏极选择栅(DSG)线313和源极选择栅(SSG)线315之间的字线318来横向延伸。

如图5A中所示，NAND存储串308包括垂直地延伸穿过存储堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻隔层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻隔层422从柱的中心朝向外表面按此顺序沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻隔层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

根据一些实施方式，如图5A中所示，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极端部与阱414接触。例如，源极线314可以耦合到阱414，从而在擦除操作期间向阱414(即NAND存储串308的源极)施加擦除电压。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端部处的沟道插塞416。

如图5B的平面图中所示，可以通过狭缝结构430(例如，栅极线狭缝(GLS))将存储单元阵列301的NAND存储串308布置到块304中，狭缝结构430在相邻块304之间将字线318电分隔，从而能够在读取、编程和擦除操作中对每个块304单独控制。在一些实施方式中，通过漏极选择栅(DSG)切口432将每个块304进一步划分成更小的区域(例如，指状部434)，漏极选择栅(DSG)切口432在相邻指状部434之间将漏极选择栅(DSG)线313电分隔，从而能够在读取和编程操作中对每个指状部434单独控制。应当理解，尽管在图5A和图5B中未示出，但是存储单元阵列301的附加部件可以被形成为包括但不限于局部触点、互连层等。

请继续参阅图4，***电路302可以通过位线316、字线318、源极线314、源极选择栅(SSG)线315和漏极选择栅(DSG)线313耦合到存储单元阵列301，并能够对选中的存储单元执行读取操作。***电路302可以包括任何适当的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、源极选择栅(SSG)线315和漏极选择栅(DSG)线313向和从每个目标存储单元306施加和感测电压信号和/或电流信号来促进存储单元阵列301的操作。***电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的***电路。

请参阅图6，图6示出了一些示例性***电路，包括页缓冲器/感测放大器504、列解码器/位线(BL)驱动器506、行解码器/字线(WL)驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，存储器300还可以包括图6中未示出的附加***电路。

页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从和向存储单元阵列301读取和编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以在读取操作中从位线316感测表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个NAND存储串308。

行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的块304，并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用由电压发生器510生成的字线电压驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并驱动源极选择栅(SSG)线315和漏极选择栅(DSG)线313。

电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供到存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元512可以耦合到上文描述的每个***电路，并且被配置为控制每个***电路的操作，控制逻辑单元512可以执行下文所述的闪存存储器的操作方法。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个***电路的操作的状态信息、命令操作代码(OP代码)和命令地址。

接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(未示出)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储单元阵列301的数据进行缓冲和转发。

请参阅图7，图7示出了根据本发明一实施例所提供的存储器的操作方法的流程示意图，存储器包括多个多位存储单元，每个多位存储单元可被编程于多阶编程阈值电压其中之一阶，多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压，且每个多位存储单元可被预定读取电压进行读取，该操作方法的具体流程可以如下：

检测步骤S101：检测多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压；

第一设定步骤S102：根据最高阶实际阈值电压的最大电压值，设定最高阶编程阈值电压所对应的补偿读取电压。

需要说明的是，当对多位存储单元进行编程操作(即，写入数据)之后，该多位存储单元即被编程于多阶编程阈值电压中的目标阶编程阈值电压，其浮栅中就存储有电子，电子的数量与该目标阶编程阈值电压的目标阶电压值分布区相对应。但是，由于浮栅中存储的电子会形成本征电场，电子会在本征电场的作用下从浮栅中泄露出去，导致该多位存储单元的目标阶实际阈值电压发生偏移而并不等于目标阶编程阈值电压，进而就会使得后续在对该多位存储单元进行读取操作时发生读取错误的问题，即，读出的数据并不是之前编程操作所写入的数据。并且，多位存储单元的擦写次数越多，其浮栅中存储的电子泄露的速度就越快。所以，上述检测步骤S101的目的就是为了检测出多位存储单元的浮栅发生电子泄露后，其目标阶编程阈值电压所对应的目标阶实际阈值电压。

容易理解的是，可以通过检测出最高阶编程阈值电压所对应的最高阶实际阈值电压，尤其是最大阈值电压值，再根据该最高阶实际阈值电压的最大阈值电压值来推算出其他阶实际阈值电压。

进一步地，存储器的多个多位存储单元位于存储器的多条字线和多条位线的交叉点处，请参阅图8，图8示出了根据本发明一实施例所提供的存储器的操作方法的进一步流程示意图，如图8所示，上述检测步骤S101具体可以包括：

字线加压步骤S1011：逐渐调升所选至少一条字线上的检测电压至最高阶编程阈值电压所对应的电压值分布区内；

失败位检查步骤S1012：对所选至少一条字线上的多个多位存储单元进行失败位检查，并在失败位检查结果符合预设标准时，将检测电压设为最高阶编程阈值电压所对应的最高阶实际阈值电压的最大阈值电压值。

请参阅图9示出的根据本发明一实施例所提供的对字线施加检测电压的时序图，容易理解的是，可以以最高阶编程阈值电压所对应的电压值分布区上的最小电压值为依据，来判断所选至少一条字线上的检测电压是否已调升至最高阶编程阈值电压所对应的电压值分布区内(此时检测电压已经一定程度上超过了最高阶实际阈值电压对应的电压值分布区上的最小电压值)，且可以在检测电压调升到上述最高阶编程阈值电压所对应的电压值分布区上的最小电压值后(即，图9示出的T1时间点)，减缓该检测电压的电压值上升的速率，以提升后续失败位检查步骤S1012的精准度。

例如，上述字线加压步骤S1011具体可以包括：

以第一电压变化率向所选至少一条字线线性调升地施加检测电压；

当检测电压升高至最高阶编程阈值电压所对应的电压值分布区内之后，以第二电压变化率向所选至少一条字线继续线性调升地施加检测电压，其中，第一电压变化率大于第二电压变化率。

容易理解的是，当失败位检查结果符合预设标准后，停止向所选至少一条字线施加检测电压(即，图9示出的T2时间点)。

进一步地，所选至少一条字线上的多个多位存储单元与多条位线电连接，在对上述多个多位存储单元进行失败位检查时，可以将该多个多位存储单元以位线进行分组，并每次对至少一个位线组上的多位存储单元进行失败位检查，以提升对上述多个多位存储单元进行失败位检查的速率。

例如，上述失败位检查步骤S1012具体可以包括：

将所选至少一条字线上的多个多位存储单元对应的多条位线分成多个位线组，每次对至少一个位线组上的多位存储单元进行失败位检查；

当首次有一个位线组上的多位存储单元的失败位检查符合预设标准时，将检测电压设为最高阶编程阈值电压所对应的最高阶实际阈值电压的最大阈值电压值。

需要说明的是，在上述“每次对至少一个位线组上的多位存储单元进行失败位检查”的步骤中，可以是以交错的方式每次对至少一个位线组上的多位存储单元进行失败位检查，以减少进行失败位检查时，相邻位线组所带来的干扰。并且，在上述“每次对至少一个位线组上的多位存储单元进行失败位检查”的步骤之前，需要对多位存储单元所对应的位线进行预充电，进行预充电的方式可以是每次对至少一个所述位线组进行预充电，或者，同时对所选至少一条字线上的多个多位存储单元对应的多条位线进行预充电(即对多个多位存储单元对应的多条位线进行分组预充电，或者，同时进行预充电)。

进一步地，上述“每次对至少一个位线组上的多位存储单元进行失败位检查”的步骤，具体包括：

计算所选至少一条字线上的多个多位存储单元中，未被所施加的检测电压所导通的多位存储单元的个数；

当个数在预设范围内时，设定所选至少一条字线上的多个多位存储单元的失败位检查符合预设标准。

需要说明的是，若所选至少一条字线上的某一多位存储单元被编程到的电压值小于检测电压时，该多位存储单元可以被该检测电压导通，若该多位存储单元被编程到的电压值大于检测电压时，该多位存储单元不可以被该检测电压导通。容易理解的是，当所选至少一条字线上的检测电压已调升至最高阶编程阈值电压对应的电压值分布区内并继续升高时，就会有更多的被编程到最高阶编程阈值电压的多位存储单元被施加的该检测电压所导通，相应的，未被该检测电压所导通的多位存储单元会越来越少，当未被该检测电压所导通的多位存储单元的数量减少到一个预定的范围内时，即确定所选至少一条字线上的多个多位存储单元的失败位检查符合上述预设标准，此时在所选至少一条字线上所施加的检测电压的电压值，即为最高阶编程阈值电压产生偏移后所对应的最高阶实际阈值电压的最大阈值电压值。

进一步地，若所选至少一条字线上的多个多位存储单元未存储用户数据，可以将该多个多位存储单元均编程于最高阶编程阈值电压，然后通过该操作方法检测出该多位存储单元最高阶实际阈值电压，之后，根据最高阶实际阈值电压设定对应的最高阶补偿读取电压，并推算出其他各阶编程阈值电压对应的其他各阶推定阈值电压，然后，设定其他各阶编程阈值电压对应的补偿读取电压。在这种情况下，在进行失败位检查时，当未被检测电压所导通的多位存储单元的数量小于一个预设值时，则判断该多个多位存储单元的失败位检查符合上述预设标准，该预设值的示例性大小可以为1或者2。

进一步地，若所选至少一条字线上的多个多位存储单元已存储用户数据，对该多个多位存储单元进行的读取电压补偿操作是为了后续进行读取数据时不会发生读取错误，那么此时，当以“每次对至少一个位线组上的多位存储单元进行失败位检查”的方式进行操作时，由于该位线组上的多个多位存储单元可能均未被编程至最高阶编程阈值电压，而均可被调升至最高阶编程阈值电压的检测电压所导通，所以，在进行失败位检查时，当未被检测电压导通的多位存储单元的数量大于零且小于一个预设值时，才会判断该多个多位存储单元的失败位检查符合所述预设标准，该预设值的示例性大小可以为1或者2。

容易理解的是，当测量出了最高阶实际阈值电压的最大阈值电压值后，即可推算出其他各阶推定阈值电压，然后，设定其他各阶编程阈值电压对应的补偿读取电压，以避免发生读取错误的问题。

例如，请继续参阅图8，在上述第一设定步骤S102之后，还可以包括：

计算步骤S103：根据最高阶实际阈值电压的最大阈值电压值以及多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压；

第二设定步骤S104：根据其他各阶推定阈值电压，设定其他各阶编程阈值电压对应的补偿读取电压；

补偿读取电压查找表建立步骤S105：根据多阶编程阈值电压以及各阶补偿读取电压建立补偿读取电压查找表，其中，补偿读取电压查找表包括各阶编程阈值电压与对应的各阶补偿读取电压的映射关系。

容易理解的是，当设定好每一阶编程阈值电压对应的补偿读取电压后，基于补偿读取电压对存储单元进行读取时，就不会出现读取错误的问题，例如，该操作方法还包括：

基于补偿读取电压对目标阶编程阈值电压所对应的存储单元进行读取操作。

区别于现有技术，本发明提供了一种闪存存储器的操作方法，其中，闪存存储器包括多个多位存储单元，每个多位存储单元可被编程于多阶编程阈值电压其中之一阶，多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压，且每个多位存储单元可被预定读取电压进行读取，该操作方法包括：检测多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压，之后，根据目标阶实际阈值电压，设定目标阶编程阈值电压对应的补偿读取电压，本发明提供操作方法，会根据检测出的多位存储单元在发生电子从浮栅泄露后的目标阶实际阈值电压，而设定目标阶编程阈值电压所对应的补偿读取电压，从而避免了因为使用该目标阶编程阈值电压原先对应的预定读取电压，对该多位存储单元进行数据读取，而发生读取错误的问题出现。

除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。

综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (22)

1.一种闪存存储器的操作方法，其特征在于，所述闪存存储器包括多条字线、多条位线以及受选中的所述多条字线和所述多条位线控制的多个多位存储单元，每个所述多位存储单元可被编程于多阶编程阈值电压其中之一阶，所述多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压，所述操作方法包括：

检测所述多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压；

根据所述目标阶实际阈值电压的最大阈值电压值以及所述多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压；以及，

根据所述目标阶实际阈值电压，设定所述目标阶编程阈值电压所对应的补偿读取电压。

2.根据权利要求1所述的操作方法，其特征在于，所述目标阶编程阈值电压为所述多阶编程阈值电压中的最高阶编程阈值电压，在所述根据所述目标阶实际阈值电压的最大阈值电压值以及所述多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压的步骤之后，还包括：

根据所述其他各阶推定阈值电压，设定所述其他各阶编程阈值电压对应的所述补偿读取电压。

3.根据权利要求2所述的操作方法，其特征在于，所述检测所述多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压的步骤，具体包括：

逐渐调升所选至少一条字线上的检测电压至所述最高阶编程阈值电压所对应的所述电压值分布区内；

对所述所选至少一条字线上的多个多位存储单元进行失败位检查，并在所述失败位检查结果符合预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

4.根据权利要求3所述的操作方法，其特征在于，所述逐渐调升所选至少一条字线上的检测电压至所述最高阶编程阈值电压所对应的所述电压值分布区内的步骤，具体包括：

以第一电压变化率向所选至少一条字线线性调升地施加检测电压；

当所述检测电压升高至所述最高阶编程阈值电压所对应的所述电压值分布区内之后，以第二电压变化率向所述所选至少一条字线继续线性调升地施加所述检测电压；

其中，所述第一电压变化率大于所述第二电压变化率。

5.根据权利要求3所述的操作方法，其特征在于，所述对所述所选至少一条字线上的多个多位存储单元进行失败位检查，并在所述失败位检查结果符合预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值的步骤，具体包括：

将所述所选至少一条字线上的多个多位存储单元对应的多条位线分成多个位线组，每次对至少一个所述位线组上的多位存储单元进行失败位检查；

当首次有一个所述位线组上的多位存储单元的所述失败位检查符合所述预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

6.根据权利要求5所述的操作方法，其特征在于，所述每次对至少一个所述位线组上的多位存储单元进行失败位检查的步骤，具体包括：

以交错的方式每次对所述至少一个所述位线组上的多位存储单元进行失败位检查。

7.根据权利要求5所述的操作方法，其特征在于，在所述每次对至少一个所述位线组上的多位存储单元进行失败位检查的步骤之前，还包括：

每次对所述至少一个所述位线组进行预充电或同时对所述所选至少一条字线上的多个多位存储单元对应的多条位线进行预充电。

8.根据权利要求3所述的操作方法，其特征在于，所述对所述所选至少一条字线上的多个多位存储单元进行失败位检查的步骤，具体包括：

计算所述所选至少一条字线上的多个多位存储单元中，未被所施加的所述检测电压所导通的多位存储单元的个数；

当所述个数在预设范围内时，设定所述所选至少一条字线上的多个多位存储单元的所述失败位检查符合所述预设标准。

9.根据权利要求2所述的操作方法，其特征在于，在所述根据所述其他各阶推定阈值电压，设定所述其他各阶编程阈值电压对应的所述补偿读取电压的步骤之后，还包括：

根据所述多阶编程阈值电压以及各阶所述补偿读取电压，建立补偿读取电压查找表，其中，所述补偿读取电压查找表包括各阶编程阈值电压与对应的各阶所述补偿读取电压的映射关系。

10.根据权利要求1所述的操作方法，其特征在于，所述操作方法还包括：

基于所述补偿读取电压对所述目标阶编程阈值电压所对应的存储单元进行读取操作。

11.根据权利要求1所述的操作方法，其特征在于，所述闪存存储器为三维NAND闪存存储器。

12.一种闪存存储器，其特征在于，包括：

存储器单元阵列，所述存储器单元阵列包括多个多位存储单元行，每个所述多位存储单元可被编程于多阶编程阈值电压其中之一阶，所述多阶编程阈值电压分别具有对应的各阶电压值分布区以及各阶预定读取电压；

多条字线，所述多条字线分别耦合到一行所述多个多位存储单元；

多条位线，所述多条位线分别耦合到一串所述多个多位存储单元；

***电路，所述***电路耦合到所述多条字线和所述多条位线，并且被配置为能够对选中的存储单元执行读取操作，并且，所述***电路包括控制电路，所述***电路被配置为：

检测所述多阶编程阈值电压中的目标阶编程阈值电压的目标阶实际阈值电压；

根据所述目标阶实际阈值电压的最大阈值电压值以及所述多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压；以及，

根据所述目标阶实际阈值电压，设定所述目标阶编程阈值电压所对应的补偿读取电压。

13.根据权利要求12所述的闪存存储器，其特征在于，所述目标阶编程阈值电压为所述多阶编程阈值电压中的最高阶编程阈值电压，在所述根据所述目标阶实际阈值电压的最大阈值电压值以及所述多阶编程阈值电压之间的差值，计算其他各阶编程阈值电压对应的其他各阶推定阈值电压的步骤之后，所述***电路进一步被配置为：

根据所述其他各阶推定阈值电压，设定所述其他各阶编程阈值电压对应的所述补偿读取电压。

14.根据权利要求13所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

逐渐调升所选至少一条字线上的检测电压至所述最高阶编程阈值电压所对应的所述电压值分布区内；

对所述所选至少一条字线上的多个多位存储单元进行失败位检查，并在所述失败位检查结果符合预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

15.根据权利要求14所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

以第一电压变化率向所选至少一条字线线性调升地施加检测电压；

当所述检测电压升高至所述最高阶编程阈值电压所对应的所述电压值分布区内之后，以第二电压变化率向所述所选至少一条字线继续线性调升地施加所述检测电压；

其中，所述第一电压变化率大于所述第二电压变化率。

16.根据权利要求14所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

将所述所选至少一条字线上的多个多位存储单元对应的多条位线分成多个位线组，每次对至少一个所述位线组上的多位存储单元进行失败位检查；

当首次有一个所述位线组上的多位存储单元的所述失败位检查符合所述预设标准时，将所述检测电压设为所述最高阶编程阈值电压所对应的最高阶实际阈值电压的所述最大阈值电压值。

17.根据权利要求16所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

以交错的方式每次对所述至少一个所述位线组上的多位存储单元进行失败位检查。

18.根据权利要求16所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

每次对所述至少一个所述位线组进行预充电或同时对所述所选至少一条字线上的多个多位存储单元对应的多条位线进行预充电。

19.根据权利要求14所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

计算所述所选至少一条字线上的多个多位存储单元中，未被所施加的所述检测电压所导通的多位存储单元的个数；

当所述个数在预设范围内时，设定所述所选至少一条字线上的多个多位存储单元的所述失败位检查符合所述预设标准。

20.根据权利要求13所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

根据所述多阶编程阈值电压以及各阶所述补偿读取电压，建立补偿读取电压查找表，其中，所述补偿读取电压查找表包括各阶编程阈值电压与对应的各阶所述补偿读取电压的映射关系。

21.根据权利要求12所述的闪存存储器，其特征在于，所述***电路进一步被配置为：

基于所述补偿读取电压对所述目标阶编程阈值电压所对应的存储单元进行读取操作。

22.根据权利要求12所述的闪存存储器，其特征在于，所述闪存存储器为三维NAND闪存存储器。

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