JP2008034955A - ディジタル−アナログ変換器および映像表示装置 - Google Patents

Abstract

【課題】高い変換精度を維持したままセレクトスイッチの数を簡単な構成で減らす。
【解決手段】上位レジスタストリングと、下位レジスタストリングと、演算増幅器（オペアンプＯＡ）と、上位レジスタストリングで発生する複数の上位電圧値ＶＲ０〜ＶＲ(2^N-1)から、上位ビットに対応する一の上位電圧値を選択しオペアンプＯＡの一方入力に出力する上位セレクタ４４と、下位レジスタストリングで発生する複数の下位電圧値ＶＲＬ０〜ＶＲＬ(2^Ｍ-1)から、下位ビットに対応する一の下位電圧値を選択しオペアンプＯＡの他方入力に出力する下位セレクタ４７と、オペアンプＯＡのサンプルホールド動作と出力加算動作を行うための上位キャパシタＣ、第１〜第３スイッチＳＷ１〜ＳＷ３ならびにその制御回路（不図示）とを有する。
【選択図】図４

Description

本発明は、入力するディジタル（映像）信号の上位ビットと下位ビットごとにレジスタストリングを備え、上位レジスタストリングで発生する上位電圧値をサンプルホールドし、これに、下位レジスタストリングで発生する下位電圧を加算するディジタル−アナログ変換器と、当該ディジタル−アナログ変換器の機能を画素部の信号線をそれぞれ駆動する駆動ユニット内に備える映像表示装置に関する。

例えば液晶ディスプレイ等の表示パネルには、その画素列ごとの信号線を駆動する水平ドライバを駆動ＩＣとして有する。
水平ドライバにディジタルの映像信号が入力されるが、それをアナログの画素駆動信号に変換する必要がある。そのため、水平ドライバには信号線ごとに、映像信号ビット数（例えば８ビットまたはそれ以上）に応じた性能のディジタル−アナログ変換器（以下、ＤＡＣ(digital to analog converter)またはＤ／Ａコンバータという）が内蔵される。

ＤＡＣは種々の方式が提案されているが、とくに映像ディスプレイ等の用途では、数百から数千の映像信号線ごとにＤＡＣが必要であり、その配置スペース削減の要請から高い性能（高精度変換）と小さい占有面積の両立が要求される。

高精度変換のためにはできるだけシンプルな回路構成が必要であり、その要請を満たす方式としてレジスタストリング型のＤＡＣ（Ｄ／Ａコンバータ）が知られている（例えば、特許文献１参照）。

図１に、レジスタストリング型のＤ／Ａコンバータの基本構成を示す。
出力すべきアナログ電圧の最小電圧（アナログ下限値）Ｖｂの入力端子Ｔｂと、上記アナログ電圧の最大電圧（アナログ上限値）Ｖｔの入力端子Ｔｔとの間に、複数２^Ｎ個のレジスタ素子ＲＥ０,ＲＥ１,…,ＲＥ(2^N-2),ＲＥ(2^N-1)の直列接続体からなるレジスタストリングＲＳが接続されている。
各レジスタ素子間のノードおよび末端のレジスタ素子と入力端子Ｔｂまたは入力端子Ｔｔとの接続ノード（ここでは入力端子Ｔｂ側の接続ノード）に、各々スイッチ（以下、セレクトスイッチという）が接続されている。図１の例では、レジスタ素子ＲＥ０とＲＥ１との接続ノードにセレクト上位セレクトスイッチＳ０が接続され、同様に、レジスタ素子ＲＥ１とＲＥ２との接続ノードにセレクトスイッチＳ１が接続され、この接続関係がレジスタ素子を１つずつシフトしながら他のセレクトスイッチＳ３〜Ｓ(2^N-1)でも繰り返されている。
２^Ｎ個のセレクトスイッチＳ０〜Ｓ(2^N-1)のレジスタ素子と反対の側が短絡され出力端子Ｔｏに接続されている。

このＤ／Ａコンバータは、入力されるＮビットのディジタル信号に応じて一のセレクトスイッチを選択すると、（Ｖｔ−Ｖｂ）を２^Ｎに等分割した所望のアナログＤＣ電圧が出力電圧Ｖｏとして出力端子Ｔｏから得られる。
特開２００２−１７５０２１号公報

この方式のＤ／Ａコンバータは、ビット数をＮとすると必要なアナログスイッチ（セレクトスイッチ）の数が２^Ｎ個となり、多ビットの変換の場合はスイッチが膨大な数になってしまう不利益がある。
とくに映像表示装置の信号線駆動に、この方式のＤ／Ａコンバータを用いる場合、スイッチが多いため配置が困難であり、また駆動ＩＣのコスト増を招く。

本発明が解決しようとする課題は、高い変換精度を維持したままセレクトスイッチの数を簡単な構成で減らしたディジタル−アナログ変換器と、当該ディジタル−アナログ変換器を信号線駆動に用いる映像表示装置を提供することである。

本発明に係るディジタル−アナログ変換器は、入力するディジタル信号の上位ビットに対応する複数の上位電圧値が発生する上位レジスタストリングと、前記ディジタル信号の下位ビットに対応する複数の下位電圧値が発生する下位レジスタストリングと、演算増幅器と、前記上位レジスタストリングで発生する前記複数の上位電圧値から、前記上位ビットに対応する一の上位電圧値を選択し、前記演算増幅器の一方入力に出力する上位セレクタと、前記下位レジスタストリングで発生する前記複数の下位電圧値から、前記下位ビットに対応する一の下位電圧値を選択し、前記演算増幅器の他方入力に出力する下位セレクタと、前記上位セレクタの出力に接続されている第１スイッチと、前記第１スイッチと前記演算増幅器の一方入力との間に接続されている上位キャパシタと、前記上位キャパシタの一方電極と前記演算増幅器の出力との間に接続されている第２スイッチと、前記上位キャパシタの他方電極と前記演算増幅器の出力との間に接続されている第３スイッチと、前記第１〜第３スイッチを制御する制御回路と、を有する。
本発明では好適に、前記下位セレクタと前記演算増幅器の前記他方入力との間に下位キャパシタが接続され、前記下位キャパシタと前記演算増幅器との接続ノードに、前記制御回路の制御により、前記演算増幅器の前記他方入力に対し初期直流電圧を設定するときにオンする第４スイッチが接続されている。
さらに好適に、前記上位キャパシタと前記下位キャパシタの各容量値が、キャパシタと前記演算増幅器との接続ノードからみた容量値が等しくなるように設定されている。

本発明に係る映像表示装置は、電圧駆動の画素がマトリクス状に多数配列されている画素部と、前記画素部の画素列ごとに設けられている複数の信号線と、前記複数の信号線ごとに１つずつ設けられている複数の駆動ユニットと、前記複数の駆動ユニットに共通に設けられ、入力するディジタル映像信号の上位ビットに対応する複数の上位電圧値が発生する上位レジスタストリングと、前記複数の駆動ユニットに共通に設けられ、前記ディジタル映像信号の下位ビットに対応する複数の下位電圧値が発生する下位レジスタストリングと、制御回路とを備える。また、前記複数の駆動ユニットの各々が、演算増幅器と、前記上位レジスタストリングで発生する前記複数の上位電圧値から、前記上位ビットに対応する一の上位電圧値を選択し、前記演算増幅器の一方入力に出力する上位セレクタと、前記下位レジスタストリングで発生する前記複数の下位電圧値から、前記下位ビットに対応する一の下位電圧値を選択し、前記演算増幅器の他方入力に出力する下位セレクタと、前記上位セレクタの出力に接続されている第１スイッチと、前記第１スイッチと前記演算増幅器の一方入力との間に接続されている上位キャパシタと、前記上位キャパシタの一方電極と前記演算増幅器の出力との間に接続されている第２スイッチと、前記上位キャパシタの他方電極と前記演算増幅器の出力との間に接続されている第３スイッチと、を含む。前記制御回路は、上記第１〜第３スイッチを制御する制御回路である。
本発明では好適に、前記各駆動ユニットにおいて、前記下位セレクタと前記演算増幅器の前記他方入力との間に下位キャパシタが接続され、前記各駆動ユニットにおいて、前記下位キャパシタと前記演算増幅器との接続ノードに、前記制御回路の制御により、前記演算増幅器の前記他方入力に対し初期直流電圧を設定するときにオンする第４スイッチが接続されている。
さらに好適に、前記上位キャパシタと前記下位キャパシタの各容量値が、キャパシタと前記演算増幅器との接続ノードからみた容量値が等しくなるように設定されている。

上記構成によれば、上位セレクタに、入力されるディジタル信号の上位ビット（ビット数はディジタル信号のビット数より小さければ任意）が入力され、残りの下位ビットが下位セレクタに入力される。
上位セレクタは、レジスタストリングのレジスタ素子間の接続ノード（ただしストリング末端ではレジスタ素子の最大電圧または最小電圧の印加ノード）に発生している複数の上位電圧値の何れか一を選択して、演算増幅器の一方入力に出力する。この上位セレクタの出力と演算増幅器の一方入力との間には、第１スイッチと上位キャパシタが、上位セレクタの出力側からこの順で直列接続されている。また、上位キャパシタの一方電極（例えば演算増幅器側の電極）が第２スイッチを介して演算増幅器の出力と短絡可能になっている。さらに、上位キャパシタの他方電極（例えば上位セレクタ側の電極）が第３スイッチを介して演算増幅器の出力と短絡可能になっている。
下位セレクタからの出力は、演算増幅器の他方入力に入力可能に接続されている。

制御回路が、これらの第１〜第３スイッチがオンするタイミングを制御することにより、上位ビットに応じた上位電圧値に、下位ビットに応じた下位電圧値を高精度で加算された出力が演算増幅器から得られる。

本発明によれば、高い変換精度を維持したままセレクトスイッチの数を簡単な構成で減らすことができるという利点がある。

以下、本発明の実施形態を、ディジタル−アナログ変換器を信号線駆動ユニットごとに内蔵する映像表示装置を例として図面を参照して説明する。

［第１実施形態］
図２は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。図２は、簡略化のために、４行×４列分の画素配列を例に示している。
図示の液晶表示パネル１において、行列状に配置された４行×４列分の画素１１の各々は、薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴのソースとドレインの一方に、画素電極が接続された液晶セルＬＣと、当該ソースまたはドレインに一方の電極が接続された保持容量Ｃｓとから構成されている。これら画素１１の各々に対して、信号線（データ線）１２−１〜１２−４が列ごとにその画素配列方向に沿って配線され、ゲート線１３−１〜１３−４が行ごとにその画素配列方向に沿って配線されている。

画素１１の各々において、薄膜トランジスタＴＦＴのソース（または、ドレイン）は、対応するデータ線１２−１〜１２−４に各々接続されている。薄膜トランジスタＴＦＴのゲートは、ゲート線１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４に、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。

以上により、画素１１が行列状に配置され、これら画素１１に対してデータ線１２−１〜１２−４が列ごとに配線され、かつゲート線１３−１〜１３−４が行ごとに配線されてなる画素部２が構成されている。画素部２において、ゲート線１３−１〜１３−４の各一端は、垂直ドライバ（Ｖ・ＤＲＶ）３の各行の出力端に接続されている。

垂直ドライバ３は、１画面の表示期間ごとに垂直方向（列方向）に走査してゲート線１３−１〜１３−４に接続された各画素１１を行単位で順次選択する。すなわち、垂直ドライバ３からゲート線１３−１に対して垂直走査パルスが与えられたときには１行目の各列の画素が選択され、ゲート線１３−２に対して垂直走査パルスが与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲート線１３−３，１３−４に対して垂直走査パルスが順に与えられる。

画素部２の列方向の一方に、水平ドライバ（Ｈ・ＤＲＶ）４が配置されている。また、垂直ドライバ３や水平ドライバ４に対して各種のクロック信号や制御信号を与えるタイミングジェネレータ（ＴＧ）５が設けられている。

水平ドライバ４は、半導体多チャンネル・ディスプレイドライバであり、データ線１２−１,１２−２,…ごとに駆動ユニットを有する。

図３に、水平ドライバ４のブロック図を示す。
水平ドライバ４は、データ線ごとに駆動ユニット４Ａを有する（図では５ユニットまで表示）。データ入力端子４１は、ディジタル（映像）信号としてのディジタルデータを入力する端子であり、全ての駆動ユニット４Ａに共通に設けられている。データ出力端子４９は駆動ユニット４Ａごとに設けられている。

駆動ユニット４Ａは、データの入力側から順に設けられている、シフトレジスタ４２、ラッチ４３、上位セレクタ４４、下位セレクタ４７、および、サンプルホールド加算器としてのサンプルホールドアンプ４８を含む。
このうちサンプルホールドアンプ４８には、図２に示すタイミングジェネレータ５からの制御信号ＣＳ１,ＣＳ２,ＣＳ３,ＣＳ４が、ＣＳ入力端子を経由して入力される。また、特に図示しないがタイミングジェネレータ５からのクロック信号がシフトレジスタ４２やラッチ４３に入力される。制御信号ＣＳ１,ＣＳ２,ＣＳ３,ＣＳ４もクロック信号に同期した信号であり、そのため全ての駆動ユニット４Ａが同期して動作する。

データ入力端子４１から（Ｎ＋Ｍ）ビットのディジタルデータが入力される。このディジタルデータは上位Ｎビットと下位Ｍビットにより構成される。ディジタルデータは、端に位置する駆動ユニット４Ａのシフトレジスタ４２に入力され、駆動ユニット４Ａ（チャネル）の配列方向にシフトレジスタ４２内を順次転送される。
点順次駆動の場合は転送されたデータは順次（一定の時間間隔で次々に）各チャネル内のラッチ４３に出力されて一時保持され、順次次段に送られる。一方、線順次駆動の場合は全てのシフトレジスタ４２にデータが揃った時点で一斉にラッチ４３に１表示ライン分のデータが出力され、一斉に次段に送られる。

ラッチ４３の出力は２系統に分けられている。すなわち、ラッチ４３に保持される上位Ｎビットが上位セレクタ４４に出力され、下位Ｍビットが下位セレクタ４７に出力される。
上位セレクタ４４は、図１に示すセレクトスイッチＳ０〜Ｓ(2^N-1)と同様に、２^Ｎ個のセレクトスイッチを有する。ただし、本実施形態で上位セレクタ４４に対応するビット数Ｎは上位ビット数であるため、図１における全ビット数Ｎより小さく、その分、セレクトスイッチの数も少ない。２^Ｎ個のセレクトスイッチの何れかが選択されてオンすることにより上位セレクタ４４が動作する。
同様に、下位セレクタ４７は、２^Ｍ個のセレクトスイッチを有し、その何れかが選択されてオンすることにより動作する。
なお、図３には、上位セレクタ４４と下位セレクタ４７のそれぞれでセレクトスイッチを選択するための構成が省略されている。この構成は、入力するディジタルデータをＮビット、Ｍビットの繰り返しを単位にデコードするデコーダから構成される。

図３に示す水平ドライバ４は、全ての上位セレクタ４４に共通な上位レジスタストリング４５と、全ての下位セレクタ４７に共通な下位レジスタストリング４６とを、それぞれ１つずつ有する。
上位レジスタストリング４５は、図１に示す抵抗ストリングＲＳと同様、上位ビット数Ｎに対応した数、すなわち２^Ｎ個の上位レジスタ素子（図１に示すレジスタ素子ＲＥ０〜ＲＥ(2^N-1)に相当）の直列接続体である。また、下位レジスタストリング４６は下位ビット数Ｍに対応した数、すなわち２^Ｍ個の下位レジスタ素子の直列接続体である。

上位レジスタストリング４５の一方端に、Ｖｔ入力端子を介してアナログ上限電圧Ｖｔが印加され、その他方端に、Ｖｂ入力端子を介してアナログ下限電圧Ｖｂが印加される。この電圧印加時に、レジスタ素子の抵抗値が“Ｒ”で等しい場合、レジスタ素子間に（Ｖｔ−Ｖｂ）を等間隔に分割した上位電圧値が、レジスタ素子同士の接続ノードに発生する。このレジスタ素子間の上位電圧値は全ての上位セレクタ４４に供給される。また、図１と同様な接続関係の場合、アナログ上限値Ｖｔも上位セレクタ４４に供給される。

なお、図１とは異なり、アナログ下限値Ｖｂを上位セレクタ４４に供給する構成でもよい。また、レジスタ素子の数を１つ減らしてアナログ上限値Ｖｔとアナログ下限値Ｖｂの双方を上位セレクタ４４に供給する構成でもよい。

図１と同じこの上位セレクタ４４の各レジスタ素子に印加される電圧は（Ｖｔ−Ｖｂ）／２^Ｎまたは（Ｖｔ−Ｖｂ）／（２^Ｎ＋１）で表され、以下、この電圧を“区間電圧”という。
下位レジスタストリング４６の一方端に、区間トップ電圧ＶＬｔがＶＬｔ入力端子を介して印加される。下位レジスタストリング４６の他方端に区間ボトム電圧ＶＬｂが、ＶＬｂ入力端子を介して印加される。この区間トップ電圧ＶＬｔと区間ボトム電圧ＶＬｂとの差が、上記で定義した“区間電圧”と等しい電圧に設定されている。これは上位ビットで“区間電圧”を単位として粗く変化する出力電圧の変化ステップをさらに下位ビットで細かく２^Ｍ分割するためである。

上位セレクタ４４と下位セレクタ４７の出力はサンプルホールドアンプ４８の入力となり、この入力された２つのセレクタ出力がサンプルホールドアンプ４８内で加算され、（Ｎ＋Ｍ）ビットのＤ／Ａコンバータ出力として出力端子４９に出力され、液晶表示パネル１の対応する信号線を駆動する。
このとき、ＣＳ入力端子から入力される制御信号によりサンプルホールドアンプ４８のサンプルホールド動作および加算出力動作が制御される。

図４に、図３の上位セレクタ４４、下位セレクタ４７、サンプルホールドアンプ４８により構成される駆動ユニット４Ａの一部を詳示する。
サンプルホールドアンプ４８は、オペアンプ（演算増幅器）ＯＡ、上位キャパシタＣ、第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３を有する。
上位セレクタ４４の出力とオペアンプＯＡの反転入力「−」との間には、第１スイッチＳＷ１と上位キャパシタＣが、上位セレクタ４４の出力側からこの順で直列接続されている。また、上位キャパシタＣの一方電極（本例ではオペアンプＯＡ側の電極）と、オペアンプＯＡの出力との間に第２スイッチＳＷ２が接続されている。さらに、上位キャパシタＣの他方電極（本例では上位セレクタ４４側の電極）と、オペアンプＯＡの出力との間に第３スイッチＳＷ３が接続されている。これら第１スイッチＳＷ１〜第３スイッチの３つのスイッチは、図３のＣＳ入力端子から入力される制御信号により、適切なタイミングで導通が制御される。

上位セレクタ４４は２^Ｎ個の上位セレクトスイッチＳ０〜Ｓ(2^N-1)を有し、それぞれの出力ノードが共通接続されて第１スイッチＳＷ１の入力ノードに接続されている。
２^Ｎ個の上位セレクトスイッチＳ０〜Ｓ(2^N-1)の各入力ノードには、図２の上位レジスタストリング４５で発生した上位電圧値ＶＲ０〜ＶＲ(2^N-1)が供給可能となっている。この上位電圧値ＶＲ０〜ＶＲ(2^N-1)は、その隣り合う電圧差が、前述した一定の区間電圧となる。上位電圧値ＶＲ０〜ＶＲ(2^N-1)は、上位レジスタ素子間の接続ノード、または、アナログ上限値Ｖｔまたはアナログ下限値Ｖｂの印加ノードに発生する電圧である。
２^Ｎ個の上位セレクトスイッチＳ０〜Ｓ(2^N-1)は、当該Ｄ／Ａコンバータに入力されるディジタル信号の上位Ｎビットに応じて、その１つだけ導通するように（例えば不図示のデコーダにより）制御される。

下位セレクタ４７は２^Ｍ個の下位セレクトスイッチＳＬ０〜ＳＬ(2^Ｍ-1)を有し、それぞれの出力ノードが共通接続されて、オペアンプＯＡの非反転入力「＋」に接続されている。
２^Ｍ個の下位セレクトスイッチＳＬ０〜ＳＬ(2^Ｍ-1)の各入力ノードには、図２に示す下位レジスタストリング４６で発生した下位電圧値ＶＲＬ０〜ＶＲＬ(2^Ｍ-1)が供給可能となっている。この下位電圧値ＶＲＬ０〜ＶＲＬ(2^Ｍ-1)は、前述した一定の区間電圧と等価な電圧を２^Ｍまたは（２^M＋１）で等分した電圧である。下位電圧値ＶＲＬ０〜ＶＲＬ(2^Ｍ-1)は、下位レジスタ素子間の接続ノードに発生する電圧、または、区間トップ電圧ＶＬｔまたは区間ボトム電圧ＶＬｂである。
２^Ｍ個の下位電圧値ＶＲＬ０〜ＶＲＬ(2^M-1)は、当該Ｄ／Ａコンバータに入力されるディジタル信号の下位Ｍビットに応じて、その１つだけ導通するように（例えば不図示のデコーダにより）制御される。

次に、図５のタイミングチャートを用いて動作を説明する。
ここで第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３は、ディジタルの制御信号の“Ｈ”レベルでオンし、“Ｌ”レベルでオフする。

図５（Ａ）〜図５（Ｃ）に示すように、初期状態では第１スイッチＳＷ１と第２スイッチＳＷ２はオン、第３スイッチＳＷ３はオフしている。また、図５（Ｄ）に示すように、上位セレクトスイッチＳ０〜Ｓ(2^N-1)のうち、入力されるディジタル信号の上位ビットに対応した１つの上位セレクトスイッチＳｘがオンしている。さらに、初期状態では、図５（Ｅ）に示すように、下位セレクトスイッチＳＬ０〜ＳＬ(2^M-1)のうち、区間ボトム電圧ＶＬｂに最も近い下位セレクトスイッチＳＬ０だけがオンしている。
この初期状態では、図４において、第１スイッチＳＷ１がオンしているため、オン状態の上位セレクトスイッチＳｘを介して上位電圧値ＶＲｘが上位キャパシタＣの上位セレクタ側電極に入力されている。また、オペアンプＯＡの反転入力「−」と出力が接続され、その非反転入力「＋」には下位電圧値ＶＲＬ０が入力される。このため、オペアンプＯＡの出力電圧Ｖｏは最も低い下位電圧値ＶＲＬ０と等しい電圧となる。

次に、図５（Ａ）に示すように、時間ｔ１にて第２スイッチＳＷ２をオフにする。これにより、オペアンプＯＡの出力が上位セレクタ４４から切断されるが、このとき上位キャパシタＣの両端には、最も低い下位電圧値ＶＲＬ０を基準として上位電圧値ＶＲｘが印加されている。

次に、図５（Ｂ）に示すように、時間ｔ２にて第１スイッチＳＷ１をオフして、上位キャパシタＣを上位セレクタ４４から切り離す。これにより、最も低い下位電圧値ＶＲＬ０を基準とする上位電圧値ＶＲｘが上位キャパシタＣに保持される。

次に、図５（Ｃ）に示すように、時間ｔ３にて第３スイッチＳＷ３をオンする。これにより、第３スイッチＳＷ３と上位キャパシタＣを介してオペアンプＯＡに帰還がかかり、図５（Ｇ）に示すように、オペアンプＯＡの出力電圧Ｖｏは上位電圧値ＶＲｘと等しい電圧になる。ここまでの動作で上位セレクタ４４により選択された上位電圧値ＶＲｘがオペアンプＯＡから出力されたことになる。

図５（Ｅ）に示すように、時間ｔ４にて、下位セレクタ４７の下位セレクトスイッチＳＬ０をオフする。続いて、図５（Ｆ）に示すように、時間ｔ５にて、２^Ｍ個の下位セレクトスイッチＳＬ０〜ＳＬ(2^M-1)のうち、入力されるディジタル信号の下位Ｍビットに対応する下位セレクトスイッチＳＬｘをオンする。これによりオペアンプＯＡの非反転入力「＋」端子の電圧は、初期設定された最も低い下位電圧値ＶＲＬ０から、下位セレクトスイッチＳＬｘに対応した下位電圧値ＶＲＬｘに変化する。

このようにオペアンプＯＡに帰還がかかった状態で非反転入力「＋」の電圧を変化させると、出力電圧Ｖｏも同じ電圧分だけ変化する。したがって非反転入力「＋」の電圧が、最も低い下位電圧値ＶＲＬ０から下位電圧値ＶＲＬｘに変化すると、図５（Ｇ）に示すように、オペアンプＯＡの出力電圧Ｖｏは上位電圧値ＶＲｘから、より高い電圧（ＶＲｘ＋ＶＲＬｘ−ＶＲＬ０）に変化する。上位電圧値ＶＲｘに加算される電圧（ＶＲＬｘ−ＶＲＬ０）は、最も低い下位電圧値ＶＲＬ０と、入力されるディジタル信号の下位Ｍビットに応じて下位セレクタ４７により選択された下位電圧値ＶＲＬｘとの差電圧である。したがって、時間ｔ５以後にオペアンプＯＡから出力される電圧（ＶＲｘ＋ＶＲＬｘ−ＶＲＬ０）は、入力されるディジタル信号の上位ビット数をＮ、下位ビット数をＭとすると（Ｎ＋Ｍ）ビットのＤ／Ａ変換されたアナログ電圧となる。

このＤ／Ａコンバータ出力で、液晶表示パネル１の、対応する信号線が駆動される。より詳細には、入力ディジタル信号のビット値に応じたアナログ電圧が図４の水平ドライバ４から出力され、垂直ドライバ３の走査によるオン状態の薄膜トランジスタＴＦＴを介して液晶セルＬＣの画素電極に印加される。このときの液晶セルＬＣの電界は、信号線から供給されるアナログ電圧の値に応じて決まるため、入力されるディジタル信号に応じた階調で画素の明るさが変化する。

［第２実施形態］
本実施形態は、サンプルホールドアンプ４８の非反転入力「＋」側の構成を、より高精度な変換を実現するために改善したものである。
図４の構成を有する第１実施形態では、下位セレクタ４７の出力を、直接オペアンプＯＡの非反転入力「＋」に入力している。この場合、以下の改善点が存在する。

図４のオペアンプＯＡの反転入力「−」には上位キャパシタＣが接続されているが、上位キャパシタＣと反転入力「−」との接続ノードには多少なりとも寄生容量が存在する。この寄生容量は半導体デバイスにおける導電層と他の導電層の結合容量、ＴＦＴ薄膜の半導体不純物領域のジャンクション容量等である。
この寄生容量が上位キャパシタＣの容量値に比べ無視できないと、両者の電荷配分により、その容量比に応じた量だけ、前述した電圧差分が減衰し、出力電圧（ＶＲｘ＋ＶＲＬｘ−ＶＲＬ０）が設計値から微妙に大きくなるという不都合がある。
第２実施形態は、この点を改善し、より高精度はＤ／Ａ(digital to analog)変換を実現するための構成を示すものである。

図６は、オペアンプの非反転入力「＋」に接続される部分の変形例を示す。
オペアンプＯＡの非反転入力「＋」と下位セレクタ４７との間に下位キャパシタＣＬを挿入し、さらに非反転入力「＋」とＤＣ電圧Ｖｏｐを接続する第４スイッチＳＷ４が追加されている。第４スイッチＳＷ４は、オペアンプＯＡの非反転入力「＋」と下位キャパシタＣＬとの接続ノードと、ＤＣ電圧Ｖｏｐの供給端子との間に接続され、他の第１〜第３スイッチＳＷ１,ＳＷ２,ＳＷ３と同様、図３のＣＳ入力端子からの制御信号により制御される。

ここで第４スイッチＳＷ４が接続される上記接続ノードから見た容量値と、第２スイッチＳＷ２が接続されているオペアンプＯＡの反転入力「−」側の接続ノードから見た容量値を揃える（等しいか変換精度に影響がでない程度までほぼ等しくする）ことが望ましい。最も簡単な方法としては、下位キャパシタＣＬと上位キャパシタＣの容量値をほぼ等しくし、かつ、第４スイッチＳＷ４と第２スイッチＳＷ２のサイズをほぼ等しくするとよい。
なお、ＤＣ電圧Ｖｏｐは、オペアンプＯＡが動作する範囲内で任意に設定可能である。

次に、図７のタイミングチャートを用いて動作を説明する。
ここで第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３および第４スイッチＳＷ４は、ディジタルの制御信号の“Ｈ”レベルでオンし、“Ｌ”レベルでオフする。
以下、第１実施形態との相違点を中心に説明し、第１実施形態と共通な動作は説明を簡略化する。

図７（Ａ）〜図７（Ｄ）に示すように、初期状態では第１スイッチＳＷ１と第２スイッチＳＷ２はオン、第３スイッチＳＷ３はオフし、さらに本実施形態で新たに設けた第４スイッチＳＷ４はオンしている。
初期状態では、第１実施形態と同様、上位ビットに対応した１つの上位セレクトスイッチＳｘがオンし（図７（Ｅ））、区間ボトム電圧ＶＬｂに最も近い下位セレクトスイッチＳＬ０がオンしている（図７（Ｆ））。
この状態では、第１実施形態と同様、上位電圧値ＶＲｘが上位キャパシタＣの上位セレクタ側電極に入力され、オペアンプＯＡの反転入力「−」と出力が接続されている。一方、オペアンプＯＡの非反転入力「＋」にはＤＣ電圧Ｖｏｐが接続されるため、出力電圧ＶｏはＤＣ電圧Ｖｏｐと等しい電圧となっている。

次に、時間ｔ１にて第２スイッチＳＷ２をオフする（図７（Ａ））。このとき、上位キャパシタＣの両端には、ＤＣ電圧Ｖｏｐを基準として上位電圧値ＶＲｘが印加されている。

続いて時間ｔ１２にて、第４スイッチＳＷ４をオフする（図７（Ｄ））。ここで非反転入力「＋」の電位は上位キャパシタＣＬでホールドされるためＤＣ電圧Ｖｏｐのまま変化しない。従ってオペアンプＯＡの出力電圧Ｖｏに変化はない（図７（Ｈ）参照）。

次に、時間ｔ２にて第１スイッチＳＷ１をオフし（図７（Ｂ））、上位キャパシタＣを上位セレクタ４４から切り離す。これにより、ＤＣ電圧Ｖｏｐを基準とする上位電圧値ＶＲｘが上位キャパシタＣに保持される。

次に、時間ｔ３にて第３スイッチＳＷ３をオンし（図７（Ｃ））、オペアンプＯＡに帰還をかけてオペアンプＯＡの出力電圧Ｖｏを上位電圧値ＶＲｘと等しい電圧にする（図７（Ｈ）参照）。
その後、時間ｔ４にて、下位セレクタ４７の下位セレクトスイッチＳＬ０をオフさせ（図７（Ｆ））、時間ｔ５にて下位Ｍビットに対応する下位セレクトスイッチＳＬｘをオンする（図７（Ｇ））。これにより、非反転入力「＋」には下位キャパシタＣＬを介して（ＶＲＬｘ−ＶＲＬ０）の電圧変化が印加されるため、オペアンプＯＡからは図５（Ｇ）と同様な出力電圧（ＶＲｘ＋ＶＲＬｘ−ＶＲＬ０）が得られる。

［第３実施形態］
本実施形態は、レジスタストリングに関するものであり、上記第１実施形態、第２実施形態のいずれに対しても重複適用できる。
図８に、本実施形態のレジスタストリングを示す。
図３のブロック図では、上位レジスタストリング４５と下位レジスタストリング４６を別に設けているが、図８のレジスタストリング５０は、上位レジスタストリング４５と下位レジスタストリング４６を一本化したものである。なお、ここで図１のレジスタストリングと比較すると、上位電圧値ＶＲ０〜ＶＲ(2^N-1)の出力ノードをアナログ下限値Ｖｂ側に１レジスタ素子分だけシフトさせている。この変形は、第１実施形態でも可能である。

図８のレジスタストリング５０は、上位Ｎビット、下位Ｍビットに共用のレジスタストリングであり、その一方端にアナログ上限値Ｖｔが印加され、他方端にアナログ下限値Ｖｂが印加される。
レジスタストリング５０は、抵抗値Ｒが等しい２^Ｎ個のレジスタ素子ＲＥ０〜ＲＥ(2^N-1)からなる。ただし、本実施形態では、そのうちの一つ、ここではレジスタ素子ＲＥ３が、さらに小さい２^Ｍ個のレジスタ素子ｒｅ０〜ｒｅ(2^M-1)の直列接続体からなる。この２^Ｍ個のレジスタ素子ｒｅ０〜ｒｅ(2^M-1)は下位Ｍビットを表現するためのものであり、各レジスタ素子ｒｅの抵抗値はＲ／２^Ｍとなる。

図示例の場合、２^Ｍ個のレジスタ素子ｒｅ０〜ｒｅ(2^M-1)全体で一つのレジスタ素子ＲＥ３と同じ機能があるので、この小さいレジスタ素子の挿入が上位Ｎビットの上位電圧値ＶＲｘの設定には影響しない。
一方、上位電圧値ＶＲ３と、最も小さい下位電圧値ＶＲＬ０との電位差は一定であり、図４または図６の回路構成では、差電圧（ＶＲＬｘ−ＶＲＬ０）のみオペアンプＯＡの出力に加算される。よって、上位電圧値ＶＲ３と、最も小さい下位電圧値ＶＲＬ０との電位差があっても、それが一定である限り回路動作に影響しない。このことは、２^Ｍ個のレジスタ素子ｒｅ０〜ｒｅ(2^M-1)と置き換え可能な抵抗値Ｒのレジスタ素子は、２^Ｎ個のレジスタ素子ＲＥ０〜ＲＥ(2^N-1)の何れであってもよいことを意味する。
ただし、直列抵抗体内で抵抗値Ｒに僅かにばらつきがあると、その影響は２^Ｎ個のレジスタ素子ＲＥ０〜ＲＥ(2^N-1)の中央ほど大きくなる。よって、２^Ｍ個のレジスタ素子ｒｅ０〜ｒｅ(2^M-1)と置き換え可能な抵抗値Ｒのレジスタ素子は、アナログ上限値Ｖｔ側またはアナログ下限値Ｖｂの端に近いほど望ましい。

［第４実施形態］
本実施形態は、例えば図４または図６に示す下位セレクタスイッチＳＬ０〜ＳＬ(2^M-1)を低耐圧のスイッチに置き換える。
図２の液晶表示パネル１を駆動する水平ドライバ４は、一般に、１０数[Ｖ]程の電圧が必要となり、この電圧は一般的なロジックＩＣの電圧比べて高いため、ロジック用のトランジスタとは別に高耐圧のトランジスタ（高耐圧ＦＥＴ）を作り、Ｄ／Ａコンバータでは高耐圧ＦＥＴを使用しなければならない。
しかし、Ｄ／Ａコンバータ内のトランジスタを一律に、高耐圧ＦＥＴとするとエリアペナルティが大きく、水平ドライバ４内の配置設計が困難になる。

下位セレクタ４７は、その取り扱うアナログ電圧の範囲が“区間電圧“に等しい。つまり、下位セレクタ４７が取り扱う電圧範囲は、上位セレクタ４４が取り扱う電圧範囲（Ｖｔ−Ｖｂ）の２^Ｎ分の１と小さい。本実施形態は、この点に着目して、下位セレクタ４７のセレクタスイッチの耐圧を、上位セレクタ４４のセレクタスイッチの耐圧より動作上支障のない範囲内で低減して、これにより個々のスイッチサイズを小さくしている。下位セレクタスイッチは２^Ｍ個存在し、これがチャネル（駆動ユニット４Ａ）ごとに存在するため、１つのスイッチサイズ縮小効果は小さくても、全体としては大きな面積削減、配置の自由度の向上が得られる。

以上の第１〜第４実施形態では、下記に示す種々の利点がある。

本発明の第１〜第４実施形態では、セレクトスイッチ群を上位ビット用と下位ビット用に分けるため、レジスタストリング型Ｄ／Ａコンバータのセレクタスイッチ数を大幅に削減することが可能になる。
すなわち、Ｎビットのレジスタストリング型Ｄ／Ａコンバータでは２^Ｎ個のスイッチが必要となるが、本発明によると２^Ｊ+２^Ｋ個、但し（Ｊ＋Ｋ＝Ｎ）でよい。例えばＮ=８、Ｊ＝Ｋ＝４とすると従来２５６個必要であるスイッチが３２個で済む。
このようにスイッチの数が削減できるため多ビットのＤ／Ａコンバータでも面積の増大を抑えることが可能となる。
また、面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑える、あるいはレジスタストリングの抵抗値を上げることが可能になり、より消費電力を低減できる。
さらに、サンプルホールドアンプ４８は、比較的簡単な構成であっても精度よい電圧加算が可能である。

本発明の第２実施形態によれば、オペアンプＯＡの非反転入力「＋」の電圧を変化させて出力電圧を変化させる時に、反転入力「−」のノードの寄生容量と上位キャパシタＣの容量比分だけ出力電圧に誤差が生じるのを抑えることが可能になる。これにより、エラーの少ない高精度のＤ／Ａコンバータが実現できる。
また、図４の構成では、第２スイッチＳＷ２を切断するときのスイッチングノイズにより誤差が発生するが、図６の構成では、第２スイッチＳＷ２で発生する誤差を、第４スイッチＳＷ４を切断するときに発生する誤差成分とで相殺することができるため、エラーの少ない高精度のＤ／Ａコンバータが実現可能となる。
さらに、オペアンプＯＡの非反転入力「＋」を容量結合しているため、ＤＣ電圧Ｖｏｐを基準として下位電圧値ＶＲＬ０〜ＶＲＬ(2^M-1)の値をそれぞれ独立に設定できるため、ＤＣ電圧Ｖｏｐを最適化することによって、さらに高い精度の出力が得られる制御が可能である。

本発明の第３実施形態によれば、区間トップ電圧ＶＬｔと区間ボトム電圧ＶＬｂの供給が不要になり、図３のＶＬｔ端子、ＶＬｂ端子を削減できる。
また、下位レジスタストリング４６を別に設けなくてすむため、面積の増大が抑えられる。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑える、あるいはレジスタストリングの抵抗値を上げることが可能になり、より消費電力を削減できる。また、下位レジスタストリング４６を別に設ける必要がなくなる分、抵抗を流れる電流が削減され、より消費電流が削減される。

本発明の第４実施形態によれば、小さい面積のトランジスタと置き換えられるため、性能に影響を与えることなくＤ／Ａコンバータの占有面積が削減できる。
また、低耐圧のトランジスタは小面積のため寄生容量が小さく、またゲート酸化膜圧も薄いためスイッチのオン抵抗が小さくなるため、小寄生容量で、かつ、低抵抗のスイッチとなり変換スピード低下しないばかりでなく、むしろ向上できるという利点がある。

レジスタストリング型のＤ／Ａコンバータの基本構成図である。 本発明の実施形態に関わる液晶表示パネルの回路ブロック図である。 水平ドライバのブロック図である。 第１実施形態に関わり、駆動ユニットの一部を詳細に示す回路図である。 図４の回路の動作タイミングチャートである。 第２実施形態に関わり、駆動ユニットの一部を詳細に示す回路図である。 図６の回路の動作タイミングチャートである。 第３実施形態のレジスタストリングを示す図である。

符号の説明

１…液晶表示パネル、２…画素部、３…垂直ドライバ、４…水平ドライバ、４Ａ…駆動ユニット、４１…データ入力端子、４２…シフトレジスタ、４３…ラッチ、４４…上位セレクタ、４５…上位レジスタストリング、４６…下位レジスタストリング、４７…下位セレクタ、４８…サンプルホールドアンプ、４９…データ出力端子、５…タイミングジェネレータ、１２−１〜１２−４…データ線、ＲＥ…レジスタ素子、ＶＲｘ(x=0〜2^N-1)…上位電圧値、ＶＲＬｘ(x=0〜2^Ｍ-1)…下位電圧値、Ｖｔ…アナログ上限値、Ｖｂ…アナログ下限値

Claims (11)

1. 入力するディジタル信号の上位ビットに対応する複数の上位電圧値が発生する上位レジスタストリングと、
   前記ディジタル信号の下位ビットに対応する複数の下位電圧値が発生する下位レジスタストリングと、
   演算増幅器と、
   前記上位レジスタストリングで発生する前記複数の上位電圧値から、前記上位ビットに対応する一の上位電圧値を選択し、前記演算増幅器の一方入力に出力する上位セレクタと、
   前記下位レジスタストリングで発生する前記複数の下位電圧値から、前記下位ビットに対応する一の下位電圧値を選択し、前記演算増幅器の他方入力に出力する下位セレクタと、
   前記上位セレクタの出力に接続されている第１スイッチと、
   前記第１スイッチと前記演算増幅器の一方入力との間に接続されている上位キャパシタと、
   前記上位キャパシタの一方電極と前記演算増幅器の出力との間に接続されている第２スイッチと、
   前記上位キャパシタの他方電極と前記演算増幅器の出力との間に接続されている第３スイッチと、
   前記第１〜第３スイッチを制御する制御回路と、
   を有するディジタル−アナログ変換器。
2. 前記下位セレクタと前記演算増幅器の前記他方入力との間に下位キャパシタが接続され、
   前記下位キャパシタと前記演算増幅器との接続ノードに、前記制御回路の制御により、前記演算増幅器の前記他方入力に対し初期直流電圧を設定するときにオンする第４スイッチが接続されている
   請求項１に記載のディジタル−アナログ変換器。
3. 前記上位キャパシタと前記下位キャパシタの各容量値が、キャパシタと前記演算増幅器との接続ノードからみた容量値が等しくなるように設定されている
   請求項２に記載のディジタル−アナログ変換器。
4. 前記上位レジスタストリングが、最大電圧と最小電圧が両端に印加される、複数の上位レジスタ素子の直列接続体を含み、
   前記下位レジスタストリングが、前記上位レジスタ素子の両端に現出する区間電圧と等価な電圧が両端に印加される、複数の下位レジスタ素子の直列接続体を含み、
   前記上位セレクタが、前記上位レジスタ素子間の全ての接続ノードと、前記最大電圧あるいは前記最小電圧の供給ノードに対し、ノードごとに１つずつ接続されている複数の上位セレクトスイッチを有し、
   前記下位セレクタが、前記下位レジスタ素子同士の全ての接続ノードと、前記区間電圧と等価な前記電圧の供給ノードに対し、ノードごとに１つずつ接続されている複数の下位セレクトスイッチを有し、
   前記上位セレクトスイッチが前記最大電圧を取り扱い可能な耐圧を有し、
   前記下位セレクトスイッチが前記区間電圧値の最大電位を取り扱い可能な範囲で前記上位セレクトスイッチの耐圧より小さい耐圧を有する
   請求項１に記載のディジタル−アナログ変換器。
5. 前記上位レジスタストリングが、最大電圧と最小電圧が両端に印加される、複数の上位レジスタ素子の直列接続体を含み、
   前記下位レジスタストリングが、前記上位レジスタ素子の両端に現出する区間電圧と等価な電圧が両端に印加される、複数の下位レジスタ素子の直列接続体を含み、
   前記複数の上位レジスタ素子のうち任意の２つの上位レジスタ素子間に前記下位レジスタストリングが挿入され、前記上位レジスタストリングと前記下位レジスタストリングが１つの直列接続体を形成している
   請求項１に記載のディジタル−アナログ変換器。
6. 前記下位レジスタストリングの挿入位置が、前記上位レジスタストリングの何れか一方端の前記上位レジスタ素子と、次の上位レジスタ素子との間である
   請求項５に記載のディジタル−アナログ変換器。
7. 前記上位セレクタが、前記上位レジスタ素子間の全ての接続ノードと、前記最大電圧あるいは前記最小電圧の供給ノードに対し、ノードごとに１つずつ接続されている複数の上位セレクトスイッチを有し、
   前記下位セレクタが、前記下位レジスタ素子同士の全ての接続ノードと、前記区間電圧と等価な前記電圧の供給ノードに対し、ノードごとに１つずつ接続されている複数の下位セレクトスイッチを有し、
   前記上位セレクトスイッチが前記最大電圧を取り扱い可能な耐圧を有し、
   前記下位セレクトスイッチが、前記上位レジスタストリングに対する前記下位レジスタストリングの挿入位置での最大電位を取り扱い可能な範囲で前記上位セレクトスイッチの耐圧より小さい耐圧を有する
   請求項５または６に記載のディジタル−アナログ変換器。
8. 所定ビットのディジタル信号が順次入力される複数のユニットごとに、前記演算増幅器と前記第１〜第３スイッチを含むサンプルホールド加算器と、前記上位セレクタと、前記下位セレクタとが設けられ、
   前記上位レジスタストリングと前記下位レジスタストリングが、複数の前記ユニットに共通に設けられている
   請求項１〜３の何れかに記載のディジタル−アナログ変換器。
9. 電圧駆動の画素がマトリクス状に多数配列されている画素部と、
   前記画素部の画素列ごとに設けられている複数の信号線と、
   前記複数の信号線ごとに１つずつ設けられている複数の駆動ユニットと、
   前記複数の駆動ユニットに共通に設けられ、入力するディジタル映像信号の上位ビットに対応する複数の上位電圧値が発生する上位レジスタストリングと、
   前記複数の駆動ユニットに共通に設けられ、前記ディジタル映像信号の下位ビットに対応する複数の下位電圧値が発生する下位レジスタストリングと、
   を備え、
   前記複数の駆動ユニットの各々が、
   演算増幅器と、
   前記上位レジスタストリングで発生する前記複数の上位電圧値から、前記上位ビットに対応する一の上位電圧値を選択し、前記演算増幅器の一方入力に出力する上位セレクタと、
   前記下位レジスタストリングで発生する前記複数の下位電圧値から、前記下位ビットに対応する一の下位電圧値を選択し、前記演算増幅器の他方入力に出力する下位セレクタと、
   前記上位セレクタの出力に接続されている第１スイッチと、
   前記第１スイッチと前記演算増幅器の一方入力との間に接続されている上位キャパシタと、
   前記上位キャパシタの一方電極と前記演算増幅器の出力との間に接続されている第２スイッチと、
   前記上位キャパシタの他方電極と前記演算増幅器の出力との間に接続されている第３スイッチと、
   を含み、
   前記第１〜第３スイッチを制御する制御回路をさらに備える
   映像表示装置。
10. 前記各駆動ユニットにおいて、前記下位セレクタと前記演算増幅器の前記他方入力との間に下位キャパシタが接続され、
    前記各駆動ユニットにおいて、前記下位キャパシタと前記演算増幅器との接続ノードに、前記制御回路の制御により、前記演算増幅器の前記他方入力に対し初期直流電圧を設定するときにオンする第４スイッチが接続されている
    請求項９に記載の映像表示装置。
11. 前記上位キャパシタと前記下位キャパシタの各容量値が、キャパシタと前記演算増幅器との接続ノードからみた容量値が等しくなるように設定されている
    請求項１０に記載の映像表示装置。
    

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