KR102112328B1 - 디스플레이 장치의 출력 드라이버 - Google Patents

디스플레이 장치의 출력 드라이버 Download PDF

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KR102112328B1 KR1020190059745A KR20190059745A KR102112328B1 KR 102112328 B1 KR102112328 B1 KR 102112328B1 KR 1020190059745 A KR1020190059745 A KR 1020190059745A KR 20190059745 A KR20190059745 A KR 20190059745A KR 102112328 B1 KR102112328 B1 KR 102112328B1
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박준배
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주식회사 에이코닉
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Abstract

본 출원의 실시예에 따른 디스플레이 장치의 출력 드라이버는, 코스 전압 및 파인 전압을 생성하는 디지털-아날로그 컨버터, 상기 코스 전압 및 상기 파인 전압 사이의 전압차에 기초하여, 제1 및 제2 커패시터를 교대로 충전시키는 제어부 및 상기 제1 및 제2 커패시터에 충전된 각 충전 전압을 교대로 인가받아, 출력 전압을 연속적으로 출력하는 증폭부를 포함하고, 상기 제어부는, 상기 제1 커패시터에 제1 충전 전압을 충전시키는 제1 충전시간 동안에, 상기 제2 커패시터에 충전된 제2 충전 전압을 상기 증폭부의 출력 노드로 출력시킨다.

Description

디스플레이 장치의 출력 드라이버{THE OUTPUT DRIVER OF DISPLAY DEVICE}
본 출원은 디스플레이 장치의 출력 드라이버에 관한 것이다.
최근, 디스플레이 패널의 크기 및 해상도가 증가함에 따라, 유연한 감마 곡선 설정과 색 깊이를 증가시키는 요구가 있다. 이러한 요구를 충족시키기 위하여, 디스플레이 장치의 구동 회로에서는 보다 큰 면적을 차지하는 출력드라이버가 사용되어야 한다.
또한, 출력 드라이버와 연결된 부하 저항 및 부하 커패시터의 용량이 증가하게 되고, 이에 상응하여 이미지 신호의 타깃 전압이 증가하게 된다. 특히, 부하 저항 및 부하 용량의 증가로 인하여 출력 드라이버의 증폭기의 슬루율(slew rate)이 떨어질 수 있다.
이에 따라, 증폭기의 슬루율을 높이기 위한 프리엠퍼시스(pre-emphasis) 동작이 가능하며, 디코딩 시간과 회로 면적을 감소시킬 수 있는 디스플레이 장치의 출력 드라이버가 필요하다.
본 출원의 일 목적은 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 고속 구동이 가능한 디스플레이 장치의 출력 드라이버를 제공하는데 있다.
본 출원의 일 목적은 프리엠퍼시스 동작이 가능한 디스플레이 장치의 출력 드라이버를 제공하는데 있다.
본 출원의 일 목적은 높은 해상도를 지원하면서도 좁은 면적에 구현할 수 있는 디스플레이 장치의 출력 드라이버를 제공하는데 있다.
본 출원의 일 목적은 적어도 투-스텝 디코딩(two-step decoding)을 통하여 채널 간 편차를 감소시킬 수 있는 디스플레이 장치의 출력 드라이버를 제공하는데 있다.
본 출원의 실시 예에 따른 출력 드라이버는 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터; 상기 제1 전압 및 상기 제2 전압 사이의 전압차에 기초하여, 제1 및 제2 커패시터를 교대로 충전시키는 제어부; 및 상기 제1 및 제2 커패시터에 충전된 각 충전 전압을 교대로 인가 받아 출력하는 증폭부를 포함하고, 상기 제어부는, 상기 제1 커패시터에 제1 충전 전압을 충전시키는 제1 충전시간 동안에, 상기 제2 커패시터에 충전된 제2 충전 전압을 상기 증폭부의 출력 노드로 출력시킨다.
실시 예에 있어서, 상기 제어부는, 상기 제1 충전시간 동안에, 상기 제2 커패시터의 일 측을 상기 증폭부의 반전 입력단자에 연결하고, 상기 제2 커패시터의 타 측을 상기 출력 노드에 연결한다.
실시 예에 있어서, 상기 제어부는, 상기 제2 커패시터가 충전되는 제2 충전시간 동안에, 상기 제1 커패시터에 충전된 상기 충전 전압을 상기 출력 노드로 출력시킨다.
실시 예에 있어서, 상기 제어부는, 상기 제2 충전시간 동안에, 상기 제1 커패시터의 일 측을 상기 증폭부의 반전 입력단자를 연결하고, 상기 제1 커패시터의 타 측을 상기 출력 노드에 연결한다.
실시 예에 있어서, 상기 증폭부는, 상기 제2 충전전압을 반전 입력단자로 인가받고, 기설정된 미들 전압을 비반전 입력단자로 인가받아, 상기 출력 노드를 통해 출력한다.
실시 예에 있어서, 상기 제어부는, 상기 제1 충전시간과 상기 제2 충전시간 사이에, 상기 비반전 입력단자와 상기 반전 입력단자를 전기적으로 서로 연결한다.
실시 예에 있어서, 상기 출력 전압이 디스플레이 패널로 출력되는 시간을 일정시간 지연시키는 지연부를 더 포함한다.
실시 예에 있어서, 상기 제어부는, 상기 제1 및 제2 충전시간마다, 상기 비반전 입력단자로 인가되는 상기 미들 전압을 상기 제1 전압 및 상기 제2 전압 중 어느 하나로 스위칭시키는 프리엠퍼시스 제어부를 더 포함한다.
본 출원의 실시 예에 따른 출력 드라이버는 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터; 상기 제1 전압 및 상기 제2 전압 사이의 전압 차에 기초하여, 제1 내지 제4 커패시터에 충전 전압을 순차적으로 충전시키는 제어부; 및 상기 제1 내지 제4 커패시터에 충전된 충전 전압을 출력 노드로 출력하는 증폭부를 포함하고, 상기 제어부는, 상기 제1 커패시터를 충전시키는 동안, 상기 제2 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제3 커패시터를 충전시키는 동안, 상기 제4 커패시터를 상기 증폭부의 출력 노드에 연결한다.
실시 예에 있어서, 상기 제어부는, 상기 제2 커패시터를 충전시키는 동안, 상기 제3 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제4 커패시터를 충전시키는 동안, 상기 제1 커패시터를 상기 증폭부의 출력 노드에 연결한다.
본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 디코딩하는 데 소모되는 시간이 감소되고, 고속으로 구동될 수 있다.
본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 프리엠퍼시스 동작을 지원하며, 데이터 드라이버와 디스플레이 패널 간의 거리에 따르는 슬루율(Slew Rate)을 증가시킬 수 있다.
본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 가상 그라운드로 동작하는 증폭기의 반전 입력단에 커패시터의 일단을 연결함으로써, 커패시터들의 기생성분에 의한 영향을 감소시킬 수 있다.
본 출원의 일 실시 예에 따른 다스플레이 장치의 출력 드라이버는 서로 다른 제1 커패시터 및 제2 커패시터 사이의 편차에도 불구하고, 원하는 구동 전압에 해당하는 출력 전압을 구현할 수 있다.
본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 코스 디코더와 파인 디코더를 통하여 하나의 커패시터에 원하는 데이터 전압을 저장하고, 증폭부를 통해 디스플레이 장치의 화소 내의 데이터 전압으로 출력한다. 이 경우, 데이터 전압이 하나의 커패시터에 저장되므로, 하나의 채널 내에서 데이터 전압의 오차가 없어지게 된다. 따라서, 복수의 채널들을 포함하는 드라이버 내의 출력 편차가 감소될 수 있다.
도 1은 본 출원의 실시 예에 따른 디스플레이 장치의 출력 드라이버의 블록도이다.
도 2는 도 1의 디스플레이 장치의 출력 드라이버를 구체적으로 보여주는 회로도이다.
도 3은 도 2의 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 4는 도 3의 리셋 구간에서의 제어부에 대한 제1 등가회로도이다.
도 5는 도 3의 제1 충전시간에서의 제어부에 대한 제2 등가회로도이다.
도 6은 도 3의 제1 충전시간에서의 제어부에 대한 제3 등가회로도이다.
도 7은 도 1의 제어부의 다른 실시예에 따른 회로도이다.
도 8은 도 7의 지연부에 대한 동작 타이밍을 나타내는 도이다.
도 9는 도 1의 제어부에 대한 또 다른 실시예에 따른 회로도이다.
도 10은 도 9의 프리앰퍼시스 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 11은 도 10의 프리앰퍼시스 제어부에 대한 다른 실시 예이다.
도 12A는 도 10의 프리앰퍼시스 제어부에 대한 또 다른 실시 예이다.
도 12B는 도 10의 프리앰퍼시스 제어부에 대한 또 다른 실시 예이다.
도 13은 도 2의 제어부에 대한 다른 실시 예를 보여주는 회로도이다.
도 14는 도 13의 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 15는 도 14의 제1 충전구간에서의 제어부에 대한 제1 등가회로도이다.
도 16은 도 14의 제2 충전구간에서의 제어부에 대한 제2 등가회로도이다.
도 17은 도 14의 제3 충전구간에서의 제어부에 대한 제3 등가회로도이다.
도 18은 도 14의 제4 충전구간에서의 제어부에 대한 제4 등가회로도이다.
도 19는 출력 드라이버가 적용된 디스플레이 장치를 보여주는 도면이다.
도 20은 도 1 내지 도 18에서 설명된 제어부 및 증폭부가 적용된 출력 드라이버의 일 예를 보여주는 도면이다.
도 21은 도 20의 DAC를 좀 더 자세히 보여주는 도면이다.
본 명세서에 개시되어 있는 본 출원의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 출원의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 출원의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 출원의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 출원의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 출원의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 출원의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 출원을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 출원의 바람직한 실시 예를 설명함으로써, 본 출원을 상세히 설명한다.
도 1은 본 출원의 실시 예에 따른 디스플레이 장치의 출력 드라이버(500)의 블록도이다.
도 1을 참조하면, 출력 드라이버(500)는 디지털-아날로그 컨버터(100), 제어부(200) 및 증폭부(300)를 포함할 수 있다.
먼저, 디지털-아날로그 컨버터(100)는 코스 전압(VCOARSE)과 파인 전압(VFINE)을 생성할 수 있다.
여기서, 코스 전압(VCOARSE)은 기설정된 전압 크기 이상의 단위로 조절되는 광범위의 전압 구간에 해당하는 전압들이고, 파인 전압(VFINE)은 코스 전압(VCOARSE)의 전압들 중 어느 하나의 전압에서, 기설정된 전압 크기 미만의 단위로 조절되는 세부범위의 전압 구간에 해당하는 전압들일 수 있다. 예를 들면, 코스 전압(VCOARSE)은 1V 전압 단위로 조절되는 전압들(예컨대, 0V~10V) 중 어느 하나의 전압(예컨대, 3V)에 대응되고, 파인 전압(VFINE)은 코스 전압(VCOARSE)인 3V에서 0.1V 단위로 조절되는 전압(예컨대, 0.5V)에 대응될 수 있다.
이하, 디지털-아날로그 컨버터(100)는 도 20을 참조하여, 보다 구체적으로 설명될 것이다.
다음으로, 제어부(200)는 디지털-아날로그 컨버터(100)를 통해 생성된 코스 전압(VCOARSE)과 파인 전압(VFINE) 사이의 전압차(VCOARSE-VFINE)에 기초하여, 제1 및 제2 커패시터(201, 202)를 교대로 충전시킬 수 있다. 여기서, 제1 및 제2 커패시터(201, 202)는 일측으로 코스 전압(VCOARSE)이 인가되고, 타측으로 파인 전압(VFINE)이 인가될 수 있다.
구체적으로, 제어부(200)는 코스 전압(VCOARSE)과 파인 전압(VFINE) 사이의 전압차(VCOARSE-VFINE)에 기초하여, 제1 충전시간(H1) 동안, 제1 커패시터(201)에 제1 충전 전압(VC1)을 충전시키고, 제2 충전시간(H2) 동안, 제2 커패시터(202)에 제2 충전 전압(VC2)을 충전시킬 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 커패시터(201)가 충전되는 제1 충전시간(H1)과 제2 커패시터(202)가 충전되는 제2 충전시간(H2)은 서로 상보적일 수 있다.
다음으로, 증폭부(300)는 제1 및 제2 커패시터(201, 202)에 충전된 각 충전 전압(VC1,VC2)을 교대로 인가받아, 출력 전압(VOUT)을 연속적으로 출력할 수 있다. 구체적으로, 증폭부(300)는 제1 충전시간(H1) 동안, 제어부(200)로부터 반전 입력단자(-)를 통해 제2 충전 전압(VC2)을 인가받고, 제2 충전시간(H2) 동안, 제어부(200)로부터 반전 입력단자(-)를 통해 제1 충전 전압(VC1)을 인가받을 수 있다.
또한, 증폭부(300)는 비반전 입력단자(+)를 통해 기설정된 미들 전압(VMID)을 인가받을 수 있다. 여기서, 기설정된 미들 전압(VMID)은 코스 전압(VCOARSE) 및 파인 전압(VFINE)보다 작은 전압일 수 있다.
이때, 증폭부(300)는 비반전 입력단자(+)를 통해 인가받는 기설정된 미들 전압(VMID)과, 반전 입력단자(-)를 통해 교대로 인가받는 각 충전 전압(VC1, VC2)에 기초하여, 제1 출력 전압(VOUT1)과 제2 출력전압(VOUT2)을 교대로 생성할 수 있다. 즉, 증폭부(300)는 반전 입력단자(-)를 통해 교대로 인가받는 각 충전 전압(VC1,VC2)에 따라, 출력 전압(VOUT)을 연속적으로 생성할 수 있다.
본 출원의 기술적 사상에 따른 실시예에 있어서, 제어부(200)는 제1 커패시터(201)가 충전되는 제1 충전시간(H1) 동안에, 제2 커패시터(202)에 충전된 제2 충전 전압(VC2)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다. 또한, 제어부(200)는 제2 커패시터(202)가 충전되는 제2 충전시간(H2) 동안에, 제1 커패시터(201)에 충전된 제1 충전 전압(VC1)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다.
이에 따라, 제어부(200)는 제1 커패시터(201)를 충전시키는 샘플링 동작과 제2 커패시터(202)에 충전된 제2 충전 전압(예컨대, VC2)을 증폭부(300)의 출력 노드(301)로 출력시키는 드라이빙 동작을 병렬적으로 수행함으로써, 고속 구동이 가능함과 동시에 디코딩에 사용되는 회로 면적을 감소시킬 수 있다.
도 2는 도 1의 제어부(200)를 구체적으로 보여주기 위한 회로도이고, 도 3은 도 2의 제어부(200)에 대한 동작 타이밍을 나타내는 도이며, 도 4는 도 3의 리셋 구간(RST)에서의 제어부(200)에 대한 제1 등가회로도이고, 도 5는 도 3의 제1 충전시간(H1)에서의 제어부(200)에 대한 제2 등가회로도이며, 도 6은 도 3의 제2 충전시간(H2)에서의 제어부(200)에 대한 제3 등가회로도이다.
도 2를 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(SW1~SW6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(SWrst_1~SWrst_3)을 포함할 수 있다.
먼저, T0~T1 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)이 리셋 신호(RST)에 따라 스위칭되는 경우, 제어부(200)는 도 4에 도시된 바와 같이, 제1 등가 회로를 형성할 수 있다.
구체적으로, 리셋 스위치들(SWrst_1~SWrst_3)은 리셋 신호(RST)에 기초하여 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. 리셋 신호(RST)는 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시키기 위한 제어신호일 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 리셋 스위치들(SWrst_1~SWrst_3) 중 제1 리셋 스위치(SWrst_1)는 리셋 신호(RST)에 기초하여, 제1 커패시터(201)의 타측을 기설정된 미들 전압(VMID)에 연결시켜, 제1 커패시터(201)에 연결된 Vy 노드의 기생 커패시턴스를 미들 전압(VMID)으로 리셋시킬 수 있다.
또한, 제2 리셋 스위치(SWrst_2)는 리셋 신호(RST)에 기초하여, 제2 커패시터(202)의 타 측을 기설정된 미들 전압(VMID)에 연결시켜, 제2 커패시터(202)에 연결된 Vx 노드의 기생커패시턴스를 미들 전압(VMID)으로 리셋시킬 수 있다. 또한, 제3 리셋 스위치(SWrst_3)는 리셋 신호(RST)에 기초하여, 증폭부(300)의 반전 입력단자(-)를 비반전 입력단자(+)를 통해 미들 전압(VMID)에 연결시킬 수 있다.
다음으로, T1~T2 구간(H1)에서, 제1 내지 제3 메인 스위치(SW1~SW3)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 따라 스위칭 되는 경우, 제어부(200)는 도 5에 도시된 바와 같이, 제2 등가 회로를 형성할 수 있다.
구체적으로, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 기초하여, 코스 전압(VCOARSE)과 파인 전압(VFINE) 사이의 전압차(VCOARSE-VFINE)를 제1 커패시터(201)에 인가시켜 충전 전압(VC1)을 생성할 수 있다.
여기서, 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)는 제1 커패시터(201)를 충전시키기 위한 제어 신호로, 제1 커패시터(201)에 대한 용이한 충전을 위하여, 제1 서브제어신호(Φ1e)가 활성화되는 시간은 제1 메인제어신호(Φ1e)보다 작을 수 있다.
도 5에 도시된 바와 같이, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)는 제1 메인제어신호(Φ1)에 기초하여, 제1 커패시터(201)의 일측을 코스 전압노드(111_1)에 연결할 수 있다. 또한, T1~T2 구간(H1)에서, 제1 서브 스위치(211_1)는 제1 서브제어신호(Φ1e)에 기초하여, 제1 커패시터(201)의 타측을 파인전압 노드(121_1)에 연결할 수 있다. 즉, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 코스 전압(VCOARSE)과 파인 전압(VFINE)을 제1 커패시터(201)에 인가시킬 수 있다.
이때, T1~T2 구간(H1)에서, 제2 및 제3 메인 스위치(SW2, SW3)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)에 충전된 제2 충전전압(VC2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다.
실시예에 따른 제1 메인제어신호(Φ1)는 제2 커패시터(202)에 충전된 제2 충전전압(VC2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시키기 위한 제어 신호일 수 있다.
도 5에 도시된 바와 같이, 제2 메인 스위치(SW2)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)의 일측을 증폭부(300)의 반전 입력단자(-)에 연결할 수 있다. 또한, 제3 메인 스위치(SW3)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)의 타측을 출력 노드(301)에 연결할 수 있다.
이에, T1~T2 구간(H1)에서, 증폭부(300)는 제2 충전전압(VC2)과 기설정된 미들 전압(VMID)에 대한 제1 출력 전압(VOUT1)을 출력 노드(301)를 통해 출력할 수 있다. 여기서, 제1 출력 전압(VOUT1)은 증폭부(300)로 인가된 제2 충전전압(VC2)과 증폭부(300)로 인가된 기설정된 미들 전압(VMID) 사이의 합(Vcoarse-Vfine+Vmid)일 수 있다. 즉, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 제1 커패시터(201)를 충전시키고, 제2 메인 스위치(SW2)와 제3 메인 스위치(210_3)는 증폭부(300)를 통해 제1 출력 전압(VOUT1)을 출력시킬 수 있다.
그런 다음, T2~T3 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)은, T0~T1 구간과 유사하게, 리셋 신호(RST)에 기초하여 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. 예를 들어, 리셋 스위치들(SWrst_1~SWrst_3)이 리셋 신호(RST)에 따라 스위칭됨으로써, 도 4의 제1 등가 회로와 동일한 등가 회로가 형성될 수 있다.
그런 다음, T3~T4 구간(H2)에서, 제4 내지 제6 메인 스위치(SW4~SW6)와 제2 서브 스위치(211_2)가 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)에 따라 스위칭 되는 경우, 제어부(200)는 도 6에 도시된 바와 같이, 제3 등가 회로를 형성할 수 있다.
구체적으로, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)에 기초하여, 코스 전압(VCOARSE)과 파인 전압(VFINE) 사이의 전압차(VCOARSE-VFINE)를 제2 커패시터(202)에 인가시켜 충전 전압(VC2)을 생성할 수 있다.
여기서, 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)는 제2 커패시터(202)를 충전시키기 위한 제어 신호로, 제2 커패시터(202)에 대한 용이한 충전을 위하여, 제2 서브제어신호(Φ2e)가 활성화되는 시간은 제2 메인제어신호(Φ2)보다 작을 수 있다.
도 6에 도시된 바와 같이, T3~T4 구간(H2)에서, 제4 메인 스위치(SW4)는 제2 메인제어신호(Φ2)에 기초하여, 제2 커패시터(202)의 일측을 코스 전압노드(111_1)에 연결할 수 있다. 또한, T3~T4 구간에서, 제2 서브 스위치(211_2)는 제2 서브제어신호(Φ2e)에 기초하여, 제2 커패시터(202)의 타측을 파인전압 노드(121_1)에 연결할 수 있다. 즉, T3~T4 구간에서, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 코스 전압(VCOARSE)과 파인 전압(VFINE)을 제2 커패시터(202)의 양측에 인가시켜, 충전 전압(VC2)을 충전시킬 수 있다.
이때, T3~T4 구간(H2)에서, 제5 및 제6 메인 스위치(SW5, SW6)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(202)에 충전된 제1 충전전압(VC1)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다.
실시예에 따른 제2 메인제어신호(Φ2)는 제1 커패시터(201)에 충전된 제1 충전전압(VC1)을 증폭부(300)의 출력 노드(301)로 출력시키기 위한 제어 신호일 수 있다.
구체적으로, 제5 메인 스위치(SW5)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(201)의 일측을 증폭부(300)의 반전 입력단자(-)에 연결할 수 있다. 또한, 제6 메인 스위치(SW6)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(201)의 타측을 출력 노드(301)에 연결할 수 있다. 이에, T3~T4 구간(H2)에서, 증폭부(300)는 제1 충전전압(VC1)과 기설정된 미들 전압(VMID)에 대한 제2 출력 전압(VOUT2)을 출력 노드(301)를 통해 출력할 수 있다. 여기서, 제2 출력 전압(VOUT2)은 증폭부(300)로 인가된 제1 충전전압(VC1)과 증폭부(300)로 인가된 기설정된 미들 전압(VMID) 사이의 합(Vcoarse-Vfine+Vmid)일 수 있다. 즉, T3~T4 구간에서, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 제2 커패시터(202)를 충전시키고, 동시에, 제5 메인 스위치(SW5)와 제6 메인 스위치(SW6)는 증폭부(300)를 통해 제2 출력 전압(VOUT2)을 출력시킬 수 있다.
그런 다음, T4~T5 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)은 T0~T1 구간와 유사하게, 리셋 신호(RST)에 기초하여, 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시킬 수 있다.
그런 다음, T5~T6 구간(H1)에서, 제1 메인 스위치(SW_1)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 기초하여, 제1 충전 전압(VC1)을 제1 커패시터(201)에 충전시킬 수 있다. 동시에, 제2 및 3 메인 스위치(SW2, SW3)는 제1 메인제어신호(Φ1)에 기초하여, 증폭부(300)를 통해 제1 출력 전압(VOUT1)을 출력시킬 수 있다.
도 7은 도 1의 제어부(200)의 다른 실시예에 따른 회로도이고, 도 8은 도 7의 지연부(240)에 대한 동작 타이밍을 나타내는 도이다.
도 7과 도 8을 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(SW1~SW6), 제1 및 제2 서브 스위치(211_1, 211_2), 리셋 스위치들(SWrst_1~SWrst_3) 및 지연부(240)를 포함할 수 있다.
도 7의 회로는 도 2의 회로와 유사하다. 이에, 간략한 설명을 위하여, 도 1 내지 도 6에서 설명된 동일한 부재번호의 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(230_1~230_3)에 대한 중복된 설명은 생략될 것이다.
지연부(240)는 증폭부(300)를 통해 디스플레이 패널(700)로 출력되는 제1 출력 전압(VOUT1) 또는 제2 출력 전압(VOUT2)에 대한 출력시간을 일정시간 지연시킬 수 있다.
보다 구체적으로, 도 8에 도시된 바와 같이, 지연부(240)는 지연신호(HIGH_Z_SW)에 기초하여, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 서로 연결할 수 있다. 여기서, 지연신호(HIGH_Z_SW)는 제1 출력 전압(VOUT1) 또는 제2 출력 전압(VOUT2)에 대한 출력시간을 일정시간 지연시키기 위하여, 제1 및 제2 스위칭 신호(Φ1, Φ2)의 활성화 구간의 일정 시점마다 활성화되는 신호일 수 있다.
예를 들면, 도 8에 도시된 바와 같이, 지연부(240)는 T1~T2 구간의 일정 시점(예컨대, T1.5) 이전까지, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 단락시키고, 상기 일정 시점(예컨대, T1.5)부터 T2 구간까지, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 서로 연결할 수 있다.
즉, 지연부(240)는 제1 및 제2 스위칭 신호(Φ1, φ2)의 활성화 구간의 일정 시점마다 활성화되는 지연신호(HIGH_Z_SW)에 응답하여, 증폭부(300)를 통해 출력되는 제1 출력 전압(VOUT1) 또는 제2 출력 전압(VOUT2)을 디스플레이 패널(700)로 출력할 수 있다.
도 9 내지 도 12는 도 1의 제어부(200)의 다른 실시 예를 보여주는 도면들이다. 예를 들어, 도 2 내지 도 8에서 설명된 회로와 달리, 도 9 내지 도 12의 회로는 프리엠퍼시스 동작을 더 지원할 수 있다.
구체적으로, 도 9는 프리엠퍼시스 제어부(250)를 포함하는 제어부(200)를 보여주는 회로도이며, 도 10은 도 9의 프리앰퍼시스 제어부(250)에 대한 동작 타이밍을 나타내는 도이다. 그리고, 도 11은 도 9의 프리앰퍼시스 제어부(250)에 대한 다른 실시 예이고, 도 12는 도 9의 프리앰퍼시스 제어부(250)에 대한 또 다른 실시 예이다.
먼저, 도 9와 도 10을 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2), 리셋 스위치들(230_1~230_3) 및 프리앰퍼시스 제어부(250)를 포함할 수 있다.
이하, 도 2 내지 도 7에서 설명된 동일한 부재번호의 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(230_1~230_3)에 대한 중복된 설명은 생략될 것이다.
실시예에 따른 프리앰퍼시스 제어부(250)는 제1 프리앰퍼시스 스위치(251)와 제2 프리앰퍼시스 스위치(252)를 포함할 수 있다.
일 실시예에 따라, 프리앰퍼시스 제어부(250)는 제1 및 제2 출력 전압(VOUT1, VOUT2)에 대한 프리엠퍼시스 동작을 위하여, 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(VMID)을 코스 전압(VCOARSE)로 스위칭할 수 있다.
구체적으로, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 코스 전압노드(111_1)에 전기적으로 연결할 수 있다. 여기서, 프리앰퍼시스 제어신호(PREM_ON)는 리셋신호(RST)에 따라 일정시간 활성화되는 신호일 수 있다. 이때, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 미들전압 노드(250_1)를 서로 단락시킬 수 있다.
그런 다음, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 미들 전압(VMID)이 인가되는 미들전압 노드(250_1)에 전기적으로 연결할 수 있다. 여기서, 프리앰퍼시스 반전신호(/PREM_ON)는 프리앰퍼시스 제어신호(PREM_ON)에 대한 반전 신호일 수 있다. 이때, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 미들전압 노드(250_1)를 서로 단락시킬 수 있다.
도 9에 도시된 바와 같이, 프리앰퍼시스 제어부(250)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 코스 전압(VCOARSE)을 비반전 입력단자(+)로 인가킬 수 있다. 이에 따라, 증폭부(300)는 제1 프리앰퍼시스 전압(VPREOUT1)을 출력할 수 있다. 여기서, 제1 프리앰퍼시스 전압(VPREOUT1)은 제2 출력 전압(VOUT2)보다 큰 전압(VCOARSE-VFINE+VCOARSE)일 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 9 및 도 10에서는 코스 전압을 이용하여 프리엠퍼시스 동작을 수행하는 것으로 예시적으로 설명되었다. 그러나, 다른 실시 예에 있어서, 프리엠퍼시스 제어부(250)는 파인 전압을 이용하여 프리엠퍼시스 동작을 수행할 수도 있다. 즉, 프리앰퍼시스 제어부(250)는 제1 및 제2 출력 전압(VOUT1, VOUT2)에 대한 프리엠퍼시스 동작을 위하여, 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(VMID)을 파인 전압(VFINE)으로 스위칭할 수 있다.
예를 들어, 도 11에 도시된 바와 같이, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 파인전압 노드(121_1)에 전기적으로 연결할 수 있다. 이때, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 파인전압 노드(121_1)를 서로 단락시킬 수 있다.
그런 다음, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 기설정된 미들 전압(VMID)이 인가되는 미들전압 노드(250_1)에 전기적으로 연결할 수 있다. 이때, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 파인전압 노드(121_1)를 서로 단락시킬 수 있다.
즉, 프리앰퍼시스 제어부(250)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 파인 전압(VFINE)을 비반전 입력단자(+)로 인가킬 수 있다. 이에 따라, 증폭부(300)는 제2 프리앰퍼시스 전압(VPREOUT2)을 출력할 수 있다. 여기서, 제2 프리앰퍼시스 전압(VPREOUT2)은 제2 출력 전압(VOUT2)보다 큰 전압(VCOARSE-VFINE+VFINE)일 수 있다.
또한, 본 출원의 다른 실시 예에 있어서, 프리엠퍼시스 제어부(250)는 코스 전압 또는 파인 전압 중 어느 하나의 전압을 선택하여 프리엠퍼시스 동작을 수행하도록 구현될 수도 있다. 즉, 프리앰퍼시스 제어부(250)는 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(VMID)을 코스 전압(VCOARSE) 및 파인 전압(VFINE) 중 어느 하나로 스위칭하도록 구현될 수도 있다.
예를 들어, 도 12A에 도시된 바와 같이, 프리앰퍼시스 제어부(250)는 제1 및 제2 선택스위치(253_1, 253_2)를 더 포함할 수 있다. 구체적으로, 제1 및 제2 선택스위치(253_1, 253_2)는 제1 및 제2 선택신호(SEL1, SLE2)에 따라, 파인전압 노드(111_1) 및 파인전압 노드(121_1) 중 어느 하나를 제2 프리앰퍼시스 스위치(252)에 연결할 수 있다.
즉, 프리앰퍼시스 제어부(250)는 제1 및 제2 선택신호(SEL1, SLE2)에 기초하여, 코스 전압(VCOARSE) 및 파인 전압(VFINE) 중 어느 하나 전압을 비반전 입력단자(+)로 인가시킬 수 있다. 이에 따라, 증폭부(300)는 코스 전압(VCOARSE) 및 파인 전압(VFINE) 중 어느 하나 전압에 기초하여, 프리앰퍼시스 전압을 생성할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 9 내지 도 12A에서, 코스 전압과 파인 전압을 이용하여 프리엠퍼시스 동작을 수행하는 것으로 설명되었다. 이 경우, 코스 전압은 코스 DAC를 통하여 출력되는 전압으로, 파인 전압은 파인 DAC를 통하여 출력되는 전압으로 정의될 수 있다. 그러나, 본 출원의 다른 실시 예에 있어서, 제어부는 코스 DAC 또는 파인 DAC가 아닌, 별도의 회로를 이용하여 프리엠퍼스시 동작에 사용될 전압을 생성할 수 있다.
예를 들어, 본 출원의 다른 실시 예에 따른 제어부는 프리엠퍼시스전압을 생성하는 별도의 회로를 더 포함할 수 있다. 이 경우, 도 12B에 도시된 바와 같이, 제어부는 별도의 회로를 통하여 수시된 프리엠퍼시스접압을 이용하여 프리엠퍼시스 동작을 수행할 수도 있다.
한편, 도 2 내지 도 12에서는, 제어부가 두 개의 커패시터들을 포함하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 본 출원의 다른 실시 예에 따른 제어부는 4개 혹은 그 이상의 커패시터들을 포함하도록 구현될 수도 있으며, 이는 이하의 도 13 내지 도 18을 참조하여, 좀 더 자세히 설명될 것이다.
도 13은 도 2의 제어부(200)에 대한 다른 실시 예를 보여주는 회로도이고, 도 14는 도 13의 제어부(200)에 대한 동작 타이밍을 나타내는 도이다. 도 15는 도 14의 제1 충전구간(TΦPRE1)에서의 제어부(200)에 대한 제1 등가회로도이고, 도 16은 도 14의 제2 충전구간(TΦPRE2)에서의 제어부(200)에 대한 제2 등가회로도이며, 도 17은 도 14의 제3 충전구간(TΦPRE3)에서의 제어부(200)에 대한 제3 등가회로도이고, 도 18은 도 14의 제4 충전구간(TΦPRE4)에서의 제어부(200)에 대한 제4 등가회로도이다.
도 13 내지 도 18을 참조하면, 제어부(200)는 제1 내지 제4 커패시터(C1~C4), 제1 내지 제10 프리앰 메인 스위치(SW_P1~SW_P10), 제1 내지 제4 프리앰 서브 스위치(211_3~211_6), 리셋 스위치(230_1), 제1 내지 제4 기준전압 스위치(260_1~260_4)를 포함할 수 있다.
먼저, T0~T1 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다.
그런 다음, T1~T2 구간(TΦPRE1)에서, 제1 내지 제3 프리앰 메인 스위치(SW_P1~SW_P3)와 제1 프리앰 서브 스위치(211_3)는 제1 프리앰 제어신호(ΦPRE1)에 따라 스위칭되는 경우, 도 15에 도시된 바와 같이, 제어부(200)는 제4 등가 회로를 형성할 수 있다.
구체적으로, T1~T2 구간(TΦPRE1)에서, 제1 프리앰 메인 스위치(SW_P1)와 제1 프리앰 서브 스위치(211_3)는 제1 프리앰 제어신호(ΦPRE1)에 기초하여, 제1 커패시터(C1)에 제1 충전 전압(VC1)을 충전시킬 수 있다.
이때, 제2 및 제3 프리앰 메인 스위치(SW_P2~SW_P3)는 제1 프리앰 제어신호(ΦPRE1)에 기초하여, 제2 커패시터(202)에 충전된 제2 충전 전압(VC2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제1 출력 전압(VOUT1)을 출력할 수 있다. 이 경우, 앞서 설명된 바와 유사하게, 제1 출력 전압(VOUT1)은 Vcoarse-Vfine+Vmid의 전압 레벨을 가질 수 있다.
그런 다음, T2~T3 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다.
그런 다음, T3~T4 구간(TΦPRE2)에서, 제4 내지 제6 프리앰 메인 스위치(SW_P4~SW_P5)와 제2 프리앰 서브 스위치(211_4)가 제2 프리앰 제어신호(ΦPRE2)에 따라 스위칭되는 경우, 도 16에 도시된 바와 같이, 제어부(200)는 제5 등가 회로를 형성할 수 있다.
구체적으로, T3~T4 구간(TΦPRE2)에서, 제4 프리앰 메인 스위치(SW_P4)와 제2 프리앰 서브 스위치(211_4)는 제2 프리앰 제어신호(ΦPRE2)에 기초하여, 제3 커패시터(203)에 제3 충전 전압(VC3)을 충전시킬 수 있다. 여기서, T1 내지 T4 구간은 도 1의 제1 충전구간(H1)에 대응될 수 있다.
이때, 제5 및 제6 프리앰 메인 스위치(SW_P5, SW_P6)는 제4 커패시터(204)에 충전된 제4 충전 전압(VC4)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제2 출력 전압(VOUT2)을 출력할 수 있다.
이 때, 도 14에서 도시된 바와 같이, 제1 출력 전압(VOUT1)의 전압레벨이 제2 출력 전압(VOUT2)의 전압레벨에 비하여 높도록 구동될 수 있다. 즉, T1~T2 구간에서 프리엠퍼시스 동작이 수행되도록 구동될 수 있다.
그런 다음, T4~T5 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다.
그런 다음, T5~T6 구간(TΦPRE3)에서, 제7 내지 제9 프리앰 메인 스위치(SW_P7~SW_P9)와 제 3 프리앰 서브 스위치(211_5)가 제3 프리앰 제어신호(ΦPRE3)에 따라 스위칭되는 경우, 도 17에 도시된 바와 같이, 제어부(200)는 제6 등가 회로를 형성할 수 있다.
구체적으로, T5~T6 구간(TΦPRE3)에서, 제7 프리앰 메인 스위치(SW_P7)와 제 3 프리앰 서브 스위치(211_5)는 제3 프리앰 제어신호(ΦPRE3)에 기초하여, 제2 커패시터(C2)에 제2 충전 전압(VC2)을 충전시킬 수 있다.
또한, T5~T6 구간(TΦPRE3)에서, 제8 및 제9 프리앰 메인 스위치(SW_P8~SW_P9)는 제3 프리앰 제어신호(ΦPRE3)에 기초하여, 제1 커패시터(C1)에 충전된 제1 충전 전압(VC1)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다.
그런 다음, T6~T7 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다.
그런 다음, T7~T8 구간(TΦPRE4)에서, 제10 내지 제12 프리앰 메인 스위치(SW_P10~SW_P12)와 제4 프리앰 서브 스위치(211_6)가 제4 프리앰 제어신호(ΦPRE4)에 따라 스위칭되는 경우, 도 18에 도시된 바와 같이, 제어부(200)는 제7 등가 회로를 형성할 수 있다.
구체적으로, T7~T8 구간(TΦPRE4)에서, 제10 프리앰 메인 스위치(SW_P10)와 제4 프리앰 서브 스위치(211_6)는 제4 프리앰 제어신호(ΦPRE4)에 기초하여, 제4 커패시터(204)에 제4 충전 전압(VC4)을 충전시킬 수 있다. 여기서, T5 내지 T8 구간은 도 1의 제2 충전구간(H2)에 대응될 수 있다.
이때, 제11 및 제12 프리앰 메인 스위치(SW_P11, SW_P12)는 제3 커패시터(203)에 충전된 제3 충전 전압(VC3)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제4 출력 전압(VOUT4)을 출력할 수 있다.
도 19는 도 1 내지 도 18에서 설명된 출력 드라이버가 적용된 디스플레이 장치(1000)를 보여주는 도면이다. 도 19를 참조하면, 디스플레이 장치(1000)는 출력 드라이버(1100), 데이터 드라이버(1200) 및 디스플레이 패널(1300)을 포함할 수 있다.
데이터 드라이버(1200)는 디스플레이 패널(1300)을 구동시키기 위한 픽셀 데이터를 전송받아, 디지털 신호를 출력 드라이버(1100) 로 전송할 수 있다. 예를 들어, 디지털 신호는 코스 전압 및 파인 전압을 생성시키기 위한 신호일 수 있다.
디스플레이 패널(1300)은 출력 드라이버(1100)를 통해 출력받는 출력 전압에 기초하여, 프레임 단위로 이미지를 표시할 수 있다. 예를 들면, 디스플레이 패널(1300)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 플렉서블(flexible) 디스플레이 등으로 구현될 수 있고, 상술한 것들 이외의 다른 종류의 평판 디스플레이로 구현될 수도 있다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 출력 드라이버(1100)는 도 1 내지 도 18에서 설명된 출력 드라이버를 통하여 구동될 수 있다.
도 20은 도 1 내지 도 18에서 설명된 제어부 및 증폭부가 적용된 출력 드라이버의 일 예를 보여주는 도면이고, 도 21은 도 20의 DAC(2300)를 좀 더 자세히 보여주는 도면이다.
도 20에 도시된 것과 같이, 출력 드라이버(2000)는 쉬프트 레지스터(2100), 데이터 래치(2200), 디지털-아날로그 컨버터(2300: Digital Analog Converter; 이하, DAC), 및 출력 버퍼(2400)를 포함할 수 있다.
쉬프트 레지스터(2100)는 종속적으로 연결된 복수 개의 스테이지들(미도시)을 포함할 수 있다. 상기 복수 개의 스테이지들은 데이터 클럭신호(CLK)를 수신할 수 있다. 상기 복수 개의 스테이지들 중 첫 번째 스테이지에 수평 개시신호가 인가될 수 있다. 상기 수평개시신호에 의해서 첫 번째 스테이지의 동작이 개시되면, 상기 복수 개의 스테이지들은 상기 데이터 클럭신호(CLK)에 응답하여 순차적으로 제어신호를 출력할 수 있다.
데이터 래치(2200)는 복수 개의 래치회로들을 포함할 수 있다. 상기 복수 개의 래치회로들은 상기 복수 개의 스테이지들로부터 순차적으로 제어신호들을 수신할 수 있다. 데이터 래치(2200)는 상기 영상 데이터들(RGB)을 화소행 단위로 저장할 수 있다. 상기 복수 개의 래치회로들은 상기 제어신호들 각각에 응답하여 상기 영상 데이터들(RGB) 중 대응하는 영상 데이터를 각각 저장할 수 있다. 래치(320)는 상기 저장된 상기 화소행 분량의 영상 데이터들(RGB)을 DAC(2300)에 제공할 수 있다.
DAC(2300)는 계조전압 생성부로부터 생성된 기준 계조 전압들을 수신한다. DAC(2330)는 복수 개의 데이터 래치회로들에 대응하는 복수 개의 디지털-아날로그 컨버터회로를 포함할 수 있다. DAC(2300)는 데이터 래치(2200)로부터 공급된 상기 화소행 분량의 영상 데이터들을 계조 전압들로 변환할 수 있다.
출력 버퍼(2400)는 DAC(2300)로부터 계조 전압들을 수신한다. 출력 버퍼(2400)는 상기 계조 전압들을 버퍼링하여 데이터 라인들에 제공할 수 있다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 출력 버퍼(2400)는 도 1 내지 도 18에서 설명된 제어부 및 증폭부를 포함하도록 구현될 수 있다.
도 21을 참조하면, DAC(2300)는 M 비트 디코더(2310)와 N 비트 디코더(2320)를 포함할 수 있다. 예를 들어, M 비트 디코더(2310)는 도 1 내지 도 18에서 설명된 코스 전압을 생성할 수 있다. N 비트 디코더(2320)는 도 1 내지 도 18에서 설명된 파인 전압을 생성할 수 있다.
예를 들어, M 비트 디코더(2310)는 감마 생성부(3000)로부터 전송받는 데이터 신호에 기초하여, 전압 분배 방식에 의하여 코스 전압을 생성하고, 생성된 코스전압을 출력할 수 있다. 여또한, N 비트 디코더(2320)는 감마 생성부(3000)로부터 전송받는 데이터 신호에 기초하여, 전압 분배 방식에 의하여 파인 전압을 생성하고, 생성된 파인 전압을 출력할 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 디코딩하는 데 소모되는 시간이 감소되고, 고속으로 구동될 수 있다. 뿐만 아니라, 피드백 증폭기 구성에서의 피드백 팩터가 “1”이 되므로, 증폭기의 밴드폭을 최대한 활용할 수 있어서 고속 구동이 가능한 장점이 있다.
또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 프리엠퍼시스 동작을 지원하며, 데이터 드라이버와 디스플레이 패널 간의 거리에 따르는 슬루율(Slew Rate)을 증가시킬 수 있다.
또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 가상 그라운드로 동작하는 증폭기의 반전 입력단에 커패시터의 일단을 연결함으로써, 커패시터들의 기생성분에 의한 영향을 감소시킬 수 있다.
또한, 본 출원의 일 실시 예에 따른 다스플레이 장치의 출력 드라이버는 서로 다른 제1 커패시터 및 제2 커패시터 사이의 편차에도 불구하고, 원하는 구동 전압에 해당하는 출력 전압을 구현할 수 있다.
또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 코스 디코더와 파인 디코더를 통하여 하나의 커패시터에 원하는 데이터 전압을 저장하고, 증폭부를 통해 디스플레이 장치의 화소 내의 데이터 전압으로 출력한다. 이 경우, 데이터 전압이 하나의 커패시터에 저장되므로, 하나의 채널 내에서 데이터 전압의 오차가 없어지게 된다. 따라서, 복수의 채널들을 포함하는 드라이버 내의 출력 편차가 감소될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 디지털-아날로그 컨버터
200: 제어부
300: 증폭부
500: 출력 드라이버
1000: 디스플레이 장치

Claims (10)

  1. 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터;
    상기 제1 전압 및 상기 제2 전압 사이의 전압차에 기초하여, 제1 및 제2 커패시터를 교대로 충전시키는 제어부; 및
    상기 제1 및 제2 커패시터에 충전된 각 충전 전압을 교대로 인가 받아 출력하는 증폭부를 포함하고,
    상기 제어부는, 상기 제1 커패시터에 제1 충전 전압을 충전시키는 제1 충전시간 동안에, 상기 제2 커패시터에 충전된 제2 충전 전압을 상기 증폭부의 출력 노드로 출력시키는, 출력 드라이버.
  2. 제1항에 있어서,
    상기 제어부는, 상기 제1 충전시간 동안에, 상기 제2 커패시터의 일 측을 상기 증폭부의 반전 입력단자에 연결하고, 상기 제2 커패시터의 타 측을 상기 출력 노드에 연결하는, 출력 드라이버.
  3. 제1항에 있어서,
    상기 제어부는, 상기 제2 커패시터가 충전되는 제2 충전시간 동안에, 상기 제1 커패시터에 충전된 상기 충전 전압을 상기 출력 노드로 출력시키는, 출력 드라이버.
  4. 제3항에 있어서,
    상기 제어부는, 상기 제2 충전시간 동안에, 상기 제1 커패시터의 일 측을 상기 증폭부의 반전 입력단자를 연결하고, 상기 제1 커패시터의 타 측을 상기 출력 노드에 연결하는, 출력 드라이버.
  5. 제1항에 있어서,
    상기 증폭부는, 상기 제2 충전전압을 반전 입력단자로 인가받고, 기설정된 미들 전압을 비반전 입력단자로 인가받아, 상기 출력 노드를 통해 출력 전압을 출력하는, 출력 드라이버.
  6. 제5항에 있어서,
    상기 제어부는, 상기 제1 충전시간과 상기 제2 커패시터가 충전되는 제2 충전시간 사이에, 상기 비반전 입력단자와 상기 반전 입력단자를 전기적으로 서로 연결하는, 출력 드라이버.
  7. 제5항에 있어서,
    상기 출력 전압이 디스플레이 패널로 출력되는 시간을 일정시간 지연시키는 지연부를 더 포함하는, 출력 드라이버.
  8. 제5항에 있어서,
    상기 제어부는, 상기 제1 충전시간 및 상기 제2 커패시터가 충전되는 제2 충전시간마다, 상기 비반전 입력단자로 인가되는 상기 미들 전압을 상기 제1 전압 및 상기 제2 전압 중 어느 하나로 스위칭시키는 프리엠퍼시스 제어부를 더 포함하는, 출력 드라이버.
  9. 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터;
    상기 제1 전압 및 상기 제2 전압 사이의 전압 차에 기초하여, 제1 내지 제4 커패시터에 충전 전압을 순차적으로 충전시키는 제어부; 및
    상기 제1 내지 제4 커패시터에 충전된 충전 전압을 출력 노드로 출력하는 증폭부를 포함하고,
    상기 제어부는, 상기 제1 커패시터를 충전시키는 동안, 상기 제2 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제3 커패시터를 충전시키는 동안, 상기 제4 커패시터를 상기 증폭부의 출력 노드에 연결하는, 출력 드라이버.
  10. 제9항에 있어서,
    상기 제어부는, 상기 제2 커패시터를 충전시키는 동안, 상기 제3 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제4 커패시터를 충전시키는 동안, 상기 제1 커패시터를 상기 증폭부의 출력 노드에 연결하는, 출력 드라이버.
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