KR100611508B1 - 채널을 분리하여 출력하는 디스플레이 구동 회로,디스플레이 구동 방법 및 전류 샘플/홀드 회로 - Google Patents

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Abstract

쉬프트 레지스터는 제1 클록 신호를 쉬프트시켜 제2 클록 신호를 순차적으로발생시키고, 바이어스 회로는 감마 기준 신호를 발생한다. 디지털-아날로그 변환부는 상기 감마 기준 신호에 기초하여 계조 데이터를 상기 계조 데이터에 상응하는 아날로그 계조 신호로 변환한다. 제 1 샘플/홀드 출력 회로부는 상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 1 래치 인에이블 신호에 응답하여 제1 내지 제M 채널들로 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공한다. 제 2 샘플/홀드 출력 회로부는 상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 2 래치 인에이블 신호에 따라 제M+1 내지 제N 채널들로 상기 제 2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공한다. 이와 같은 구조의 디스플레이 구동회로는 대형화와 고해상도에도 칩 크기에 제한을 적게 받는다.
디스플레이 구동 회로, 전류 샘플/홀드 회로

Description

채널을 분리하여 출력하는 디스플레이 구동 회로, 디스플레이 구동 방법 및 전류 샘플/홀드 회로 {DISPLAY DRIVER CIRCUIT AND METHOD OF DIVIDING THE CHANNEL OUTPUTS.}
도 1은 종래의 디스플레이 구동 회로를 나타낸 블록도이다.
도 2는 도 1의 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 디스플레이 구동 회로를 나타낸 블록도이다.
도 4는 도 3의 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일실시예에 따른 전류 샘플/홀드 회로를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
310 : 쉬프트 레지스터 320 : 데이터 인터페이스부
330 : 전류 디지털-아날로그 변환부 340 : 바이어스 회로
350 : 프리 차지 회로 360 : 제 1 전류 샘플/홀드 출력 회로부
370 : 제 2 전류 샘플/홀드 출력 회로부
본 발명은 평판 디스플레이 패널을 구동하기 위한 디스플레이 구동 회로 및 이에 이용되는 전류 샘플/홀드 회로에 관한 것이다. 보다 구체적으로, 본 발명은 유기 이엘 디스플레이 장치를 구동하기 위한 유기 이엘 디스플레이 방식 중 능동형 매트릭스 (Active Matrix) 방식에 관한 것이며, 특히 전류 구동형에 관한 것이다
평판 디스플레이 패널에는 액정 디스플레이와 플라즈마 디스플레이가 많이 상품화 되고 있지만, 근래에 들어 소자 자신이 발광하여 선명한 콘트라스트로 시야각이 넓고 응답 속도가 빠른 유기 이엘 디스플레이 (OLED : Organic Light Emitting Diode)가 주목을 끌고 있다.
현재 평판 디스플에이 패널 분야에서는 대형화와 고해상도가 주요 사항이고,고해상도 구현을 위해서는 표현하고자 하는 계조(Gray Level) 의 비트 수가 증가해야 한다. 그러면 패널을 구동하는 구동 회로의 한 채널이 더 많은 정보를 처리해야 하며, 또한 대형화에 따라 채널수도 증가해야 한다.
그러나, 각 채널마다 디지털-아날로그 변화기를 필요로 하는 종래의 구동 방식으로는 증가하는 계조 비트 수와 증가하는 채널수로 인하여 구동 회로를 구현하는데 한계가 있다. 이에 표현하고자 하는 계조를 충분히 증가시킬 수 있으며, 증가하는 채널도 충분히 처리할 수 있는 구동 회로가 필요하다.
도 1은 종래의 디스플레이 구동 회로를 나타낸 블록도이다. 이하 도 1을 참 조하여 종래의 디스플레이 구동 회로의 동작을 설명하고, 도 1의 구조가 가지는 문제점에 대하여 기술한다.
도 1은 클록 신호(CLK)를 수신하여 쉬프트된 클록 신호를 출력하는 쉬프트 레지스터(110), 디스플레이 데이터를 수신하여 처리하는 데이터 인터페이스부(120), 쉬프트 레지스터(110)의 출력인 쉬프트된 클록 신호를 이용하여 데이터 인터페이스부(120)의 출력 신호를 수신하고 래치 인에이블 신호(LE)에 따라 각 채널로 디스플레이 데이터를 출력하는 데이터 래치 회로(130), 기준값을 제공하는 기준 바이어스 회로(140) 및 데이터 래치 회로의 출력 신호들을 받아 아날로그 신호로 변환한 후 각 채널로 출력하는 출력 회로(150)로 구성된 디스플레이 구동 회로이다.
쉬프트 레지스터(110)은 클록 신호를 수신하여 좌 입력 시작 펄스나 우입력 시작 펄스에 응답하여 왼쪽으로나 오른쪽으로 클록 신호를 쉬프트하고 저장한 후 쉬프트된 클록 신호를 출력한다. 데이터 인터페이스부(120)는 디스플레이 데이터를 수신하여 각 채널에 맞도록 처리한 후 출력한다. 데이터 래치 회로(130)은 데이터 인터페이스부(120)의 출력 신호를 쉬프트 레지스터 출력 신호에 따라 샘플링하고 홀딩한다. 이 후 모든 채널에 대한 데이터를 수신하면 래치 인에이블 신호에 따라 출력한다. 출력 회로(150)은 데이터 래치 회로(130)의 출력 신호를 수신하여 각 채널별로 가지고 있는 디지털-아날로그 변환기(152)에 의하여 아날로그 신호로 변환한 후 출력단 회로(154)를 통하여 복수의 채널을 통하여 패널로 출력한다.
도 2는 도 1의 종래의 디스플레이스 구동 회로에서 관련 신호들의 타이밍을 나타내는 타이밍 챠트이다. 도 2에서 보면 엔(N) 채널에 해당하는 큐(Q) 개만큼의 쉬프트 클록이 지난 다음 래치 인에이블 신호(LE)가 온되어 모든 채널에 출력 신호가 출력된다.
도 1 및 도 2에서와 같이 모든 채널들이 각자의 디지털-아날로그 변환기를 포함할 경우 디스플레이 패널의 대형화에 따라 채널 수가 증가하게 되면 디지털-아날로그 변환기 수의 증가에 따라 구동 회로가 커지게 된다. 또한 고해상도 실현을 위해서는 계조가 증가해야 하고 이에 따라 디지털-아날로그 변화기의 처리 비트 수가 증가하고 따라서 디지털-아날로그 변화기가 커져서 구동 회로가 커지게 된다. 즉 종래의 구동 회로를 사용할 때, 디스플레이 패널이 대형화되고 고해상도를 구현하기 위해서는 구동회로가 매우 커져야하는 단점이 있다.
따라서, 대형화와 고해상도를 동시에 구현할 수 있는 디스플레이 구동 회로가 요구된다.
본 발명의 제 1 목적은 패널의 대형화와 고해상도를 구현하면서 회로의 면적 증가를 줄일 수 있는 디스플레이 구동 회로와 구동 방법을 제공하는 것이다.
본 발명의 제 2 목적은 아날로그 계조 신호의 빠른 샘플링과 아날로그 계조 신호의 샘플링된 값과 홀딩된 값이 서로 달라지는 미스매치를 줄일 수 있는 전류 샘플/홀드 회로를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디스 플레이 구동 회로는 쉬프트 레지스터, 디지털-아날로그 변환부, 바이어스 회로, 제 1 샘플/홀드 출력 회로부 및 제 2 샘플/홀드 출력 회로부를 포함한다. 상기 쉬프트 레지스터는 제1 클록 신호를 쉬프트시켜 제2 클록 신호를 순차적으로 발생시키고, 상기 바이어스 회로는 감마 기준 신호를 발생한다. 상기 디지털-아날로그 변환부는 상기 감마 기준 신호에 기초하여 계조 데이터를 상기 계조 데이터에 상응하는 아날로그 계조 신호로 변환한다. 상기 제 1 샘플/홀드 출력 회로부는 상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 1 래치 인에이블 신호에 응답하여 제1 내지 제M 채널들로 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공한다. 상기 제 2 샘플/홀드 출력 회로부는 상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 2 래치 인에이블 신호에 따라 제M+1 내지 제N 채널들로 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공한다. 상기 디지털-아날로그 변화부가 각 채널에 있는 것이 아니고 계조 데이터를 바로 아날로그 계조 신호로 변화하기 때문에 대형화에 따른 채널 수 증가에도 디지털-아날로그 변환부의 수 증가가 없다.
본 발명의 일 실시예에 따른 디스플레이 구동 방법은 디지털-아날로그 변환 단계, 쉬프트 클록 발생 단계, 제 1 샘플/홀드 단계, 제 1 출력 단계, 제 2 샘플/홀드 단계 및 제 2 출력 단계를 포함한다. 상기 디지털-아날로그 변환 단계는 디스플레이 데이터를 아날로그 계조 신호로 변환시킨다. 상기 쉬프트 클록 발생 단계는 제1 클록 신호를 쉬프트시켜 제2 클록 신호를 순차적으로 출력한다. 상기 제 1 샘 플/홀드 단계는 상기 제2 클록 신호에 응답하여 상기 아날로그 계조 신호를 제1 내지 제M 채널로 제공할 상기 아날로그 계조 신호를 샘플링하고 홀딩하며, 상기 제 1 출력 단계는 제 1 래치 인에이블 신호에 따라 상기 제 1 샘플/홀드 단계의 홀딩된 신호를 상기 제1 내지 제M 채널들로 출력한다. 상기 제 2 샘플/홀드 단계는 상기 제2 클록 신호에 응답하여 상기 아날로그 계조 신호를 제M+1 내지 제N 채널들로 제공할 상기 아날로그 계조 신호를 샘플링하고 홀딩하며, 상기 제 2 출력 단계는 제 2 래치 인에이블 신호에 따라 상기 제 2 전류 샘플/홀드 단계의 홀딩된 신호를 상기 제M+1 내지 제N 채널들로 출력한다.
본 발명의 일 실시예에 따른 전류 샘플/홀드 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 1 스위치, 제 2 스위치, 제 3 스위치 및 저장 캐패시터를 포함한다. 상기 제 1 트랜지스터는 아날로그 계조 전류를 샘플링한다. 상기 제 1 스위치는 제1 클록 신호를 쉬프트시킨 순차적으로 액티브되는 제2 클록 신호에 응답하여 상기 제 1 트랜지스터의 게이트와 드레인의 연결을 제어하고, 상기 제 2 스위치는 상기 제2 클록 신호에 응답하여 상기 아날로그 계조 전류를 상기 제 1 트랜지스터로 제공한다. 상기 저장 캐패시터는 상기 제 1 트랜지스터의 게이트와 소스간에 연결되어 상기 샘플링된 아날로그 계조 전류를 충전한다. 상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트에 공통으로 연결되고 드레인은 출력 단자에 연결된다. 상기 제 3 스위치는 제1 또는 제2 래치 인에이블 신호에 응답하여 상기 제 2 트랜지스터의 드레인과 상기 출력 단자간의 연결을 제어한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다.
도 3은 본 발명의 제 1 실시예에 따른 디스플레이 구동 회로를 나타낸 블록도이고, 도 4는 도 3의 디스플레이 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 3과 도 4를 참조하면, 본 발명의 일실시예에 따른 디스플레이 구동 회로는 양방향 쉬프트 레지스터(310), 데이터 인터페이스부(320), 전류 디지털-아날로그 변환부(330), 바이어스 회로(340), 프리 차지 회로(350), 제 1 전류 샘플/홀드 출력 회로부(360) 및 제 2 전류 샘플/홀드 출력 회로부(370)를 포함한다.
상세하게는 전류 디지털-아날로그 변환부(330)은 적색 전류 디지털-아날로그 변환기, 녹색 전류 디지털-아날로그 변환기 및 청색 전류 디지털-아날로그 변환기를 포함한다. 그리고 제 1 및 제 2 샘플/홀드 출력 회로부(360,370)의 채널 1 내지 채널 N의 각각은 전류 샘플/홀드 회로(360-1, …, 360-N)를 포함한다.
양방향 쉬프트 레지스터(310)은 제1 클록 신호(CLK)를 수신하여 쉬프트시켜 제2 클록 신호들을 순차적으로 출력한다. 좌 입력 시작 펄스(SHL)나 우 입력 시작 펄스(SHR)에 응답하여 수신하는 제1 클록을 왼쪽에서 오른쪽으로 쉬프트 시키거나 오른쪽에서 왼쪽으로 쉬프트 시킨다. 양방향 쉬프트 레지스터(310)의 출력은 해당하는 전류 샘플/홀드 회로의 제어 신호로 사용된다. 데이터 인터페이스부(320)은 메인 칩에서 보내주는 데이터를 다음단의 전류 디지털-아날로그 변환부가 처리할 수 있도록 처리해준다. 예를 들어 데이터가 18비트인경우 데이터 인터페이스부(320)가 적색 전류 디지털-아날로그 변환기, 녹색 전류 디지털-아날로그 변환기 및 청색 전류 디지털-아날로그 변환기에 맞추어 각각 6비트씩의 계조 데이터를 출력한다. 본 발명의 일실시예에 따르면, 전류 디지털-아날로그 변환부(330)는 계조 데이터가 각 채널로 입력되기 전에 존재하게 되면서 기존의 디스플레이 구동 회로에서 각 채널마다에 존재했던 채널 개수만큼의 전류 디지털-아날로그 변환기가 단지 3개로 줄어들었다.
바이어스 회로(340)은 감마 기준 신호를 발생시켜 전류 디지털-아날로그 변환부(330)로 제공한다. 전류 디지털-아날로그 변환부(330)는 상기 감마 기준 신호에 기초하여 데이터 인터페이스부(320)로부터 제공된 계조 데이터를 아날로그 계조 전류로 변환한다.
제 1 전류 샘플/홀드 출력 회로부(360)는 아날로그 계조 전류를 샘플링하고 홀딩한 후 제1 채널 내지 제M 채널로 출력 신호 OUTPUT 1, OUTPUT 2, … , OUTPUT M을 출력한다. 제 1 전류 샘플/홀드 출력 회로부(360)은 양방향 쉬프트 레지스터의 출력 신호에 따라 1에서 M 채널까지 차례로 전류 디지털-아날로그 변환부(330)의 출력 신호인 아날로그 계조 전류를 샘플링한 후 홀딩한다. 그 후 1에서 M까지 모든 채널들이 계조 데이터를 홀딩하면 제 1 래치 인에이블 신호(LE1)에 응답하여 1 채널에서 M 채널에 대해 일시에 아날로그 계조 전류를 출력한다. 여기서, M은 예를 들어, 2/N이 될 수 있다.
제 2 전류 샘플/홀드 출력 회로부(370)은 양방향 쉬프트 레지스터(310)의 출력 신호에 따라 M+1 채널에서 N 채널까지 차례로 전류 디지털-아날로그 변환부(330)의 출력 신호인 아날로그 계조 전류를 샘플링한 후 홀딩한다. 이 때 상기 제 1 샘플/홀드 출력 회로부(360)가 아날로그 계조 전류를 T1 구간 동안 출력하고 있는 동안 제 2 샘플/홀드 출력 회로부(370)은 M+1 채널에서 N 채널에 대해 아날로그 계조 전류를 샘플링 및 홀딩한다. N 채널까지 모든 계조 데이터를 홀딩하게 되면 제 2 래치 인에이블 신호(LE2)에 의해 제 2 샘플/홀드 출력 회로부(370)은 아날로그 계조 전류를 T2 구간동안 M+1 채널 내지 N 채널을 통하여 출력 신호 OUT M+1, … , OUT N으로 출력한다. 제 2 샘플/홀드 출력 회로부(370)가 아날로그 계조 전류를 출력하는 동안 다시 제 1 샘플/홀드 출력 회로부(360)은 1 채널부터 다시 샘플링과 홀딩을 시작한다. 여기서, 예를 들어, M이 2/N인 경우 T1 및 T2는 각각 1/2 라인 타임(1/2 H)이 될 수 있다. 1-라인 타임(Line time; 1H)이란 수평 주사기간으로서 디스플레이 패널의 하나의 스캔 라인(또는 수평 라인)을 주사하는데 걸리는 시간을 나타낸다.
도 4를 참조하면, 제 1 래치 인에이블 신호(LE1)가 액티브되면 1 채널부터 M 채널까지의 출력 신호가 액티브되어 출력 되고, 제 2 래치 인에이블 신호(LE2)가 액티브되면 M+1 채널부터 N 채널까지의 출력 신호가 액티브되어 출력된다. 이 때 1 채널부터 M 채널까지의 출력 신호는 비액티브되어 있다. 즉 전체 채널을 두 블록으로 나누어 (제 1 및 제 2 샘플/홀드 출력 회로부) 출력을 교대로 진행한다. 종래의 구조에서는 래치가 필요하였으나 본 발명에서는 래치를 사용하지 않아 칩 면적을 또한 줄일 수 있다.
도 5는 도 3의 제 1 및 제 2 전류 샘플/홀드 출력 회로부의 각 채널을 구성하는 본 발명의 일실시예에 따른 전류 샘플/홀드 회로를 나타낸 회로도이다. 이하, k번째 채널에 대한 전류 샘플/홀드 회로(370-k)를 예로 들어 설명한다.
도 5를 참조하면, 전류 샘플/홀드 회로(370-k)는 제 1 트랜지스터(M1), 제 2 트랜지스터(M2), 제 3 트랜지스터(M3), 제 1 내지 제 4 스위치(S1 ~ S4) 및 저장 캐패시터를 포함한다. 쉬프트 레지스터의 출력인 제2 클록 신호(SR CLK)이 액티브 되면, 제 1 스위치(S1)와 제 2 스위치(S2)가 턴온 된다. 그에 따라 전류 디지털-아날로그 변환기(330)의 출력 아날로그 계조 전류는 제 2 스위치(S2)를 통하여 제 1 트랜지스터(M1)의 드레인에 인가된다. 제 1 스위치(S1) 또한 턴온 되어 있기 때문에 제 1 트랜지스터(M1)의 드레인에 인가되 아날로그 계조 전류는 게이트로도 인가된다. 그리고 제 1 트랜지스터(M1)의 게이트에 연결된 저장 캐패시터(Cst)는 상기 아날로그 계조 전류를 충전하게 되고, 이 후 쉬프트 레지스터의 출력 신호(SR CLK)가 비액티브되면 제 1 및 제 2 스위치가 턴오프되어 아날로그 계조 데이터에 상응하는 아날로그 계조 전류는 저장 캐패시터에 홀딩된 상태를 유지한다. 래치 인에이블 신호(LE1 또는 LE2)가 액티브되면 제 3 스위치(S3)는 출력 단자와 제 2 트랜지스터(M2)의 드레인을 연결하고, 게이트가 저장 캐패시터(Cst)에 연결된 제 2 트랜지스터(M2)는 저장 캐패시터에 충전된 아날로그 계조 전류에 따라 출력 단자로 출력한다. 이 때 계조 표현을 위한 최소 크기 단위의 전류 디지털-아날로그 변환기의 아날로그 계조 전류는 수십 nA 밖에 되지 않기 때문에 저장 캐패시터를 충전하기에 많은 시간을 요하게 된다. 그래서 저장 캐패시터의 충전 시간을 줄이고자 전류 디지털-아날로그 변환기의 최소 출력 전류의 N 배되는 전류를 제 1 트랜지스터(M1)에 흘려주어 저장 캐패시터의 충전 시간을 줄이고 전류 미러 회로를 이용하여 제 1 트 랜지스터(M1)와 제 2 트랜지스터(M2)의 크기 비를 N:1로 하면 최종 출력 단자 OUT[k]에서는 원하는 값을 출력 할 수 있다. 또한 충전 시간을 줄이기 위해서 제 1 스위치(S1)와 제 2 스위치(S2)가 턴온되기 전에 커패시터 프리차지 신호 C_pre에 응답하여 제 4 스위치(S4)를 턴온 시켜, 저장 캐패시터(Cst)의 전압을 제 1 트랜지스터(M1)의 문턱 전압 조금 안되는 값으로 미리 프리 차지 해주면 충전 시간을 줄일 수 있다.
출력 단자에서도 작은 전류로 패널을 구동 시켜야 하기 때문에 패널에 보다 빨리 데이터를 기입하기 위해 패널을 프리차지 할 수 있는데, 이는 제 3 트랜지스터(M3)에 의해 구현된다. 즉 출력 단자로 출력 신호가 인가되기 전에 출력 프리 차지 신호(PREon)에 의해 제 3 트랜지스터를 온 시켜 출력 단자를 프리차지전압 VPRE으로 프리차지 시킨다.
본 발명은 유기 이엘 디스플레이 장치에 적용할 수 있다. 예를 들어, 전류 구동형 액티브 매트릭스 (Active Matrix) 방식의 유기 이엘 디스플레이 장치에 적용할 수 있다.
또한, 본 발명의 디스플레이 구동 회로의 출력 단을 두 블록으로 나누어 패널을 구동하는 방식은 액티브 매트릭스 (Active Matrix) 방식의 액정 표시 장치에도 적용할 수 있다. 예를 들어, 액티브 매트릭스 (Active Matrix) 방식의 액정 표시 장치에 적용할 경우, 전류 구동 방식 대신 전압 구동 방식을 사용하며, 도 3의 디지털-아날로그 변환부(330)을 아날로그 계조 전압을 출력하는 디지털-아날로그 변환기를 사용하고, 도 5의 샘플/홀드 출력 회로부(360, 370)를 아날로그 계조 전 압을 샘플링하여 홀드한 후 출력하기 위한 출력 버퍼를 사용할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 디스플레이 구동 회로 및 방법은 출력 단을 두 블록으로 나누고 전류 디지털-아날로그 변환부를 데이터 인터페이스부이후에 연결함으로써 채널수의 증가와 고해상도에 따른 회로 면적의 증가를 줄일 수 있는 장점이 있다.
또한, 본 발명에 따른 전류 샘플/홀드 회로는 빠른 샘플링을 할수 있고 정확한 출력을 할 수 있는 장점이 있다.

Claims (20)

  1. 제1 클록 신호를 쉬프트시켜 제2 클록 신호를 순차적으로 발생시키는 쉬프트 레지스터;
    감마 기준 신호를 발생하는 바이어스 회로;
    상기 감마 기준 신호에 기초하여 계조 데이터를 상기 계조 데이터에 상응하는 아날로그 계조 신호로 변환하는 디지털-아날로그 변환부;
    상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 1 래치 인에이블 신호에 응답하여 제1 내지 제M 채널들로 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공하는 제 1 샘플/홀드 출력 회로부; 및
    상기 아날로그 계조 신호를 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩하고, 제 2 래치 인에이블 신호에 따라 제M+1 내지 제N 채널들로 상기 제2 클록 신호에 응답하여 샘플링하여 홀딩된 아날로그 계조 신호를 제공하는 제 2 샘플/홀드 출력 회로부를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  2. 제 1 항에 있어서, 상기 디지털-아날로그 변화부는,
    상기 감마 기준 신호에 기초하여 적색 계조 데이터를 상기 적색 계조 데이터에 상응하는 제1 아날로그 계조 신호로 변환하는 제1 디지털-아날로그 변환기;
    상기 감마 기준 신호에 기초하여 녹색 계조 데이터를 상기 녹색 계조 데이터 에 상응하는 제2 아날로그 계조 신호로 변환하는 제2 디지털-아날로그 변환기; 및
    상기 감마 기준 신호에 기초하여 청색 계조 데이터를 상기 청색 계조 데이터에 상응하는 제3 아날로그 계조 신호로 변환하는 제3 디지털-아날로그 변화기를 포함하는 것을 특징으로하는 디스플레이 구동 회로.
  3. 제 2 항에 있어서, 상기 쉬프트 레지스터는,
    제1 입력 시작 펄스에 응답하여 상기 제1 클록 신호를 제1 방향으로 쉬프트시키고, 제2 입력 시작 펄스에 응답하여 상기 제1 클록 신호를 제2 방향으로 쉬프트시켜 상기 제2 클록 신호를 순차적으로 발생시키는 양방향 쉬프트 레지스터인 것을 특징으로 하는 디스플레이 구동 회로.
  4. 제 3 항에 있어서, 상기 양방향 쉬프트 레지스터는,
    일시에 복수개의 채널을 제어하도록 복수개의 제2 클록 신호를 출력하는 복수 채널 양방향 쉬프트 레지스터인 것을 특징으로 하는 디스플레이 구동 회로.
  5. 제 2 항에 있어서,
    상기 제 1 샘플/홀드 출력 회로부가 상기 아날로그 계조 신호를 출력 하는 동안 상기 제 2 샘플/홀드 회로부는 샘플/홀드 동작을 하고, 상기 제 2 샘플/홀드 회로가 상기 아날로그 계조 신호를 출력하는 동안 상기 제 1 샘츨/홀드 회로부가 샘플/홀드 동작을 하는 것을 특징으로 하는 디스플레이 구동 회로.
  6. 제 2 항에 있어서,
    1 라인 타임을 제1 1/2 라인 타임 및 제2 1/2 라인 타임으로 이등분하여 상기 제1 1/2 라인 타임 동안에 상기 제 1 래치 인에이블 신호에 응답하여 상기 제 1 샘플/홀드 출력 회로부가 상기 아날로그 계조 신호를 출력하고, 상기 제2 1/2 라인 타임 동안에 상기 제 2 래치 인에이블 신호에 응답하여 상기 제 2 샘플/홀드 출력 회로부가 상기 아날로그 계조 신호를 출력 하는 것을 특징으로 하는 디스플레이 구동 회로.
  7. 제 2 항에 있어서, 상기 제 1 또는 제 2 샘플/홀드 출력 회로부는 상기 제1 내지 제N 채널의 각각에 대하여 샘플/홀드 회로를 포함하며, 상기 샘플/홀드 회로는
    상기 아날로그 계조 신호를 를 샘플링하는 제 1 트랜지스터;
    상기 제2 클록 신호에 응답하여 상기 제 1 트랜지스터의 게이트와 드레인간 전기적 결합을 제어하는 제 1 스위치;
    상기 제2 클록 신호에 응답하여 상기 아날로그 계조 신호와 상기 제 1 트랜지스터간의 전기적 결합을 제어하는 제 2 스위치;
    상기 제 1 트랜지스터의 게이트와 접지 전압 사이에 연결되어 상기 샘플링된 아날로그 계조 신호를 충전하는 저장 캐패시터;
    게이트가 상기 제 1 트랜지스터의 게이트에 공통으로 연결되고 드레인이 출 력 단자에 연결된 제 2 트랜지스터; 및
    상기 제1 또는 제2 래치 인에이블 신호에 따라 상기 제 2 트랜지스터의 드레인과 상기 출력 단자 사이간의 전기적 결합을 제어하는 제 3 스위치를 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  8. 제 7항에 있어서, 상기 샘플/홀드 회로는,
    일단이 상기 저장 커패시터, 상기 제 1 트랜지스터의 게이트 및 상기 제 1 스위치에 공통으로 연결되고, 타단이 상기 프리차지 회로에 연결되어 커패시터 프리차지 신호에 응답하여 상기 저장 커패시터를 프리차지 시키는 제 4 스위치를 더 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  9. 제 8 항에 있어서, 상기 샘플/홀드 회로는,
    상기 출력 단자를 프리 차지 시키기 위해서, 드레인이 상기 출력 단자에 연결되고, 소스는 프리 차지 전압에 연결되고 게이트는 출력 프리 차지 신호에 연결된 제 3 트랜지스터를 더 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  10. 제 9 항에 있어서,
    최소 계조에 상응하는 아날로그 계조 신호의 전류 레벨의 N배의 전류를 상기 제 1 트랜지스터로 흘려주고, 상기 제 1 트랜지스터 와 상기 제 2 트랜지스터의 크기 비율을 N 대 1 로 하는 것을 특징으로 하는 디스플레이 구동 회로.
  11. 제 1 항에 있어서, 상기 제 1 및 제 2 샘플/홀드 출력 회로부에 프리 차지 전압을 제공하여 상기 아날로그 계조 신호가 상기 제 1 및 제 2 샘플/홀드 출력 회로부의 커패시터에 충전되는 시간을 줄이도록 하는 프리 차지 회로를 더 포함하는 것을 특징으로 하는 디스플레이 구동 회로.
  12. 디스플레이 데이터를 아날로그 계조 신호로 변환하는 디지털-아날로그 변환 단계;
    제1 클록 신호를 쉬프트시켜 제2 클록 신호를 순차적으로 출력하는 쉬프트 클록 발생 단계;
    상기 제2 클록 신호에 응답하여 상기 아날로그 계조 신호를 제1 내지 제M 채널로 제공할 상기 아날로그 계조 신호를 샘플링하고 홀딩하는 제 1 샘플/홀드 단계;
    제 1 래치 인에이블 신호에 따라 상기 제 1 샘플/홀드 단계의 홀딩된 신호를 상기 제1 내지 제M 채널들로 출력하는 제 1 출력 단계;
    상기 제2 클록 신호에 응답하여 상기 아날로그 계조 신호를 제M+1 내지 제N 채널들로 제공할 상기 아날로그 계조 신호를 샘플링하고 홀딩하는 제 2 샘플/홀드 단계; 및
    제 2 래치 인에이블 신호에 따라 상기 제 2 샘플/홀드 단계의 홀딩된 신호를 상기 제M+1 내지 제N 채널들로 출력하는 제 2 출력 단계를 포함하는 디스플레이 구 동 방법.
  13. 제 12 항에 있어서, 상기 디지털-아날로그 전환 단계는,
    적색 계조 데이터를 상기 적색 계조 데이터에 상응하는 제1 아날로그 계조 신호로 변환하는 제1 디지털-아날로그 전환 단계;
    녹색 계조 데이터를 상기 녹색 계조 데이터에 상응하는 제2 아날로그 계조 신호로 변환하는 제2 디지털-아날로그 전환 단계; 및
    청색 계조 데이터를 상기 청색 계조 데이터에 상응하는 제3 아날로그 계조 신호로 변환하는 제3 디지털-아날로그 전환 단계를 포함하는 것을 특징으로 하는 디스플레이 구동 방법.
  14. 제 13 항에 있어서,
    상기 제 1 출력 단계와 상기 제 2 샘플/홀드 단계가 실질적으로 동시에 진행되는 것을 특징으로 하는 디스플레이 구동 방법.
  15. 제 14 항에 있어서,
    상기 제 2 출력 단계와 상기 제 1 샘플/홀드 단계가 실질적으로 동시에 진행되는 것을 특징으로 하는 디스플레이 구동 방법.
  16. 아날로그 계조 전류를 샘플링하는 제 1 트랜지스터;
    제1 클록 신호를 쉬프트시킨 순차적으로 액티브되는 제2 클록 신호에 응답하여 상기 제 1 트랜지스터의 게이트와 드레인간의 연결을 제어하는 제 1 스위치;
    상기 제2 클록 신호에 응답하여 상기 아날로그 계조 전류를 상기 제 1 트랜지스터로 제공하는 제 2 스위치;
    상기 제 1 트랜지스터의 게이트와 소스간에 연결되어 상기 샘플링된 아날로그 계조 전류를 충전하는 저장 캐패시터;
    게이트가 상기 제 1 트랜지스터의 게이트에 공통으로 연결되고 드레인이 출력 단자에 연결된 제 2 트랜지스터; 및
    제1 또는 제2 래치 인에이블 신호에 응답하여 상기 제 2 트랜지스터의 드레인과 상기 출력 단자간의 연결을 제어하는 제 3 스위치를 포함하는 것을 특징으로 하는 전류 샘플/홀드 회로.
  17. 제 16항에 있어서,
    일단이 상기 저장 커패시터, 상기 제 1 트랜지스터의 게이트 및 상기 제 1 스위치에 공통으로 연결되고, 타단이 프리차지 회로에 연결되어 커패시터 프리차지 신호에 응답하여 상기 저장 커패시터를 프리차지 시키는 제 4 스위치를 더 포함하는 것을 특징으로 하는 전류 샘플/홀드 회로.
  18. 제 17 항에 있어서,
    상기 출력 단자를 프리 차지 시키기 위해서, 드레인이 상기 출력 단자에 연 결되고, 소스는 프리 차지 전압에 연결되고 게이트는 출력 프리 차지 신호에 연결된 제 3 트랜지스터를 더 포함하는 것을 특징으로 하는 전류 샘플/홀드 회로.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 엔모스 트랜지스터이고, 상기 제 3 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 전류 샘플/홀드 회로.
  20. 제 19 항에 있어서,
    최소 계조에 상응하는 아날로그 계조 전류의 N배의 아날로그 계조 전류를상기 제 1 트랜지스터로 흘려주고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 크기 비율을 N 대 1로 하는 것을 특징으로 하는 전류 샘플/홀드 회로.
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