JP2008022020A

JP2008022020A - 半導体素子の製造方法

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Publication number: JP2008022020A
Application number: JP2007223401A
Authority: JP
Inventors: Hiromi Morita; 博美森田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2008-01-31
Anticipated expiration: 2017-09-11
Also published as: JP5064938B2

Abstract

【課題】半導体チップのサイズが大きくなった場合、若しくは外部接続端子の数が増加した場合であっても、その外形の増大を抑え、実装密度の向上を図ることができる製造方法を提供する。
【解決手段】複数の略四方形の半導体チップ領域と、半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、半導体チップ領域に素子電極７を含む素子本体を形成する工程と、半導体チップ領域の外周に沿って周辺領域に溝を形成する工程と、素子本体領域に素子電極７の一部を露出させる第１の絶縁膜２を形成する工程と、第１の絶縁膜２から露出した素子電極７及び第１の絶縁膜２上に、半導体チップ領域上の外部接続端子取出領域Ａまで延在する電極用配線３を形成する工程と、電極用配線３上、第１の絶縁膜２上及び前記溝内部に第２の絶縁膜を形成する工程と、電極用配線３と外部装置とを電気的に接続する外部接続端子４を形成する工程と、を有する。
【選択図】図１

Description

本発明は、外部接続端子がその表面に露出した半導体素子の製造方法に関する。

一般に半導体素子は、セラミックやモールド樹脂を用いてパッケージされている。この場合、複数の素子が形成された略四方形の半導体基板、通常半導体チップとよばれるものは、略四方形の各辺に対向するように並べられた複数の外部端子と金線等により接続される。この半導体チップ、金線および外部端子の一部がセラミックやモールド樹脂により覆われる。

このような構造では、半導体チップのサイズが大きくなった場合、複数の外部端子は、大きくなった半導体チップの周囲に配置されるためその外形を大きくせざるを得ない。また、外部端子の数が増加した場合も、外部端子のピッチには限界があるためその外形を大きくせざるを得ない。

このような場合、実装密度の向上を図ることが困難であった。
なお、本願発明に関連する先行技術文献としては次のようなものがある。
特開平１０−７９３６２号公報特開平５−２９１３５２号公報特開平４−１５９７３９号公報特開平６−７７２３３号公報特開平１−２７６７４８号公報

本発明は、半導体チップのサイズが大きくなった場合、もしくは外部端子の数が増加した場合であっても、その外形の増大を抑えることができ、実装密度の向上を図れる半導体素子の製造方法を提供することを目的とする。

第１の発明の半導体素子の製造方法は、略四方形の半導体チップ領域を複数有する半導体ウェハであって、半導体チップ領域内に形成され、素子電極を含む素子本体と、半導体チップ領域の外周に沿って形成される溝と、溝の内側に形成され、素子本体を覆うとともに素子電極を露出して形成される第１の絶縁膜とを含む半導体ウェハを準備する工程と、少なくとも第１の絶縁層を覆い、溝内部まで延在している第２の絶縁膜を形成する工程と、を有する。

ここで、第１の絶縁膜とは例えば絶縁膜２であり、第２の絶縁膜とは例えば保護膜５である。

第２の発明の半導体素子の製造方法は、複数の略四方形の半導体チップ領域と、半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、半導体チップ領域に素子電極を含む素子本体を形成する工程と、半導体チップ領域の外周に沿って周辺領域に溝を形成する工程と、素子本体領域に素子電極の一部を露出させる第１の絶縁膜を形成する工程と、第１の絶縁膜から露出した素子電極及び第１の絶縁膜上に、半導体チップ領域上の外部接続端子取出領域まで延在する電極用配線を形成する工程と、電極用配線上、第１の絶縁膜上及び溝内部に第２の絶縁膜を形成する工程と、電極用配線と外部装置とを電気的に接続する外部接続端子を形成する工程と、を有する。

本発明では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でもその表面に外部接続手段が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。

また、外部接続端子の数が増加した場合も、半導体チップの表面に外部接続端子が配置されるため外部接続端子の配置にゆとりができ、外形の増大を抑えることができる。

また、本発明では、半導体基板の外周に沿って溝６が形成され、その溝内部及び上部には保護膜５が形成されているため、素子本体と外部との距離が長くなり、半導体基板１と保護膜５との界面から外部雰囲気が浸入するのを防止することができ、さらに、熱的ストレスによる保護膜５のダメージを防止することができる。また、この溝６により半導体基板と保護膜との接触面積が増加するため、切断時の機械的ストレスを緩和できる。

さらに、半導体チップの表面を保護膜５で覆う構造となっているため、セラミックもしくはモールド樹脂によるさらなる実装が不要となり、外形の小型化、実装密度の向上を図ることができる。

また、第１の発明では、素子電極７と外部接続端子４との間を電極用配線３を用いて接続しているため、外部接続端子４を半導体チップ表面内で、任意の位置に、任意の数量・ピッチで形成することができ、外形の小型化が実現でき実装密度の向上を図ることができる。

（第１の実施の形態）図１（ａ）は、本発明の第１の実施形態を示す図で、（ｂ）は（ａ）の溝部の平面図である。

まず、この外部接続端子付半導体素子の構造について説明する。

１は略四方形の半導体基板で、この半導体基板１の内部若しくは上部には素子本体が形成されている。この素子本体上には素子電極７が形成され、この素子電極７上には、外部接続端子取出領域Ａまで延在する電極用配線３が形成されている。この電極用配線３上の外部接続端子取出領域Ａには外部接続端子４が形成されている。

また、電気的に接続されている素子電極７、電極用配線３および外部接続端子４は、絶縁膜２と保護膜５により他の素子や電極と絶縁されている。もちろん外部接続端子４の表面は保護膜５の上部に露出している。

６は溝であり、図１（ｂ）に示すようにこの半導体基板１の外周に沿って形成されている。

次に、この外部接続端子付半導体素子の製造方法を説明する。

その内部若しくは上部には素子本体が形成されている略四方形の半導体基板１が複数形成されている半導体ウェハを準備し、それぞれの半導体基板１の外周に沿ってエッチングにより溝を形成する（図１（ｂ））。

次に、素子本体と接続するよう素子電極７を形成し、この素子電極７上に絶縁膜２を形成する。このとき、溝６条には絶縁膜２を形成しない。

次に、エッチングにより絶縁膜２上に素子電極７まで到達するコンタクトホールを形成し、コンタクトホール上から外部接続端子取出領域Ａまで延在するようパターニングを行う。

次に、溝６、絶縁膜２及び電極用配線３上に保護膜５を形成し、外部端子取出領域Ａに電極用配線３まで到達するコンタクトホールを形成する。このコンタクトホール内に外部接続端子４をその表面が保護膜５上に露出するよう形成する。

このように、外部接続端子４は、保護膜５のコンタクトホールを介して電極用配線３に接続され、この電極用配線３は絶縁膜２上に延在し素子電極７に接続される。

最後に、図１（ｂ）に示す各半導体基板１を切り放す。

このように、本発明の第１の実施形態では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でも、その表面に外部接続端子が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。

また、外部接続端子の数が増加した場合も、半導体チップの表面に外部接続端子４が配置されるため外部接続端子の配置にゆとりができ、外形の増大を抑えることができる。特に、本発明の第１の実施形態では、素子電極７と外部接続端子４との間を電極用配線３を用いて接続しているため、外部接続端子４を半導体チップ表面の所望の位置に形成することができ、外部接続端子４のピッチを適宜設定できる。

図１（ｃ）は、外部接続端子４がマトリクス状に配置された半導体チップの上面図で、（ｄ）は（ｃ）のＡ−Ａ´断面図である。

このように、外部接続端子がマトリクス状に配置されるように各素子電極７から電極用配線３を引き廻せば、外形を大きくすることなく外部接続端子の増加に対応できる。

また、本発明の第１の実施形態では、半導体基板１の外周に沿って溝６が形成され、その溝内部及び上部には保護膜５が形成されているため、素子本体と外部との距離が長くなり、半導体基板１と保護膜５との界面から外部雰囲気が浸入することを防止することができる。また、この溝６により半導体基板１と保護膜５との接触面積が増大するため、切断時の機械的ストレスを緩和できる。

さらに、半導体チップの表面を保護膜５で覆う構造となっているため、セラミック若しくはモールド樹脂等によるさらなる実装が不必要となり、外形の小型化、実装密度の向上を図ることができる。

（第２の実施形態）図２は、本発明の第２の実施形態を示す図である。
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。

図２の外部接続端子付半導体素子では、素子電極７上に直接外部接続端子４が形成されており、図１（ａ）の外部接続端子付半導体素子の電極用配線３が形成されていない。

このように、例えば、複数の素子電極７の間隔にゆとりがあるような場合は、電極用配線３を用いず、直接、素子電極７上に外部接続端子４を形成しても良い。

この外部接続端子付半導体素子の製造方法は、絶縁膜２の形成工程までは、第１の実施形態と同じである。この絶縁膜２および溝６条に保護膜５を形成する。

次に、素子電極７まで到達するコンタクトホールを形成し、このコンタクトホール内に外部接続端子４をその表面が保護膜５上に露出するように形成する。

この場合、外部接続端子４は、コンタクトホールを介して直接素子電極７に接続される。

最後に、図１（ｂ）に示す各半導体基板１を切り放す。

このように、本発明の第２の実施形態では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でも、その表面に外部接続端子が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。

第１の実施形態と比較し、電極用配線３を形成する必要がないため、その構成がシンプルになり、短時間、低コストでの製造が可能である。先述したように、複数の素子電極７の間隔にゆとりがあるような場合には、このような構成が適する。

（第３の実施の形態）図３は、本発明の第３の実施形態を示す図である。
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。

図３の外部接続端子付半導体素子では、外部接続端子としてピン型の金属棒３４が使用されており、ピングリッドアレー（ＰＧＡ）型に適用したものである。金属棒３４には銅材料等が用いられる。

この外部接続端子付半導体素子の製造方法は、第１の実施形態と同じであるためその詳細な説明を省略する。

（第４の実施の形態）図４は、本発明の第４の実施形態を示す図である。
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。

図４の外部接続用端子付半導体素子では、外部接続端子として外部接続用の凹部４４ａを有するソケット４４が使用されており、このソケット４４に凸部を有する配線を接続することにより外部素子若しくは外部装置への接続がなされる。

本発明の第１の実施形態を示す図本発明の第２の実施形態を示す図本発明の第３の実施形態を示す図本発明の第４の実施形態を示す図

符号の説明

１半導体基板
２絶縁膜
３電極用配線
４外部接続端子
５保護膜
６溝
７素子電極
Ａ外部接続端子取出領域
３４金属棒
４４ソケット
４４ａ凹部

Claims

略四方形の半導体チップ領域を複数有する半導体ウェハであって、該半導体チップ領域内に形成され、素子電極を含む素子本体と、該半導体チップ領域の外周に沿って形成される溝と、該溝の内側に形成され、該素子本体を覆うとともに該素子電極を露出して形成される第１の絶縁膜とを含む該半導体ウェハを準備する工程と、
少なくとも前記第１の絶縁層を覆い、前記溝内部まで延在している第２の絶縁膜を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
請求項１に記載の半導体素子の製造方法において、
前記素子電極と電気的に接続される外部接続端子を形成する工程をさらに有することを特徴とする半導体素子の製造方法。
請求項１又は２に記載の半導体素子の製造方法において、
前記半導体ウェハを準備する工程の後に、前記素子電極及び前記第１の絶縁膜上に電極用配線を形成する工程をさらに有することを特徴とする半導体素子の製造方法。
複数の略四方形の半導体チップ領域と、該半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、
前記半導体チップ領域に素子電極を含む素子本体を形成する工程と、
前記半導体チップ領域の外周に沿って前記周辺領域に溝を形成する工程と、
前記素子本体領域に前記素子電極の一部を露出させる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜から露出した前記素子電極及び前記第１の絶縁膜上に、前記半導体チップ領域上の外部接続端子取出領域まで延在する電極用配線を形成する工程と、
前記電極用配線上、前記第１の絶縁膜上及び前記溝内部に第２の絶縁膜を形成する工程と、
前記電極用配線と外部装置とを電気的に接続する外部接続端子を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
請求項４に記載の半導体素子の製造方法において、
前記第２の絶縁膜を形成する工程は、前記外部接続端子取出領域に位置する前記電極用配線上を除く、前記電極用配線上、前記第１の絶縁膜上及び前記溝部内に第２の絶縁膜を形成する工程であり、
前記外部接続端子を形成する工程は、前記外部接続端子取出領域に位置する前記電極用配線上に該電極用配線と外部装置とを電気的に接続する外部接続端子を形成する工程であることを特徴とする半導体素子の製造方法。
複数の略四方形の半導体チップ領域と、該半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、
前記半導体チップ領域に素子電極を含む素子本体を形成する工程と、
前記半導体チップ領域の外周に沿って前記周辺領域に溝を形成する工程と、
前記素子本体領域に前記素子電極の一部を露出させる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上及び前記溝内部に第２の絶縁膜を形成する工程と、
前記素子電極と外部装置とを電気的に接続する外部接続端子を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
請求項４乃至６のいずれか一つに記載の半導体素子の製造方法において、
前記周辺領域を切り放すことによって個々の半導体素子に分離する工程をさらに含むことを特徴とする半導体素子の製造方法。
請求項１乃至７のいずれか一つに記載の半導体素子の製造方法において、
前記第１の絶縁膜は、前記溝が形成される位置よりも若干内側までを覆うことを特徴とする半導体素子の製造方法。