JP5064938B2 - 半導体素子の製造方法 - Google Patents
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Description
なお、本願発明に関連する先行技術文献としては次のようなものがある。
図1(a)と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
図1(a)と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
図1(a)と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
2 絶縁膜
3 電極用配線
4 外部接続端子
5 保護膜
6 溝
7 素子電極
A 外部接続端子取出領域
34 金属棒
44 ソケット
44a 凹部
Claims (6)
- 略四方形の半導体チップ領域を複数有する半導体ウェハであって、該半導体チップ領域内に形成され、素子電極を含む素子本体と、該半導体チップ領域の外周に沿って形成される溝と、該溝の内側に形成され、該素子本体を覆うとともに該素子電極を露出して形成される第1の絶縁膜とを含む該半導体ウェハを準備する工程と、
少なくとも前記第1の絶縁層を覆い、前記溝内部まで延在している第2の絶縁膜を形成する工程と、
該第2の絶縁膜を形成する工程の後に、前記素子電極と電気的に接続される外部接続端子を形成する工程と、
前記外部接続端子を形成した後に前記半導体チップ領域の外周に沿って形成された前記溝から外側を切り離すことによって個々の半導体素子に分離する工程と、
を有することを特徴とする半導体素子の製造方法。 - 請求項1に記載の半導体素子の製造方法において、
前記半導体ウェハを準備する工程の後に、前記素子電極及び前記第1の絶縁膜上に電極用配線を形成する工程をさらに有することを特徴とする半導体素子の製造方法。 - 複数の略四方形の半導体チップ領域と、該半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、
前記半導体チップ領域に素子電極を含む素子本体を形成する工程と、
前記半導体チップ領域の外周に沿って前記周辺領域に溝を形成する工程と、
前記素子本体領域に前記素子電極の一部を露出させる第1の絶縁膜を形成する工程と、
前記第1の絶縁膜から露出した前記素子電極及び前記第1の絶縁膜上に、前記半導体チップ領域上の外部接続端子取出領域まで延在する電極用配線を形成する工程と、
前記電極用配線上、前記第1の絶縁膜上及び前記溝内部に第2の絶縁膜を形成する工程と、
該第2の絶縁膜を形成する工程の後に、前記電極用配線と外部装置とを電気的に接続する外部接続端子を形成する工程と、
前記外部接続端子を形成した後に前記半導体チップ領域の外周に沿って形成された前記溝から外側を前記第2の絶縁膜が形成されていない前記周辺領域において切り離すことによって個々の半導体素子に分離する工程と、
を有することを特徴とする半導体素子の製造方法。 - 請求項3に記載の半導体素子の製造方法において、
前記第2の絶縁膜を形成する工程は、前記外部端子取出領域に位置する前記電極用配線上を除く、前記電極配線上、前記第1の絶縁膜上及び前記溝内部に第2の絶縁膜を形成する工程であり、
前記外部接続端子を形成する工程は、前記外部接続端子取出領域に位置する前記電極用配線上に該電極配線と外部装置とを電気的に接続する外部接続端子を形成する工程であることを特徴とする半導体素子の製造方法。 - 複数の略四方形の半導体チップ領域と、該半導体チップ領域を囲う周辺領域とを有する半導体ウェハを準備する工程と、
前記半導体チップ領域に素子電極を含む素子本体を形成する工程と、
前記半導体チップ領域の外周に沿って前記周辺領域に溝を形成する工程と、
前記素子本体領域に前記素子電極の一部を露出させる第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上及び前記溝内部に第2の絶縁膜を形成する工程と、
該第2の絶縁膜を形成する工程の後に、前記素子電極と外部装置とを電気的に接続する外部接続端子を形成する工程と、
前記外部接続端子を形成した後に前記半導体チップ領域の外周に沿って形成された前記溝から外側を前記第2の絶縁膜が形成されていない前記周辺領域において切り離すことによって個々の半導体素子に分離する工程と、
を有することを特徴とする半導体素子の製造方法。 - 請求項1乃至5のいずれか一つに記載の半導体素子の製造方法において、
前記第1の絶縁膜は、前記溝が形成される位置よりも若干内側まで覆うことを特徴とする半導体素子の製造方法。
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