JP2007266923A - クロック供給装置 - Google Patents
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Abstract
【課題】クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
【解決手段】自ユニット20が待機系ユニットであるとき、運用系ユニット10から入力される運用系ユニットのDPLL12からのクロック信号を基準として、自ユニット20のDPLL22の出力クロック信号を、運用系ユニット10のDPLL12の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部21、37、39を、クロック供給ユニット10、20に備えて構成する。
【選択図】図3
【解決手段】自ユニット20が待機系ユニットであるとき、運用系ユニット10から入力される運用系ユニットのDPLL12からのクロック信号を基準として、自ユニット20のDPLL22の出力クロック信号を、運用系ユニット10のDPLL12の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部21、37、39を、クロック供給ユニット10、20に備えて構成する。
【選択図】図3
Description
本発明は、ディジタル同期網に設けられる光伝送装置、移動通信装置などの伝送装置に基準クロックを供給するクロック供給装置に関する。特に、ディジタル同期網の上位から供給された外部基準クロックに基づいてクロック信号を生成するクロック供給ボードを複数備え、これらクロック供給ボードによる冗長構成を有するクロック供給装置に関する。
ディジタル同期網の最上位には基準となる基準クロック源が設けられ、この基準クロック源として一般的に1次標準器のセシウム原子発振器が使用される。同期網内に設けられた各伝送装置には、この基準クロック源から分配されるクロックを元に、装置内で使用するシステムクロックを生成するユニット(以下、「システムクロック供給装置」と記す)をもつ。
システムクロック供給装置はいわば各伝送装置の心臓部であり、システムクロックの障害は即システムダウンに繋がる。このため、システムダウンによる影響が大きい通信装置等においては、サービスを安定して提供するために、システムクロック供給装置を冗長化している。
システムクロック供給装置はいわば各伝送装置の心臓部であり、システムクロックの障害は即システムダウンに繋がる。このため、システムダウンによる影響が大きい通信装置等においては、サービスを安定して提供するために、システムクロック供給装置を冗長化している。
冗長化されたシステムクロック供給装置には、複数のクロック供給ユニットが設けられ、そのうちの1つを運用系ユニット(ACT系ユニット)として現在クロック信号を供給するために使用し、その他のクロック供給ユニットを待機系ユニット(STBY系ユニット)とする。
冗長化されたシステムクロック供給装置の従来の構成例を図1に示す。
システムクロック供給装置1は、外部基準クロックに基づきクロック信号を生成する複数のクロック供給ユニット10及び20を備えて構成され、そのうち一方を運用系ユニットとして使用する間、他方を待機系ユニットとして待機させることで、冗長化された構成を有する。
冗長化されたシステムクロック供給装置の従来の構成例を図1に示す。
システムクロック供給装置1は、外部基準クロックに基づきクロック信号を生成する複数のクロック供給ユニット10及び20を備えて構成され、そのうち一方を運用系ユニットとして使用する間、他方を待機系ユニットとして待機させることで、冗長化された構成を有する。
第1のクロック供給ユニット10は、上位のクロック供給源からN本の回線を経て供給される外部基準クロック信号のうち、当該ユニット10を同期させる1つのクロック信号を選択する基準クロックセレクタ11と、外部基準クロックに基づいて所定のクロック信号を生成するディジタル位相同期ループ回路(DPLL)12と、DPLL12が生成したクロック信号より高い周波数のクロック信号を生成するアナログ位相同期ループ回路(APLL)13とを備える。第2のクロック供給ユニット20もまた、基準クロックセレクタ21と、DPLL22と、APLL23とを備え、第1のクロック供給ユニット10と同様の構成を有する。
さらに、第1のクロック供給ユニット10は出力クロックセレクタ15を備える。供給クロックセレクタ15は、第1のクロック供給ユニット10が外部に出力する出力クロック信号として、自ユニットのDPLL12からのクロック信号か、バックボード配線B2を経由して第2のクロック供給ユニット20から入力した、クロック供給ユニット20のDPLL22からのクロック信号か、のいずれか一方を選択して、ディストリビューションPLL16へ入力する。
なお、本明細書の以下において、バックボード配線B2を経由して第2のクロック供給ユニット20から第1のクロック供給ユニット10へ入力したクロック信号を、第1のクロック供給ユニット10に関する説明において「パートナークロック信号」と記すことがある。
なお、本明細書の以下において、バックボード配線B2を経由して第2のクロック供給ユニット20から第1のクロック供給ユニット10へ入力したクロック信号を、第1のクロック供給ユニット10に関する説明において「パートナークロック信号」と記すことがある。
ディストリビューションPLL16は、出力クロックセレクタ15により選択されたクロック信号を入力してこのクロック信号に同期したクロック信号を生成して機器2側へと出力する。
ディストリビューションPLL16は、出力クロックセレクタ15が、第1のクロック供給ユニット10から出力する出力クロック信号を、DPLL12からのクロック信号及びパートナークロック信号の一方から他方へ切り替えたときに、これら2つのクロック信号の位相差に起因する急激な出力クロック信号の位相変化を緩和する。
またディストリビューションPLL16は、現在使用している運用系ユニットに支障が生じてから、出力クロックセレクタ15の切り替え動作が完了する迄の僅かの間に、運用系ユニットのDPLLからのクロック信号の入力が途絶えても、自走発振により後段の機器2へクロック信号を供給し続ける役割も果たす。
またディストリビューションPLL16は、現在使用している運用系ユニットに支障が生じてから、出力クロックセレクタ15の切り替え動作が完了する迄の僅かの間に、運用系ユニットのDPLLからのクロック信号の入力が途絶えても、自走発振により後段の機器2へクロック信号を供給し続ける役割も果たす。
なお、第2のクロック供給ユニット10もまた、出力クロックセレクタ25と、ディストリビューションPLL26とを備えるとともに、バックボード配線B1を経由して第1のクロック供給ユニット10から、クロック供給ユニット10のDPLL12からのクロック信号を入力し、第1のクロック供給ユニット10と同様の構成を有する。
なお、本明細書の以下において、バックボード配線B1を経由して第1のクロック供給ユニット10から第2のクロック供給ユニット20へ入力したクロック信号もまた、第2のクロック供給ユニット20に関する説明において「パートナークロック信号」と記すことがある。
なお、本明細書の以下において、バックボード配線B1を経由して第1のクロック供給ユニット10から第2のクロック供給ユニット20へ入力したクロック信号もまた、第2のクロック供給ユニット20に関する説明において「パートナークロック信号」と記すことがある。
ここに本明細書及び特許請求の範囲の記載において使用する、「DPLL12からのクロック信号」や「自ユニットのDPLLからのクロック信号」などの記載に含まれる、「〜からのクロック信号」の表現は、対象のクロック信号が、何れのユニットに設けられたDPLLによって生成されたクロック信号を起源とするかを峻別するために使用され、このようなクロック信号が当該DPLLで生成されたクロック信号自体、及び該クロック信号に基づいて後段のAPLLで生成されたクロック信号、及びこれらを既知の遅延線で遅延させたクロック信号をも含む意味で使用される。
一方で、DPLLで生成されたクロック信号自体を示す場合には、DPLL12「によって生成されたクロック信号」や、自ユニット20のDPLL22「の出力クロック信号」等の表現を使用する。
一方で、DPLLで生成されたクロック信号自体を示す場合には、DPLL12「によって生成されたクロック信号」や、自ユニット20のDPLL22「の出力クロック信号」等の表現を使用する。
システムクロック供給装置1が、クロック供給ユニット10及び20のいずれか一方を運用系ユニットから待機系ユニットへと、他方を待機系ユニットから運用系ユニットへと切り替える動作は、2つの出力クロックセレクタ15及び25によって行われる。
例えば、第1のクロック供給ユニット10が運用系ユニットであり、第2のクロック供給ユニット20が待機系ユニットであるときは、図1に示すように、第1のクロック供給ユニット10のDPLL12からのクロック信号がクロック供給ユニット10から出力され、一方で第2のクロック供給ユニット20からも、第1のクロック供給ユニット10のDPLL12からのパートナークロック信号が出力される。
例えば、第1のクロック供給ユニット10が運用系ユニットであり、第2のクロック供給ユニット20が待機系ユニットであるときは、図1に示すように、第1のクロック供給ユニット10のDPLL12からのクロック信号がクロック供給ユニット10から出力され、一方で第2のクロック供給ユニット20からも、第1のクロック供給ユニット10のDPLL12からのパートナークロック信号が出力される。
反対に、第2のクロック供給ユニット20が運用系ユニットであり、第1のクロック供給ユニット10が待機系ユニットであるときは、第2のクロック供給ユニット20のDPLL22からのクロック信号がクロック供給ユニット20から出力され、一方で第1のクロック供給ユニット10からも、第2のクロック供給ユニット20のDPLL22からのパートナークロック信号が出力される。
このとき、第1のクロック供給ユニット10及び第2のクロック供給ユニット20との間のバックボード配線の遅延により、2つのユニット10及び20から供給されるクロック信号に位相差が生じないように、第1のクロック供給ユニット10のAPLL13と出力クロックセレクタ15との間、及び第2のクロック供給ユニット20のAPLL23と出力クロックセレクタ25との間には、バックボード配線の遅延に対応した遅延量の遅延線14及び24がそれぞれ設けられる。
そして、2つの出力クロックセレクタ15及び25の切り替え動作は、システムクロック供給装置1内に設けられ、あるいはシステムクロック供給装置1より上位の外部装置として設けられた運用系切替部40が生成する運用系切替信号によって制御される。運用系切替部40は、例えば運用系ユニットの出力クロックの異常を検出して、それまで運用系ユニットとして使用してきたユニットを待機系ユニットへと自動的に切り替え、一方でそれまで待機系ユニットとして待機させてきたユニットを運用系ユニットへと切り替える。または運用系切替部40は、このような切り換えをオペレータによる手動操作によって行ってもよい。
システムクロック供給装置1からの供給クロック信号を使用する機器2は、2つクロック供給ユニット10及び20のうち、運用系ユニットとなるクロック供給ユニットを選択してからクロック信号を入力するユニットセレクタ31と、選択された運用系ユニットから入力したクロック信号に基づいて、自装置2内で使用するクロック信号を生成するPLL32とを備える。
上記のような冗長化された構成を有するシステムクロック供給装置1において、各ユニット10及び20のうち使用する運用系を切替える際に発生するクロック信号の擾乱、すなわち位相変動がしばしば問題となる。図2を参照して運用系ユニットを切替える際に発生する供給クロック信号の位相変動を説明する。
今、クロック供給ユニット10を運用系ユニットから待機系ユニットへ、及びクロック供給ユニット20を待機系ユニットから運用系ユニットへ切り替える場合を想定する。このとき、出力クロックセレクタ25及びユニットセレクタ31が切り替わる。
まずユニットセレクタ31による切り替えに注目する。図1に示すC部分の信号には、D部分の信号に生じるバックボード配線B1による位相遅延と同じ位相遅延が、遅延線14によって与えられるために、部分C及びDの間の位相差が抑えられている。このため図2に示すように、ユニットセレクタ31による切り替えにより生じるクロック信号の擾乱は小さい。
まずユニットセレクタ31による切り替えに注目する。図1に示すC部分の信号には、D部分の信号に生じるバックボード配線B1による位相遅延と同じ位相遅延が、遅延線14によって与えられるために、部分C及びDの間の位相差が抑えられている。このため図2に示すように、ユニットセレクタ31による切り替えにより生じるクロック信号の擾乱は小さい。
次に出力クロックセレクタ25による切り替えに注目する。ユニット10のDPLL12からのクロック信号とユニット20のDPLL22からのクロック信号との間では、位相差の調整がされていないので、図1に示すA及びB部分の間の位相差は不定であり、最大でクロック周波数の1周期分の位相差が生じうる。このため図2に示すように、出力クロックセレクタ25による切り替えにより生じるクロック信号の位相変動量が大きくなる。
出力クロックセレクタ25により選択されたクロック信号を入力するディストリビューションPLL26は、通常では、カットオフ周波数が低く設定されているため、ユニットセレクタ31の切替え時に比べて位相変動の傾きは緩やかである。しかしながら変動量が大きいため、運用系切り替えの際における装置2の誤動作の原因となる。
出力クロックセレクタ25により選択されたクロック信号を入力するディストリビューションPLL26は、通常では、カットオフ周波数が低く設定されているため、ユニットセレクタ31の切替え時に比べて位相変動の傾きは緩やかである。しかしながら変動量が大きいため、運用系切り替えの際における装置2の誤動作の原因となる。
上記問題に鑑み、本発明は、外部基準クロックに基づきクロック信号を生成するDPLLを有するクロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
上記目的を達成するために、本発明では、クロック供給ユニットは、自ユニットが待機系ユニットであるとき、自ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させる。
このとき、待機系ユニットでは、運用系ユニットのDPLL12からのクロック信号(パートナークロック信号)を運用系ユニットから入力する。これらクロック供給ユニット内の回路の各部分における信号遅延量は試験などによって予め知ることができるので、このパートナークロック信号を基準として使用し、待機系ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に所定の位相差を持って同期させ、かつこの所定の位相差を調整することが可能である。
待機系ユニットのDPLLの出力クロック信号と運用系ユニットのDPLLの出力クロック信号との間の位相差を調整すれば、運用系ユニットと待機系ユニットの各々から出力される出力クロック間の位相差を低減して、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することが可能となる。
このとき、待機系ユニットでは、運用系ユニットのDPLL12からのクロック信号(パートナークロック信号)を運用系ユニットから入力する。これらクロック供給ユニット内の回路の各部分における信号遅延量は試験などによって予め知ることができるので、このパートナークロック信号を基準として使用し、待機系ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に所定の位相差を持って同期させ、かつこの所定の位相差を調整することが可能である。
待機系ユニットのDPLLの出力クロック信号と運用系ユニットのDPLLの出力クロック信号との間の位相差を調整すれば、運用系ユニットと待機系ユニットの各々から出力される出力クロック間の位相差を低減して、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することが可能となる。
このため、本発明によるクロック供給装置は、外部基準クロックに基づきクロック信号を生成するDPLLを有するクロック供給ユニットを複数備えた冗長構成を有し、クロック供給ユニットに以下に示すユニット間同期部を備えて構成する。
このユニット間同期部は、自ユニットが待機系ユニットであるとき、運用系ユニットから入力されるパートナークロック信号を基準として、自ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させる。
このユニット間同期部は、自ユニットが待機系ユニットであるとき、運用系ユニットから入力されるパートナークロック信号を基準として、自ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させる。
クロック供給ユニットに設けられるDPLLを、入力される基準クロック信号及び自らが出力するクロック信号の間の位相差を求めて、この位相差と指定された収束位相差との差分信号を出力する位相比較部と、この差分信号の値が減少する方向に周波数を変動させてDPLLが出力するクロック信号を生成する発振部と、を備えて構成してよい。
このとき、ユニット間同期部は、自ユニットが待機系ユニットであるときに、DPLLに入力する基準クロック信号を、外部基準クロック信号からパートナークロック信号へと切り替え、このとき収束位相差の指定値を変更することによって、自ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させてよい。
このためにユニット間同期部は、DPLLに入力する基準クロック信号を、外部基準クロック信号からパートナークロック信号へと切り替えるクロック信号切替部と、DPLLに入力する基準クロック信号を切り替えるときに収束位相差の指定値を変更する収束位相差変更部と、を備えて構成してよい。
このとき、ユニット間同期部は、自ユニットが待機系ユニットであるときに、DPLLに入力する基準クロック信号を、外部基準クロック信号からパートナークロック信号へと切り替え、このとき収束位相差の指定値を変更することによって、自ユニットのDPLLの出力クロック信号を、運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させてよい。
このためにユニット間同期部は、DPLLに入力する基準クロック信号を、外部基準クロック信号からパートナークロック信号へと切り替えるクロック信号切替部と、DPLLに入力する基準クロック信号を切り替えるときに収束位相差の指定値を変更する収束位相差変更部と、を備えて構成してよい。
収束位相差変更部は、収束位相差を、予め定めた複数の異なる固定値、例えば自ユニットが運用系ユニットであるときに使用する指定値、及び待機系ユニットであるときに使用する指定値、の中から選択して指定してよい。
あるいは、上記の通りクロック供給ユニットが、自ユニットのDPLLからのクロック信号及びパートナークロック信号の何れかを、選択して外部に出力する構成を有する場合には、さらに自ユニットのDPLLからのクロック信号とパートナークロック信号との間の位相差である出力位相差を検出する位相差検出部を設け、収束位相差変更部によって、出力位相差が減少する方向へ収束位相差の指定値を変更してもよい。
このように収束位相差の指定値を変更することによって、収束位相差を固定することよる不都合を回避することが可能となる。例えば、クロック供給ユニット内の信号遅延量は各製品毎にバラツキがあるため、最適な収束位相差の指定値に若干の差が生じるが、収束位相差を可変とすることでこのバラツキに対応した収束位相差を設定することが可能となる。
あるいは、上記の通りクロック供給ユニットが、自ユニットのDPLLからのクロック信号及びパートナークロック信号の何れかを、選択して外部に出力する構成を有する場合には、さらに自ユニットのDPLLからのクロック信号とパートナークロック信号との間の位相差である出力位相差を検出する位相差検出部を設け、収束位相差変更部によって、出力位相差が減少する方向へ収束位相差の指定値を変更してもよい。
このように収束位相差の指定値を変更することによって、収束位相差を固定することよる不都合を回避することが可能となる。例えば、クロック供給ユニット内の信号遅延量は各製品毎にバラツキがあるため、最適な収束位相差の指定値に若干の差が生じるが、収束位相差を可変とすることでこのバラツキに対応した収束位相差を設定することが可能となる。
また、自ユニットが待機系ユニットであるとき、自ユニットが運用系ユニットであるときと比べて自ユニットのDPLLのカットオフ周波数を高めるカットオフ周波数変更部をクロック供給ユニットに設けてもよい。DPLLのカットオフ周波数を高めることによって、パートナークロックへの追従性を高めることが可能となる。
複数のクロック供給ユニットによる冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することが可能となる。
以下、添付する添付する図面を参照して本発明の実施例を説明する。
図3は、本発明によるシステムクロック供給装置の第1実施例の概略構成を示すブロック図である。図1に示す従来のシステムクロック供給装置の各構成要素と同様の構成要素に対して同じ参照符号を付す。また同様の機能については説明を省略する。
図示するとおり、第1のクロック供給ユニット10は、第2のクロック供給ユニット20のDPLL22の出力クロックに基づきAPPL23により生成されたクロック信号、すなわち、上記説明した用語の用法に従う「DPLL22からのクロック信号」を、バックボード配線B2を介してパートナークロック信号として入力する。そしてフィードバック線FL1によってパートナークロック信号を基準クロックセレクタ11へフィードバック入力する。
図3は、本発明によるシステムクロック供給装置の第1実施例の概略構成を示すブロック図である。図1に示す従来のシステムクロック供給装置の各構成要素と同様の構成要素に対して同じ参照符号を付す。また同様の機能については説明を省略する。
図示するとおり、第1のクロック供給ユニット10は、第2のクロック供給ユニット20のDPLL22の出力クロックに基づきAPPL23により生成されたクロック信号、すなわち、上記説明した用語の用法に従う「DPLL22からのクロック信号」を、バックボード配線B2を介してパートナークロック信号として入力する。そしてフィードバック線FL1によってパートナークロック信号を基準クロックセレクタ11へフィードバック入力する。
基準クロックセレクタ11は、運用系切替部40が発生させる運用系切替信号に従い、クロック供給ユニット10が運用系ユニットであるときには、上位のクロック供給源から供給される外部基準クロック信号をDPLL12へ基準クロックとして入力する。クロック供給ユニット10が待機系ユニットであるときには、フィードバック線FL1によって入力されたパートナークロック信号をDPLL12へ基準クロックとして入力する。
DPLL12にもまた運用系切替部40から運用系切替信号が入力される。これはクロック供給ユニット10が運用系ユニットであるか待機系ユニットであるかに応じて動作設定値を変更して、クロック供給ユニット10が待機系ユニットであるときに、その出力クロックを、第2のクロック供給ユニット20のDPLL22の出力クロックに所定の位相差を持って同期させるためである。
同様に第2のクロック供給ユニット20もまた、第1のクロック供給ユニット10のAPPL13により生成されたクロック信号、すなわち「DPLL12からのクロック信号」を、バックボード配線B1を介してパートナークロック信号として入力する。そしてフィードバック線FL2によってパートナークロック信号を基準クロックセレクタ21へフィードバック入力する。
基準クロックセレクタ21は、運用系切替部40からの運用系切替信号に従い、クロック供給ユニット20が運用系ユニットであるときには、上位のクロック供給源から供給される外部基準クロック信号をDPLL22へ基準クロックとして入力する。クロック供給ユニット20が待機系ユニットであるときには、フィードバック線FL2によって入力されたパートナークロック信号をDPLL22へ基準クロックとして入力する。
DPLL22にもまた運用系切替部40から運用系切替信号が入力される。
DPLL22にもまた運用系切替部40から運用系切替信号が入力される。
図4は、図3に示すDPLL22の構成例の概略を示すブロック図である。第1のクロック供給ユニット10に設けられたDPLL12も同一の構成を有しているため説明を省略する。
DPLL22は、電圧制御発振器(VCO)34の出力クロックを1/M分周器36によって分周比1/Mで分周したクロック信号C1の位相と、基準クロック信号の周波数を1/N分周器35によって分周比1/Nで分周したクロック信号CRefの位相との間を、ディジタル位相比較器(DPD)31で比較し、DPD31の出力を誤差信号としてVCO34を負帰還制御する。
DPLL22は、電圧制御発振器(VCO)34の出力クロックを1/M分周器36によって分周比1/Mで分周したクロック信号C1の位相と、基準クロック信号の周波数を1/N分周器35によって分周比1/Nで分周したクロック信号CRefの位相との間を、ディジタル位相比較器(DPD)31で比較し、DPD31の出力を誤差信号としてVCO34を負帰還制御する。
DPD31は、基準クロック信号を分周したクロック信号CRefの所定の基準点(例えば立ち上がりエッジ)から、VCO34の出力クロックを分周したクロック信号C1の所定の基準点までの間をカウントする。そして、設定された収束位相差ΔCとこのカウント数との差を誤差信号として出力する。なおこの収束位相差ΔCは「DPDカウント」と呼ばれることがある。
したがって、この誤差信号を用いてVCO34を負帰還制御することによって、VCO34の出力クロックは、クロック信号C1とクロック信号CRefとの位相差に応じたカウント数と収束位相差ΔCとの差分が減少する方向に、周波数が制御されることになる。
したがって、この誤差信号を用いてVCO34を負帰還制御することによって、VCO34の出力クロックは、クロック信号C1とクロック信号CRefとの位相差に応じたカウント数と収束位相差ΔCとの差分が減少する方向に、周波数が制御されることになる。
DPLL22は、一般にはその他に、DPD31からの位相差信号を低域濾過するローパスフィルタ(LPF)32と、LPF32からのディジタル信号をアナログ信号へ変換してVCO34の制御電圧を得るディジタルアナログ変換器(D/A)33と、を備えて構成される。
図5は、第2のクロック供給ユニット20を運用系ユニットである場合における各部の信号を示すタイムチャートである。図5に示す各信号E、F、CRef及びC1は、それぞれ図4に示す各場所E、F、CRef及びC1における信号を示したものである。
ここに、信号Eは基準クロックセレクタ21により選択された信号であり、信号FはVCO34の出力クロック信号であり、信号CRefは信号Eを分周比1/N倍で分周してDPD31に入力した信号であり、信号C1は信号Fを分周比1/Mで分周してDPD31に入力した信号であり、信号CNTは、信号CRefの基準点P1から信号C1の基準点P2までをカウントするために使用されるDPD31内部のカウンタクロックである。第2のクロック供給ユニット20が運用系ユニットであるとき、基準クロックセレクタ21は外部基準クロック信号を基準クロック信号として選択するので、信号Eは外部基準クロック信号となる。
なお、図5及び以下の図6に示すクロック供給ユニット10及び20の各部におけるタイムチャートの態様は、クロック供給ユニット10及び20の回路構成に応じて異なり、収束位相差ΔC0や以下に説明する待機時用収束位相差ΔCVもまた、回路構成に応じて異なる値が設定される。
例えばタイムチャートは、DPLL12及び22の出力クロックの位相と、外部基準クロック等の基準クロックとの間の位相関係をどのようにロックするかに応じても異なる。また、図6に示すタイムチャートでは、APLL13及び23の入出力クロック間の位相関係をどのようにロックするかに応じても異なる。
したがって説明の簡単のため図5及び図6では、DPLL12及び22の出力クロックの位相が、基準クロックに対して所定の周期毎に各々の立ち上がりタイミングが一致するようにロックされ、APLL13及び23もまた、その出力クロックと入力クロックの立ち上がりタイミングが所定周期毎に一致するようにロックされる場合のタイムチャートを例に使用して説明を行う。
ここに、信号Eは基準クロックセレクタ21により選択された信号であり、信号FはVCO34の出力クロック信号であり、信号CRefは信号Eを分周比1/N倍で分周してDPD31に入力した信号であり、信号C1は信号Fを分周比1/Mで分周してDPD31に入力した信号であり、信号CNTは、信号CRefの基準点P1から信号C1の基準点P2までをカウントするために使用されるDPD31内部のカウンタクロックである。第2のクロック供給ユニット20が運用系ユニットであるとき、基準クロックセレクタ21は外部基準クロック信号を基準クロック信号として選択するので、信号Eは外部基準クロック信号となる。
なお、図5及び以下の図6に示すクロック供給ユニット10及び20の各部におけるタイムチャートの態様は、クロック供給ユニット10及び20の回路構成に応じて異なり、収束位相差ΔC0や以下に説明する待機時用収束位相差ΔCVもまた、回路構成に応じて異なる値が設定される。
例えばタイムチャートは、DPLL12及び22の出力クロックの位相と、外部基準クロック等の基準クロックとの間の位相関係をどのようにロックするかに応じても異なる。また、図6に示すタイムチャートでは、APLL13及び23の入出力クロック間の位相関係をどのようにロックするかに応じても異なる。
したがって説明の簡単のため図5及び図6では、DPLL12及び22の出力クロックの位相が、基準クロックに対して所定の周期毎に各々の立ち上がりタイミングが一致するようにロックされ、APLL13及び23もまた、その出力クロックと入力クロックの立ち上がりタイミングが所定周期毎に一致するようにロックされる場合のタイムチャートを例に使用して説明を行う。
図示するように、第2のクロック供給ユニット20が運用系ユニットであるときに使用する収束位相差をΔC0に設定すると、VCO34は、その出力クロック信号Fが、外部基準クロックEに対してΔC0に応じて定まる特定の位相関係を有するように制御される。すなわち、その出力クロック信号Fは、その出力クロック信号Fを分周比1/Mで分周した信号C1が、外部基準クロックを周比1/Nで分周した信号CRefに対して位相差ΔC0を有するように制御される。
ここで、運用系ユニットとして動作する場合に使用される収束位相差ΔC0は、信号CRefの基準点P1及びC1の位相差の基準点P2の間の時間をカウントしたDPDカウント値が、適切なダイナミックレンジを有する値を取りうる大きさに設定される。これによって、信号CRef及びC1の位相差を精度よく検出することを可能とし、VCO34の出力クロック信号Fと外部基準クロック信号Eとの間の位相関係を良好に制御する。
ここで、運用系ユニットとして動作する場合に使用される収束位相差ΔC0は、信号CRefの基準点P1及びC1の位相差の基準点P2の間の時間をカウントしたDPDカウント値が、適切なダイナミックレンジを有する値を取りうる大きさに設定される。これによって、信号CRef及びC1の位相差を精度よく検出することを可能とし、VCO34の出力クロック信号Fと外部基準クロック信号Eとの間の位相関係を良好に制御する。
図6は、第2のクロック供給ユニット20を待機系ユニットである場合における各部の信号を示すタイムチャートである。図6に示す各信号G、H、A、CRef、F、I、B及びC1は、図3並びに図4に示す各場所G、H、A、CRef、F、I、B及びC1における信号を示したものである。
ここに、図5に示す信号Gは運用系ユニットである第1のクロック供給ユニット10のDPLL12の出力クロック信号であり、信号Hは第1のクロック供給ユニット10のAPLL13の出力クロック信号であり、信号Aは第2のクロック供給ユニット20におけるパートナークロック信号であり、信号Crefは信号Aを分周比1/N倍で分周してDPD31に入力した信号である。
ここに、図5に示す信号Gは運用系ユニットである第1のクロック供給ユニット10のDPLL12の出力クロック信号であり、信号Hは第1のクロック供給ユニット10のAPLL13の出力クロック信号であり、信号Aは第2のクロック供給ユニット20におけるパートナークロック信号であり、信号Crefは信号Aを分周比1/N倍で分周してDPD31に入力した信号である。
また、信号Fは第2のクロック供給ユニット20のDPLL22内のVCO34の出力クロック信号であり、信号IはAPLL23の出力クロック信号であり、信号Bは信号Iを遅延線24で遅延させた遅延クロック信号であり、信号C1は信号Fを分周比1/N倍で分周してDPD31に入力した信号であり、信号CNTはDPD31内部のカウンタクロックである。
いま、第2のクロック供給ユニット20が待機系ユニットであるときに、第2のクロック供給ユニット20の出力段に設けられたディストリビューションPLL26に入力される、信号Aと信号Bとの間の位相差を無くして同期させることを考える。
信号Aと信号Bとの間の位相差が無くなれば、第2のクロック供給ユニット20が待機系ユニットから運用系ユニットに切り替わる際に、ディストリビューションPLL26に入力される信号が、ユニット10のDPLL12からのパートナークロック信号Aから、遅延クロック信号Bへと切り替わっても、入力される信号の位相変動が無くなる。
信号Aと信号Bとの間の位相差が無くなれば、第2のクロック供給ユニット20が待機系ユニットから運用系ユニットに切り替わる際に、ディストリビューションPLL26に入力される信号が、ユニット10のDPLL12からのパートナークロック信号Aから、遅延クロック信号Bへと切り替わっても、入力される信号の位相変動が無くなる。
ここで図6に示すように、第2のクロック供給ユニット20のAPLL23の出力信号Iに対する遅延クロック信号Bの遅延量ΔDDは、遅延線24による遅延量でありその値は既知である。
したがって、パートナークロック信号Aをユニット20のDPLL22に基準クロック信号として入力するとともに、DPLL22内のDPD31に設定される収束位相差の値を運用時用のΔC0から遅延量ΔDDだけ早めた待機時用のΔCVへ変更することによって、遅延クロック信号Bとパートナークロック信号Aとの間の位相差を無くすことができる。
したがって、パートナークロック信号Aをユニット20のDPLL22に基準クロック信号として入力するとともに、DPLL22内のDPD31に設定される収束位相差の値を運用時用のΔC0から遅延量ΔDDだけ早めた待機時用のΔCVへ変更することによって、遅延クロック信号Bとパートナークロック信号Aとの間の位相差を無くすことができる。
この目的のため、各クロック供給ユニット10及び20は、図4に示す収束位相差変更部37を備える。収束位相差変更部37は、運用系切替部40からの運用系切替信号に従って、自ユニットが運用系ユニットである場合には運用時用収束位相差ΔC0をDPD31に設定し、自ユニットが待機系ユニットである場合にはΔC0に調整値ΔCAを加味した待機時用収束位相差ΔCVをDPD31に設定する。
このような収束位相値ΔC0及びΔCV又はΔCAは予め試験等により決定して、各クロック供給ユニット10及び20のファームウエアに記憶しておいてもよい。
このような収束位相値ΔC0及びΔCV又はΔCAは予め試験等により決定して、各クロック供給ユニット10及び20のファームウエアに記憶しておいてもよい。
なおここで、パートナークロック信号Aは、第1のクロック供給ユニット10のAPLL13の出力信号Hに対して、バックボード配線B1に起因する遅延量ΔDBを有しており、その遅延量ΔDBは事前の試験により決定することが可能である。また、APLL13に入力されるDPLL12の出力信号GとAPLL13の出力信号Hとの位相関係も予め定まっている。一方で、第2のクロック供給ユニット20のDPLL22の出力信号FとAPLL23の出力信号Iとの位相関係もまた同様に予め定まっている。
したがって上述のように、収束位相差ΔCを変更して、パートナークロック信号AとAPLL23の出力信号Iとの間の位相差を調整することは、待機系ユニットである第2のクロック供給ユニット20のDPLL22の出力クロック信号を、運用系ユニットである第1のクロック供給ユニット10のDPLL12の出力クロック信号に、所定の位相差(図6に示すΔD)を持って同期させることを意味する。この意味で、収束位相差変更部37及び基準クロックセレクタ21は特許請求の範囲に係るユニット間同期部を成す。
したがって上述のように、収束位相差ΔCを変更して、パートナークロック信号AとAPLL23の出力信号Iとの間の位相差を調整することは、待機系ユニットである第2のクロック供給ユニット20のDPLL22の出力クロック信号を、運用系ユニットである第1のクロック供給ユニット10のDPLL12の出力クロック信号に、所定の位相差(図6に示すΔD)を持って同期させることを意味する。この意味で、収束位相差変更部37及び基準クロックセレクタ21は特許請求の範囲に係るユニット間同期部を成す。
なお、APLL13及びAPLL23の発振周波数と、外部基準クロック信号の周波数とが異なる場合には、分周器35は、運用系切換信号にしたがって自ユニットが運用系ユニットであるか待機系ユニットであるかに応じて、分周比を切り替えるように構成してもよい。
図4に戻り、各クロック供給ユニット10及び20は、運用系切換信号にしたがって自ユニットが運用系ユニットであるか待機系ユニットであるかに応じて、それぞれのDPLL12及び22のカットオフ周波数を変更するために、各DPLL内のLPF32のカットオフ周波数を変更するカットオフ周波数変更部38を備えてよい。
カットオフ周波数変更部38は、例えばディジタルフィルタで実現されるLPF32のタップ係数を変更することによって、待機時のカットオフ周波数を、運用時のそれに比べて高めることによって、基準クロックとしてDPD12、22に入力されるパートナークロック信号への追従性を向上する。
カットオフ周波数変更部38は、例えばディジタルフィルタで実現されるLPF32のタップ係数を変更することによって、待機時のカットオフ周波数を、運用時のそれに比べて高めることによって、基準クロックとしてDPD12、22に入力されるパートナークロック信号への追従性を向上する。
通常DPLL内のLPF32は、後段に出力するクロック信号の位相が急激に変動することを避けるためにカットオフ周波数を低く設定している。しかし待機時にはそのユニットとDPLLの出力クロック信号はシステムクロック供給装置1から後段へ供給されないため、この間はカットオフ周波数を高めてもよい。そこでカットオフ周波数変更部38は、自ユニットが待機系ユニットであるときにはDPLLのカットオフ周波数を高めて、遅延クロック信号Bとパートナークロック信号Aとの間の位相差を迅速に解消する。
また、運用系ユニットに入力される外部基準クロック信号に乗っているワンダなどの原因によってパートナークロック信号Aに緩慢な位相変動がある場合にも、遅延クロック信号Bのパートナークロック信号Aへの追従性が向上される。
また、運用系ユニットに入力される外部基準クロック信号に乗っているワンダなどの原因によってパートナークロック信号Aに緩慢な位相変動がある場合にも、遅延クロック信号Bのパートナークロック信号Aへの追従性が向上される。
図7は、本発明によるシステムクロック供給装置の第2実施例におけるクロック供給ユニットの概略構成を示すブロック図であり、図8は、図7に示すDPLLの概略構成を示すブロック図である。なお図3に示すシステムクロック供給装置1が有する2つのクロック供給ユニット10及び20のうち、第2クロック供給ユニット20のみを図示するが、第1クロック供給ユニット10も同様に構成される。
本実施例では、第2クロック供給ユニット20が待機系ユニットであるときに、遅延クロック信号Bとパートナークロック信号Aとの間の位相差Δθを検出して、位相差Δθが減少する方向へ、DPD31の収束位相差ΔCVを変更し、APLL23の出力クロック信号の位相差を負帰還制御することで、遅延クロック信号Bとパートナークロック信号Aとの間の位相差を解消する。
このために、第2クロック供給ユニット20は、遅延クロック信号Bとパートナークロック信号Aとの間の位相差Δθを検出する位相差検出部39と、位相差Δθが減少する方向へ収束位相差ΔCVを変更して収束位相差変更部37と、を備える。
このために、第2クロック供給ユニット20は、遅延クロック信号Bとパートナークロック信号Aとの間の位相差Δθを検出する位相差検出部39と、位相差Δθが減少する方向へ収束位相差ΔCVを変更して収束位相差変更部37と、を備える。
そして、第2クロック供給ユニット20が運用系ユニットであるときには、セレクタ40によって所定の収束位相差ΔC0をDPD31の収束位相差として選択し、第2クロック供給ユニット20が待機系ユニットであるときには、収束位相差変更部37によって制御される可変の収束位相差ΔCVを、DPD31の収束位相差として選択する。
ΔCVを固定値とした第1実施例では、各クロック供給ユニット10、20を構成する素子の遅延量のバラツキによって、遅延クロック信号Bとパートナークロック信号Aとの間に若干の位相差が生じるが、遅延クロック信号Bとパートナークロック信号Aとの間の位相差Δθに応じて待機時の収束位相差ΔCVを可変制御することによって、この不都合を回避する。
ΔCVを固定値とした第1実施例では、各クロック供給ユニット10、20を構成する素子の遅延量のバラツキによって、遅延クロック信号Bとパートナークロック信号Aとの間に若干の位相差が生じるが、遅延クロック信号Bとパートナークロック信号Aとの間の位相差Δθに応じて待機時の収束位相差ΔCVを可変制御することによって、この不都合を回避する。
本発明は、ディジタル同期網に設けられる光伝送装置、移動通信装置などの伝送装置に、基準クロックを生成するクロック供給装置に利用可能である。特に、ディジタル同期網の上位から供給された外部基準クロックに基づいてクロック信号を生成するクロック供給ボードを複数備え、これらクロック供給ボードによる冗長構成を有するクロック供給装置に利用可能である。
1 システムクロック供給装置
10、20 クロック供給ユニット
11、21 基準クロックセレクタ
15、25 出力クロックセレクタ
B1、B2 バックボード配線
FL1、FL2 フィードバック線
ΔC 収束位相差
10、20 クロック供給ユニット
11、21 基準クロックセレクタ
15、25 出力クロックセレクタ
B1、B2 バックボード配線
FL1、FL2 フィードバック線
ΔC 収束位相差
Claims (5)
- 外部基準クロックに基づきクロック信号を生成するDPLLを有するクロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを、該クロック供給ユニットにより生成されるクロック信号を後段に供給する運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置であって、
前記クロック供給ユニットは、
自ユニットが前記待機系ユニットであるとき、前記運用系ユニットから入力される前記運用系ユニットのDPLLからのクロック信号を基準として、自ユニットのDPLLの出力クロック信号を、前記運用系ユニットのDPLLの出力クロック信号に、所定の位相差を持って同期させるユニット間同期部、
を備えることを特徴とするクロック供給装置。 - 前記DPLLは、
入力される基準クロック信号と自らが出力するクロック信号との間の位相差と、指定された収束位相差との差分信号を出力する位相比較部と、
前記差分信号の値が減少する方向に周波数を変動させて、前記DPLLが出力するクロック信号を生成する発振部と、を備え、
前記ユニット間同期部は、
自ユニットが前記待機系ユニットであるときに、前記DPLLに入力する基準クロック信号を、外部基準クロック信号から、前記運用系ユニットから入力されるクロック信号へ切り替えるクロック信号切替部と、
前記DPLLに入力する基準クロック信号を切り替えるときに、前記収束位相差の指定値を変更する収束位相差変更部と、
を備えることを特徴とする請求項1に記載のクロック供給装置。 - 前記収束位相差変更部は、前記収束位相差の指定値を、予め定めた複数の異なる固定値の中から選択することを特徴とする請求項2に記載のクロック供給装置。
- 前記クロック供給ユニットは、
自ユニットのDPLLからのクロック信号及び前記運用系ユニットから入力されるクロック信号の何れかを、外部に出力するクロック信号として選択する供給クロック選択部と、
自ユニットのDPLLからのクロック信号と前記運用系ユニットから入力されるクロック信号との間の位相差である出力位相差を検出する位相差検出部と、
を更に備え、
前記収束位相差変更部は、前記出力位相差が減少する方向へ前記収束位相差の指定値を変更することを特徴とする請求項2に記載のクロック供給装置。 - 前記クロック供給ユニットは、
自ユニットが前記待機系ユニットであるとき、自ユニットが前記運用系ユニットであるときと比べて前記自ユニットのDPLLのカットオフ周波数を高めるカットオフ周波数変更部、
をさらに備えることを特徴とする請求項1に記載のクロック供給装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010278966A (ja) * | 2009-06-01 | 2010-12-09 | Sony Corp | 同期回路、同期方法、および受信システム |
JP2013128299A (ja) * | 2008-10-14 | 2013-06-27 | Qualcomm Inc | エネルギー検出および/または周波数合成を利用する通信のための電子デバイス |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE381162T1 (de) * | 2004-12-23 | 2007-12-15 | Alcatel Lucent | Ein redundantes synchrones taktverteilungssystem |
US8907707B2 (en) | 2013-03-01 | 2014-12-09 | Laurence H. Cooke | Aligning multiple chip input signals using digital phase lock loops |
US8593191B1 (en) | 2013-03-01 | 2013-11-26 | Laurence H. Cooke | Aligning multiple chip input signals using digital phase lock loops |
US12015414B2 (en) * | 2022-10-07 | 2024-06-18 | Renesas Electronics America Inc. | Dual digital phase lock loop with unmodulation coupling |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62147962A (ja) * | 1985-12-20 | 1987-07-01 | Toshiba Corp | インバ−タの制御装置 |
FR2653278B1 (fr) * | 1989-10-17 | 1995-07-21 | Cit Alcatel | Horloge synchronisee. |
US5151896A (en) * | 1990-09-21 | 1992-09-29 | Bowman Donald J | Modular digital telephone system with fully distributed local switching and control |
KR100307292B1 (ko) * | 1998-10-16 | 2001-12-01 | 김영환 | 리셋신호발생회로 |
GB2363268B (en) * | 2000-06-08 | 2004-04-14 | Mitel Corp | Timing circuit with dual phase locked loops |
GB2369940B (en) * | 2000-12-09 | 2004-10-20 | Mitel Corp | Multiple input phase lock loop with hitless reference switching |
US7076065B2 (en) * | 2001-05-11 | 2006-07-11 | Lockheed Martin Corporation | Chaotic privacy system and method |
US6765424B2 (en) * | 2001-11-20 | 2004-07-20 | Symmetricom, Inc. | Stratum clock state machine multiplexer switching |
US6611159B1 (en) * | 2002-02-19 | 2003-08-26 | International Business Machines Corporation | Apparatus and method for synchronizing multiple circuits clocked at a divided phase locked loop frequency |
US7239651B2 (en) * | 2002-03-11 | 2007-07-03 | Transwitch Corporation | Desynchronizer having ram based shared digital phase locked loops and sonet high density demapper incorporating same |
JP3789433B2 (ja) | 2003-01-23 | 2006-06-21 | 埼玉日本電気株式会社 | 位相差自動調整システム |
-
2006
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- 2006-10-04 US US11/542,174 patent/US7368962B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013128299A (ja) * | 2008-10-14 | 2013-06-27 | Qualcomm Inc | エネルギー検出および/または周波数合成を利用する通信のための電子デバイス |
JP2010278966A (ja) * | 2009-06-01 | 2010-12-09 | Sony Corp | 同期回路、同期方法、および受信システム |
Also Published As
Publication number | Publication date |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080806 |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20101018 |