JP3255418B2 - ディジタル制御の水晶発振器 - Google Patents

ディジタル制御の水晶発振器

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JP3255418B2 JP52414594A JP52414594A JP3255418B2 JP 3255418 B2 JP3255418 B2 JP 3255418B2 JP 52414594 A JP52414594 A JP 52414594A JP 52414594 A JP52414594 A JP 52414594A JP 3255418 B2 JP3255418 B2 JP 3255418B2
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Description

【発明の詳細な説明】 発明の分野 この発明は、局所クロックと基準クロックの位相差と
周波数差を補償するために、無制限の数の小さな遅延ス
テップすなわち増分を加えたり引いたりする方法と装置
に関し、より詳しくは、２つの遅延線を並列に用いる方
法と装置に関する。
従来の技術 データに基づく従来の電子システムは全て局所クロッ
ク発生器を備え、そのクロック周波数により局所システ
ムを制御している。外部世界と関連付けて局所システム
を動作させるには、一般にその局所クロックを外部世界
と同期させる必要がある。この通常は、フィードバック
位相ロッキングループを用いて、局所発振器の位相を何
らかの外部基準にロックする。通常このような装置をPL
L（位相ロックループ）と呼ぶ。この点では、局所発振
器は自由に発振する発振器でも、または周波数の決定要
素として水晶または同種の共振要素を用いる発振器でも
よい。後者の場合は、外部の基準が故障しても、発振器
は高い精度で長期間にわたり周波数と位相を保持する。
通常、電圧制御発振器（VCO）または電圧制御水晶発振
器（VXCO）にアナログ制御電圧を与える位相検出器が用
いられる。
現在の技術では、局所クロックの位相誤差を生じる遅
延は、可変の遅延線を用いて補償することができる。例
えば、望ましくない外部遅延がある場合は、対応する遅
延を局所システムのクロック発生器に入れて可変遅延を
作り、これを用いて補償すれば位相誤差を補正すること
ができる。また、可変の遅延の他に固定した追加遅延を
選択して、可変の遅延を小さくすることもよく行われ
る。しかし、補償しようとする遅延が不定であったり時
間と共に大きく変化したりする場合は、これは使えな
い。
例えば、米国特許US−Ａ−4,868,514号は、発振器の
動作をディジタル的に補償する装置と方法を開示してい
る。この開示は、実際には同じ周波数で動作する２つの
クロック信号の位相を合わせるもので、可変のディジタ
ル遅延から訂正クロック信号を出して、その位相を他方
のクロックの位相と合わせる。US−Ａ−5,079,519号
は、論理ゲートグループ用のディジタル位相ロックルー
プを開示する。これは、カウンタが遅延線の適当なタッ
プ点を選んで、入力信号と出力信号を決まった位相遅延
に保つ装置である。英国特許出願GB−Ａ−2,236,223号
明細書は同様なディジタル位相ロックループを開示して
いる。これもタップをつけた遅延線を備えており、異な
る位相を持つ多数の信号を発生し、その中の１つを選択
回路により選択する。現在の技術の観点から遅延線を用
いている別の例には、US−Ａ−5,012,198号、US−Ａ−
4,795,985号、US−Ａ−4,677,648号などがある。
VCOを用いる従来の方法に比べて、ディジタル方式を
用いる技術の利点は次の通りである。
・ ディジタル方式は、ユーザに特有の集積回路（ASI
C）に容易に組み込むことができる。
・ ディジタルシステムでは、誤り監視機構を容易に実
現しまた追加することができる。アナログ方式ではアナ
ログ制御信号を測定する必要があるので、これはかなり
困難である。
・ またディジタル方式は一般にアナログ方式より構成
が容易であり、また製作が容易である。
従来の方式の全てに共通の欠点は、可変遅延線で得ら
れる最大または最小の可能な遅延の近くまで、遅延が時
間と共に変化するときに問題が起こることである。遅延
が大きく変化することが予想される場合は、回路内の位
相をロックして合わせることが容易にできるように、遅
延線に大きな遅延間隔を持たせることが必要である。し
かしこのような大きな位相ロック間隔を持たせると、位
相分解度および／または位相精度が比較的に悪くなる。
この欠点を除く別の方法は、絶対位相で例えば２πだけ
遅延線を飛ばして、遅延線の調整可能な領域の中心付近
に位相ロックループを再びロックするように、論理回路
を組み込むことである。
遅延を１周期（２π）飛ばすことはささいなことでは
ない。というのは、同じ回路でも場合によってステップ
の長さが、例えば0.1−0.3ns程度も大きく変化すること
があるからである。更に、位相を飛ばした後で相対的な
位相が一致するまでには或る時間が必要であり、従って
この方法を用いる場合は必然的にかなり不連続になるこ
とが予想される。
従って、数周期全体にわたって位相が時間と共に変化
する外部または内部基準信号の位相に対して発振器を忠
実に追随させ、しかも出力信号の位相飛ばしまたは過渡
状態を起こさせずに、発振器からの出力信号の位相を連
続的にするような、簡単な方法が必要である。
発明の概要 この発明の方法と装置は、発振器からのクロック信号
に対して、無制限の数の小さい遅延ステップを加えたり
引いたりすることができる。ここに用いる遅延線は限ら
れた数の直列に接続した小さい遅延要素を持ち、信号は
ディジタル的に選択可能な数の遅延ステップの後のタッ
プから取る。
この発明の第１の目的では、ある遅延線から別の遅延
線に瞬時に切り替えることにより所定の大きさの無制限
の数のステップが得られる。遅延線の間をこのように瞬
時に切替えるために、使用可能なすなわち活動状態の遅
延線から、それまで調節されていた非活動状態のすなわ
ち使用禁止の、位相を合わせた遅延線に切り替えて、非
活動状態の遅延線の遅延が、活動状態の遅延線の遅延よ
り１クロック周期だけ場合に応じて大きいまたは小さく
なるようにし、従って基準信号の位相が絶えず変化する
場合、例えば局所発振器の周波数と基準信号の周波数の
間に絶えず小さな周波数の差がある場合でも、局所発振
器の位相を常に安定させる。
この発明の第２の目的では、遅延線の間を瞬時に切り
替えた後、前に活動状態にあった遅延線は非活動状態に
なり、前記両線の間を同様な方法で次に瞬時に切り替え
るための準備をする。次に切り替えるときは、位相が再
び変わって遅延線を例えば１クロック周期だけ再び時間
をずらした方がよいほどになったが、発振器の出力信号
は絶えずロックしたままにするとき、である。
この発明の第１実施例では、ディジタル的に選択でき
るタップ点を持つ２つの別個の遅延線を備える遅延線配
列を用いて、発振器からの信号を合わせるための活動状
態および非活動状態の遅延線を作る。
この発明の第２実施例では、遅延線の配列はディジタ
ル的に選択できるタップ点の２つの配列を持つ１つの遅
延線を用い、発振器からの信号の位相を合わせるための
活動状態および非活動状態の遅延線を作る。
図面の簡単な説明 この発明について、例示の実施例と以下の添付の図面
を参照して説明する。
第１図は、例えば水晶発振器などの局所クロックの位
相を外部の基準に合わせる従来の装置を示す。
第２図は、局所クロックの位相を望ましくない内部遅
延に合わせる従来の装置を示す。
第３図は、２つの遅延線を交互に用いて局所発振器を
連続的に合わせる、この発明に従って構成した簡単な装
置を示す。
第４図は、２つの相互に独立のタップ点を備える遅延
線を用いて局所発振器を連続的に合わせる、この発明の
簡単な装置を示す。
第５図は、この発明の３つの発振器配列を用いる応用
を示す略ブロック図である。
この発明を実施する最良のモード 第１図は、従来の技術において、外部遅延の主体でも
ある外部基準信号に対する内部発振器の位相補償を示す
略ブロック図である。この例の回路は位相誤りを完全に
補償するので、発振器は原理的に基準と同じ周波数を持
つと考える。図示の例では、遅延線の調節すなわち調整
範囲から外れないようにするために、早かれ遅かれ可変
遅延を少なくともプラスまたはマイナス１周期だけリセ
ットしなければならない。
第２図は、第１図と同じ原理に従う、局所発振器の同
様な位相補償を示す略ブロック図である。例えば、１枚
のカードまたはボード上の全てのディジタル回路に共通
の同時クロックを与えるために、通常、クロック制御に
はバッファを設ける必要があるので、望ましくない遅延
が起こる。このバッファによってクロック信号が遅延、
従ってブロック図内に望ましくない遅延と示している位
相誤りを生じる。この望ましくない遅延は用いる回路に
よって変わる。局所クロックに所定の位相を確立するた
めには、望ましくない遅延より大きい遅延を持つ固定し
た追加遅延を用いる。この望ましくない変化する遅延を
検出し、位相比較器と可変遅延を用いて、第２図に示す
機能に従って局所クロックの位相を確立する。この方法
を用いると望ましくない遅延を完全に補償するので、高
いクロック周波数で動作させたり、広範囲の同期を維持
したりすることができる。
第３図は位相を基準クロックにロックする新規な装置
を示す略ブロック図で、望ましくない遅延FDを同時に補
償する。この新規の装置により、遅延をディジタル的
に、連続的に、増分的に変えて、原理的に無制限のステ
ップにより位相を補償することができる。第３図に示す
装置は水晶発振器XOを用いた局所クロックパルス発生器
２を備え、その出力信号を、例えばバッファ装置３内の
遅延FDに対して補償する。局所クロックの位相は外部基
準１と一致することが望ましい。外部基準１は局所水晶
発振器XOと同じ周波数を持つと考える。従来の方式は位
相比較器５を用いて外部基準との位相比較を行い、制御
論理４を制御する。制御論理は従来のアップアンドダウ
ン・カウンタを備え、局所クロックパルス発生器２に直
列に接続する並列の２つの可変遅延線10および11を制御
する。各遅延線10および11は有限の数の小さな遅延要素
を備え、遅延は回路をディジタル的に制御して作るの
で、信号は所定の数の増分的な遅延ステップを通って出
る。またこの回路は制御論理により制御される選択回路
を備え、可変遅延線10と11のどちらかの信号を選択し
て、遅延FDを生じるバッファ装置３にこの信号を送る。
遅延FDは完全には分かっておらず、恐らく変化する。２
つの可変の遅延線10および11からの出力を、位相比較器
５と同じ原理で動作する別の位相比較器７にも送る。例
示の望ましい実施態様の制御論理は、この例示の実施態
様の位相比較器７の入力に絶対位相差2Nπを持つ信号が
入ると仮定して動作する。ただし、Ｎは０でない正また
は負の整数である。望ましい例示の実施態様では、Ｎ＝
−１または＋１である。これは遅延線として最も望まし
い値である。位相比較器７は制御論理４に制御信号を送
る。
第３図に示す装置は次のように動作する。可変ディジ
タル遅延線10および11は位相比較器からの制御信号に応
答して既知の方法で制御論理のステップを進み、可変の
遅延線10と可変の遅延線11が出す信号の位相はバッファ
装置３内の遅延FDをそれぞれ補償するので、局所クロッ
クの位相は外部基準１と一致する。制御論理のカウンタ
は可変遅延線10および11を制御して、一方の遅延線は全
遅延期間の前半に、他方の遅延線は全遅延期間の後半に
あるようにする。すなわち選択回路６に送る両出力の絶
対位相差を、例えば正確に２πにする。
制御論理４の命令により、選択回路は一方の入力信号
を選んでバッファ装置３に送る。水晶発振器２からの信
号と外部基準からの信号の位相誤差は、小さい離散的ス
テップで連続的に絶えず補償される。選択回路６によっ
て選択されて信号をバッファ装置３に送っている方の、
活動状態の遅延回路が位相補償の限界に近づくと、従来
通り制御論理は選択回路に切替え命令を出して、これま
で非活動状態の信号変換器であった他方の遅延線からの
信号に切り替える。２つの可変の遅延線の切替えは局所
クロックで瞬時に起こる。というのは、原理的には両者
とも同じ相対位相を持ち、またこの望ましい例示の実施
態様の２つの遅延線10と11の絶対位相の差は正確に２π
だからである。
従って、制御論理４が選択回路にこのように命令する
と、それまで活動状態にあった可変遅延線は非活動状態
になり、それまで非活動状態にあった回路は活動状態に
なる。位相ドリフトが更に続いて現在非活動状態にある
回路の遅延調節限界を超えると、制御論理はカウンタの
値をリセットするので、位相は２πだけ前または後に飛
ぶ。しかしこの位相の飛びは、活動状態の遅延線を通し
て絶えず供給されている局所クロックの位相には影響し
ない。位相が２πだけ飛ぶと、位相比較器７と制御論理
の作用によって、非活動状態の遅延線の相対位相は活動
状態の遅延線の位相と再び等しくなる。従って、この位
相の再整合を行っている間に不安定になる期間はない。
上述のように、可変遅延10と11の間を絶えず切り替えて
は、その後に非活動状態の遅延線を調整するので、位相
調整範囲外に出ることなく、また出て行く信号の位相を
他の場合のようにNx2πだけ飛ばすことなしに、無制限
の数の単位ステップによって遅延を調整することができ
る。ただし、Ｎは正または負の整数である。
第４図はこの発明の別の実施態様であって、２つの別
個の可変遅延線10および11ではなく、二重配列の信号タ
ップ点すなわち出口を持つ１つのディジタル遅延線15を
用いる装置を備える。その他のブロック１−７は、第３
図の同種の機能ブロックに対応する。遅延線内の各信号
出口は、第３図の実施態様と同様の制御論理４が制御す
る２つの制御入力によりディジタル的に選択する。従っ
てこの場合は実際の遅延線15は定常的に活動状態にあ
り、前とは異なり、遅延線の活動状態と非活動状態の信
号タップを用いて動作する。その他の点では、機能は第
３図を参照して説明した機能と同じである。しかし、第
３図の別個の遅延線10と11の遅延ステップを製造すると
きには許容差が生じるが、第４図の方法ではこれがない
という利点がある。
第５図は、この発明のクロック発振装置の応用を示
す。第５図の略ブロックで表す装置は、それぞれ個々に
水晶制御クロック発振器XOを備える３つの異なる平面
Ａ、Ｂ、Ｃで動作する。もちろん、この装置は更に多く
の平面に拡張することができる。基準すなわちマスター
は、保守論理ML1、ML2、ML3の作用によって、それぞれ
各セレクタSA、SB、SCが選択する。各保守論理は、各制
御線M1、M2、M3を通して、セレクタSA、SB、SCでの基準
の選択に影響を与える。この発明では、第３図または第
４図に従って、選択された基準に対して各発振器XOを制
御しその位相を補償する。各制御論理CLA、CLB、CLC
は、各保守論理ML1、ML2、ML3に誤り指示信号CLERRを送
る。原理的には、この誤り指示信号は第４図または第５
図の位相比較器５の作用により得られるものである。誤
り指示信号は、所定の平面がその水晶発振器XOの位相を
所定の基準位相に合わせることができないことを示す。
このようにして誤りがあることを示すが、システムには
冗長度があるので、誤りを訂正するまで、故障した発振
器をシステムから除外することができる。従って、シス
テムの全機能には影響しない。このようにしてこの発明
により各平面の位相出力を監視し、連続的に制御するこ
とができるので、誤りまたは故障のない正常な場合は、
この位相は他の２平面の位相と一致する。原理的には平
面Ａ、Ｂ、Ｃのどれも基準とすることができるし、また
１平面が故障した場合も、故障した発振器XOが直るま
で、他の２平面は原理的に互いを制御することができ
る。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】位相比較器（５）とディジタル的に可変の
    遅延線を用いて、安定な局所周波数発振器からの信号の
    位相を内部または外部基準（１）の位相に合わせること
    により、位相および周波数が内部または外部基準（１）
    とは異なる安定な局所周波数発振器（２）の位相を合わ
    せる方法であって、 正確に完全に１クロック周期または完全に数クロック周
    期の絶対位相差があり、かつ前記局所周波数発振器
    （２）からの信号に対して共に直列に接続されている活
    動状態の遅延線（10、11）と非活動状態の遅延線（11、
    10）を、前記活動状態の遅延線がその位相調整限界に近
    づいたときに切り替え、前記活動状態の遅延線と非活動
    状態の遅延線との間を切り替えたとき、次に切替えるま
    で、前の活動状態の遅延線が非活動状態の遅延線になり
    前の非活動状態の遅延線が活動状態の遅延線になるよう
    に機能を交換させて、無制限に連続して、前記局所周波
    数発振器（２）からの信号と内部または外部基準（１）
    の位相とを合わせるようにすることと、 前記非活動状態の遅延線がその位相調節能力の限界に近
    づいたとき、前記局所周波数発振器（２）の少なくとも
    プラスまたはマイナス１クロック周期だけ前記非活動状
    態の遅延線を調整して、前記非活動状態の遅延線の相対
    位相が活動状態の遅延線の出力位相と常に一致するよう
    にすること、 を特徴とする方法。
  2. 【請求項２】請求項１記載の方法であって、その相互の
    相対的遅延が前記局所周波数発振器（２）の周波数で少
    なくとも完全に１周期に対応する値だけ異なる、２つの
    別個の並列された可変の遅延線（10、11）を用いること
    を特徴とする方法。
  3. 【請求項３】請求項１記載の方法であって、２つの配列
    のタップ点を備え、その相互の相対的遅延が前記局所周
    波数発振器（２）の周波数で少なくとも完全に１周期に
    対応する値だけ異なる、可変の遅延線（15）を用いるこ
    とを特徴とする方法。
  4. 【請求項４】安定な局所周波数発振器からの信号の位相
    を所定の基準周波数の位相に合わせる装置であって、位
    相比較器（５）と、カウンタ論理と、ディジタル的に、
    可変の遅延線とを備え、 前記装置は追加位相比較器（７）と、前記カウンタ論理
    を含む制御論理（４）により制御される選択回路（６）
    とを更に備え、 発振器（２）に直列の可変の遅延線は第１遅延線と第２
    遅延線に並列に分割され、これら第１遅延線および第２
    遅延線は追加位相比較器（７）の作用により同じ相対位
    相遅延を発生し、前記第１遅延線は前記選択回路により
    活動状態になり、前記第２遅延線は非活動状態になっ
    て、前記非活動状態の遅延線は前記活動状態の遅延線に
    対し、前記発振器（２）の発振周波数のプラスまたはマ
    イナスの完全な１周期または完全な数周期だけ異なる絶
    対位相を持ち、 前記選択回路はすでに活動状態になっている遅延線から
    の信号を送ること、を特徴とする装置。
  5. 【請求項５】請求項４記載の装置であって、前記第１遅
    延線および前記第２遅延線は２つの異なる相互に別個の
    可変の遅延線（10、11）を備えることを特徴とする装
    置。
  6. 【請求項６】請求項４記載の装置であって、前記第１遅
    延線および前記第２遅延線は２つの相互に別個で制御可
    能なタップ点を持つ１つの可変の遅延線（15）を備える
    ことを特等とする装置。
  7. 【請求項７】請求項５または６記載の装置であって、前
    記発振器（２）の共振要素、望ましくは水晶、を除いた
    装置は集積回路モジュールを形成することを特徴とする
    装置。
  8. 【請求項８】請求項５または６記載の装置であって、前
    記発振器（２）の共振要素、望ましくは水晶、を含む装
    置はLSIモジュールを形成することを特徴とする装置。
JP52414594A 1993-04-28 1994-03-24 ディジタル制御の水晶発振器 Expired - Fee Related JP3255418B2 (ja)

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