JPWO2012127637A1 - クロック生成回路及びクロック生成回路制御方法 - Google Patents

Abstract

ＰＬＬは、基準クロックを奇数倍の逓倍数で逓倍した出力クロックを生成する。奇数分周器（５１）は、出力クロックを前記奇数倍に分周して、第１分周クロックを生成する。分周器（６４）は、第１分周クロックを所定倍に分周して第２分周クロックを生成する。偶数分周器（５２）は、出力クロックを偶数倍に分周して第３分周クロックを生成する。分周器（６５）は、奇数分周器（５１）及び分周器（６４）による分周比と偶数分周器（５２）及び自己による分周比とが一致する分周比で第３分周クロックを分周して第４分周クロックを生成する。周波数検出器（６３）は、第２分周クロックと第４分周クロックとの位相又は周波数の比較を行う。制御部は、周波数検出器（６３）による比較結果が不一致の場合にＰＬＬの発振周波数を下げる制御を行う。

Description

本発明は、クロック生成回路及びクロック生成回路制御方法に関する。

一般に、ＰＬＬ（Phase Lock Loop）回路は、基準クロックを逓倍したクロックを生成するために用いられるクロック生成回路である。以下に、ＰＬＬ回路による、クロックの生成手順を説明する。まず、ＰＬＬ回路は、基準クロックの入力を受ける。さらに、ＰＬＬ回路は、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の出力である高周波クロックを分周器を用いて分周し、予め設定された逓倍比に対応するように分周クロックを生成する。そして、ＰＬＬ回路は、基準クロックと分周クロックとを、位相周波数比較器（ＰＦＤ：Phase Frequency Director）を用いて比較する。次に、ＰＬＬ回路は、位相周波数比較器から出力された誤差信号をアナログ信号に変換し、不要な信号を取り除く。そして、ＰＬＬ回路は、基準クロックと分周クロックとが同じ周波数及び同じ位相となるように、誤差信号を用いてＶＣＯの発振周波数を制御する。これにより、ＰＬＬ回路は、ＶＣＯから出力されるクロックを所望の逓倍クロックとして生成する。

ＶＣＯ出力の周波数が高い信号を入力するＰＬＬ回路には、異なる分周比を有する複数の分周器が並列に配置されているものがある。そして、ＰＬＬ回路は、各分周器からの出力のうち適当な分周クロックを有する出力をセレクタによって選択し、後段に出力する。例えば、４逓倍及び５逓倍のように複数の逓倍数を使用するＰＬＬ回路では、ＶＣＯからの出力に並列に４分周及び５分周の分周器が接続されている。そして、そのようなＰＬＬ回路では、その中から使用する分周比を有する分周器を外部からの設定により選択する。

ここで、分周器が正常に動作する上限の動作周波数は、ＰＬＬ回路を搭載する回路周波数よりも高くすることが一般的である。なぜなら、ＰＬＬ回路における初期トレーニングでの引き込み過程において、ＶＣＯの発振周波数が変動しながらＰＬＬ回路が搭載する回路の定常動作周波数へ収束していくからである。ここで、「引き込み過程」とは、例えば、ＰＬＬ回路が動作を開始して入力信号と出力信号が同期し安定になるまでの過程を指す。

また、ＰＬＬ回路としては、基準クロックと分周クロックの位相を比較しているだけであるので、分周器の誤動作により誤同期していることを検出することは困難である。そのため、ＶＣＯ出力に接続される分周器の動作する上限周波数は、ＰＬＬ回路が誤同期しないように、ＰＬＬを搭載する回路の動作周波数よりも高いＶＣＯ発振周波数の上限以上であることが要求される。

特開平９−２０５３６４号公報

しかしながら、近年、システムを早く動作させるため逓倍数を高くする又は基準クロック周波数を高くするなどの要求に合わせて、ＰＬＬ回路を搭載する回路の動作周波数が高くなってきている。このように、ＰＬＬ回路を搭載する回路の動作周波数が高くなることで、ＰＬＬ内の回路動作マージンは減少してしまう。これにより、ＰＬＬ回路における定常動作よりもＰＬＬ引き込み時の動作マージンを必要とする分周器では、必要なマージンが十分に取れず動作が不安定になるおそれがある。

分周器の動作周波数は、ＦＦ（Flip Flop）のセットアップ時間及びホールド時間以上にクロックが速くなり、入力クロックに対してＦＦの出力が間に合わなくなったときを基準に決定される。そして、ＦＦ出力を直接ＦＦへ入力する偶数分周比を持つ分周器よりも、複数のＦＦ出力を入力とする論理回路を通してＦＦ出力をＦＦへ入力する奇数分周比を持つ分周器の方が、論理回路の遅延時間分の時間がかかる。このため、奇数分周比を持つ分周器は、偶数分周比を持つ分周器よりも長い周期のクロックでしか動作しない。そのため、奇数分周比を持つ分周器は、偶数分周比を持つ分周器に比べて、動作周波数が低い。

そこで、動作周波数が高くなった場合、ＶＣＯの発振周波数の変動を受ける分周器のうち、偶数分周比を持つ分周器より先に、奇数分周比を持つ分周器の出力が反転するのが間に合わなくなる。この場合、奇数分周比を持つ分周器は、高い分周比、すなわち低い周波数のクロックを出力してしまうという誤動作を起こす。

この結果、基準クロックと比較する分周クロックが、所望の分周比より高い状態でロックする。つまり、ＶＣＯ発振周波数は、所望の逓倍数より高いクロック周波数の状態で、ＰＬＬ回路が誤同期してしまう。そのため、奇数分周比を持つ分周器を有するＰＬＬ回路は、偶数分周比を持つ分周器を有するＰＬＬ回路と同程度の動作周波数を適用することが困難であった。

開示の技術は、ＰＬＬの引き込み時の誤動作を回避するクロック生成回路及びクロック生成回路制御方法を提供することを目的とする。

本願の開示するクロック生成回路及びクロック生成回路制御方法は、一つの態様において、ＰＬＬは、基準クロックを奇数倍の逓倍数で逓倍した出力クロックを生成する。第１分周回路は、前記出力クロックを前記奇数倍に分周して、第１分周クロックを生成する。第２分周回路は、前記第１分周クロックを所定倍に分周して第２分周クロックを生成する。第３分周回路は、前記出力クロックを偶数倍に分周して第３分周クロックを生成する。第４分周回路は、前記第１分周回路及び前記第２分周回路による分周比と前記３分周回路及び自己による分周比とが一致する分周比で前記第３分周クロックを分周して第４分周クロックを生成する。比較器は、前記第２分周クロックと前記第４分周クロックとの位相又は周波数の比較を行う。制御回路は、前記比較回路による比較結果が不一致の場合に前記ＰＬＬの発振周波数を下げる制御を行う。

本願の開示するクロック生成回路及びクロック生成回路制御方法の一つの態様によれば、ＰＬＬの引き込み時の誤動作を回避できるという効果を奏する。

図１は、実施例１に係るクロック生成回路のブロック図である。 図２は、実施例１に係る分周器及び誤分周検出器の原理図である。 図３は、ｎ＝ｍ＝２の場合の実施例１に係る分周器及び誤分周検出器の概要図である。 図４は、周波数検出器の一例の図である。 図５−１は、正常動作時の各クロックのタイミングチャートの一例である。 図５−２は、誤動作時の各クロックのタイミングチャートの一例である。 図６は、実施例１に係る制御部のブロック図である。 図７は、各周波数オフセットに対応するＶＣＯによる周波数の調整レンジを表した図である。 図８は、正常な場合の周波数オフセットの変更による発振周波数の調整について説明する図である。 図９は、誤動作が発生した場合の周波数オフセットの変更による発振周波数の調整について説明する図である。 図１０は、実施例１に係るクロック生成回路における初期トレーニングの処理のフローチャートである。 図１１は、実施例２に係る分周器及び誤分周検出器の原理図である。 図１２は、実施例３に係るクロック生成回路のブロック図である。 図１３は、実施例３に係る分周器及び分周回路の概略図である。

以下に、本願の開示するクロック生成回路及びクロック生成回路制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示するクロック生成回路及びクロック生成回路制御方法が限定されるものではない。

図１は、実施例１に係るクロック生成回路のブロック図である。本実施例に係るクロック生成回路は、位相周波数比較器（ＰＦＤ）１、ＣＰ（Charge Pump）２、ＬＰＦ（Low Pass Filter）３、ＶＣＯ４、分周器５、誤分周検出器６、制御部７、ロック検出器８、入力端子１１及び出力端子１２を有している。位相周波数比較器１、ＣＰ２、ＬＰＦ３、ＶＣＯ４及び分周器５が「ＰＬＬ」の一例にあたる。

位相周波数比較器１は、入力端子１１に外部から入力された基準クロックの入力を受ける。また、位相周波数比較器１は、後述するＶＣＯ４が出力した出力クロックを分周したクロック（以下では、「分周クロック」と言う場合がある。）の入力を分周器５から受ける。

そして、位相周波数比較器１は、基準クロックと分周クロックとの位相差及び周波数の差を検出する。次に、位相周波数比較器１は、検出した位相差及び周波数差から誤差信号を生成する。そして、位相周波数比較器１は、生成した誤差信号をＣＰ２へ出力する。

ＣＰ２は、誤差信号の入力を位相周波数比較器１から受ける。そして、ＣＰ２は、入力された誤差信号をディジタル信号からアナログ信号に変換する。さらに、ＣＰ２は誤差信号の電圧を上昇させる。そして、ＣＰ２は、アナログ信号に変換した誤差信号をＬＰＦ３へ出力する。

ＬＰＦ３は、アナログ信号に変換された誤差信号の入力をＣＰ２から受ける。そして、ＬＰＦ３は、入力された誤差信号の高周波成分を遮断し直流化する。そして、ＬＰＦ３は、生成した直流電圧をＶＣＯ４へ出力する。

ＶＣＯ４は、誤差信号から生成された直流電圧の入力をＬＰＦ３から受ける。例えば、基準クロックに対して分周クロックの位相が進んでいればそのズレの大きさに応じた正の電圧が、ＶＣＯ４に入力され、基準クロックに対して分周クロックの位相が遅れていればそのズレの大きさに応じた負の電圧が、ＶＣＯ４に入力される。そして、ＶＣＯ４は、入力された電圧により、基準クロックと分周クロックの位相と周波数が一致するように発振周波数が制御される。そして、ＶＣＯ４は、発振周波数を有するクロック（以下では、「出力クロック」と言う場合がある。）を出力端子１２から出力する。また、ＶＣＯ４は、出力クロックを分周器５へ出力する。

また、例えば、初期トレーニング時には、ＶＣＯ４は、周波数オフセットを調整する制御コードの入力を後述する制御部７から受ける。ここで、周波数オフセットを調整する制御コードについて説明する。ＶＣＯ４は、制御コードで指定された周波数を基準として、特定の周波数レンジで発振周波数の制御を行うことができる。この制御コードは、ＶＣＯ４の発振周波数のレンジを切り替えるための周波数オフセットを与える。そして、制御コードにより、周波数オフセットが変更されると、ＶＣＯ４は、その変更された周波数オフセットを基準とするレンジで発振周波数の制御を行う。すなわち、周波数オフセットを調整する制御コードは、ＶＣＯ４に対してどの範囲で周波数を制御するかを指定する命令である。

ＶＣＯ４は、受信した制御コードに合わせて、自己の発振周波数を変更する。例えば、使用している周波数オフセットに比べて１つ下の周波数オフセットを使用する制御コードを受けた場合、ＶＣＯ４は、１つ下のレンジで発振周波数の制御を行う。例えば、ＶＣＯ４を制御するためのバイナリコードが周波数オフセット毎に割り当てられている場合、ＶＣＯ４は、１つ下の周波数オフセットを指定するバイナリコードの入力を受けることにより、発振周波数を低くする指示を受ける。ここで、ＶＣＯ４は、クロック生成回路の起動時には、本実施例では後述するように制御部７から制御コードが与える周波数オフセットの中で真ん中の値の周波数オフセットを与える制御コードの入力を受ける。そして、ＶＣＯ４は、受信した制御コードに対応した発振周波数のレベルで動作し、その中の初期周波数で発振し、初期周波数を有する出力クロックを出力する。

このように、周波数オフセットが変更されることで、ＶＣＯ４は、誤同期のロック状態であっても、ＰＬＬの引き込みを再度行うことができ、ロック状態を解消することができる。そして、ＶＣＯ４は、所定の奇数倍比で分周した分周クロックが基準クロックとなるように、出力クロックを制御できる。これにより、ＶＣＯ４は、基準クロックと分周クロックとを正しく同期することができる。

次に、分周器５と誤分周検出器６について説明する。図２は、実施例１に係る分周器及び誤分周検出器の原理図である。図２に示すように、分周器５は、奇数分周比（２ｎ＋１）で出力クロックを分周する奇数分周器５１及び偶数分周比（２ｍ）で出力クロックを分周する偶数分周器５２を有する。ｎ及びｍは１以上の整数である。また、誤分周検出器６は、入力された信号を偶数分周比（２ｍ）で分周する偶数分周器６１、入力された信号を奇数分周比（２ｎ＋１）に分周する奇数分周器６２及び周波数検出器６３を有している。ここで、本実施例では、奇数分周器５１及び奇数分周器６２の分周比は同じ値（２ｎ＋１）である。また、本実施例では、偶数分周器５２及び偶数分周器６１の分周比は同じ値（２ｍ）である。

ここで、図３を参照して、分周器５と誤分周検出器６についてより具体的に説明する。図３は、ｎ＝ｍ＝２の場合の実施例１に係る分周器及び誤分周検出器の概要図である。ｎ及びｍは１以上の整数であればどのような値を取ることもできるが、本実施例では、ｎ＝ｍ＝２の場合、すなわち、奇数分周比が５であり、偶数分周比が４である場合で説明する。図３に示すように、本実施例では、分周器５は、奇数分周器５１として５分周器５０１を有しており、偶数分周器５２として４分周器５０２を有している。さらに、本実施例では、分周器５は、５分周の分周クロック又は４分周の分周クロックのいずれか一方を基準クロックとの比較に用いるクロックとして出力できるように、セレクタ５３を有している。

５分周器５０１は、ＶＣＯ４から出力された出力クロックの入力を受ける。そして、５分周器５０１は、受信した出力クロックを５分周して、出力クロックの５倍の周波数を有する分周クロックを生成する。そして、５分周器５０１は、生成した分周クロックをセレクタ５３へ出力する。また、５分周器５０１は、生成した分周クロックを誤分周検出器６の４分周器６０１へ出力する。この５分周器５０１が、「第１分周回路」の一例にあたる。

４分周器５０２は、ＶＣＯ４から出力された出力クロックの入力を受ける。そして、４分周器５０２は、受信した出力クロックを４分周して、出力クロックの４倍の周波数を有する分周クロックを生成する。そして、４分周器５０２は、生成した分周クロックをセレクタ５３へ出力する。また、４分周器５０２は、生成した分周クロックを誤分周検出器６の５分周器６０２へ出力する。この４分周器５０２が、「第３分周回路」の一例にあたる。

操作者は、使用する分周比を決定し、その決定した分周比を有する分周クロックの出力を指示する分周比選択制御信号をライン５４からセレクタ５３に入力する。これにより、セレクタ５３は、ライン５４を介して分周比選択制御信号の入力を受ける。

そして、セレクタ５３は、出力クロックの５倍の周波数を有する分周クロックを５分周器５０１から受ける。また、セレクタ５３は、出力クロックの４倍の周波数を有する分周クロックを４分周器５０２から受ける。

そして、セレクタ５３は、分周比選択制御信号によって指定された分周比を有する分周クロックを選択する。そして、セレクタ５３は、選択した分周クロックを位相周波数比較器１へ出力する。このように、本実施例に係る分周器５は、５分周した分周クロックと４分周した分周クロックのいずれかを選択して基準クロックとの比較に用いることができる。したがって、本実施例に係るクロック生成回路は、基準周波数の４倍の周波数を持つクロックと５倍の周波数を持つクロックを生成することができる。また、奇数分周器からの分周クロックのみを基準クロックとの比較に用いる構成でも、奇数分周器の誤同期を検知することはできる。

次に、誤分周検出器６は、図３に示すように、偶数分周器６１として４分周器６０１を有しており、奇数分周器６２として５分周器６０２を有している。

４分周器６０１は、出力クロックを５分周した分周クロックの入力を５分周器５０１から受ける。そして、４分周器６０１は、受信した分周クロックを４分周して分周クロックを生成する。すなわち、４分周器６０１は、出力クロックを５分周した後、さらに４分周したクロック（以下では、「５×４分周クロック」と言う場合がある。）を生成する。そして、４分周器６０１は、生成した分周クロックを周波数検出器６３へ出力する。この４分周器６０１が、「第２分周回路」の一例にあたる。

５分周器６０２は、出力クロックを４分周した分周クロックの入力を４分周器５０２から受ける。そして、５分周器６０２は、受信した分周クロックを５分周して分周クロックを生成する。すなわち、５分周器６０２は、出力クロックを４分周した後、さらに５分周したクロック（以下では、「４×５分周クロック」と言う場合がある。）を生成する。そして、５分周器６０２は、生成した分周クロックを周波数検出器６３へ出力する。この５分周器６０２が、「第４分周回路」の一例にあたる。

周波数検出器６３は、５×４分周クロックの入力を４分周器６０１から受ける。また、周波数検出器６３は、４×５分周クロックの入力を５分周器６０２から受ける。そして、周波数検出器６３は、５×４分周クロックと４×５分周クロックとの周波数の差の有無から、誤動作が発生しているか否かを判定する。周波数検出器６３は、判定結果を制御部７に出力する。この周波数検出器６３が、「比較回路」の一例にあたる。

図４は、周波数検出器の一例の図である。本実施例では、図４に示すように、周波数検出器６３にＤ−ＦＦ（Ｄ型Flip Flop）６３０を用いた場合を例に説明する。

Ｄ−ＦＦ６３０のＤ入力６３１として、５×４分周クロックが入力されている。また、Ｄ−ＦＦ６３０のＣ入力６３２として、４×５分周クロックが入力される。そして、Ｄ−ＦＦ６３０は、４×５分周クロックの波形を、５×４分周クロックの立下りのエッジで取り込む。ここで、５×４分周クロックと４×５分周クロックの周波数が異なっている場合、出力の論理レベルは、「Ｈｉｇｈ」であったり「Ｌｏｗ」であったりして不定となる。そこで、Ｄ−ＦＦ６３０は、Ｑ出力６３３として論理レベルが不定となる信号を出力する。また、Ｄ−ＦＦ６３０は、出力の論理レベルが一定の場合、すなわち、出力の論理レベルが常に「Ｈｉｇｈ」又は「Ｌｏｗ」のいずれかとして検出される場合、Ｄ−ＦＦ６３０は、「Ｈｉｇｈ」又は「Ｌｏｗ」のいずれかを検出した論理レベルをＱ出力６３３として出力する。ここで、本実施例では、４×５分周クロックの波形を、５×４分周クロックの立下りのエッジで取り込んでいるが、これは逆でもよい。すなわち、４×５分周クロックの波形を、５×４分周クロックの立下りのエッジで取り込んでもよい。このようにしても、Ｄ−ＦＦ６３０は、周波数の差を検出することはできる。

ここで、図５−１及び図５−２を参照して、正常動作時及び誤動作時の各クロックの状態について説明する。図５−１は、正常動作時の各クロックのタイミングチャートの一例である。また、図５−２は、誤動作時の各クロックのタイミングチャートの一例である。

図５−１における、クロック２０１はＶＣＯ４からの出力クロックである。また、クロック２０２は、４分周器５０２により出力クロックが４分周された後の分周クロックである。また、クロック２０３は、５分周器５０１により出力クロックが５分周された後の分周クロックである。また、クロック２０４は、４×５分周クロックである。また、クロック２０５は、５×４分周クロックである。そして、グラフ２０６は、Ｄ−ＦＦ６３０により判定された論理レベルを表している。

正常動作時であれば、４分周器５０２は、クロック２０２のように、出力クロックを４分周したクロックを正確に出力する。また、５分周器５０１は、クロック２０３のように、出力クロックを５分周したクロックを正確に出力する。そこで、出力クロックを４分周した後に、５分周した４×５分周クロックも、出力クロックを５分周した後に、４分周した５×４分周クロックも、分周の順番が違うだけで、同じ周波数を持つことになる。そのため、正常動作の場合には、図５−１のクロック２０４とクロック２０５に示すように、それぞれの周波数が同じになる。そうだとすると、４×５分周クロックの立下り（例えば、点線２０７で表される位置）は、５×４分周クロックにおける同じ位相の位置にあたる。そこで、例えば、クロック２０４の立下りの位置における、クロック２０５の論理レベルは、クロック２０５上の点線２０７との交点である点２０８のように、常に「Ｈｉｇｈ」になっている。したがって、Ｄ−ＦＦ６３０は、正常動作時には、例えば、グラフ２０６のように論理レベルとして「Ｈｉｇｈ」を常に出力することになる。

図５−２における、クロック３０１はＶＣＯ４からの出力クロックである。また、クロック３０２は、４分周器５０２により出力クロックが４分周された後の分周クロックである。また、クロック３０３は、５分周器５０１により出力クロックが５分周された後の分周クロックである。また、クロック３０４は、４×５分周クロックである。また、クロック３０５は、５×４分周クロックである。そして、グラフ３０６は、Ｄ−ＦＦ６３０により判定された論理レベルを表している。

これに対して、誤動作は、５分周器５０１に５分周器５０１の動作周波数の上限を超えるクロックが入力されることで発生する。そのため、誤動作時には、４分周器５０２は、クロック３０２のように、出力クロックを４分周したクロックを正確に出力する。これに対して、５分周器５０１は、クロック３０３のように、出力クロックを４分周したクロックを正しく出力できない。このため、出力クロックを４分周した後に、５分周した４×５分周クロックと、出力クロックを５分周した後に、４分周した５×４分周クロックとの周波数が異なってしまう。そこで、誤動作の場合には、図５−２のクロック３０４とクロック３０５に示すように、それぞれの周波数が異なる。そのため、４×５分周クロックの立下り（例えば、点線３０７及び点線３０８で表される位置）は、５×４分周クロックにおける位相の異なる位置にあたることがある。そのため、例えば、クロック３０４の立下りの位置における、クロック３０５の論理レベルが、クロック３０５上の点線３０７との交点である点３０８のように、「Ｈｉｇｈ」になる場合がある。クロック３０５上の点線３０７との交点である点２０８のように、クロック３０５の論理レベルが「Ｌｏｗ」になる場合がある。また、そこで、Ｄ−ＦＦ６３０は、誤動作時には、例えば、グラフ３０６のように「Ｈｉｇｈ」や「Ｌｏｗ」が混在する論理レベルを出力することになる。

そして、周波数検出器６３は、Ｄ−ＦＦ６３０からの出力から、誤動作が発生しているか否か判定する。すなわち、周波数検出器６３は、Ｄ−ＦＦ６３０からの出力の論理レベルが不定の場合、誤動作が発生していると判定する。また、周波数検出器６３は、Ｄ−ＦＦ６３０からの出力の論理レベルが一定の場合、誤動作が発生していないと判定する。そして、周波数検出器６３は、判定結果を制御部７へ出力する。

ロック検出器８は、分周器５から出力される分周クロック及び基準クロックの入力を受ける。そして、ロック検出器８は、分周クロックと基準クロックとの位相及び周波数が一致していない場合には、アンロックであると判定する。そして、ロック検出器８は、アンロックを制御部７に通知する。また、ロック検出器８は、分周クロックと基準クロックとの位相及び周波数が一致した場合に、ロックしたと判定する。そして、ロック検出器８は、ロックした旨を制御部７に通知する。

図６は、実施例１に係る制御部のブロック図である。図６に示すように、制御部７は、カウンタ７１、ロック判定部７２、初期トレーニング制御部７３、ＶＣＯ制御コード生成部７４及び記憶部７５を有している。この制御部７が、「制御回路」の一例にあたる。

カウンタ７１は、基準クロックの入力を受ける。そして、カウンタ７１は、基準クロックの周波数に同期した信号をロック判定部７２へ出力する。

ロック判定部７２は、ロック検出結果及び分周クロックの入力をロック検出器８から受ける。ここで、ロック判定部７２は、ロック検出結果がアンロックの場合、基準クロックに対して分周クロックが高いか低いかの情報もロック検出器８から受信する。また、ロック判定部７２は、カウンタ７１から基準クロックの周波数に同期した信号の入力を受ける。さらに、ロック判定部７２は、誤分周検出の結果、すなわち、誤動作が発生しているか否かの判定結果を誤分周検出器６から受ける。

そして、ロック判定部７２は、ロック検出器８から受信したロック検出結果がロックの場合、分周クロックがカウンタ７１から入力された同期信号と同期しているか否かにより、出力クロックが安定しているか否かを判定する。そして、ロック判定部７２は、出力クロックが安定していると判定すると、誤分周検出器６から受信した誤分周結果において誤動作が発生しているとされているか否かを判定する。誤動作が発生している場合、ロック判定部７２は、アンロックと判定し、アンロックを初期トレーニング制御部７３に通知する。このとき、ロック判定部７２は、誤動作が発生した旨の通知も初期トレーニング制御部７３へ通知する。これに対して、誤分周結果において誤動作が発生していない場合、ロック判定部７２は、ロックを初期トレーニング制御部７３へ通知する。

また、ロック判定部７２は、ロック検出器８から受信したロック検出結果がアンロックの場合、アンロックを初期トレーニング制御部７３へ通知する。このとき、ロック判定部７２は、基準クロックに対して分周クロックが高いか低いかの情報も初期トレーニング制御部７３へ通知する。

初期トレーニング制御部７３は、例えば、ＶＣＯ４の発振周波数を制御する制御コードと周波数オフセットとの対応関係を記憶している。例えば、制御コードを２ビットのバイナリコードとした場合で説明する。例えば、初期トレーニング制御部７３は、コード００、０１、１０及び１１の順に、周波数オフセットが低くなるコードとして記憶している。そして、クロック生成回路の起動時、初期トレーニング制御部７３は、例えば、記憶しているバイナリコードと発振周波数との対応の中から、周波数オフセットのうち真ん中の周波数オフセットを用いるようにＶＣＯ４を制御するバイナリコードを生成するようにＶＣＯ制御コード生成部７４に指示する。例えば、初期トレーニング制御部７３は、２ビットのバイナリコードの場合、クロック生成回路の起動時には、コード「０１」を生成するようにＶＣＯ制御コード生成部７４に指示する。

さらに、クロック生成回路の起動後、初期トレーニング制御部７３は、ロック又はアンロックの結果の入力をロック判定部７２から受ける。そして、アンロックの場合、初期トレーニング制御部７３は、誤動作の検出又は基準クロックに対する分周クロックが高いか低いかの情報の入力をロック判定部７２から受ける。

初期トレーニング制御部７３は、アンロックの通知及び誤動作の検知の情報をロック判定部７２から受信すると、周波数オフセットを１つ下げるバイナリコードを生成するようにＶＣＯ制御コード生成部７４へ指示する。また、初期トレーニング制御部７３は、アンロックの通知及び基準クロックに対する分周クロックの高低の情報を受信すると、周波数のオフセットの変更が必要か否かを判定する。そして、周波数のオフセットの変更が必要な場合、初期トレーニング制御部７３は、受信した周波数の高低に合わせて、周波数オフセットを変更するバイナリコードを生成するようにＶＣＯ制御コード生成部７４へ指示する。例えば、基準クロックに対する分周クロックが低い場合、初期トレーニング制御部７３は、周波数オフセットを１つ上げるバイナリコードを生成するようにＶＣＯ制御コード生成部７４へ指示する。

初期トレーニング制御部７３は、ロック判定部７２からロックの通知を受信すると、初期トレーニングを終了する。

ここで、本実施例では、初期トレーニング制御部７３は、周波数オフセットのうちの真ん中の値の周波数オフセットを与える制御コードによりＶＣＯ４を制御し、その後、周波数オフセットの調整を実行しているが、これは他の方法でもよい。例えば、初期トレーニング制御部７３は、一番低い周波数オフセットを与えるように基準発振周波数にＶＣＯ４を制御し、その後、徐々に周波数オフセットを上げていく制御を行っても良い。

また、本実施例では、初期トレーニング制御部７３は、ロック検出器８が検出した基準クロックに対する分周クロックの周波数の高低を用いて、発振周波数の制御を行っているがこれは他の方法でもよい。例えば、初期トレーニング制御部７３は、単にアンロックの情報のみを受けるだけで、さらに基準クロックと分周クロックの入力を受けることで、周波数の差を算出してもよい。また、初期トレーニング制御部７３は、周波数が高い方に振れているか低いほうに振れているかの情報をＬＰＦ３から受信し、その情報を基に、ＶＣＯ４の周波数オフセットを制御してもよい。

ここで、図７〜９を用いて、周波数オフセットの調整について説明する。図７は、各周波数オフセットに対応するＶＣＯによる周波数の調整レンジを表した図である。また、図８は、正常な場合の周波数オフセットの変更による発振周波数の調整について説明する図である。また、図９は、誤動作が発生した場合の周波数オフセットの変更による発振周波数の調整について説明する図である。

図７は、横軸により電圧を表し、縦軸により周波数を表している。また、図８及び図９は、縦軸によって電圧を表し、横軸によって時間を表している。

図７の線４０１は、コード「００」が与えられた場合の、ＶＣＯ４による周波数の調整をしている。線４０２は、コード「０１」が与えられた場合の、ＶＣＯ４による周波数の調整をしている。線４０３は、コード「１０」が与えられた場合の、ＶＣＯ４による周波数の調整をしている。線４０４は、コード「１１」が与えられた場合の、ＶＣＯ４による周波数の調整をしている。そして、点線４０５は、分周クロックが基準クロックに一致する出力クロックの周波数（ここでは、「調整値」と言う。）を表している。すなわち、ＶＣＯ４は、出力クロックを点線４０５に一致させるように制御する。ここで、例えば、線４０１のように、周波数オフセットによっては、ＶＣＯ４が出力できる発振周波数が調整値より高くなってしまう場合がある。この場合、ＶＣＯ４は、調整値に一致するように出力周波数を制御できない。そこで、初期トレーニング制御部７３は、例えば、周波数オフセットを下げるように制御する。具体的には、使用しているコードが「００」であった場合、初期トレーニング制御部７３は、「０１」のコードを使用するよう制御する。

図８の点線４０８は閾値電圧を表している。例えば、図８に示すように、コード「００」を用いてＶＣＯ４を制御した場合、電圧４０６のように閾値電圧よりも電圧が上回ったとする。ＶＣＯ４に印加される電圧が閾値電圧を上回った場合、ＶＣＯ４は、発振周波数を調整値に近づけることができなくなる。そこで、この場合、初期トレーニング制御部７３は、ＶＣＯ４の発振周波数が高いと判定する。そして、初期トレーニング制御部７３は、調整用オフセットを１つ下げるコード「０１」を用いてＶＣＯ４を制御する。この場合、電圧４０７のように、電圧が閾値電圧を下回ることになる。この手順を繰り返すことで、正常な場合には、初期トレーニング制御部７３は、制御電圧の中央にＶＣＯ４に印加する電圧を近づけていき、調整値にＶＣＯ４の発振周波数を近づけていく。

これに対して、誤動作が発生した場合、実際の周波数よりも低い周波数の分周クロックが出力される。この場合、図９に示す電圧４０９のように、コード「００」を用いて制御した場合のＶＣＯ４の出力クロックの周波数が点線４０８で示される閾値電圧よりも低いと認識されるおそれがある。この場合、初期トレーニング制御部７３は、ＶＣＯ４の発振周波数が低いと判定する。そして、コード「００」は周波数オフセットが一番高いコードなので、コード「００」を用いてＶＣＯ４を制御した状態が高域の限界値である。この場合、これ以上ＶＣＯ４に印加する電圧を上げることができないので、初期トレーニング制御部７３は、周波数オフセット調整の制御を終了してしまう。そこで、本実施例では、図９に示す様な誤動作が発生した場合、その誤動作を検出して、初期トレーニング制御部７３に周波数オフセットを１つ下げるコード用いてＶＣＯ４を制御させることで、図９の状態を解消して、再度図８の状態の調整を行わせる。このようにすることで、初期トレーニング制御部７３は、誤動作が発生しても、その状態で制御が終了してしまうことが回避でき、適切な値に出力クロックを調整することができる。

ＶＣＯ制御コード生成部７４は、制御コードの生成の指示を初期トレーニング制御部７３から受ける。そして、ＶＣＯ制御コード生成部７４は、初期トレーニング制御部７３から指示された制御コードを生成する。そして、ＶＣＯ制御コード生成部７４は、記憶部７５へ記憶させる。

制御部７は、記憶部７５に記憶されている制御コードをＶＣＯ４へ出力する。

そして、分周クロックが基準クロックと正常に同期しＰＬＬがロックした場合、制御部７は、初期トレーニングの処理を終了する。ここで、初期トレーニングが完了すれば、誤分周検出器６は誤動作を検出する処理を停止してもよい。

次に、図１０を参照して、本実施例に係るクロック生成回路における初期トレーニングの処理について説明する。図１０は、実施例１に係るクロック生成回路における初期トレーニングの処理のフローチャートである。

ＶＣＯ４は、初期周波数を有する出力クロックを出力する（ステップＳ１０１）。位相周波数比較器１は、フリーランニング周波数を有する出力クロックを指定された分周比に分周した分周クロックを受信する。

また、位相周波数比較器１は、基準クロックを受信する（ステップＳ１０２）。

位相周波数比較器１は、受信した分周クロックと基準クロックとの位相及び周波数を比較する（ステップＳ１０３）。

ＶＣＯ４は、位相周波数比較器１の比較結果に応じて、発振周波数の制御を行う（ステップＳ１０４）。

そして、ＶＣＯ４は、制御された発振周波数を有する出力クロックを出力する（ステップＳ１０５）。

また、分周器５は、４分周器５０２により出力クロックを４分周したクロックを生成し、５分周器５０１により出力クロックを５分周したクロックを生成する（ステップＳ１０６）。

また、分周器５は、分周比選択制御信号により指定された分周比を有する分周クロックを位相周波数比較器１へ出力する（ステップＳ１０７）。

次に、誤分周検出器６は、出力クロックを４分周したクロック及び出力クロックを５分周したクロックの入力を分周器５から受ける。そして、誤分周検出器６は、出力クロックを４分周したクロックを５分周器６０２で分周し、４×５分周クロックを生成する。また、誤分周検出器６は、出力クロックを５分周したクロックを４分周器６０２で分周し、５×４分周クロックを生成する（ステップＳ１０８）。

制御部７は、ロックが検出されたか否かを判定する（ステップＳ１０９）。アンロックと判定された場合（ステップＳ１０９否定）、制御部７は、分周クロックと基準クロックとの差から周波数オフセットの変更が必要か否かを判定する（ステップＳ１１０）。制御部７は、周波数オフセットの変更が不要と判定した場合（ステップＳ１１０否定）、ステップＳ１０２へ戻る。これに対して、周波数オフセットの変更が必要な場合（ステップＳ１１０肯定）、制御部７は、分周クロックと基準クロックとの差に合わせて周波数オフセットを変更し（ステップＳ１１１）、ステップＳ１０２へ戻る。

一方、ロックが検出された場合（ステップＳ１０９肯定）、そして、誤分周検出器６の周波数検出器６３は、４×５分周クロックと５×４分周クロックとの周波数の差を検出する。そして、周波数検出器６３は、周波数検出器６３から入力された４×５分周クロックと５×４分周クロックとの周波数の差から、誤動作が発生しているか否かを判定する（ステップＳ１１２）。誤動作が発生している場合（ステップＳ１１２肯定）、制御部７は、ＶＣＯ４の周波数オフセットを１つ下げるよう制御する（ステップＳ１１３）。

これに対して、誤動作が発生していない場合（ステップＳ１１２否定）、制御部７は、初期トレーニングの処理を終了する。

以上に説明したように、本実施例に係るクロック生成回路は、出力クロックを奇数倍に分周したクロック及び偶数倍に分周したクロックを生成し、さらに、それらを互いの分周比でさらに分周することで、４×５分周クロックと５×４分周クロックを生成する。そして、本実施例に係るクロック生成回路は、４×５分周クロックと５×４分周クロックの周波数を比較することで、奇数分周器の誤動作を検出し、ＶＣＯの発振周波数を下げる。これにより、本実施例に係るクロック生成回路は、動作周波数の上限を超えたクロックが奇数分周器に入力され、出力クロックが高い状態でロックしてしまった場合にも、奇数分周器に入力されるクロックを動作周波数内のクロックに抑えることができる。すなわち、出力クロックが高い状態でロックしてしまっても、出力クロックの調整を継続し、正確な値に出力クロックを調整することができる。したがって、本実施例に係るクロック生成回路は、ＰＬＬの引き込み時の誤動作を軽減することができる。

図１１は、実施例２に係る分周器及び誤分周検出器の原理図である。本実施例に係るクロック生成回路は、分周器に配置される奇数分周比及び誤分周検出器に配置される奇数分周比の分周比、並びに分周器に配置される偶数分周比及び誤分周検出器に配置される偶数分周比の分周比を異ならせたことが実施例１と異なるものである。そこで、以下では、分周比及び誤分周検出器について主に説明する。本実施例に係るクロック生成回路も、図１で表される。そして、本実施例に係るクロック生成回路において、同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。

図１１に示すように、本実施例に係る分周器５は、奇数分周比（２ｎ＋１）に出力クロックを分周する奇数分周器５１及び偶数分周比（２ｍ）に出力クロックを分周する偶数分周器５２を有する。また、誤分周検出器６は、入力された信号をｐに分周する分周器６４、入力された信号をｑに分周する分周器６５及び周波数検出器６３を有している。ここで、ｐとｑは、分周器６４及び分周器６５から周波数検出器へ入力される分周クロックが同じ周波数を有する正の整数であれば特に制限はない。すなわち、ｐ（２ｎ＋１）＝ｑ（２ｍ）を満たす正の整数であればよい。

分周器６４は、出力クロックを２ｎ＋１分周した分周クロックの入力を奇数分周器５１から受ける。そして、分周器６４は、受信した分周クロックをｐ分周して分周クロックを生成する。すなわち、分周器６４は、出力クロックを２ｎ＋１分周した後、さらにｐ分周したクロックを生成する。そして、分周器６４は、生成した分周クロックを周波数検出器６３へ出力する。この分周器６４が、「第２分周回路」の一例にあたる。

分周器６５は、出力クロックを２ｍ分周した分周クロックの入力を偶数分周器５２から受ける。そして、分周器６５は、受信した分周クロックをｑ分周して分周クロックを生成する。すなわち、分周器６５は、出力クロックを２ｍ分周した後、さらにｑ分周したクロックを生成する。そして、分周器６５は、生成した分周クロックを周波数検出器６３へ出力する。この分周器６５が、「第４分周回路」の一例にあたる。

周波数検出器６３は、分周器６４が生成した分周クロック及び分周器６５が生成した分周クロックの入力をそれぞれ分周器６４及び分周器６５から受ける。そして、周波数検出器６３は、分周器６４が生成した分周クロックと分周器６５が生成した分周クロックとの周波数の差の有無を判定する。周波数検出器６３は、判定結果を制御部７に出力する。

ここで、ｐとｑは、上述したように分周器６４及び分周器６５から周波数検出器へ入力される分周クロックが同じ周波数を有するように設定されている。そこで、正常動作時であれば、周波数は一致し、周波数検出器６３は、分周器６４が生成した分周クロックと分周器６５が生成した分周クロックとの周波数の差が無いこと示す信号を制御部７に出力することになる。これに対して、誤動作時であれば、分周器６４が生成した分周クロックと分周器６５が生成した分周クロックとの周波数が一致しない。その場合、周波数検出器６３は、分周器６４が生成した分周クロックと分周器６５が生成した分周クロックとの周波数の差が有ること示す信号を制御部７に出力することになる。したがって、実施例２の場合にも、誤動作を実施例１と同様に検出することができる。

以上に説明したように、本実施例に係るクロック生成回路は、誤分周検出器６に配置する分周器の選択の自由度が高くなる。これにより、誤分周検出器６の設計の自由度をより高くすることが可能となる。

図１２は、実施例３に係るクロック生成回路のブロック図である。また、図１３は、実施例３に係る分周器及び分周回路の概略図である。本実施例に係るクロック生成回路は、ＶＣＯ４の出力が複数位相であり、その複数の位相の出力を用いて誤動作を検出することが実施例１と異なるものである。そこで、以下では、分周比及び誤分周検出器について主に説明する。そして、図１２において、図１と同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。

図１２に示すように、本実施例では、ＶＣＯ出力が２位相である場合で説明する。ＶＣＯ４は、正転信号（位相０°）である出力クロックを出力端末１２１へ出力する。また、ＶＣＯ４は、正転信号との位相差が１８０°である反転信号である出力クロックを出力端末１２２へ出力する。さらに、ＶＣＯ４は、正転信号ある出力クロック及び反転信号である出力クロックを分周器５へ出力する。

本実施例に係る分周器５は、図１３に示すように、５分周器５０３、４分周器５０４、セレクタ５３を有している。また、誤分周検出器６は、４分周器６０３、５分周器６０４及び周波数検出器６３を有している。

５分周器５０３は、正転信号（位相差０°）である出力クロックの入力をライン５５から受ける。そして、５分周器５０３は、出力クロックを分周比５で分周したクロックを生成する。そして、５分周器５０３は、生成したクロックをセレクタ５３及び誤分周検出器６の４分周器６０３へ出力する。

４分周器５０４は、反転信号（位相差１８０°）である出力クロックの入力をライン５６から受ける。そして、４分周器５０４は、出力クロックを分周比４で分周したクロックを生成する。そして、４分周器５０４は、生成したクロックをセレクタ５３及び誤分周検出器６の５分周器６０４へ出力する。

４分周器６０３は、５分周器５０３から正転信号である出力クロックを分周比５で分周したクロックの入力を受ける。そして、４分周器６０３は、受信したクロックを分周比４で分周し分周クロック（以下では、「５×４分周正転クロック」と言う場合がある。）を生成する。そして、４分周器６０３は、生成した５×４分周正転クロックを周波数検出器６３へ出力する。

５分周器６０４は、４分周器５０４から反転信号である出力クロックを分周比４で分周したクロックの入力を受ける。そして、５分周器６０４は、受信したクロックを分周比５で分周し分周クロック（以下では、「４×５分周反転クロック」と言う場合がある。）を生成する。そして、５分周器６０４は、生成した４×５分周反転クロックを周波数検出器６３へ出力する。

周波数検出器６３は、５×４分周正転クロックの入力を４分周器６０３から受ける。また、周波数検出器６３は、４×５分周反転クロックの入力を５分周器６０４から受ける。そして、周波数検出器６３は、４×５分周反転クロックの立下りにおける５×４分周正転クロックのレベルから周波数に差が有るか否かを判定する。そして、周波数検出器６３は、判定結果を制御部７へ出力する。

以上に説明したように、本実施例に係るクロック生成回路は、位相が異なる出力クロックを用いて誤動作の検出を行うことができる。これにより、より多くの種類の信号を誤動作の検出に用いることができ、クロック回路の設計の自由度をより高くすることができる。

１ 位相周波数比較器
２ ＣＰ（Charge Pump）
３ ＬＰＦ（Low Pass Filter）
４ ＶＣＯ（Voltage Controlled Oscillator）
５ 分周器
６ 誤分周検出器
７ 制御部
８ ロック検出器
５１ 奇数分周器
５２ 偶数分周器
５３ セレクタ
６１ 偶数分周器
６２ 奇数分周器
６３ 周波数検出器
６４、６５ 分周器
７１ カウンタ
７２ ロック判定部
７３ 初期トレーニング制御部
７４ ＶＣＯ制御コード生成部
７５ 記憶部

Claims (9)

1. 基準クロックを奇数倍の逓倍数で逓倍した出力クロックを生成するＰＬＬと、
   前記出力クロックを前記奇数倍に分周して、第１分周クロックを生成する第１分周回路と、
   前記第１分周クロックを所定倍に分周して第２分周クロックを生成する第２分周回路と、
   前記出力クロックを偶数倍に分周して第３分周クロックを生成する第３分周回路と、
   前記第１分周回路及び前記第２分周回路による分周比と前記第３分周回路及び自己による分周比とが一致する分周比で前記第３分周クロックを分周して第４分周クロックを生成する第４分周回路と、
   前記第２分周クロックと前記第４分周クロックとの位相又は周波数の比較を行う比較回路と
   前記比較回路による比較結果が不一致の場合に前記ＰＬＬの発振周波数を下げる制御を行う制御回路と
   を有することを特徴とするクロック生成回路。
2. 前記第２分周回路は、前記偶数倍に分周し、
   前記第４分周回路は、前記奇数倍に分周する
   ことを特徴とする請求項１に記載のクロック生成回路。
3. 前記制御回路は、前記比較回路による比較結果が不一致の場合、前記ＰＬＬが有するＶＣＯの発振周波数を下げる制御を行うことを特徴とする請求項１に記載のクロック生成回路。
4. 前記制御回路は、前記比較回路による比較結果が不一致の場合、前記ＰＬＬが有するＶＣＯの周波数オフセットを下げることで、ＶＣＯの発振周波数を下げることを特徴とする請求項３に記載のクロック生成回路。
5. 前記比較回路は、前記第４分周クロック又は前記第２分周クロックのいずれか一方のエッジにおける他方の論理レベルに基づいて、位相又は周波数の比較結果の不一致を判定することを特徴とする請求項１〜４のいずれか一つに記載のクロック生成回路。
6. 位相状態がロック状態であることを検出するロック検出器をさらに備え、
   前記制御回路は、前記ロック検出器がロック状態を検出しており、且つ前記第２分周クロックと前記第４分周クロックとの位相又は周波数の比較結果が一致しない場合、前記ＰＬＬの発振周波数を下げ、且つクロックの引き込みを再度行うよう制御することを特徴とする請求項１に記載のクロック生成回路。
7. 前記ＰＬＬは、位相の異なる第１出力クロック及び第２出力クロックを生成し、
   前記第１分周回路は、前記第１出力クロックから前記第１分周クロックを生成し、
   前記第３分周回路は、前記第２出力クロックから前記第３分周クロックを生成する
   ことを特徴とする請求項１〜４のいずれか一つに記載のクロック生成回路。
8. 基準クロックを奇数倍の逓倍数で逓倍した出力クロックを生成し、
   前記出力クロックを前記奇数倍に分周して、第１分周クロックを生成し、
   前記第１分周クロックを所定倍に分周して第２分周クロックを生成し、
   前記出力クロックを偶数倍に分周して第３分周クロックを生成し、
   前記第３分周クロックを分周して、出力クロックに対する分周比が、前記第２分周クロックの出力クロックに対する分周比に一致する第４分周クロックを生成し、
   前記第２分周クロックと前記第４分周クロックとの位相又は周波数の比較を行い、
   比較結果が不一致の場合に前記ＰＬＬの発振周波数を下げる
   ことを特徴とするクロック生成回路制御方法。
9. 基準クロックと入力された他のクロックとを比較する位相比較器と、
   前記位相比較器による比較結果を基に発振周波数を変更し前記基準クロックを奇数倍した出力クロックを生成するＶＣＯと、
   前記ＶＣＯが生成した前記出力クロックを前記奇数倍に分周して、第１分周クロックを生成し、且つ該第１分周クロックを前記位相比較器に入力するする第１分周回路と、
   前記第１分周クロックを所定倍に分周して第２分周クロックを生成する第２分周回路と、
   前記ＶＣＯが生成した前記出力クロックを偶数倍に分周して第３分周クロックを生成する第３分周回路と、
   前記第１分周回路及び前記第２分周回路による分周比と前記第３分周回路及び自己による分周比とが一致する分周比で前記第３分周クロックを分周して第４分周クロックを生成する第４分周回路と、
   前記第２分周クロックと前記第４分周クロックとの位相又は周波数の比較を行う比較回路と
   前記比較回路による比較結果が不一致の場合に前記ＰＬＬの発振周波数を下げる制御を行う制御回路と
   を有することを特徴とするクロック生成回路。

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