JP2002359554A - Ｐｌｌ回路 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 description 6
- 101100111303 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BCK2 gene Proteins 0.000 description 1
- 101100488882 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) YPL080C gene Proteins 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 同期源信号の周波数が同期可能な範囲を超え
た場合でも、出力信号の周波数を所定の上限値または下
限値に固定する。 【解決手段】 選択器３は、同期源信号Ｆ１と比較信号
Ｆ２との位相差が第１の下限値ａより大又は第１の上限
値ｂより小である場合は同位相差を選択し、位相差が下
限値ａ以下の場合は下限値ａを選択し、位相差が上限値
ｂ以上の場合は上限値ｂを選択する。分周器７Ａは、出
力クロック信号Ｆ０を分周した比較信号Ｆ２を出力し、
位相差が下限値ａより小さい第２の下限値ｅ以下の場合
は、位相差が下限値ａとなるよう信号Ｆ２の位相を変化
させ、位相差が上限値ｂより大きい第２の上限値ｆ以上
の場合は、位相差が上限値ｂとなるよう信号Ｆ２の位相
を変化させる。
た場合でも、出力信号の周波数を所定の上限値または下
限値に固定する。 【解決手段】 選択器３は、同期源信号Ｆ１と比較信号
Ｆ２との位相差が第１の下限値ａより大又は第１の上限
値ｂより小である場合は同位相差を選択し、位相差が下
限値ａ以下の場合は下限値ａを選択し、位相差が上限値
ｂ以上の場合は上限値ｂを選択する。分周器７Ａは、出
力クロック信号Ｆ０を分周した比較信号Ｆ２を出力し、
位相差が下限値ａより小さい第２の下限値ｅ以下の場合
は、位相差が下限値ａとなるよう信号Ｆ２の位相を変化
させ、位相差が上限値ｂより大きい第２の上限値ｆ以上
の場合は、位相差が上限値ｂとなるよう信号Ｆ２の位相
を変化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数リミット機
能を備えたＰＬＬ回路に関するものである。
能を備えたＰＬＬ回路に関するものである。
【０００２】
【従来の技術】図４は周波数リミット機能を備えた従来
のＰＬＬ回路の構成を示すブロック図、図５は位相比較
器によって検出された位相差と電圧制御発振器の出力周
波数との関係を示す図である。位相比較器（ＰＣ）１
は、同期源となるリファレンスクロック（ＲＥＦＣＬ
Ｋ）信号Ｆ２１と信号Ｆ２２の位相比較を行い、信号Ｆ
２１と信号Ｆ２２の位相差を表す位相差信号Ｐ２０を出
力する。位相監視器（Ｐ−ＷＴＣＨ）２は、位相差信号
Ｐ２０によって表される位相差が図５においてａ以下と
なった場合、信号Ｓ２１のみをアクティブ（有効）と
し、同位相差がｂ以上となった場合、信号Ｓ２２のみを
アクティブとする。
のＰＬＬ回路の構成を示すブロック図、図５は位相比較
器によって検出された位相差と電圧制御発振器の出力周
波数との関係を示す図である。位相比較器（ＰＣ）１
は、同期源となるリファレンスクロック（ＲＥＦＣＬ
Ｋ）信号Ｆ２１と信号Ｆ２２の位相比較を行い、信号Ｆ
２１と信号Ｆ２２の位相差を表す位相差信号Ｐ２０を出
力する。位相監視器（Ｐ−ＷＴＣＨ）２は、位相差信号
Ｐ２０によって表される位相差が図５においてａ以下と
なった場合、信号Ｓ２１のみをアクティブ（有効）と
し、同位相差がｂ以上となった場合、信号Ｓ２２のみを
アクティブとする。
【０００３】ＳＥＬ３には、位相差信号Ｐ２０と、位相
差ａを表す信号と、位相差ｂを表す信号とが入力され
る。ＳＥＬ３は、信号Ｓ２１，Ｓ２２が共にアクティブ
でない場合、ＰＣ１から入力された位相差信号Ｐ２０を
選択して位相差信号Ｐ２１として出力する。また、ＳＥ
Ｌ３は、信号Ｓ２１がアクティブの場合、位相差ａを表
す信号を選択して位相差信号Ｐ２１として出力し、信号
Ｓ２２がアクティブの場合、位相差ｂを表す信号を選択
して位相差信号Ｐ２１として出力する。
差ａを表す信号と、位相差ｂを表す信号とが入力され
る。ＳＥＬ３は、信号Ｓ２１，Ｓ２２が共にアクティブ
でない場合、ＰＣ１から入力された位相差信号Ｐ２０を
選択して位相差信号Ｐ２１として出力する。また、ＳＥ
Ｌ３は、信号Ｓ２１がアクティブの場合、位相差ａを表
す信号を選択して位相差信号Ｐ２１として出力し、信号
Ｓ２２がアクティブの場合、位相差ｂを表す信号を選択
して位相差信号Ｐ２１として出力する。
【０００４】Ｐ−ＶＣＯＮＶ４は、ＳＥＬ３から出力さ
れた位相差信号Ｐ２１をＶＣＯ制御電圧信号Ｖ２１に変
換する。ＬＰＦ５は、Ｐ−ＶＣＯＮＶ４から出力された
ＶＣＯ制御電圧信号Ｖ２１を積分してＶＣＯ周波数制御
電圧信号Ｖ２２に変換する。ＶＣＯ６は、ＶＣＯ周波数
制御電圧信号Ｖ２２によって表される制御電圧に比例し
た周波数のＶＣＯ出力クロック（ＶＣＯＣＬＫ）信号Ｆ
２０を出力する。ＣＴＲ７は、ＶＣＯＣＬＫ信号Ｆ２０
を分周した信号Ｆ２２を出力する。以上のようにして従
来のＰＬＬ回路では、ＶＣＯＣＬＫ信号Ｆ２０の周波数
が所定の上限値ｃ以下又は下限値ｄ以上に制限される。
れた位相差信号Ｐ２１をＶＣＯ制御電圧信号Ｖ２１に変
換する。ＬＰＦ５は、Ｐ−ＶＣＯＮＶ４から出力された
ＶＣＯ制御電圧信号Ｖ２１を積分してＶＣＯ周波数制御
電圧信号Ｖ２２に変換する。ＶＣＯ６は、ＶＣＯ周波数
制御電圧信号Ｖ２２によって表される制御電圧に比例し
た周波数のＶＣＯ出力クロック（ＶＣＯＣＬＫ）信号Ｆ
２０を出力する。ＣＴＲ７は、ＶＣＯＣＬＫ信号Ｆ２０
を分周した信号Ｆ２２を出力する。以上のようにして従
来のＰＬＬ回路では、ＶＣＯＣＬＫ信号Ｆ２０の周波数
が所定の上限値ｃ以下又は下限値ｄ以上に制限される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、同期可能範囲外の周波数（図５に示す
ｃより大もしくはｄより小）のＲＥＦＣＬＫ信号Ｆ２１
が入力された場合、位相スリップ状態が起こり、信号Ｆ
２１と信号Ｆ２２の位相差（位相差信号Ｐ２０）がｅか
らｆへ、またはｆからｅへ急激に変化し、結果として、
ＶＣＯ出力周波数が図６に示すように周期的に変化する
という問題点があった。本発明は、上記課題を解決する
ためになされたもので、同期源信号の周波数が同期可能
な範囲を超えた場合でも、出力信号の周波数を任意の上
限値または下限値に固定することができるＰＬＬ回路を
提供することを目的とする。
ＰＬＬ回路では、同期可能範囲外の周波数（図５に示す
ｃより大もしくはｄより小）のＲＥＦＣＬＫ信号Ｆ２１
が入力された場合、位相スリップ状態が起こり、信号Ｆ
２１と信号Ｆ２２の位相差（位相差信号Ｐ２０）がｅか
らｆへ、またはｆからｅへ急激に変化し、結果として、
ＶＣＯ出力周波数が図６に示すように周期的に変化する
という問題点があった。本発明は、上記課題を解決する
ためになされたもので、同期源信号の周波数が同期可能
な範囲を超えた場合でも、出力信号の周波数を任意の上
限値または下限値に固定することができるＰＬＬ回路を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
同期源信号と比較信号の位相差を検出する位相比較器
（１）と、前記検出された位相差が第１の下限値（ａ）
より大きい場合は前記検出された位相差を選択し、前記
位相差が前記第１の下限値以下の場合は前記第１の下限
値を選択する選択器（３）と、この選択器で選択された
位相差を電圧に変換する位相差−ＶＣＯ制御電圧変換器
（４）と、この位相差−ＶＣＯ制御電圧変換器から出力
された電圧を積分して制御電圧を出力するループフィル
タ（５）と、前記制御電圧に比例した周波数の出力クロ
ック信号を出力する電圧制御発振器（６）と、前記出力
クロック信号を分周した比較信号を前記位相比較器に出
力し、前記検出された位相差が前記第１の下限値より小
さい第２の下限値（ｅ）以下の場合は、前記検出された
位相差が前記第１の下限値となるよう前記比較信号の位
相を変化させる分周器（７Ａ）とを有するものである。
また、本発明のＰＬＬ回路は、位相比較器（１）と、前
記検出された位相差が第１の上限値（ｂ）より小さい場
合は前記検出された位相差を選択し、前記位相差が前記
第１の上限値以上の場合は前記第１の上限値を選択する
選択器（３）と、位相差−ＶＣＯ制御電圧変換器（４）
と、ループフィルタ（５）と、電圧制御発振器（６）
と、前記出力クロック信号を分周した比較信号を前記位
相比較器に出力し、前記検出された位相差が前記第１の
上限値より大きい第２の上限値（ｆ）以上の場合は、前
記検出された位相差が前記第１の上限値となるよう前記
比較信号の位相を変化させる分周器（７Ａ）とを有する
ものである。
同期源信号と比較信号の位相差を検出する位相比較器
（１）と、前記検出された位相差が第１の下限値（ａ）
より大きい場合は前記検出された位相差を選択し、前記
位相差が前記第１の下限値以下の場合は前記第１の下限
値を選択する選択器（３）と、この選択器で選択された
位相差を電圧に変換する位相差−ＶＣＯ制御電圧変換器
（４）と、この位相差−ＶＣＯ制御電圧変換器から出力
された電圧を積分して制御電圧を出力するループフィル
タ（５）と、前記制御電圧に比例した周波数の出力クロ
ック信号を出力する電圧制御発振器（６）と、前記出力
クロック信号を分周した比較信号を前記位相比較器に出
力し、前記検出された位相差が前記第１の下限値より小
さい第２の下限値（ｅ）以下の場合は、前記検出された
位相差が前記第１の下限値となるよう前記比較信号の位
相を変化させる分周器（７Ａ）とを有するものである。
また、本発明のＰＬＬ回路は、位相比較器（１）と、前
記検出された位相差が第１の上限値（ｂ）より小さい場
合は前記検出された位相差を選択し、前記位相差が前記
第１の上限値以上の場合は前記第１の上限値を選択する
選択器（３）と、位相差−ＶＣＯ制御電圧変換器（４）
と、ループフィルタ（５）と、電圧制御発振器（６）
と、前記出力クロック信号を分周した比較信号を前記位
相比較器に出力し、前記検出された位相差が前記第１の
上限値より大きい第２の上限値（ｆ）以上の場合は、前
記検出された位相差が前記第１の上限値となるよう前記
比較信号の位相を変化させる分周器（７Ａ）とを有する
ものである。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
の形態となるＰＬＬ回路の構成を示すブロック図であ
る。図１のＰＬＬ回路は、位相比較器（ＰＣ）１、位相
監視器（Ｐ−ＷＴＣＨ）２Ａ、選択器（ＳＥＬ）３、
位相差−ＶＣＯ制御電圧変換器（Ｐ−ＶＣＯＮＶ）４、
ループフィルタ（ＬＰＦ）５、電圧制御発振器（ＶＣ
Ｏ）６、分周器（ＣＴＲ）７Ａから構成される。
て図面を参照して詳細に説明する。図１は本発明の実施
の形態となるＰＬＬ回路の構成を示すブロック図であ
る。図１のＰＬＬ回路は、位相比較器（ＰＣ）１、位相
監視器（Ｐ−ＷＴＣＨ）２Ａ、選択器（ＳＥＬ）３、
位相差−ＶＣＯ制御電圧変換器（Ｐ−ＶＣＯＮＶ）４、
ループフィルタ（ＬＰＦ）５、電圧制御発振器（ＶＣ
Ｏ）６、分周器（ＣＴＲ）７Ａから構成される。
【０００８】本実施の形態において重要な構成は、ＰＣ
１で検出された位相差を計４つの位相に分けて監視し、
監視結果を示す信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を出力する
Ｐ−ＷＴＣＨ２Ａと、Ｐ−ＷＴＣＨ２Ａから出力された
信号Ｓ１，Ｓ２に応じて、ＰＣ１で検出された位相差及
び所定の位相差ａ，ｂの中から何れか１つを選択して出
力するＳＥＬ３と、出力クロック信号を分周した信号の
位相をＰ−ＷＴＣＨ２Ａから出力された信号Ｓ３，Ｓ４
に応じて制御するＣＴＲ７Ａである。
１で検出された位相差を計４つの位相に分けて監視し、
監視結果を示す信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を出力する
Ｐ−ＷＴＣＨ２Ａと、Ｐ−ＷＴＣＨ２Ａから出力された
信号Ｓ１，Ｓ２に応じて、ＰＣ１で検出された位相差及
び所定の位相差ａ，ｂの中から何れか１つを選択して出
力するＳＥＬ３と、出力クロック信号を分周した信号の
位相をＰ−ＷＴＣＨ２Ａから出力された信号Ｓ３，Ｓ４
に応じて制御するＣＴＲ７Ａである。
【０００９】このような構成により、出力周波数を所定
の上限値ｃ以下又は下限値ｄ以上に制限するリミット機
能を持ち、かつジッターなどの位相変調された信号が同
期源信号に入力された場合でも、周波数のリミット制御
状態から同期状態に必ず遷移することができるＰＬＬ回
路を実現する。
の上限値ｃ以下又は下限値ｄ以上に制限するリミット機
能を持ち、かつジッターなどの位相変調された信号が同
期源信号に入力された場合でも、周波数のリミット制御
状態から同期状態に必ず遷移することができるＰＬＬ回
路を実現する。
【００１０】次に、本実施の形態のＰＬＬ回路の動作
を、図２を用いて説明する。図２は、ＰＣ１によって検
出された位相差とＶＣＯ６の出力周波数との関係を示す
図である。ＰＣ１には、同期源となるリファレンスクロ
ック（ＲＥＦＣＬＫ）信号Ｆ１が外部から入力され、ま
たＶＣＯ出力クロック（ＶＣＯＣＬＫ）信号Ｆ０を分周
した信号Ｆ２がＣＴＲ７Ａから入力される。ＰＣ１は、
ＲＥＦＣＬＫ信号Ｆ１と信号Ｆ２の位相比較を行い、信
号Ｆ１と信号Ｆ２の位相差を表す位相差信号Ｐ０を出力
する。
を、図２を用いて説明する。図２は、ＰＣ１によって検
出された位相差とＶＣＯ６の出力周波数との関係を示す
図である。ＰＣ１には、同期源となるリファレンスクロ
ック（ＲＥＦＣＬＫ）信号Ｆ１が外部から入力され、ま
たＶＣＯ出力クロック（ＶＣＯＣＬＫ）信号Ｆ０を分周
した信号Ｆ２がＣＴＲ７Ａから入力される。ＰＣ１は、
ＲＥＦＣＬＫ信号Ｆ１と信号Ｆ２の位相比較を行い、信
号Ｆ１と信号Ｆ２の位相差を表す位相差信号Ｐ０を出力
する。
【００１１】Ｐ−ＷＴＣＨ２Ａは、位相差信号Ｐ０によ
って表される位相差が図２においてａ以下となった場
合、信号Ｓ１のみをアクティブ（有効）とし、同位相差
が図２においてｅ以下となった場合、信号Ｓ２，Ｓ４を
非アクティブ（無効）、信号Ｓ１，Ｓ３をアクティブと
する。また、Ｐ−ＷＴＣＨ２Ａは、位相差信号Ｐ０によ
って表される位相差が図２においてｂ以上となった場
合、信号Ｓ２のみをアクティブとし、同位相差が図２に
おいてｆ以上となった場合、信号Ｓ１，Ｓ３を非アクテ
ィブ、信号Ｓ２，Ｓ４をアクティブとする。
って表される位相差が図２においてａ以下となった場
合、信号Ｓ１のみをアクティブ（有効）とし、同位相差
が図２においてｅ以下となった場合、信号Ｓ２，Ｓ４を
非アクティブ（無効）、信号Ｓ１，Ｓ３をアクティブと
する。また、Ｐ−ＷＴＣＨ２Ａは、位相差信号Ｐ０によ
って表される位相差が図２においてｂ以上となった場
合、信号Ｓ２のみをアクティブとし、同位相差が図２に
おいてｆ以上となった場合、信号Ｓ１，Ｓ３を非アクテ
ィブ、信号Ｓ２，Ｓ４をアクティブとする。
【００１２】ＳＥＬ３には、位相差信号Ｐ０と、位相差
ａを表す信号と、位相差ｂを表す信号とが入力される。
ＳＥＬ３は、信号Ｓ１，Ｓ２が共にアクティブでない場
合、ＰＣ１から入力された位相差信号Ｐ０を選択して位
相差信号Ｐ１として出力する。また、ＳＥＬ３は、信号
Ｓ１がアクティブの場合、位相差ａを表す信号を選択し
て位相差信号Ｐ１として出力し、信号Ｓ２がアクティブ
の場合、位相差ｂを表す信号を選択して位相差信号Ｐ１
として出力する。
ａを表す信号と、位相差ｂを表す信号とが入力される。
ＳＥＬ３は、信号Ｓ１，Ｓ２が共にアクティブでない場
合、ＰＣ１から入力された位相差信号Ｐ０を選択して位
相差信号Ｐ１として出力する。また、ＳＥＬ３は、信号
Ｓ１がアクティブの場合、位相差ａを表す信号を選択し
て位相差信号Ｐ１として出力し、信号Ｓ２がアクティブ
の場合、位相差ｂを表す信号を選択して位相差信号Ｐ１
として出力する。
【００１３】Ｐ−ＶＣＯＮＶ４は、ＳＥＬ３から出力さ
れた位相差信号Ｐ１をＶＣＯ制御電圧信号Ｖ１に変換す
る。ＬＰＦ５は、ＰＬＬ回路の応答特性を決めるループ
フィルターであり、Ｐ−ＶＣＯＮＶ４から出力されたＶ
ＣＯ制御電圧信号Ｖ１を積分してＶＣＯ周波数制御電圧
信号Ｖ２に変換する。ＶＣＯ６は、ＶＣＯ周波数制御電
圧信号Ｖ２によって表される制御電圧に比例した周波数
のＶＣＯＣＬＫ信号Ｆ０を出力する。
れた位相差信号Ｐ１をＶＣＯ制御電圧信号Ｖ１に変換す
る。ＬＰＦ５は、ＰＬＬ回路の応答特性を決めるループ
フィルターであり、Ｐ−ＶＣＯＮＶ４から出力されたＶ
ＣＯ制御電圧信号Ｖ１を積分してＶＣＯ周波数制御電圧
信号Ｖ２に変換する。ＶＣＯ６は、ＶＣＯ周波数制御電
圧信号Ｖ２によって表される制御電圧に比例した周波数
のＶＣＯＣＬＫ信号Ｆ０を出力する。
【００１４】ＣＴＲ７Ａは、信号Ｓ３，Ｓ４が共にアク
ティブでない場合、自走状態（ＣＴＲに制御がかからな
い状態）にあり、クロック信号Ｆ０を分周した信号Ｆ２
を出力する。信号Ｓ３がアクティブの場合、ＣＴＲ７Ａ
は、信号Ｆ１と信号Ｆ２の位相差（位相差信号Ｐ０）が
位相差ａとなるように信号Ｆ２の位相を変化させる。こ
の位相制御により、信号Ｆ１と信号Ｆ２の位相差が図２
に示すｅからａに変化するため、Ｐ−ＷＴＣＨ２Ａは、
信号Ｓ３を非アクティブとし、信号Ｓ１のみをアクティ
ブとする。したがって、ＣＴＲ７Ａは、自走状態に戻
る。このとき、信号Ｆ１と信号Ｆ２の位相差（位相差信
号Ｐ０）がａであるため、ＶＣＯ６の出力周波数Ｆ０は
一定の周波数ｄを維持する。
ティブでない場合、自走状態（ＣＴＲに制御がかからな
い状態）にあり、クロック信号Ｆ０を分周した信号Ｆ２
を出力する。信号Ｓ３がアクティブの場合、ＣＴＲ７Ａ
は、信号Ｆ１と信号Ｆ２の位相差（位相差信号Ｐ０）が
位相差ａとなるように信号Ｆ２の位相を変化させる。こ
の位相制御により、信号Ｆ１と信号Ｆ２の位相差が図２
に示すｅからａに変化するため、Ｐ−ＷＴＣＨ２Ａは、
信号Ｓ３を非アクティブとし、信号Ｓ１のみをアクティ
ブとする。したがって、ＣＴＲ７Ａは、自走状態に戻
る。このとき、信号Ｆ１と信号Ｆ２の位相差（位相差信
号Ｐ０）がａであるため、ＶＣＯ６の出力周波数Ｆ０は
一定の周波数ｄを維持する。
【００１５】一方、信号Ｓ４がアクティブの場合、ＣＴ
Ｒ７Ａは、信号Ｆ１と信号Ｆ２の位相差（位相差信号Ｐ
０）が位相差ｂとなるように信号Ｆ２の位相を変化させ
る。この位相制御により、信号Ｆ１と信号Ｆ２の位相差
が図２に示すｆからｂに変化するため、Ｐ−ＷＴＣＨ２
Ａは、信号Ｓ４を非アクティブとし、信号Ｓ２のみをア
クティブとする。したがって、ＣＴＲ７Ａは、自走状態
に戻る。このとき、信号Ｆ１と信号Ｆ２の位相差（位相
差信号Ｐ０）がｂであるため、ＶＣＯ６の出力周波数Ｆ
０は一定の周波数ｃを維持する。
Ｒ７Ａは、信号Ｆ１と信号Ｆ２の位相差（位相差信号Ｐ
０）が位相差ｂとなるように信号Ｆ２の位相を変化させ
る。この位相制御により、信号Ｆ１と信号Ｆ２の位相差
が図２に示すｆからｂに変化するため、Ｐ−ＷＴＣＨ２
Ａは、信号Ｓ４を非アクティブとし、信号Ｓ２のみをア
クティブとする。したがって、ＣＴＲ７Ａは、自走状態
に戻る。このとき、信号Ｆ１と信号Ｆ２の位相差（位相
差信号Ｐ０）がｂであるため、ＶＣＯ６の出力周波数Ｆ
０は一定の周波数ｃを維持する。
【００１６】図３は同期源信号であるＲＥＦＣＬＫ信号
Ｆ１の周波数が本実施の形態のＰＬＬ回路の同期可能な
周波数範囲を超えた場合のＶＣＯ出力周波数を示してい
る。図３で示すように、ＲＥＦＣＬＫ信号Ｆ１の周波数
が同期可能な周波数範囲を超えた場合、ＶＣＯＣＬＫ信
号Ｆ０の周波数はｃ（またはｄ）に固定される。
Ｆ１の周波数が本実施の形態のＰＬＬ回路の同期可能な
周波数範囲を超えた場合のＶＣＯ出力周波数を示してい
る。図３で示すように、ＲＥＦＣＬＫ信号Ｆ１の周波数
が同期可能な周波数範囲を超えた場合、ＶＣＯＣＬＫ信
号Ｆ０の周波数はｃ（またはｄ）に固定される。
【００１７】次に、ＲＥＦＣＬＫ信号Ｆ１にジッターな
どの位相変調された信号が入力され、位相差信号Ｐ０に
よって表される位相差がｅまたはｆの値となった場合の
動作を考察する。位相変調量がａ−ｅ未満またはｆ−ｂ
未満のＲＥＦＣＬＫ信号Ｆ１が入力され、信号Ｆ１と信
号Ｆ２の位相差（位相差信号Ｐ０）がｅまたはｆとなっ
た場合においても、ＣＴＲ７Ａに制御がかかり、同位相
差がａまたはｂに戻される。
どの位相変調された信号が入力され、位相差信号Ｐ０に
よって表される位相差がｅまたはｆの値となった場合の
動作を考察する。位相変調量がａ−ｅ未満またはｆ−ｂ
未満のＲＥＦＣＬＫ信号Ｆ１が入力され、信号Ｆ１と信
号Ｆ２の位相差（位相差信号Ｐ０）がｅまたはｆとなっ
た場合においても、ＣＴＲ７Ａに制御がかかり、同位相
差がａまたはｂに戻される。
【００１８】ＲＥＦＣＬＫ信号Ｆ１の位相変調量はａ−
ｅ未満またはｆ−ｂ未満であるため、ＣＴＲ７Ａは、自
走状態（ＣＴＲ７Ａが位相差（Ｐ０）をａまたはｂに戻
す制御をしない状態）に必ず戻る。したがって、ＣＴＲ
７Ａが位相差をａまたはｂに戻す制御を続けることがな
くなるので、ＲＥＦＣＬＫ信号Ｆ１の平均周波数がｃか
らｄの範囲内に変化したにもかかわらずＰＬＬ回路が周
波数を引き込まない現象が無くなり、ＲＥＦＣＬＫ信号
Ｆ１に同期可能となる。なお、位相差ａ，ｂ，ｅ，ｆ及
びＶＣＯ出力周波数ｃ，ｄは、任意に設計可能な数値で
ある。
ｅ未満またはｆ−ｂ未満であるため、ＣＴＲ７Ａは、自
走状態（ＣＴＲ７Ａが位相差（Ｐ０）をａまたはｂに戻
す制御をしない状態）に必ず戻る。したがって、ＣＴＲ
７Ａが位相差をａまたはｂに戻す制御を続けることがな
くなるので、ＲＥＦＣＬＫ信号Ｆ１の平均周波数がｃか
らｄの範囲内に変化したにもかかわらずＰＬＬ回路が周
波数を引き込まない現象が無くなり、ＲＥＦＣＬＫ信号
Ｆ１に同期可能となる。なお、位相差ａ，ｂ，ｅ，ｆ及
びＶＣＯ出力周波数ｃ，ｄは、任意に設計可能な数値で
ある。
【００１９】
【発明の効果】本発明によれば、出力クロック信号を分
周した比較信号を位相比較器に出力し、位相比較器で検
出された位相差が第１の下限値より小さい第２の下限値
以下の場合は、前記検出された位相差が第１の下限値と
なるよう比較信号の位相を変化させる（または、位相比
較器で検出された位相差が第１の上限値より大きい第２
の上限値以上の場合は、前記検出された位相差が第１の
上限値となるよう比較信号の位相を変化させる）分周器
を設けることにより、同期源信号の周波数がＰＬＬ回路
の同期可能な範囲を超えた場合に、出力クロック信号の
周波数を所定の下限値または上限値に固定するリミット
制御が可能であり、安定した出力クロック信号を供給す
ることができる。また、ＰＬＬ回路入力の同期源信号に
ジッターなどの位相変調が掛かっている場合でも、同期
源信号がＰＬＬ回路の同期可能な周波数範囲内に変化し
た場合に、リミット制御状態から抜け出して、同期源信
号に追従することができるので、同期源信号に発生する
ジッターに耐えうる（同期可能な）ＰＬＬ回路を実現す
ることができる。
周した比較信号を位相比較器に出力し、位相比較器で検
出された位相差が第１の下限値より小さい第２の下限値
以下の場合は、前記検出された位相差が第１の下限値と
なるよう比較信号の位相を変化させる（または、位相比
較器で検出された位相差が第１の上限値より大きい第２
の上限値以上の場合は、前記検出された位相差が第１の
上限値となるよう比較信号の位相を変化させる）分周器
を設けることにより、同期源信号の周波数がＰＬＬ回路
の同期可能な範囲を超えた場合に、出力クロック信号の
周波数を所定の下限値または上限値に固定するリミット
制御が可能であり、安定した出力クロック信号を供給す
ることができる。また、ＰＬＬ回路入力の同期源信号に
ジッターなどの位相変調が掛かっている場合でも、同期
源信号がＰＬＬ回路の同期可能な周波数範囲内に変化し
た場合に、リミット制御状態から抜け出して、同期源信
号に追従することができるので、同期源信号に発生する
ジッターに耐えうる（同期可能な）ＰＬＬ回路を実現す
ることができる。
【図１】 本発明の実施の形態となるＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】 本発明の実施の形態において位相比較器によ
って検出された位相差と電圧制御発振器の出力周波数と
の関係を示す図である。
って検出された位相差と電圧制御発振器の出力周波数と
の関係を示す図である。
【図３】 同期源信号の周波数が図１のＰＬＬ回路の同
期可能な周波数範囲を超えた場合の電圧制御発振器の出
力周波数を示す図である。
期可能な周波数範囲を超えた場合の電圧制御発振器の出
力周波数を示す図である。
【図４】 周波数リミット機能を備えた従来のＰＬＬ回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図５】 図４のＰＬＬ回路において位相比較器によっ
て検出された位相差と電圧制御発振器の出力周波数との
関係を示す図である。
て検出された位相差と電圧制御発振器の出力周波数との
関係を示す図である。
【図６】 同期源信号の周波数が図４のＰＬＬ回路の同
期可能な周波数範囲を超えた場合の電圧制御発振器の出
力周波数を示す図である。
期可能な周波数範囲を超えた場合の電圧制御発振器の出
力周波数を示す図である。
１…位相比較器、２Ａ…位相監視器、３…選択器、４…
位相差−ＶＣＯ制御電圧変換器、５…ループフィルタ、
６…電圧制御発振器、７Ａ…分周器。
位相差−ＶＣＯ制御電圧変換器、５…ループフィルタ、
６…電圧制御発振器、７Ａ…分周器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 善応 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC24 CC41 CC53 CC57 DD09 DD32 EE01 EE10 GG15 HH02 KK08
Claims (2)
- 【請求項１】 同期源信号と比較信号の位相差を検出す
る位相比較器と、 前記検出された位相差が第１の下限値より大きい場合は
前記検出された位相差を選択し、前記位相差が前記第１
の下限値以下の場合は前記第１の下限値を選択する選択
器と、 この選択器で選択された位相差を電圧に変換する位相差
−ＶＣＯ制御電圧変換器と、 この位相差−ＶＣＯ制御電圧変換器から出力された電圧
を積分して制御電圧を出力するループフィルタと、 前記制御電圧に比例した周波数の出力クロック信号を出
力する電圧制御発振器と、 前記出力クロック信号を分周した比較信号を前記位相比
較器に出力し、前記検出された位相差が前記第１の下限
値より小さい第２の下限値以下の場合は、前記検出され
た位相差が前記第１の下限値となるよう前記比較信号の
位相を変化させる分周器とを有することを特徴とするＰ
ＬＬ回路。 - 【請求項２】 同期源信号と比較信号の位相差を検出す
る位相比較器と、 前記検出された位相差が第１の上限値より小さい場合は
前記検出された位相差を選択し、前記位相差が前記第１
の上限値以上の場合は前記第１の上限値を選択する選択
器と、 この選択器で選択された位相差を電圧に変換する位相差
−ＶＣＯ制御電圧変換器と、 この位相差−ＶＣＯ制御電圧変換器から出力された電圧
を積分して制御電圧を出力するループフィルタと、 前記制御電圧に比例した周波数の出力クロック信号を出
力する電圧制御発振器と、 前記出力クロック信号を分周した比較信号を前記位相比
較器に出力し、前記検出された位相差が前記第１の上限
値より大きい第２の上限値以上の場合は、前記検出され
た位相差が前記第１の上限値となるよう前記比較信号の
位相を変化させる分周器とを有することを特徴とするＰ
ＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163332A JP3501778B2 (ja) | 2001-05-30 | 2001-05-30 | Ｐｌｌ回路 |
| US10/152,851 US7050520B2 (en) | 2001-05-30 | 2002-05-23 | PLL (Phase-Locked Loop) circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163332A JP3501778B2 (ja) | 2001-05-30 | 2001-05-30 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359554A true JP2002359554A (ja) | 2002-12-13 |
| JP3501778B2 JP3501778B2 (ja) | 2004-03-02 |
Family
ID=19006325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163332A Expired - Fee Related JP3501778B2 (ja) | 2001-05-30 | 2001-05-30 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7050520B2 (ja) |
| JP (1) | JP3501778B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204091A (ja) * | 2004-01-16 | 2005-07-28 | Daihen Corp | Ｐｌｌ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446699B2 (en) * | 2006-03-10 | 2008-11-04 | Mcewan Thomas Edward | Error corrector for radar timing systems |
| JP4625494B2 (ja) * | 2007-12-25 | 2011-02-02 | 日本電波工業株式会社 | 発振周波数制御回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180429A (ja) | 1988-12-29 | 1990-07-13 | Nec Corp | Ｐｌｌ回路 |
| JPH10247851A (ja) * | 1997-03-04 | 1998-09-14 | Hitachi Denshi Ltd | フラクショナル−ｎ方式の周波数シンセサイザおよびそれを使用した中継装置 |
| JP2000068824A (ja) | 1998-08-21 | 2000-03-03 | Fujitsu Ltd | Ｐｌｌ制御装置、ｐｌｌ制御方法およびリミッタ |
| US20020163391A1 (en) * | 2001-03-01 | 2002-11-07 | Peterzell Paul E. | Local oscillator leakage control in direct conversion processes |
-
2001
- 2001-05-30 JP JP2001163332A patent/JP3501778B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-23 US US10/152,851 patent/US7050520B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204091A (ja) * | 2004-01-16 | 2005-07-28 | Daihen Corp | Ｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020181640A1 (en) | 2002-12-05 |
| JP3501778B2 (ja) | 2004-03-02 |
| US7050520B2 (en) | 2006-05-23 |
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