JPH09307432A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH09307432A JPH09307432A JP8121313A JP12131396A JPH09307432A JP H09307432 A JPH09307432 A JP H09307432A JP 8121313 A JP8121313 A JP 8121313A JP 12131396 A JP12131396 A JP 12131396A JP H09307432 A JPH09307432 A JP H09307432A
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- Japan
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- circuit
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- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従属クロック間の位相差に依存する出力クロ
ックの位相遷移や擾乱を抑圧可能なＰＬＬ回路を提供す
る。 【解決手段】 従属クロックＣＬＫ０，ＣＬＫ１のいず
れか一方を選択回路１１で選択し、Ｍ分周回路１２でＭ
分周して位相比較器１３に入力し、ＶＣＯ１５で発生さ
れる出力クロックＣＬＫout をＮ分周回路１６でＮ分周
したクロックと位相比較して、その位相差信号をＬＰＦ
１４でＶＣＯ１５の制御電圧信号に変換する。選択制御
部１７では、切替信号Ｓ１に応じて、従属クロックＣＬ
Ｋ０，ＣＬＫ１のうち新たに選択するクロックの変化タ
イミングで選択回路１１の選択切替を制御すると共に、
位相比較器１３の出力の変化点に同期するように、Ｍ分
周回路１２及びＮ分周回路１６の少なくともいずれか一
方の分周位相を制御して、従属クロック間の位相差に依
存する出力クロックの位相遷移や擾乱を抑圧する。
ックの位相遷移や擾乱を抑圧可能なＰＬＬ回路を提供す
る。 【解決手段】 従属クロックＣＬＫ０，ＣＬＫ１のいず
れか一方を選択回路１１で選択し、Ｍ分周回路１２でＭ
分周して位相比較器１３に入力し、ＶＣＯ１５で発生さ
れる出力クロックＣＬＫout をＮ分周回路１６でＮ分周
したクロックと位相比較して、その位相差信号をＬＰＦ
１４でＶＣＯ１５の制御電圧信号に変換する。選択制御
部１７では、切替信号Ｓ１に応じて、従属クロックＣＬ
Ｋ０，ＣＬＫ１のうち新たに選択するクロックの変化タ
イミングで選択回路１１の選択切替を制御すると共に、
位相比較器１３の出力の変化点に同期するように、Ｍ分
周回路１２及びＮ分周回路１６の少なくともいずれか一
方の分周位相を制御して、従属クロック間の位相差に依
存する出力クロックの位相遷移や擾乱を抑圧する。
Description
【０００１】
【発明の属する技術分野】本発明は、従属クロックに同
期した出力クロックを生成するＰＬＬ回路に係り、特に
冗長系クロック従属構成を有する伝送装置に用いられ、
従属クロック切替時のタイミング制御を行う技術に関す
る。
期した出力クロックを生成するＰＬＬ回路に係り、特に
冗長系クロック従属構成を有する伝送装置に用いられ、
従属クロック切替時のタイミング制御を行う技術に関す
る。
【０００２】
【従来の技術】従来、冗長系クロック従属構成を有する
伝送装置に用いられるＰＬＬ回路にあっては、従属クロ
ックの切替において新たに従属系となる切替先のクロッ
クによってクロック切替タイミングを制御し、位相の異
なる冗長クロック間の切替に伴うひげの重畳等の波形歪
みを極力抑え、クロック系の擾乱を抑圧する方法を採用
するのが一般的である。
伝送装置に用いられるＰＬＬ回路にあっては、従属クロ
ックの切替において新たに従属系となる切替先のクロッ
クによってクロック切替タイミングを制御し、位相の異
なる冗長クロック間の切替に伴うひげの重畳等の波形歪
みを極力抑え、クロック系の擾乱を抑圧する方法を採用
するのが一般的である。
【０００３】図４に従来の従属クロック切替方式による
ＰＬＬ回路の一例を示す。図４において、ＣＬＫ０は０
系従属クロック、ＣＬＫ１は１系従属クロックであり、
これらの従属クロックＣＬＫ０，ＣＬＫ１は選択回路１
によりいずれか一方が選択され、Ｍ（Ｍは２以上の自然
数）分周回路２でＭ分周された後、位相比較器３に入力
される。
ＰＬＬ回路の一例を示す。図４において、ＣＬＫ０は０
系従属クロック、ＣＬＫ１は１系従属クロックであり、
これらの従属クロックＣＬＫ０，ＣＬＫ１は選択回路１
によりいずれか一方が選択され、Ｍ（Ｍは２以上の自然
数）分周回路２でＭ分周された後、位相比較器３に入力
される。
【０００４】この位相比較器３は、ＶＣＯ（電圧制御発
振器）５の出力クロックＣＬＫoutがＮ（Ｎは２以上の
自然数）分周回路６でＮ分周されたクロックとＭ分周回
路２でＭ分周された従属クロックとを位相比較すること
で両者の位相差を検出するもので、その位相差信号はＬ
ＰＦ（ローパスフィルタ）４に入力される。
振器）５の出力クロックＣＬＫoutがＮ（Ｎは２以上の
自然数）分周回路６でＮ分周されたクロックとＭ分周回
路２でＭ分周された従属クロックとを位相比較すること
で両者の位相差を検出するもので、その位相差信号はＬ
ＰＦ（ローパスフィルタ）４に入力される。
【０００５】このＬＰＦ４は、入力された位相差信号の
高域周波数成分をカットし、低域周波数成分を抽出する
ことでＶＣＯ５に対する電圧制御信号を生成する。ＶＣ
Ｏ５は、入力された電圧制御信号のレベルに従って周波
数を制御することで、選択回路１からの従属クロックに
同期した出力クロックＣＬＫout を発生する。
高域周波数成分をカットし、低域周波数成分を抽出する
ことでＶＣＯ５に対する電圧制御信号を生成する。ＶＣ
Ｏ５は、入力された電圧制御信号のレベルに従って周波
数を制御することで、選択回路１からの従属クロックに
同期した出力クロックＣＬＫout を発生する。
【０００６】一方、選択制御部７は、切替信号Ｓ１、０
系従属クロックＣＬＫ０、１系従属クロックＣＬＫ１か
ら選択回路１への切替制御信号を生成する。すなわち、
切替信号Ｓ１が選択制御部７に入力されると、この選択
制御部７は、０系従属クロックＣＬＫ０と１系従属クロ
ックＣＬＫ１のうち、新たに選択されるクロックの変化
点のタイミングに同期して選択回路１へ切替制御信号を
出力する。
系従属クロックＣＬＫ０、１系従属クロックＣＬＫ１か
ら選択回路１への切替制御信号を生成する。すなわち、
切替信号Ｓ１が選択制御部７に入力されると、この選択
制御部７は、０系従属クロックＣＬＫ０と１系従属クロ
ックＣＬＫ１のうち、新たに選択されるクロックの変化
点のタイミングに同期して選択回路１へ切替制御信号を
出力する。
【０００７】以上の制御により、選択回路１に対し、出
力クロック波形のひげの重畳等による波形歪みを極力抑
圧して従属クロックの切替を実施することができる。
力クロック波形のひげの重畳等による波形歪みを極力抑
圧して従属クロックの切替を実施することができる。
【０００８】しかしながら、上記のような従来の従属ク
ロック切替方式によるＰＬＬ回路では、従属用冗長構成
をなす従属クロック同士の位相が独立に規定されている
ようなシステムの場合、切替に伴う不要なクロック波形
の歪みによる出力クロックの擾乱に対しては抑圧効果が
期待できるが、従属クロック間の位相差に依存する出力
クロックの位相遷移や擾乱に対しては抑圧効果が期待で
きないという問題があった。
ロック切替方式によるＰＬＬ回路では、従属用冗長構成
をなす従属クロック同士の位相が独立に規定されている
ようなシステムの場合、切替に伴う不要なクロック波形
の歪みによる出力クロックの擾乱に対しては抑圧効果が
期待できるが、従属クロック間の位相差に依存する出力
クロックの位相遷移や擾乱に対しては抑圧効果が期待で
きないという問題があった。
【０００９】一方、従来方式の一例として、特開平４−
２６２６１９号公報（以下、先行技術と称する）に、Ｐ
ＬＬが自走状態から入力クロックへの従属状態に切り替
わる際にＰＬＬへの２つのクロック間で最悪位相状態に
なるのを防止し、装置用の出力クロックの著しい周波数
ジャンプを防ぐようにしたＰＬＬ回路の構成が記載され
ている。
２６２６１９号公報（以下、先行技術と称する）に、Ｐ
ＬＬが自走状態から入力クロックへの従属状態に切り替
わる際にＰＬＬへの２つのクロック間で最悪位相状態に
なるのを防止し、装置用の出力クロックの著しい周波数
ジャンプを防ぐようにしたＰＬＬ回路の構成が記載され
ている。
【００１０】この先行技術に記載されるＰＬＬ回路で
は、第１の分周回路により入力された伝送路クロックを
分周して位相の異なる２種類の分周クロックを発生する
一方、第２の分周回路により装置用の出力クロックを分
周して、位相比較回路により第１の分周回路から出力さ
れる２種類の分周クロックと第２の分周回路から出力さ
れる分周クロックとの位相を比較する。
は、第１の分周回路により入力された伝送路クロックを
分周して位相の異なる２種類の分周クロックを発生する
一方、第２の分周回路により装置用の出力クロックを分
周して、位相比較回路により第１の分周回路から出力さ
れる２種類の分周クロックと第２の分周回路から出力さ
れる分周クロックとの位相を比較する。
【００１１】ここで、伝送路クロックについてはクロッ
ク断検出回路により入力の有無を監視するようにし、第
１の分周回路から出力される２種類の分周クロックをセ
レクタに入力して、そのうちのいずれか一方をクロック
断検出回路及び位相比較回路から出力される情報に応答
して選択させる。
ク断検出回路により入力の有無を監視するようにし、第
１の分周回路から出力される２種類の分周クロックをセ
レクタに入力して、そのうちのいずれか一方をクロック
断検出回路及び位相比較回路から出力される情報に応答
して選択させる。
【００１２】このとき、位相ロックループでは、伝送路
クロックの入力有りの場合には、セレクタが選択出力す
る分周クロックと第２の分周回路の分周出力とに応答し
て出力クロックの周波数を伝送路クロックに従属させ、
また伝送路クロックの入力断時には自走させるようにし
ている。
クロックの入力有りの場合には、セレクタが選択出力す
る分周クロックと第２の分周回路の分周出力とに応答し
て出力クロックの周波数を伝送路クロックに従属させ、
また伝送路クロックの入力断時には自走させるようにし
ている。
【００１３】しかしながら、上記の先行技術に開示され
る構成においても、セレクタの分周クロック選択切替時
に位相調整を行っていないため、切替に伴う不要なクロ
ック波形の歪みによる出力クロックの擾乱に対して抑圧
することはできない。
る構成においても、セレクタの分周クロック選択切替時
に位相調整を行っていないため、切替に伴う不要なクロ
ック波形の歪みによる出力クロックの擾乱に対して抑圧
することはできない。
【００１４】
【発明が解決しようとする課題】以上述べたように従来
の従属クロック切替方式によるＰＬＬ回路では、従属用
冗長構成をなすクロック同士の位相が独立に規定されて
いるようなシステムの場合、従属クロック間の位相差に
依存する出力クロックの位相遷移や擾乱に対応できない
といった問題があった。
の従属クロック切替方式によるＰＬＬ回路では、従属用
冗長構成をなすクロック同士の位相が独立に規定されて
いるようなシステムの場合、従属クロック間の位相差に
依存する出力クロックの位相遷移や擾乱に対応できない
といった問題があった。
【００１５】本発明の課題は、上記の問題を解決し、従
属クロック間の位相差に依存する出力クロックの位相遷
移や擾乱を抑圧可能なＰＬＬ回路を提供することにあ
る。
属クロック間の位相差に依存する出力クロックの位相遷
移や擾乱を抑圧可能なＰＬＬ回路を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに本発明に係るＰＬＬ回路は、制御信号に応じた周波
数のクロックを発生するクロック発生手段と、このクロ
ック発生手段の出力クロックをＮ（Ｎは２以上の任意の
自然数）分周するＮ分周回路と、複数の従属クロックを
各々入力していずれかの従属クロックを選択的に出力す
る選択回路と、この選択回路の出力クロックをＭ（Ｍは
２以上の任意の自然数）分周するＭ分周回路と、このＭ
分周回路の出力クロックと前記Ｎ分周回路の出力クロッ
クとを位相比較する位相比較器と、この位相比較器の出
力の高域周波数成分を除去することで前記クロック発生
手段の周波数制御信号を生成するフィルタ手段と、従属
クロック選択のための切替信号に応じて、前記複数の従
属クロックのうち新たに選択するクロックの変化タイミ
ングで前記選択回路の選択切替を制御すると共に、前記
位相比較器の出力の変化点に同期するように、前記Ｍ分
周回路及びＮ分周回路の少なくともいずれか一方に対し
て分周位相を制御する選択制御部とを具備して構成する
ようにした。
めに本発明に係るＰＬＬ回路は、制御信号に応じた周波
数のクロックを発生するクロック発生手段と、このクロ
ック発生手段の出力クロックをＮ（Ｎは２以上の任意の
自然数）分周するＮ分周回路と、複数の従属クロックを
各々入力していずれかの従属クロックを選択的に出力す
る選択回路と、この選択回路の出力クロックをＭ（Ｍは
２以上の任意の自然数）分周するＭ分周回路と、このＭ
分周回路の出力クロックと前記Ｎ分周回路の出力クロッ
クとを位相比較する位相比較器と、この位相比較器の出
力の高域周波数成分を除去することで前記クロック発生
手段の周波数制御信号を生成するフィルタ手段と、従属
クロック選択のための切替信号に応じて、前記複数の従
属クロックのうち新たに選択するクロックの変化タイミ
ングで前記選択回路の選択切替を制御すると共に、前記
位相比較器の出力の変化点に同期するように、前記Ｍ分
周回路及びＮ分周回路の少なくともいずれか一方に対し
て分周位相を制御する選択制御部とを具備して構成する
ようにした。
【００１７】すなわち、上記構成によるＰＬＬ回路で
は、冗長構成の複数の従属クロック選択切替の際に被選
択クロックの変化点で切替を実施すると共に、位相比較
器の入力に対して位相制御を実施することで本課題を解
決する。
は、冗長構成の複数の従属クロック選択切替の際に被選
択クロックの変化点で切替を実施すると共に、位相比較
器の入力に対して位相制御を実施することで本課題を解
決する。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１９】図１は本発明に係るＰＬＬ回路の構成を示
すもので、従属クロックＣＬＫ０及びＣＬＫ１は選択回
路１１によりいずれか一方が選択され、Ｍ分周回路１２
でＭ分周されて位相比較器１３に入力される。位相比較
器１３は、ＶＣＯ１５からの出力クロックＣＬＫout が
Ｎ分周回路１６でＮ分周されたクロックとＭ分周回路１
２でＮ分周された従属クロックとの位相比較を行ってＬ
ＰＦ１６に出力する。
すもので、従属クロックＣＬＫ０及びＣＬＫ１は選択回
路１１によりいずれか一方が選択され、Ｍ分周回路１２
でＭ分周されて位相比較器１３に入力される。位相比較
器１３は、ＶＣＯ１５からの出力クロックＣＬＫout が
Ｎ分周回路１６でＮ分周されたクロックとＭ分周回路１
２でＮ分周された従属クロックとの位相比較を行ってＬ
ＰＦ１６に出力する。
【００２０】ＬＰＦ１６は、入力された信号の高域周波
数成分をカットして電圧制御信号を生成し、ＶＣＯ１５
へ出力する。ＶＣＯ１５は入力された電圧制御信号のレ
ベルに従って発振周波数を制御し、出力クロックＣＬＫ
out を発生する。
数成分をカットして電圧制御信号を生成し、ＶＣＯ１５
へ出力する。ＶＣＯ１５は入力された電圧制御信号のレ
ベルに従って発振周波数を制御し、出力クロックＣＬＫ
out を発生する。
【００２１】選択制御部１７は、０系従属クロックＣＬ
Ｋ０、１系従属クロックＣＬＫ１、外部からの切替信号
Ｓ１、位相比較器１３の出力を入力とし、Ｍ分周回路１
２とＮ分周回路１６と選択回路１１への制御信号を生成
する。
Ｋ０、１系従属クロックＣＬＫ１、外部からの切替信号
Ｓ１、位相比較器１３の出力を入力とし、Ｍ分周回路１
２とＮ分周回路１６と選択回路１１への制御信号を生成
する。
【００２２】上記構成において、以下にその動作を説明
する。
する。
【００２３】まず、切替信号Ｓ１が選択制御部１７に入
力されると、選択制御部１７は０系従属クロックＣＬＫ
０と１系従属クロックＣＬＫ１の位相差をモニタし、位
相比較器１３の出力の変化点に同期して、Ｍ分周回路１
２、またはＮ分周回路１６、またはその両方に対して分
周位相を制御すると共に、選択回路１１への切替制御信
号を出力する。
力されると、選択制御部１７は０系従属クロックＣＬＫ
０と１系従属クロックＣＬＫ１の位相差をモニタし、位
相比較器１３の出力の変化点に同期して、Ｍ分周回路１
２、またはＮ分周回路１６、またはその両方に対して分
周位相を制御すると共に、選択回路１１への切替制御信
号を出力する。
【００２４】Ｍ分周回路１２、またはＮ分周回路１６、
またはその両方に対して実施される分周位相制御は、０
系従属クロックＣＬＫ０と１系従属クロックＣＬＫ１の
位相差に依存し、従属クロック切替において、位相比較
器１３の出力波形が変化しないように、その位相差を吸
収する。
またはその両方に対して実施される分周位相制御は、０
系従属クロックＣＬＫ０と１系従属クロックＣＬＫ１の
位相差に依存し、従属クロック切替において、位相比較
器１３の出力波形が変化しないように、その位相差を吸
収する。
【００２５】上記実施形態の構成におけるタイムチャー
トを図２及び図３に示す。
トを図２及び図３に示す。
【００２６】図２（ａ）、図３（ａ）は０系従属クロッ
クＣＬＫ０の波形を示し、図２（ｂ）、図３（ｂ）は１
系従属クロックＣＬＫ１の波形を示す。本実施形態で
は、０系従属クロックＣＬＫ０から１系従属クロックＣ
ＬＫ１への従属クロック切替を例として説明する。尚、
図２（ｃ）、図３（ｃ）はＭ分周回路４の出力波形を示
し、この例ではＭ＝２である。
クＣＬＫ０の波形を示し、図２（ｂ）、図３（ｂ）は１
系従属クロックＣＬＫ１の波形を示す。本実施形態で
は、０系従属クロックＣＬＫ０から１系従属クロックＣ
ＬＫ１への従属クロック切替を例として説明する。尚、
図２（ｃ）、図３（ｃ）はＭ分周回路４の出力波形を示
し、この例ではＭ＝２である。
【００２７】図２（ｄ）、図３（ｄ）はＶＣＯ１５の出
力波形を示し、図２（ｅ）、図３（ｅ）はＮ分周回路１
６の出力波形である。この例ではＮ＝４である。図２
（ｆ）、図３（ｆ）は位相比較器１３の出力波形を示
し、図２中ｔ１、図３中ｔ２は選択回路１１の切替タイ
ミングを示す。この例では、位相比較器１３の出力波形
の立ち下がり変化時（切替前の０系従属クロックＣＬＫ
０の立ち上がり変化時）を切替タイミングとしている。
力波形を示し、図２（ｅ）、図３（ｅ）はＮ分周回路１
６の出力波形である。この例ではＮ＝４である。図２
（ｆ）、図３（ｆ）は位相比較器１３の出力波形を示
し、図２中ｔ１、図３中ｔ２は選択回路１１の切替タイ
ミングを示す。この例では、位相比較器１３の出力波形
の立ち下がり変化時（切替前の０系従属クロックＣＬＫ
０の立ち上がり変化時）を切替タイミングとしている。
【００２８】図２は図２（ａ）の０系従属クロックＣＬ
Ｋ０に対し、図２（ｂ）の１系従属クロックＣＬＫ１の
位相が図中Ａの位相差で進んでいる場合を示している。
本図の場合、クロック切替において、選択制御部１７
は、Ｎ分周回路１６に対して図中Ａの位相差と同じ位相
差量の位相制御（位相を進める）を行う（図２（ｅ）の
点線部）。
Ｋ０に対し、図２（ｂ）の１系従属クロックＣＬＫ１の
位相が図中Ａの位相差で進んでいる場合を示している。
本図の場合、クロック切替において、選択制御部１７
は、Ｎ分周回路１６に対して図中Ａの位相差と同じ位相
差量の位相制御（位相を進める）を行う（図２（ｅ）の
点線部）。
【００２９】同様に、図３は図３（ａ）の０系従属クロ
ックＣＬＫ０に対し、図３（ｂ）の１系従属クロックＣ
ＬＫ１の位相が図中Ｂの位相差で遅れている場合を示し
ている。本図の場合、クロック切替において、選択制御
部１７は、Ｎ分周回路１６に対して図中Ｂの位相差と同
じ位相差量の位相制御（位相を遅らせる）を行う（図３
（ｅ）の点線部）。
ックＣＬＫ０に対し、図３（ｂ）の１系従属クロックＣ
ＬＫ１の位相が図中Ｂの位相差で遅れている場合を示し
ている。本図の場合、クロック切替において、選択制御
部１７は、Ｎ分周回路１６に対して図中Ｂの位相差と同
じ位相差量の位相制御（位相を遅らせる）を行う（図３
（ｅ）の点線部）。
【００３０】以上の結果として、位相比較器１３の出力
である図２（ｆ）、図３（ｆ）の位相比較器出力波形の
歪みが抑圧され、ＶＣＯ１５からのクロック出力の擾乱
（周波数変動）を抑圧して１系従属クロックＣＬＫ１へ
従属クロックを切り替えることが可能となる。
である図２（ｆ）、図３（ｆ）の位相比較器出力波形の
歪みが抑圧され、ＶＣＯ１５からのクロック出力の擾乱
（周波数変動）を抑圧して１系従属クロックＣＬＫ１へ
従属クロックを切り替えることが可能となる。
【００３１】
【発明の効果】以上のように本発明によれば、従属クロ
ック切替制御時において、従属クロック間位相差をモニ
タして、クロック切替制御時に分周位相制御を実施する
ため、独立位相の従属クロック切替時に対しても出力ク
ロックの位相変動やクロック系の擾乱を極力抑圧できる
ＰＬＬ回路を提供することができる。
ック切替制御時において、従属クロック間位相差をモニ
タして、クロック切替制御時に分周位相制御を実施する
ため、独立位相の従属クロック切替時に対しても出力ク
ロックの位相変動やクロック系の擾乱を極力抑圧できる
ＰＬＬ回路を提供することができる。
【図１】本発明に係るＰＬＬ回路の一実施形態の構成を
示すブロック回路図である。
示すブロック回路図である。
【図２】同実施形態の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】同実施形態の動作を説明するためのタイムチャ
ートである。
ートである。
【図４】従来のＰＬＬ回路の構成を示すブロック回路図
である。
である。
１，１１ 選択回路 ２，１２ Ｍ分周回路 ３，１３ 位相比較器 ４，１４ ＬＰＦ ５，１５ ＶＣＯ ６，１６ Ｎ分周回路 ７，１７ 選択制御部
Claims (3)
- 【請求項１】 制御信号に応じた周波数のクロックを発
生するクロック発生手段と、 このクロック発生手段の出力クロックをＮ（Ｎは２以上
の任意の自然数）分周するＮ分周回路と、 複数の従属クロックを各々入力していずれかの従属クロ
ックを選択的に出力する選択回路と、 この選択回路の出力クロックをＭ（Ｍは２以上の任意の
自然数）分周するＭ分周回路と、 このＭ分周回路の出力クロックと前記Ｎ分周回路の出力
クロックとを位相比較する位相比較器と、 この位相比較器の出力から高域成分を除去することで前
記クロック発生手段の周波数制御信号を生成するフィル
タ手段と、 前記従属クロック選択のための切替信号に応じて、前記
複数の従属クロックのうち新たに選択するクロックの変
化タイミングで前記選択回路の選択切替を制御すると共
に、前記位相比較器の出力の変化点に同期するように、
前記Ｍ分周回路及びＮ分周回路の少なくともいずれか一
方に対して分周位相を制御する選択制御部とを具備する
ことを特徴とするＰＬＬ回路。 - 【請求項２】 前記複数の従属クロックは互いに独立し
て発生されたクロックであることを特徴とする請求項１
記載のＰＬＬ回路。 - 【請求項３】 前記クロック発生手段は電圧制御発振器
で構成し、前記フィルタ手段は前記位相比較器の出力か
ら高域周波数成分を除去し直流電圧信号に変換すること
で前記電圧制御発振器に対する電圧制御信号を生成する
ローパスフィルタで構成するようにしたことを特徴とす
る請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121313A JPH09307432A (ja) | 1996-05-16 | 1996-05-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121313A JPH09307432A (ja) | 1996-05-16 | 1996-05-16 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307432A true JPH09307432A (ja) | 1997-11-28 |
Family
ID=14808156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8121313A Withdrawn JPH09307432A (ja) | 1996-05-16 | 1996-05-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006101455A (ja) * | 2004-09-30 | 2006-04-13 | Tamura Seisakusho Co Ltd | デジタル音声調整装置 |
| US7057430B2 (en) | 2003-03-03 | 2006-06-06 | Seiko Epson Corporation | Clock shaping device and electronic instrument using the same |
| JP2009042063A (ja) * | 2007-08-08 | 2009-02-26 | Nippon Dempa Kogyo Co Ltd | 感知装置 |
| JP2012049754A (ja) * | 2010-08-26 | 2012-03-08 | Yamaha Corp | クロック発生回路 |
-
1996
- 1996-05-16 JP JP8121313A patent/JPH09307432A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057430B2 (en) | 2003-03-03 | 2006-06-06 | Seiko Epson Corporation | Clock shaping device and electronic instrument using the same |
| JP2006101455A (ja) * | 2004-09-30 | 2006-04-13 | Tamura Seisakusho Co Ltd | デジタル音声調整装置 |
| JP4651348B2 (ja) * | 2004-09-30 | 2011-03-16 | 株式会社タムラ製作所 | デジタル音声調整装置 |
| JP2009042063A (ja) * | 2007-08-08 | 2009-02-26 | Nippon Dempa Kogyo Co Ltd | 感知装置 |
| JP2012049754A (ja) * | 2010-08-26 | 2012-03-08 | Yamaha Corp | クロック発生回路 |
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