JP2007329915A - 複数個の出力信号を発生させるフェーズロックループ - Google Patents
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Abstract
【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータDCOがフェーズロックループの出力信号CKoutを発生し、且つ位相検知器PDがPLL12の入力クロック信号CKinとPLL出力信号CKoutとの間の位相差を決定し、且つオシレータDCOを使用されているクロック信号CKinと同期させる位相検知器出力信号を供給する。ここで、クロック信号CKinと同期されている調節可能な相対的な位相差を有する複数個のPLL出力信号を供給可能にするために、位相差の決定のためにPLLの出力信号CKoutの位相シフトをしたバージョンCK<1:8>を発生し且つ使用されているクロック信号CKinの位相と比較し、且つPLL出力信号CKoutの調節し位相シフトしたバージョンCK<1:8>を更なるPLL出力信号CK<1:8>として供給する。
【選択図】図1
【解決手段】制御可能なオシレータDCOがフェーズロックループの出力信号CKoutを発生し、且つ位相検知器PDがPLL12の入力クロック信号CKinとPLL出力信号CKoutとの間の位相差を決定し、且つオシレータDCOを使用されているクロック信号CKinと同期させる位相検知器出力信号を供給する。ここで、クロック信号CKinと同期されている調節可能な相対的な位相差を有する複数個のPLL出力信号を供給可能にするために、位相差の決定のためにPLLの出力信号CKoutの位相シフトをしたバージョンCK<1:8>を発生し且つ使用されているクロック信号CKinの位相と比較し、且つPLL出力信号CKoutの調節し位相シフトしたバージョンCK<1:8>を更なるPLL出力信号CK<1:8>として供給する。
【選択図】図1
Description
本発明は、フェーズロックループの出力信号を発生するための制御可能なオシレータを具備しており、且つフェーズロックループの入力クロック信号として使用されるクロック信号とフェーズロックループの出力信号との間の位相差を決定し且つ該オシレータを使用されるクロック信号と同期させる位相検知器出力信号を供給する位相検知器を具備しているフェーズロックループに関するものである。
更に、本発明は、フェーズロックループの動作方法に関するものであって、その場合に、制御可能なオシレータでもって、フェーズロックループの出力信号が発生され、且つ位相検知器でもって、フェーズロックループの入力クロック信号として使用されるクロック信号とフェーズロックループの出力信号との間の位相差を決定し、且つ該オシレータ(DCO)を該使用されるクロック信号と同期させる位相検知器出力信号が供給される。
以下においては「PLL」としても省略されるこの種類のフェーズロックループ、及びPLL用の動作方法は、例えば、米国特許明細書第6,741,109号から既知の技術である。
一般的には、PLLは出力周波数を有する出力信号を発生する制御可能なオシレータをフィードバックによって入力周波数を有する入力クロック信号と同期させる目的を達成する。この目的のために、PLLは、位相検知器又は位相比較器を有しており、その入力において、入力クロック信号とPLL出力信号とが存在する。これら2つの信号の間の位相差を表わす信号は、主に、アクティブ又はパッシブ、デジタル又はアナログフィルタ(「ループフィルタ」)を介して該オシレータを制御するために使用される。
PLL回路に対する適用分野は多数であり且つ様々である。例えば、PLLは、デジタル信号シーケンスからのクロック信号の回復のため、又はFM復調のために使用することが可能である。「SONET」又は「SDH」のような通信スタンダードにおいては、データの送信及び受信期間中にクロック信号を発生するためにクロック発生回路が必要とされる。この種類の回路においては、PLL回路は、例えば、基準として入力された入力クロック信号から通信システムにおいて使用するための1つ又は複数個の出力クロック信号を発生することが可能である。ここで、PLL出力信号の入力クロック信号との同期は、これらの2つの信号の周波数が同一であることを必ずしも意味するものではない。そうではなく、それ自身既知の態様においては、PLL回路の入力において及び/又は出力において及び/又はフィードバック経路において周波数分割器の配置により多かれ少なかれ任意の周波数関係を実現することが可能である。
前述した米国特許明細書第6,741,109号は、この種類のPLLの場合に、PLLの入力クロック信号として使用すべき第一クロック信号と第二クロック信号との間でスイッチさせることが可能であることを仮定している。このことは、PLLの入力クロック信号として2つを超えるクロック信号を使用することが可能である可能性を何等排除するものではない。そうではなく、複数個のクロック信号から、PLL出力信号を発生するために選択され且つ実際に使用される常にただ1つのクロック信号であることが基本的なことである。複数個のクロックの供給は、特に、通信システムにおける冗長性の作成において有益的である場合がある。例えば、基準として機能しているクロック信号のうちの1つが「喪失」する場合には、クロック発生回路のPLL回路において、PLLの入力クロック信号として使用すべく別のクロック信号へのスイッチを行うことが可能である。特に、PLLがクロック信号抽出又は回復のために通信システムにおいて適用される場合には、このようなスイッチング手順の結果としてPLL出力信号において何等顕著な位相変更(「フェーズヒット(phase hit)」)が発生しないことが望ましい。然しながら、この種類の位相変更は、第一及び第二クロック信号がスイッチの直前において異なる位相を有している場合に発生する場合がある。
スイッチング手順の結果として位相におけるエラチックな変更を回避するための既知の技術の1つのオプションは、PLL帯域幅(「ループ利得(loop gain)」)を非常に小さく選択することである(例えば、上述した通信システムの場合には、数Hzの程度)。この場合には、PLL出力信号の位相はそれらの間でスイッチされるクロック信号が例えスイッチの直前において比較的大きな位相差を有している場合であっても、非常にゆっくりと変化するに過ぎない。そのような通信システムにおいては、データ転送エラーが発生することはない。然しながら、この解決法は、特に、以下のような2つの欠点を有しており、一方においては、特に小さなPLL帯域幅は集積回路装置において達成することが困難である。他方においては、特に小さなPLL帯域幅は、又、PLLに対して不利益的により小さなキャプチャレンジ(capture range)即ち捕獲範囲となる。数HzのPLL帯域幅の場合には、PLLキャプチャレンジは、例えば、1ppm未満となる場合がある。
上述した米国特許明細書第6,741,109号においては、スイッチング手順の結果としての位相出力信号の位相変更を回避するため、即ち「ヒットレススイッチング(hitless switching)」を保証するために、現在使用されていないクロック信号が出力信号を発生する場合に、PLL出力信号から派生されたフィードバック信号に関しての位相差を決定し且つ格納することが推奨されている。このクロック信号へのスイッチが行われる場合には、その格納されている位相差がPLL内へ適宜の点において注入されて該位相差を補償する。この解決法における問題点は、実際上達成することが可能な補償の正確度であり、且つその補償のために必要とされる回路の複雑性である。
上のこととは独立的に、複数個の出力クロック信号を発生するためのPLL出力信号の利用は上述した米国特許明細書第6,741,109号に記載されている適用例において与えられている(この明細書の図15において)。これらの出力クロック信号は通信システムにおいて使用するのに適したものであり(SONET又はSDHスタンダードに従って)、且つPLL出力信号を適宜の数の出力ドライバ(周波数分割器)へ供給することにより発生される。
既知の技術のPLLにおいて、即ちPLLで形成されているPLL回路においての欠点は、異なる出力クロック信号の間の相対的な位相差が出力分割器の特性により固定されており且つ変化させることができないという点である。一方、多くの適用例においては、複数個の出力クロック信号の相対的な位相差を調節すること、即ち個別的な出力クロック信号に対する「位相オフセット」を調節ことが所望されている。一般的には、出力信号に対する位相オフセットの調節のために付加的な調節可能な遅延要素を設けることが考えられる。然しながら、概して、このようなアプローチは信号品質を劣化することとなる。更に、この種類の遅延装置は、通常、高い電流消費を有しており且つモノリシック回路においては大きな空間をも必要とする。
本発明の1つの目的とするところは、入力クロック信号と同期された複数個の出力クロック信号を調節可能な相対的位相差でもって供給することが可能であるようにフェーズロックループ及び/又は上に引用した種類の方法を改善することである。
本発明に基づくフェーズロックループは、該位相検知器が、フェーズロックループの出力信号の調節され位相シフトされたバージョンを発生するための調節可能な位相シフト用装置を有しており、且つ使用されているクロック信号と該出力信号の調節され位相シフトされたバージョンとの間の位相差を決定するために位相検知器出力信号を発生する位相比較装置を有しており、且つ該出力信号の調節され位相シフトされたバージョンがフェーズロックループの更なる出力信号として供給されることを特徴としている。
本発明に基づく動作方法は、位相差の決定において、フェーズロックループの出力信号の調節され位相シフトされたバージョンが発生され且つ使用中のクロック信号の位相と比較され、且つ該出力信号の調節され位相シフトされたバージョンがフェーズロックループの更なる出力信号として供給されることを特徴としている。
本発明の場合には、フェーズロックループの「更なる出力信号」が回路の点で簡単な態様で提供され、その信号は、最初に、PLL入力クロック信号として使用中のクロック信号と同期され、且つ第二に、「スタンダードのPLL出力信号」に関して調節可能な位相差を有している。
例えば、通信システムにおいて使用する場合には、フェーズロックループ回路を本発明で実現することが可能であり、それはこのようなフェーズロックループ及び複数個の回路出力と接続されている出力スイッチング装置を有しており、それに対してPLL出力信号及び該更なるPLL出力信号が供給され、且つそれは、各場合において、「出力信号」又は「更なる出力信号」のいずれかを該複数個の回路出力へ転送する。ここで、該回路出力は、例えば、従来の種類の出力分割器から形成することが可能である。
好適な実施例の形態においては、PLL出力信号が複数の位相で設けられ、且つ該出力信号の位相シフトされたバージョンがこれらの位相の間の調節可能な補間により発生される。本発明に基づくPLLにおいては、このことは、例えば、出力信号が複数の位相で位相検知器へ供給されるようにオシレータを構成し、且つ調節可能な位相シフト用装置がこれらの位相の間で補間を行い且つ調節され補間された信号を供給する調節可能な位相補間器として構成されることにより実現することが可能である。
実施例の1つの形態においては、該位相検知器は、
該PLL出力信号の複数の位相の間で補間を行い且つ調節され補間された信号を供給する調節可能な位相補間器、及び
該クロック信号の位相を該補間された信号の位相と比較し且つ該位相差を表わす位相検知器出力信号を供給する位相比較装置、
を有している。
該PLL出力信号の複数の位相の間で補間を行い且つ調節され補間された信号を供給する調節可能な位相補間器、及び
該クロック信号の位相を該補間された信号の位相と比較し且つ該位相差を表わす位相検知器出力信号を供給する位相比較装置、
を有している。
該補間された信号が複数の位相が与えられる場合には、これらの位相のうちの1つをフェーズロックループの更なる出力信号として供給することが可能である。
実施例の1つの形態においては、位相検知器出力信号が決定された位相差のデジタル表示であるようになされる。この場合には、該位相検知器出力信号はデジタルフィルタ内へ入れることが可能であり、該フィルタはデジタル的に制御されるオシレータ、即ちDCOに対して制御信号を送給する。言うまでもないことであるが、PLLフィルタの領域において適宜の修正を行うことによりアナログ電圧制御型オシレータ即ちVCOを使用することも可能である。
本発明においては、「スイッチング期間中に位相のマッチング」に対する措置があるとないとに拘わらず(即ち、「ヒットレススイッチング」のために)フェーズロックループの入力クロック信号として使用するために使用可能な複数のクロック信号の間でそれ自身既知のスイッチする能力を有益的に提供することが可能である。特に以下に更に説明する実施例の例から理解することが可能であるように、フェーズロックループのコンポーネントは、ここでは、完全に異なる観点において有益的に使用することが可能であり、即ち、幾つかの態様で使用することが可能である。実施例の1つの形態においては、フェーズロックループは、フェーズロックループの入力クロック信号として使用すべき第一クロック信号と第二クロック信号との間でスイッチするためのスイッチング装置を有しており、その場合に、該2つの信号の各々に対して該スイッチング装置と接続されている別個の位相検知器が設けられている。
このようなスイッチ可能なフェーズロックループの更なる展開においては、位相検知器の各々が現在使用中のクロック信号に対する第一動作モードと現在使用されていないクロック信号に対する第二動作モードとの間でスイッチさせることが可能であるようにされ、且つ現在第二動作モードにある位相検知器の位相シフト用装置はスイッチ期間中に位相におけるジャンプを回避するために調節される。この場合には、該位相変位装置は実際のPLL制御及び「更なるPLL出力信号」の供給のために関連する位相検知器の第一動作モードにおいて使用され、一方該位相検知器の第二動作モードにある同一の位相シフト用装置は「ヒットレススイッチング」の意味における位相マッチングのために使用される。
フェーズロックループの更なる展開において、各位相検知器が第二動作モードにおいて活性化されるフェーズロックループを包含するようにされ、そのループは、この位相検知器出力信号が位相シフト用装置を調節するために使用するように位相差を表わす位相検知器出力信号を制御する。
展開の1つの形態においては、PLL出力信号の発生のために現在使用されていないクロック信号に対して、位相シフトの調節が位相制御機能により実行され、その場合に、位相差を表わす信号が、該信号がPLL出力信号の位相シフトの調節のために使用されるように制御されるようになされる。この目的のために使用される位相シフト用装置は、例えば、上述した位相補間器の形態をとることが可能である。
実施例の1つの形態においては、2つのクロック信号の各々に対し、異なる動作モードの間でスイッチさせることが可能な位相検知器が設けられることとしており、その場合に、現在使用されているクロック信号に対する位相検知器は第一動作モードとされ、且つ現在使用されていないクロック信号に対する位相検知器は第二動作モードとされ、且つ第一動作モードにある各位相検知器は使用されているクロック信号と出力信号の調節され位相シフトされたバージョンとの間の位相差を決定し、且つこの位相差を該オシレータの制御のために供給し、且つ第二動作モードにおいて、位相シフトを調節する。ここで、現在使用されているクロック信号が出力信号を発生するためには、このクロック信号と出力信号の調節されフェーズシフトされたバージョンとの間の位相差が決定され、且つ該オシレータの制御のために使用され、一方現在使用されていないクロック信号が出力信号を発生するためには、該位相シフトの調節が実施される。
上述した更なる展開において、入力クロック信号として使用することが可能な複数個のクロック信号の間に存在する位相差は、スイッチの前に、効果的に既に適合され又は補償されており、特に、スイッチの結果としてPLL出力信号の位相におけるどのような不所望な変更も高い精度で回避することが可能である(「ヒットレススイッチング」)。
図1はPLL(フェーズロックループ)12を具備するPLL回路10を示している。
PLL12は、出力信号CKout、又は2つの位相CK 0及びCK 90を有するこの出力信号の二相バージョンの発生のためのデジタル制御可能なオシレータDCOを有している。これら2つの信号CK 0,CK 90は互いに90゜の固定された位相差を有しており、且つ出力信号CKoutと相対的に固定された位相差を有している。最も簡単な場合において、信号CKoutは信号CK 0又はCK 90のうちの1つと同一である。
表示した実施例の例においては、PLL出力信号CKoutは複数の出力分割器14−1乃至14−4へ供給することが可能であり、その各々はPLL出力信号を所定の分割比で周波数分割させ、且つ出力段16−1乃至16−4へ出力し、その各々は該信号を差動出力クロック信号CKout1乃至CKout4へ変換する。PLL出力信号CKoutは4つの出力分割器出力段装置へ直接的に印加されるものではなく、複数個の出力スイッチ13−1乃至13−4からなるマルチプレクス装置として構成されている出力スイッチング装置を介して印加される。これらの出力スイッチ13−1乃至13−4によって、PLL出力信号CKout又は以下に説明する「更なるPLL出力信号」CK<1>のいずれかが、各場合において、出力分割器14−1乃至14−4の各々へ供給される。
入力側において、複数個の差動クロック信号CKin1乃至CK1in3が回路10へ供給され、これらの信号の各々は、最初に、3個の入力段18−1乃至18−3によって非差動的表示へ変換され、且つ3個の入力分割器20−1乃至20−3を介してPLL12へ入力される。
以下においては「入力信号CKin」としても指定するクロック信号CKin1乃至CKin3の各々に対し、位相検知器PD1,PD2又はPD3が夫々表示したように設けられている。
以下においては「位相検知器PD」としても指定するこれらの位相検知器PD1乃至PD3の各々は、ある動作モード(「第一動作モード」)において、関連するクロック信号CKin(又は夫々分割器20−1,20−2又は20−3によって発生されるクロック信号の周波数分割されたバージョン)と出力信号CKoutの調節され位相変位されたバージョンとの間の位相差を決定することが可能であり、且つデジタル的に制御されるオシレータDCOの制御のためにこの位相差を供給することが可能である。この目的のために、位相検知器PDの出力はマルチプレクサ又はスイッチング装置22と接続されており、後者は位相検知器PD1乃至PD3から出力される3つの信号のうちの1つを選択し且つそれをPLLフィルタ24(位相検知器出力信号PD OUT)へ出力するように構成されている。表示した実施例の例においては、各位相検知器PDは、その第一動作モードにおいて、デジタル的にこの位相差を表わす位相検知器出力信号(図2におけるPD OUT<9:0>)を発生し、その信号は、この実施例の例においてはデジタル構成であるPLLフィルタ24によってフィルタされ、且つオシレータDCOの制御入力へ出力される。DCOにより出力されるPLL出力信号CKoutの周波数はPLLフィルタ24から出力される信号により制御される。
従って、スイッチング装置22によって、PLLの入力クロック信号として使用すべき3つのクロック信号CKin1乃至CKin3の間でスイッチさせることが可能である。各このようなスイッチは信号検知装置26によって開始され、それに対してクロック信号CKin1乃至CKin3が表示した如く入力側に印加され、且つ出力側においてはスイッチング装置22と接続している。装置26はクロック信号CKinの品質を検知し且つこの検知に基づいてクロック信号のうちのいずれがPLL入力クロック信号として使用すべきか、又は現在使用されているクロック信号が使用不可能なものとなる場合にどの他の入力クロック信号へスイッチすべきかに関する決定を行う。信号LOSによって、後者の状況は、又、集積回路装置の他のセクション(表示していない)へ通信され、それは、又、表示されたPLL回路10を有している。
デジタルフィルタ24の入力信号として使用すべき異なる位相検知器出力信号PD OUTの間でのスイッチと同時に、第一動作モード(PLL制御のために使用される位相検知器)において及び又以下に更に説明する「第二動作モード」(PLL制御のために使用されていない位相検知器)において夫々の位相検知器PD1乃至PD3によって出力される「更なる位相検知器出力信号」CK<1>の間でスイッチング装置22によってスイッチが行われる。例えば、クロック信号CKin1がPLL12への入力信号として現在使用されている場合には、PD1は第一動作モードにあり、一方PD2及びPD3は第二動作モードにある。位相検知器出力信号PD OUT<9:0>及び位相検知器PD1の更なる位相検知器出力信号CK<1>はスイッチング装置22を介してPLLフィルタ24へ転送され、従って出力スイッチング装置13−1,13−2,13−3,13−4へ転送される。位相検知器PD2及びPD3の対応する出力信号は転送されることはない。
図2は3個の位相検知器PD1,PD2,PD3の(同一の)構成を例示している。これら3つの位相検知器の構成は同一のものであるので、この構成は図2を参照して1つの検知器PDのみについて説明する。位相検知器PDについて以下に説明する全てのコンポーネント及び信号は図1に表示した回路10における位相検知器PD1乃至PD3の各々において対応的に且つ別々に存在している。
位相検知器PDの既に上に説明した第一動作モードに対する基本的なコンポーネントは調節可能な位相補間器30及びサンプリング装置32である。PLL出力信号CKoutの2つの「直交信号」CK 0,CK 90が位相補間器30へ入力される。以下に更に説明する補間調節に対応して、補間器30は調節され補間された信号CK<1:8>を発生し、それはサンプリング装置32の入力信号として供給される。表示した実施例の例においては、位相補間器30はDCOの2つの正弦的直交クロック信号CK 0,CK 90の間で補間を行い、該DCOは2.5GHzの周波数で振動している。信号表示CK<1:8>は8個の信号成分から構成されており且つPLL出力信号の位相シフトされたバージョン」CKoutを表わしている(補間調節に従って)。サンプリング装置32は位相比較器の機能を有しており且つ出力信号CKout(位相検知器PDに対して直交信号成分CK 0及びCK 90として供給される)の位相シフトされたバージョンCK<1:8>を位相検知器入力信号PD INの位相と比較する。この比較の結果として、サンプリング装置32はデジタル信号表示PD OUT<9:0>を出力し、それは、位相検知器PDの第一動作モードにおいて、第一位相検知器スイッチング装置34を介して位相検知器出力へ供給され、それはPLLスイッチング装置22(図1)と接続している。図2に表示した位相検知器入力信号PD INは図1に表示した入力分割器20−1乃至20−3から出力された信号のうちの1つである。
以下においては、例えば、信号検知装置26により開始され且つPLLスイッチング装置22により実現するものと仮定して再度図1に戻ると、クロック信号CKin1はPLL12の入力クロック信号として現在使用されており、且つ後の時刻においてクロック信号CKin2へのスイッチが行われる。この状態においては、位相検知器PD1はその第一動作モードにあり、それについては既に図2を参照して説明した。然しながら、他の2つの位相検知器PD2及びPD3は第二動作モードにあり、それについては図2を参照して再度以下に説明するが、その場合に、これらの検知器はPLLに対し何等入力クロック信号を供給するものではない。
図2に表示した位相検知器のその第一動作モードから第二動作モードへのスイッチは信号検知装置26又はPLLスイッチング装置22から出力される信号S1により行われ、その信号は、サンプリング装置32から出力される位相検知器出力信号PD OUT<9:0>が最早基準クロックとしてPLLへ出力されるものではないが位相検知器PD内に設けられているフィードバック経路を介して位相補間器30へ戻って動作するように第一位相検知器スイッチング装置34を制御する。表示した実施例の例においては、このフィードバック経路はデジタルフィルタ36、オーバーフローカウンタ38、モジュロ8積分器40から形成されている。オーバーフローカウンタ38とモジュロ8積分器40との間に第二位相検知器スイッチング装置35が配置されており、それは第一スイッチング装置34と同一の態様で信号S1により制御され、且つそれは、第二動作モードにおいて、オーバーフローカウンタ38の出力信号を積分器40へ転送するが、第一動作モードにおいては、以下に更に説明する遅延調節装置41の出力信号を積分器40へ転送する。
第二動作モードにおいて、位相検知器出力信号PD OUT<9:0>がデジタルフィルタ36を介してオーバーフローカウンタ38の入力へ供給され、それは、各カウンタのオーバーフローに対して、出力パルスをモジュロ8積分器40へ出力する。出力側においては、積分器40は調節可能な位相補間器30に対して調節信号を出力し、それに対して8個の異なる補間段階に対応して8個の異なる信号状態が設けられている。
位相検知器PDの第二動作モードにおいて、位相補間器30の調節が信号CK<1:8>の位相に影響を与え、従って位相検知器出力信号PD OUT<9:0>に間接的に影響を与え、補間調節に対して引き伸ばされる状況のために、位相制御機能は位相検知器PD内において実施され、その場合に、積分器40により出力される調節は、位相検知器出力信号が基本的にゼロの位相差に対応する値へ制御される状態に到達するまで変化される。位相検知器PDがアクティブであり且つPLLループ内に組み込まれる場合には(第一動作モード)、全体的なフィードバック経路36,38,40が非アクティブである。然しながら、この第一動作モードにおいて、以下に更に説明する態様において、モジュロ8積分器40から位相補間器(それはCK 0,CK 90,CK<1:8>の間の位相変位を定義する)へ出力される調節値を遅延調節装置41により変更することが可能である。
この位相制御は、PLL出力信号を発生するために現在使用されていない位相検知器PD(第二動作モードにある)の全てにおいて実施される。このように、「内部位相調節」がPLL入力クロック信号としていずれを使用するかを定義するクロック信号CKinの間でスイッチが発生する前に、異なるクロック信号CKinの全てに対しPLL出力信号に関して実効的に作成される。各位相検知器PDの第二動作モードにおいて行われるこの内部位相制御の機能を「位相検知器内のPLL」として実効的に提供することが可能である。コンポーネント38,40,30でもって、この「内部PLL」のデジタル的に制御可能なオシレータの機能が提供される。
PLL出力信号発生のために前に使用されていないクロック信号へのPLL回路10(図1)においてスイッチが行われると、関連する位相検知器PDに対して、位相検知器出力信号PD OUT<9:0>がPLLフィルタ24へ同様にスイッチされるPLLスイッチング装置22を介して供給されるように内部スイッチング装置34は信号S1により変換される。「内部PLL」によって制御された態様で前に行われた位相補間器30の調節のために、このスイッチは位相出力信号において不利益的な位相変更へ通ずるものではない(位相補間器30が前もって調節されていなかった場合に予測されるであろうような)。従って、表示した実施例の例においては、「ヒットレススイッチング(hitless switching)」が実現される。
PLL回路10の更なる特別な特徴は、4つの出力信号CKout1乃至CKout4の各々が「スタンダードのPLL出力信号」CKoutに基づくか又は現在第一動作モードにある位相検知器PDの更なる位相検知器出力信号CK<1>に基づくかのいずれかで発生されることにある。対応する出力信号の供給のための基礎としてこれら2つの信号のうちの1つの選択は、図1に表示した選択信号CKSEL<2:0>により行われ、それは出力スイッチ13−1乃至13−4へ供給される。
PLL回路10の機能にとって2つの状況が基本的なことであり、一方においては、該更なるPLL信号CK<1>及び該PLL出力信号CKoutが現在使用されているクロック信号と同期されていることである。何故ならば、この付加的な信号CK<1>は信号CK<1:8>(図2参照)の8個の位相のうちの1つとして現在使用されている位相検知器から抽出されており、従って、信号CK<1:8>と同一の態様で、実際のPLL出力信号CKoutの位相シフトされたバージョンに過ぎないからである。他方においては、該更なるPLL出力信号CK<1>及び該実際のPLL出力信号CKoutの間の位相差があるレンジ即ち範囲において且つ位相補間器30の形態により規定される分解能で必要に応じて調節することが可能であるということが基本的なことである。該2つの出力信号の間の相対的な位相差のこの調節は、遅延調節装置41の対応する制御によってPLL制御のために現在されている位相検知器PD上で行われる。この調節装置41への調節信号INC及びDEC(図2参照)の入力により、後者は、第二位相検知器スイッチング装置35を介して、モジュロ8積分器40をインクリメント又はデクリメントさせる制御パルスを出力する。従って、簡単な態様においては、PLL動作期間中に出力信号CKout及びCK<1>の間の所望の位相差を調節することが可能である。その調節は、現在使用されている位相検知器PD(第一動作モードにある)に関連する遅延調節装置41へ信号INC又はDECを対応的に供給することにより行われる。
換言すると、PLLループにおいて使用されるべき関連する位相検知器PDのスイッチの後に、積分器40及び位相補間器30(一般的な用語においては「位相シフト用装置」)は最早位相マッチング用の「内部PLL」のフィードバック経路におけるコンポーネントとして必要なものではなく(「ヒットレススイッチング」のために)、且つ、その代わりに、出力クロック信号の相対的な位相調節のために使用され、その場合に、出力スイッチ13−1乃至13−4を介して制御され、DCO出力信号が出力装置14,16のうちの少なくとも1つへ印加され、且つ位相検知器PDから抽出された付加的な信号CK<1>が該出力装置14,16のうちの少なくとも別のものへ印加され、これら2つの出力信号の間の相対的な位相又は位相オフセットは位相補間器の分解能の尺度に従って任意の所要の値へ調節することが可能である。説明した実施例の例においてはこの(時間的な)分解能は50psとなる。
遅延調節装置41はその出力において入力信号INC又はDECに依存する±1の信号を送給する。例えば、INC信号の4個のパルスが検知される場合には、遅延調節装置は+1の値の4倍をモジュロ8積分器40へ送給し、それはサンプリングクロック信号成分CK<1:8>に対して4×50ps=200psの位相変位となる。200psのこの位相変位に基づいて、サンプリング装置32はこの値によりデジタル出力値を変更する。オシレータDCOは出力位相を200psだけ変更するが、これにはPLL帯域幅の時間的拘束が伴う。DCO出力を基礎として発生される回路装置の各出力クロック信号は、同様に、200psだけその位相が変位される。対照的に位相検知器出力CK<1>から抽出される出力クロック信号の場合には、位相の変更は各INC又はDECパルスの直後に行われ、その場合に、この位相変更は、再度、PLL帯域幅の時間的拘束によって補正され、従って、終わりにおいて、オシレータDCOと接続されるクロック信号及び位相検知器出力CK<1>は200psの相互位相オフセットを有している。
要約すると、説明したPLL回路10の場合には、PLLの入力クロック信号として使用すべき複数個のクロック信号の間でスイッチさせることが可能であり、その場合に、各場合において現在使用されているPLL位相検知器は調節され位相シフトされたフィードバック信号の位相を現在使用されている入力信号の位相と比較し、且つ現在使用されていない位相検知器はこの時間期間において位相変位の調節を既に実行し、それは、PLL位相検知器として利用する場合には、「初期調節」として使用される。従って、新たに使用された位相検知器に対して、該2つのPLL出力信号の間で所望の位相差を調節することが可能である。このこととは独立的に、回路出力CKout1乃至CKout4の各々に対する出力スイッチング装置(スイッチ13−1乃至13−4)によって、該2つのPLL出力信号のうちのいずれをその発生において使用するかを別個に決定することが可能である。
言うまでもないことであるが、説明した実施例の例から逸れて、入力においての別の数のクロック信号及び/又は別の数の出力クロック信号を与えることも可能である。更に、周波数分割器14,16の数及び配置は当面の適用例に対して適応させることが可能である。最後に、信号CK<1>に対して代替的又は付加的に、補間信号CK<1:8>の更なる信号成分の1つ又は複数個を位相検知器から分岐させることが可能であり且つ回路出力信号の発生において出力スイッチング装置13を介して(対応的に修正して)印加することが可能である。このように、互いに位相が異なる更なるPLL出力信号を供給することが可能である。
図2に表示した位相検知器PDの構成は実施例の好適な形態を表示しているが、言うまでもなく、別の態様で実現することも可能である。然しながら、位相検知器内の内部位相制御ループが第二動作モードにおいて位相変位の調節のために実現される構成(説明した構成に関して)が好適である。このような位相変位に関する限り、位相補間器による説明した実現例は同様に単に好適実施例として考えるべきものであり、それも別の態様で構成することが可能である。同じことが更に以下に説明する詳細な形態についても適用され、一方においてはサンプリング装置32及び他方においては位相補間器30の詳細な形態についてであるが、それも以下に説明するものとは別の態様で構成することも可能である。
図3は図2の位相検知器PDにおいて使用されるサンプリング装置32の構成を示している。
PLL出力信号CKoutの位相シフトされたバージョンCK<1:8>及び位相検知器入力信号PD INは多相サンプラー50内へ入力され、それはこれらから信号CK R及びPD OUT<2:0>を発生する。全部で8個の信号成分CK<1>乃至CK<8>からなる信号CK<1:8>の信号成分CK<1>も位相アキュムレータ52(カウンタ)へ入力される。位相アキュムレータ52から出力される信号、及び信号CK Rは、表示されるように、7個のフリップフロップからなるフリップフロップ装置54へ印加され、後者は信号成分PD OUT<9:3>を形成し、それは、信号PD OUT<2:0>が印加される加算要素56を介して供給されて位相検知器出力信号PD OUT<9:0>を形成する。表示した実施例の例においては、サンプリング装置32は、その出力において、10ビットワードを発生し、それはデジタル態様で位相検知器PDへ供給される信号の位相差を表わす。サンプリング装置32は信号PD OUT<2:0>の供給において高速で動作している多相サンプラーを有しており、該信号は位相検知器出力信号の3個の下位ビットの値を表わしている。フリップフロップ装置54は7個の高位値ビットを発生する。該多相サンプラーは供給された位相検知器入力信号PD INをサンプルし、それは、表示例においては19.44MHzの周波数を有しており、8個の均等に離隔されたクロック信号CK<1>乃至CK<8>を有しており、それは、表示した実施例の例においては、1.25GHzの周波数を有しており且つ100psの位相分解能を供給する。
図4は図3に表示した多相サンプラー50の構成を示している。多相サンプラー50は、
表示したように、フリップフロップ装置58及びデコーダ60を包含しており、該デコーダに対して、信号PD IN及びCK<1>乃至CK<8>が表示した態様で印加され、且つ出力側において、信号CK R及びPD OUT<2:0>を出力する。
表示したように、フリップフロップ装置58及びデコーダ60を包含しており、該デコーダに対して、信号PD IN及びCK<1>乃至CK<8>が表示した態様で印加され、且つ出力側において、信号CK R及びPD OUT<2:0>を出力する。
図5は信号成分CK<1>乃至CK<8>、信号PD IN、信号PD OUT<2:0>及び信号CK Rの例示的な時間プロフィルを示している。図5は、特に、8個のサンプリングクロック信号CK<1:8>及び位相検知器入力信号PD IN及び位相検知器出力信号PD OUTの間の位相関係を示している。
これから、位相補間器30から発生される信号成分CK<1>乃至CK<8>は、互いに位相が等距離変位されている同一の信号であることを理解することが可能である。表示した実施例の例においては、隣接するこれら信号成分のうちの2つの間(例えば、CK<1>とCK<2>との間)の時間的な変位は100psに対応している。
図6及び7は位相補間器30の構成を明らかなものとしている。
補間器30の全体的な構成を図6に示してある。1.25GHzの周波数において8個の均等に離隔された(100psだけ)クロック信号CK<1>乃至CK<8>を供給するために、補間器30は2個の表示した補間器半分部分70−1及び70−2を有しており、且つ付加的な分割器回路を具備する回路72の出力セクションを有している。これらの補間器半分部分70−1,70−2及び回路72の補間器出力セクションは表示した態様で一緒に動作して直交信号CK 0及びCK 90(図1参照)から信号成分CK<1>乃至CK<8>により表現されるPLL出力信号の位相シフトされたバージョンを形成する。
直交信号CK 0及びCK 90は差動的な形態で補間器30へ供給され、信号CK 0は差動信号成分CK 0 P及びCK 0 Nから構成されている。信号CK 90は差動信号成分CK 90 P及びCK 90 Nから構成されている。所望の位相シフトの調節は信号PHI<2:0>により行われる。これは、図2において、モジュロ8積分器40から位相補間器30の制御入力へ転送される信号である。
図7は、最後に、図6に表示した2つの補間器半分部分70−1及び70−2の(同一の)構成を示している。各補間器半分部分の構成はそれ自身既知の設計概念に従っており、且つ供給された信号PHI<2:0>を電流のアナログ表示(表示した電流源により記号化してある)へ変換するデジタル・アナログ変換器74を有している。電流源から供給される電流は夫々のトランスコンダクタンス段に対する調節用電流として作用し、表示されている各段はトランジスタ対から形成されており且つ個々の電流の重み付けした重ね合わせを行う。該電流は共通の抵抗負荷Rを介して供給され、従って図6に示した電位PH OUTP及びPH OUTNは抵抗負荷Rを横断しての電圧降下として与えられる。その位相補間器出力信号はCK1及びCK2入力信号の重み付けした和(電流の重ね合わせにより形成される)に対応しており、それは、常に、90゜の位相差を有している。位相補間器出力信号の分解能は50psとして特定されている。
実施例の上述した例に対して与えられた周波数及び時間の値は、言うまでもないことであるが、例としてのみ理解すべきものであり、且つ実際上修正し且つ関連する適用例に対して適応させることが可能である。
Claims (9)
- フェーズロックループの出力信号(CKout)の発生のための制御可能なオシレータ(DCO)を具備しており、且つ該フェーズロックループの入力クロック信号として使用されるクロック信号(CKin)と該フェーズロックループの出力信号(CKout)との間の位相差を決定し且つ使用されるクロック信号(CKin)と該オシレータ(DCO)とを同期させるための位相検知器出力信号(PD OUT)を供給するための位相検知器(PD)を具備しているフェーズロックループ(12)において、
該位相検知器(PD)は該フェーズロックループの出力信号(CKout)の調節し位相シフトしたバージョン(CK<1:8>)の発生のための調節可能な位相シフト用装置(30)、及び使用されるクロック信号(CKin)と該出力信号(CKout)の該調節され位相シフトされたバージョン(CK<1:8>)との間の位相差を決定するための位相検知器出力信号PD OUTを発生する位相比較装置(32)を有しており、且つ該出力信号(CKout)の該調節され位相シフトされたバージョン(CK<1:8>)がフェーズロックループの更なる出力信号(CK<1>)として供給されることを特徴とするフェーズロックループ。 - 請求項1において、該オシレータ(DCO)が、該出力信号(CKout)が該位相検知器(PD)に対して複数個の位相(CK 0,CK 90)で供給されるように構成されており、且つ該調節可能な位相シフト用装置(30)がこれらの位相(CK 0,CK 90)の間の補間のため及び調節され補間された信号(CK<1:8>)を供給するための調節可能な位相補間器として構成されている、フェーズロックループ。
- 請求項2において、該補間された信号(CK<1:8>)が複数個の位相(CK<1>,CK<2>,CK<3>...)で供給され、且つこれらの位相のうちの1つ(CK<1>)がフェーズロックループの該更なる出力信号として供給されるフェーズロックループ。
- 先行する請求項のうちのいずれかにおいて、該位相検知器出力信号(PD OUT)が決定された位相差のデジタル表示であるフェーズロックループ。
- 先行する請求項のうちのいずれかにおいて、フェーズロックループの入力クロック信号(CKin)として使用されるべき第一クロック信号(CKin1)と第二クロック信号(CKin2)との間でスイッチさせるためのスイッチング装置(22)を有しており、該2つのクロック信号(CKin1,CKin2)の各々に対して、該スイッチング装置(22)と接続されている別個の位相検知器(PD1,PD2)が設けられているフェーズロックループ。
- 請求項5おいて、該位相検知器の各々(PD1又はPD2)は現在使用されているクロック信号(CKin1又はCKin2)に対する第一動作モードと現在使用されていないクロック信号(CKin2又はCKin1)に対する第二動作モードとの間でスイッチさせることが可能であり、且つ現在第二動作モードにある位相検知器(PD2又はPD1)の位相シフト用装置(30)が該スイッチ期間中に位相ジャンプを回避するために調節されるフェーズロックループ。
- 請求項6おいて、各位相検知器(PD)が該第二動作モードにおいて活性化されるフェーズロックループ(36,38,40)を包含しており、それは、この位相検知器出力信号(PD OUT)が位相シフト用装置(30)の調節のために使用されるように該位相差を表わす位相検知器出力信号(PD OUT)を制御するフェーズロックループ。
- 請求項1乃至7のうちのいずれかに基づくフェーズロックループ(12)を有するフェーズロックループ回路(10)において、複数個の回路出力と接続されている出力スイッチング装置(13−1乃至13−4)を有しており、それに対して該フェーズロックループ(12)の出力信号(CKout)及び該更なるPLL出力信号(CK<1>)が供給され、且つそれが該複数個の回路出力に対して各場合において該出力信号(CKout)又は該更なる出力信号(CK<1>)のいずれかを転送するフェーズロックループ回路。
- 制御可能なオシレータ(DCO)でもってフェーズロックループの出力信号(CKout)が発生され、且つ位相検知器(PD)でもってフェーズロックループの入力クロック信号として使用されるクロック信号(CKin)と該フェーズロックループの出力信号(CKout)との間の位相差が決定され、且つ該オシレータ(DCO)を使用されるクロック信号(CKin)と同期させる位相検知器出力信号(PD OUT)が供給されるフェーズロックループ(12)の動作方法において、
該位相差の決定のために、該フェーズロックループの出力信号(CKout)の調節され位相シフトされたバージョン(CK<1:8>)が発生され且つ使用中のクロック信号(CKin)の位相と比較され、且つ該出力信号(CKout)の調節され位相シフトされたバージョン(CK<1:8>)がフェーズロックループの更なる出力信号(CK<1>)として供給される、ことを特徴とする方法。
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DE102007027070B4 (de) * | 2007-06-12 | 2009-10-15 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren zur chipintegrierten Messung von Jitter |
US7847643B2 (en) * | 2008-11-07 | 2010-12-07 | Infineon Technologies Ag | Circuit with multiphase oscillator |
US8076978B2 (en) * | 2008-11-13 | 2011-12-13 | Infineon Technologies Ag | Circuit with noise shaper |
TWI486780B (zh) * | 2013-08-13 | 2015-06-01 | Phison Electronics Corp | 連接介面單元與記憶體儲存裝置 |
CN105099443B (zh) * | 2014-05-06 | 2018-05-25 | 群联电子股份有限公司 | 采样电路模块、存储器控制电路单元及数据采样方法 |
CN107508596B (zh) * | 2017-09-04 | 2020-06-23 | 中国电子科技集团公司第四十一研究所 | 一种带有辅助捕获装置的多环锁相电路及频率预置方法 |
US10623174B1 (en) * | 2018-12-12 | 2020-04-14 | Xilinx, Inc. | Low latency data transfer technique for mesochronous divided clocks |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043938A (ja) * | 2000-07-31 | 2002-02-08 | Canon Inc | 周波数シンセサイザ、周波数変換方法、画像形成装置、画像形成方法及び記録媒体 |
JP2002158583A (ja) * | 2000-11-16 | 2002-05-31 | Canon Inc | 周波数シンセサイザおよびプリンタエンジン |
US6741109B1 (en) * | 2002-02-28 | 2004-05-25 | Silicon Laboratories, Inc. | Method and apparatus for switching between input clocks in a phase-locked loop |
JP2006067350A (ja) * | 2004-08-27 | 2006-03-09 | Japan Radio Co Ltd | 信号発生装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
US6167245A (en) * | 1998-05-29 | 2000-12-26 | Silicon Laboratories, Inc. | Method and apparatus for operating a PLL with a phase detector/sample hold circuit for synthesizing high-frequency signals for wireless communications |
US6194969B1 (en) | 1999-05-19 | 2001-02-27 | Sun Microsystems, Inc. | System and method for providing master and slave phase-aligned clocks |
DE19946502C1 (de) * | 1999-09-28 | 2001-05-23 | Siemens Ag | Schaltungsanordnung zum Erzeugen eines zu Referenztaktsignalen frequenzsynchronen Taktsignals |
SE517967C2 (sv) * | 2000-03-23 | 2002-08-06 | Ericsson Telefon Ab L M | System och förfarande för klocksignalgenerering |
US6901126B1 (en) * | 2000-06-30 | 2005-05-31 | Texas Instruments Incorporated | Time division multiplex data recovery system using close loop phase and delay locked loop |
JP2003347936A (ja) * | 2001-11-02 | 2003-12-05 | Seiko Epson Corp | クロック整形回路および電子機器 |
US6542013B1 (en) * | 2002-01-02 | 2003-04-01 | Intel Corporation | Fractional divisors for multiple-phase PLL systems |
US6920622B1 (en) * | 2002-02-28 | 2005-07-19 | Silicon Laboratories Inc. | Method and apparatus for adjusting the phase of an output of a phase-locked loop |
TWI298223B (en) * | 2002-11-04 | 2008-06-21 | Mstar Semiconductor Inc | Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions |
US7436227B2 (en) * | 2003-05-02 | 2008-10-14 | Silicon Laboratories Inc. | Dual loop architecture useful for a programmable clock source and clock multiplier applications |
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Patent Citations (4)
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JP2002158583A (ja) * | 2000-11-16 | 2002-05-31 | Canon Inc | 周波数シンセサイザおよびプリンタエンジン |
US6741109B1 (en) * | 2002-02-28 | 2004-05-25 | Silicon Laboratories, Inc. | Method and apparatus for switching between input clocks in a phase-locked loop |
JP2006067350A (ja) * | 2004-08-27 | 2006-03-09 | Japan Radio Co Ltd | 信号発生装置 |
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A02 | Decision of refusal |
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