JP4865121B2 - 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、少なくとも一つのメモリーセルにカップリングされた強誘電体メモリ素子に関するものである。
【０００２】
【従来の技術】
図1には、従来の強誘電体メモリ素子の回路図が示されている。図示されているように、従来の強誘電体メモリ素子は、プリチャージ回路110、等化回路120、感知増幅器130、メモリーセルアレイ140、基準電圧伝達回路150及び基準電圧生成回路160を含む。従来の強誘電体メモリ素子は、一対の相補形ビットラインBL1N及びBL1Tと、一対の相補形ビットラインBL2N及びBL2Tとを含む。相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされたプリチャージ回路110は、プリチャージ信号PBLに応答して相補形ビットラインBL1N、BL1T、BL2N及びBL2Tを接地電圧でプリチャージする。
【０００３】
相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされた等化回路120は、等化信号EBLに応答して相補形ビットラインBL1N、BL1T、BL2N及びBL2Tを供給電圧Vccの中間レベル電圧、すなわちVcc/2に等化する。
【０００４】
感知増幅器130は、相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされる。感知増幅器130は、読み出し動作でPMOS及びNMOSイネーブル信号に応答して相補形ビットラインBL1N及びBL1Tまたは相補形ビットラインBL2N及びBL2T間の電圧差を感知及び増幅する。
【０００５】
メモリーセルアレイ140は、多数のメモリーセルを含んで、ここでメモリーセルは、NMOSトランジスタ及び強誘電体コンデンサーを有する。メモリーセルに含まれたNMOSトランジスタのドレイン端子は、相補形ビットラインBL1N、BL1T、BL2NまたはBL2Tにカップリングされる。また、メモリーセルに含まれたNMOSトランジスタのゲート端子は、ワードラインWL1またはWL2にカップリングされる。強誘電体コンデンサーは、プレートラインとメモリーセルに含まれたNMOSトランジスタとの間にカップリングされる。相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされた基準電圧生成回路160は、基準電圧を生成して生成された基準電圧を基準電圧伝達回路150に伝達する。基準電圧生成回路160は、二つのダミーセルを含んで、ここで二つのダミーセルは、NMOSトランジスタ及びコンデンサーを各々含む。
【０００６】
ダミーセルDC1またはDC2に含まれたNMOSトランジスタのドレインは、相補形ビットラインRBLまたはRBLBにカップリングされる。また、ダミーセルDC1またはDC2に含まれたNMOSトランジスタのゲート端子は、ワードラインDWLにカップリングされる。ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーは、供給電圧(Vcc）の中間レベル電圧、すなわちVcc/2にカップリングされたラインとダミーセルDC1またはDC2に含まれたNMOSトランジスタのソース端子との間にカップリングされる。相補形ビットラインRBL及びRBLBは、プリチャージ信号PDLに応答して接地電圧でプリチャージされる。相補形ビットラインRBL及びRBLBは、等化信号EDLに応答して等化される。相補形ビットラインRBL及びRBLBは、プルダウン制御信号PDCに応答してプルダウンされる。
【０００７】
基準電圧伝達回路150は、伝達制御信号DTGN及びDTGTに応答して相補形ビットラインBL1NまたはBL1Tを相補形ビットラインRBLにカップリングすることによって基準電圧生成回路160からの基準電圧を相補形ビットラインBL1NまたはBL1Tを介して伝達する。また、基準電圧伝達回路150は、伝達制御信号DTGN及びDTGTに応答して相補形ビットラインBL2NまたはBL2Tを相補形ビットラインRBLBにカップリングすることで基準電圧生成回路160からの基準電圧を相補形ビットラインBL2NまたはBL2Tを介して伝達する。
【０００８】
従来の強誘電体メモリ素子における基準電圧生成回路160に含まれたダミーセルDC1またはDC2の動作回数は、メモリーセルアレイ140に含まれたメモリーセルの動作回数よりさらに多い。また、ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーは、メモリーセルに含まれた強誘電体コンデンサーよりさらに早く疲労することとなる。
【０００９】
ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーが疲労することとなれば、強誘電体コンデンサーが基準電圧を感知増幅器に提供できない。したがって、感知増幅器は、相補形ビットラインからの基準電圧と他の相補形ビットラインからの電圧との間の電圧差を効果的に感知及び増幅できない。また、従来の強誘電体メモリ素子は、相補形ビットラインを用いることによって強誘電体メモリ素子のチップサイズを増加させる問題点がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、少なくとも一つのメモリーセルにカップリングされたシングルビットラインからの電圧と基準電圧との間の電圧差を効果的に感知及び増幅できるシングルビットラインを有する強誘電体メモリ素子を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る強誘電体メモリ素子は、シングルビットラインと、上記シングルビットラインにカップリングされ所定のデータに相応する第1電荷を貯蔵するための少なくとも一つの強誘電体コンデンサーを含むメモリーセルと、第1電圧として基準電圧を生成するための基準電圧生成手段と、上記基準電圧に実質的に相応する第2電荷を生成するためのチャージポンプ手段と、読み出し動作で上記第1電荷と上記第2電荷とを結合させて第2電圧を生成させるための結合手段と、上記第1電圧と上記第2電圧との間の電圧差を感知及び増幅させて上記所定のデータを読み出すための感知増幅器とを含み、上記チャージポンプ手段は、生成された上記第2電荷を貯蔵するためのコンデンサーをさらに含む。
【００１２】
【発明の実施の形態】
以下、添付した図面を参照し本発明にかかる好ましい実施例を詳細に説明する。
【００１３】
図２には、本発明の第1実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)210、プリチャージ回路220及び260、メモリーセル240、NMOSトランジスタ250、チャージポンプ回路270、基準電圧生成回路280及び信号生成回路290を含む。
【００１４】
シングルビットラインBLにカップリングされたメモリーセル240は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル240は、NMOSトランジスタ241及び強誘電体コンデンサー242を含む。
【００１５】
強誘電体コンデンサー242は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー242は、上部及び下部導電板を有する。強誘電体コンデンサーの上部導電板は、NMOSトランジスタ241のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー242の下部導電板に供給される。
【００１６】
NMOSトランジスタ241は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ241は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ241は、読み出し動作でターンオンされれば、NMOSトランジスタ241は、強誘電体コンデンサー242からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ241の ゲート端子に供給される。NMOSトランジスタ241のドレイン端子は、シングルビットラインBLにカップリングされる。
【００１７】
シングルビットラインBLにカップリングされた基準電圧生成回路280は、第1電圧として基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器210に伝達する。基準電圧生成回路280は、CMOS回路とコンデンサーとの組合せ、またはCMOS回路で具現することができる。
【００１８】
信号生成回路290は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路270は、基準電圧Vrefに実質的に相応する第2電荷を生成する。チャージポンプ回路270は、コンデンサー271及びインバータ272を含む。インバータ272は、信号生成回路290からの制御信号PCGを反転する。コンデンサー271は、反転された制御信号に相応する第2電荷を貯蔵する。
【００１９】
NMOSトランジスタ250は、信号生成回路290からの制御信号EQに応答してターンオンされる。NMOSトランジスタ250がターンオンされると、NMOSトランジスタ250が第2電圧が生成されるように第1電荷及び第2電荷を結合させる。
【００２０】
シングルビットラインBLにカップリングされた感知増幅器210は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００２１】
プリチャージ回路220は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路220はNMOSトランジスタで具現することができる。シングルビットラインBLは寄生コンデンサー230を有する。プリチャージ回路260は、制御信号PCGに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路260は、NMOSトランジスタで具現されることができる。
【００２２】
図3には、図2に示された強誘電体メモリ素子の動作を説明するためのタイミング図が示されている。
【００２３】
図2及び図3において、読み出し信号RDがイネーブルされれば、プリチャージ信号BL＿PRCHが"ロー(low)"になる。以後、ワードライン信号WL及びプレートライン信号PLが各々"ハイ(high)"になる。ワードライン信号WL及びプレートライン信号PLが各々"ハイ"になれば、メモリーセル240がシングルビットラインBLに所定のデータに相応する第1電荷を伝達する。
【００２４】
ワードライン信号WL及びプレートライン信号PLが各々"ハイ"状態で存在する間に、制御信号PCGが"ロー"になる。また、制御信号EQ及びPUMPが各々"ハイ"及び"ロー"になる。この場合、チャージポンプ回路270は、基準電圧 Vrefに実質的に相応する第2電荷を生成する。以後、NMOSトランジスタ250は、第2電圧が生成されるように第1電荷及び第2電荷を結合させるためにターンオンされる。
【００２５】
基準電圧Vrefが供給電圧Vccの中間レベル電圧すなわち、Vcc/2であると仮定すれば、所定のデータがロジック"1"データである時、シングルビットラインBLからの第2電圧が供給電圧Vccの中間レベル電圧すなわち、Vcc/2よりさらに大きい。また、所定のデータがロジック"0"データである時、シングルビットラインBLからの第2電圧が供給電圧Vccの中間レベル電圧すなわち、Vcc/2よりさらに小さい。感知イネーブル信号SEが"ハイ"になると、感知増幅器210は、第1電圧及び第2電圧間の電圧差を感知及び増幅する。
【００２６】
図4には、本発明の第2実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子に含まれたシングルビットラインBL0またはBL1が多数のメモリーセルにカップリングされたことを除いては、第2実施例にかかる強誘電体メモリ素子の構造は図2に示された第1実施例にかかる強誘電体メモリ素子の構造と同一である。
【００２７】
図5には、図4に示された強誘電体メモリ素子に含まれたシングルビットラインから読み出されたロジック"1"及び"0"データの電圧を表す波形図が示されている。
【００２８】
図6には、本発明の第3実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)610、PMOSトランジスタ620、プリチャージ回路630、メモリーセル650、カプラ660、チャージポンプ回路670、基準電圧生成回路280及び信号生成回路290を含む。
【００２９】
シングルビットラインBLにカップリングされたメモリーセル650は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル650は、NMOSトランジスタ651及び強誘電体コンデンサー652を含む。
【００３０】
強誘電体コンデンサー652は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー652は、上部及び下部導電板を有する。強誘電体コンデンサー652の上部導電板は、NMOSトランジスタ651のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー652の下部導電板に供給される。
【００３１】
NMOSトランジスタ651は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ651は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ651は、読み出し動作でターンオンされると、NMOSトランジスタ651は、強誘電体コンデンサー652からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ651のゲート端子に供給される。NMOSトランジスタ651のドレイン端子は、シングルビットラインBLにカップリングされる。
【００３２】
シングルビットラインBLにカップリングされた基準電圧生成回路680は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2として基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器610に伝達する。下記で、基準電圧Vrefを第1電圧という。基準電圧生成回路680は、CMOS回路とコンデンサーの組合せ、またはCMOS回路で具現することができる。
【００３３】
信号生成回路690は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路670は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2に実質的に相応する第2電荷を生成する。チャージポンプ回路670は、インバータ671、PMOSトランジスタ672、カップリングノード673及びコンデンサー674を含む。信号生成回路690にカップリングされたコンデンサー674は、信号生成回路690からの制御信号PUMPに相応する電荷を貯蔵する。PMOSトランジスタ672は、制御信号EQに応答して供給電圧VccをシングルビットラインBLに選択的にカップリングさせる。カップリングノード673は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2に実質的に相応する第2電荷を生成するために供給電圧Vcc及び電荷を結合させる。
【００３４】
カプラ660は、制御信号EQに応答して第1電荷及び第2電荷を結合させることによって第2電圧を生成する。カプラ660は、インバータ661及びNMOSトランジスタ662を含む。
【００３５】
シングルビットラインBLにカップリングされた感知増幅器610は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００３６】
プリチャージ回路630は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路630はNMOSトランジスタで具現することができる。シングルビットラインBLは、寄生コンデンサー640を有する。NMOSトランジスタ620は、駆動信号BL＿DRVに応答して供給電圧VccをシングルビットラインBLに供給する。
【００３７】
図7には、本発明の第4実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)710、PMOSトランジスタ720、プリチャージ回路730及び770、メモリーセル750、カプラ760、チャージポンプ回路780、基準電圧生成回路790及び信号生成回路800を含む。
【００３８】
シングルビットラインBLにカップリングされたメモリーセル750は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル750は、NMOSトランジスタ751及び強誘電体コンデンサー752を含む。
【００３９】
強誘電体コンデンサー752は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー752は、上部及び下部導電板を有する。強誘電体コンデンサー752の上部導電板は、NMOSトランジスタ751のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー752の下部導電板に供給される。
【００４０】
NMOSトランジスタ751は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ751は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ751は、読み出し動作でターンオンされると、NMOSトランジスタ751は、強誘電体コンデンサー752からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ751のゲート端子に供給される。NMOSトランジスタ751のドレイン端子は、シングルビットラインBLにカップリングされる。
【００４１】
シングルビットラインBLにカップリングされた基準電圧生成回路790は、供給電圧Vccとして基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器710に伝達する。下記で、基準電圧Vrefを第1電圧という。基準電圧生成回路790は、CMOS回路とコンデンサーとの組合せ、またはCMOS回路で具現することができる。
【００４２】
信号生成回路800は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路780は、供給電圧Vccに実質的に相応する第2電荷を生成する。チャージポンプ回路780は、コンデンサー781及びインバータ782を含む。インバータ782は、信号生成回路800からの制御信号PCGを反転する。コンデンサー781は、反転された制御信号に相応する第2電荷を貯蔵する。
【００４３】
カプラ760は、制御信号EQに応答して第1電荷及び第2電荷を結合させることによって第2電圧を生成する。カプラ760は、インバータ及びNMOSトランジスタを含む。
【００４４】
シングルビットラインBLにカップリングされた感知増幅器710は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００４５】
プリチャージ回路730は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧にプリチャージさせ、ここでプリチャージ回路730は、NMOSトランジスタで具現することができる。シングルビットラインBLは、寄生コンデンサー740を有する。プリチャージ回路770は、制御信号PCGに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路770は、NMOSトランジスタで具現することができる。
【００４６】
図8には、図6に示された強誘電体メモリ素子の動作を説明するためのタイミング図が示されている。
【００４７】
図6及び図8において、読み出し信号RDがイネーブルされると、プリチャージ信号BL＿PRCHが"ロー"となる。以後、駆動信号BL＿DRVが所定の時間の間"ロー"となる。所定の時間以後に、ワードライン信号WL及び制御信号PCGが各々"ハイ"及び"ロー"となる。以後、制御信号EQ及びPUMPが各々"ハイ"及び"ロー"となる。以後、感知イネーブル信号SEが"ハイ"となる。制御信号EQが"ハイ"信号から"ロー"信号に遷移される時、プレートライン信号PLは、"ハイ"となる。
【００４８】
図9には、基準電圧Vrefが供給電圧Vccの中間レベル電圧すなわち、Vcc/2である時、図6に示された強誘電体メモリ素子に含まれたシングルビットラインBLからの電圧を説明するための波形図が示されている。また、図10を参照すれば、基準電圧Vrefが供給電圧Vccである時、図7に示された強誘電体メモリ素子に含まれたシングルビットラインBLからの電圧を説明するための波形図が示されている。
【００４９】
以上で説明した本発明は、前述した実施例及び添付した図面により限定されるものではなく、本発明の技術的思想を超えない範囲内で種々の置換、変形及び変更が可能であることは、本発明が属する技術分野で通常の知識を有するものにおいて明白である。
【００５０】
【発明の効果】
上記のように、本発明は、少なくとも一つのメモリーセルにカップリングされたシングルビットラインを用いることによって強誘電体メモリ素子のチップサイズを減少させることができる。
【図面の簡単な説明】
【図１】 従来の強誘電体メモリ素子の回路図である。
【図２】 本発明の第1実施例にかかる強誘電体メモリ素子の概略図である。
【図３】 図2に示した強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図４】 本発明の第2実施例にかかる強誘電体メモリ素子の概略図である。
【図５】 図4に示した強誘電体メモリ素子に含まれたシングルビットラインから読み出されたロジック"1"及び"0"データの電圧を表す波形図である。
【図６】 本発明の第3実施例にかかる強誘電体メモリ素子の概略図である。
【図７】 本発明の第4実施例にかかる強誘電体メモリ素子の概略図である。
【図８】 図6に示した強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図９】 図6に示した強誘電体メモリ素子に含まれたシングルビットラインからの電圧を説明するための波形図である。
【図１０】 図7に示した強誘電体メモリ素子に含まれたシングルビットラインからの電圧を説明するための波形図である。
【符号の説明】
２１０、６１０、７１０ 感知増幅器
２４０、６５０、７５０ メモリーセル
２７０、６７０、７８０ チャージポンプ回路
２８０、６８０、７９０ 基準電圧生成回路
２９０、６９０、８００ 信号生成回路
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、少なくとも一つのメモリーセルにカップリングされた強誘電体メモリ素子に関するものである。
【０００２】
【従来の技術】
図1には、従来の強誘電体メモリ素子の回路図が示されている。図示されているように、従来の強誘電体メモリ素子は、プリチャージ回路110、等化回路120、感知増幅器130、メモリーセルアレイ140、基準電圧伝達回路150及び基準電圧生成回路160を含む。従来の強誘電体メモリ素子は、一対の相補形ビットラインBL1N及びBL1Tと、一対の相補形ビットラインBL2N及びBL2Tとを含む。相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされたプリチャージ回路110は、プリチャージ信号PBLに応答して相補形ビットラインBL1N、BL1T、BL2N及びBL2Tを接地電圧でプリチャージする。
【０００３】
相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされた等化回路120は、等化信号EBLに応答して相補形ビットラインBL1N、BL1T、BL2N及びBL2Tを供給電圧Vccの中間レベル電圧、すなわちVcc/2に等化する。
【０００４】
感知増幅器130は、相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされる。感知増幅器130は、読み出し動作でPMOS及びNMOSイネーブル信号に応答して相補形ビットラインBL1N及びBL1Tまたは相補形ビットラインBL2N及びBL2T間の電圧差を感知及び増幅する。
【０００５】
メモリーセルアレイ140は、多数のメモリーセルを含んで、ここでメモリーセルは、NMOSトランジスタ及び強誘電体コンデンサーを有する。メモリーセルに含まれたNMOSトランジスタのドレイン端子は、相補形ビットラインBL1N、BL1T、BL2NまたはBL2Tにカップリングされる。また、メモリーセルに含まれたNMOSトランジスタのゲート端子は、ワードラインWL1またはWL2にカップリングされる。強誘電体コンデンサーは、プレートラインとメモリーセルに含まれたNMOSトランジスタとの間にカップリングされる。相補形ビットラインBL1N、BL1T、BL2N及びBL2Tにカップリングされた基準電圧生成回路160は、基準電圧を生成して生成された基準電圧を基準電圧伝達回路150に伝達する。基準電圧生成回路160は、二つのダミーセルを含んで、ここで二つのダミーセルは、NMOSトランジスタ及びコンデンサーを各々含む。
【０００６】
ダミーセルDC1またはDC2に含まれたNMOSトランジスタのドレインは、相補形ビットラインRBLまたはRBLBにカップリングされる。また、ダミーセルDC1またはDC2に含まれたNMOSトランジスタのゲート端子は、ワードラインDWLにカップリングされる。ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーは、供給電圧(Vcc）の中間レベル電圧、すなわちVcc/2にカップリングされたラインとダミーセルDC1またはDC2に含まれたNMOSトランジスタのソース端子との間にカップリングされる。相補形ビットラインRBL及びRBLBは、プリチャージ信号PDLに応答して接地電圧でプリチャージされる。相補形ビットラインRBL及びRBLBは、等化信号EDLに応答して等化される。相補形ビットラインRBL及びRBLBは、プルダウン制御信号PDCに応答してプルダウンされる。
【０００７】
基準電圧伝達回路150は、伝達制御信号DTGN及びDTGTに応答して相補形ビットラインBL1NまたはBL1Tを相補形ビットラインRBLにカップリングすることによって基準電圧生成回路160からの基準電圧を相補形ビットラインBL1NまたはBL1Tを介して伝達する。また、基準電圧伝達回路150は、伝達制御信号DTGN及びDTGTに応答して相補形ビットラインBL2NまたはBL2Tを相補形ビットラインRBLBにカップリングすることで基準電圧生成回路160からの基準電圧を相補形ビットラインBL2NまたはBL2Tを介して伝達する。
【０００８】
従来の強誘電体メモリ素子における基準電圧生成回路160に含まれたダミーセルDC1またはDC2の動作回数は、メモリーセルアレイ140に含まれたメモリーセルの動作回数よりさらに多い。また、ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーは、メモリーセルに含まれた強誘電体コンデンサーよりさらに早く疲労することとなる。
【０００９】
ダミーセルDC1またはDC2に含まれた強誘電体コンデンサーが疲労することとなれば、強誘電体コンデンサーが基準電圧を感知増幅器に提供できない。したがって、感知増幅器は、相補形ビットラインからの基準電圧と他の相補形ビットラインからの電圧との間の電圧差を効果的に感知及び増幅できない。また、従来の強誘電体メモリ素子は、相補形ビットラインを用いることによって強誘電体メモリ素子のチップサイズを増加させる問題点がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明は、少なくとも一つのメモリーセルにカップリングされたシングルビットラインからの電圧と基準電圧との間の電圧差を効果的に感知及び増幅できるシングルビットラインを有する強誘電体メモリ素子を提供することにその目的がある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る強誘電体メモリ素子は、シングルビットラインと、上記シングルビットラインにカップリングされ所定のデータに相応する第1電荷を貯蔵するための少なくとも一つの強誘電体コンデンサーを含むメモリーセルと、第1電圧として基準電圧を生成するための基準電圧生成手段と、上記基準電圧に実質的に相応する第2電荷を生成するためのチャージポンプ手段と、読み出し動作で上記第1電荷と上記第2電荷とを結合させて第2電圧を生成させるための結合手段と、上記第1電圧と上記第2電圧との間の電圧差を感知及び増幅させて上記所定のデータを読み出すための感知増幅器とを含み、上記チャージポンプ手段は、生成された上記第2電荷を貯蔵するためのコンデンサーをさらに含む。
【００１２】
【発明の実施の形態】
以下、添付した図面を参照し本発明にかかる好ましい実施例を詳細に説明する。
【００１３】
図２には、本発明の第1実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)210、プリチャージ回路220及び260、メモリーセル240、NMOSトランジスタ250、チャージポンプ回路270、基準電圧生成回路280及び信号生成回路290を含む。
【００１４】
シングルビットラインBLにカップリングされたメモリーセル240は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル240は、NMOSトランジスタ241及び強誘電体コンデンサー242を含む。
【００１５】
強誘電体コンデンサー242は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー242は、上部及び下部導電板を有する。強誘電体コンデンサーの上部導電板は、NMOSトランジスタ241のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー242の下部導電板に供給される。
【００１６】
NMOSトランジスタ241は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ241は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ241は、読み出し動作でターンオンされれば、NMOSトランジスタ241は、強誘電体コンデンサー242からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ241の ゲート端子に供給される。NMOSトランジスタ241のドレイン端子は、シングルビットラインBLにカップリングされる。
【００１７】
シングルビットラインBLにカップリングされた基準電圧生成回路280は、第1電圧として基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器210に伝達する。基準電圧生成回路280は、CMOS回路とコンデンサーとの組合せ、またはCMOS回路で具現することができる。
【００１８】
信号生成回路290は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路270は、基準電圧Vrefに実質的に相応する第2電荷を生成する。チャージポンプ回路270は、コンデンサー271及びインバータ272を含む。インバータ272は、信号生成回路290からの制御信号PCGを反転する。コンデンサー271は、反転された制御信号に相応する第2電荷を貯蔵する。
【００１９】
NMOSトランジスタ250は、信号生成回路290からの制御信号EQに応答してターンオンされる。NMOSトランジスタ250がターンオンされると、NMOSトランジスタ250が第2電圧が生成されるように第1電荷及び第2電荷を結合させる。
【００２０】
シングルビットラインBLにカップリングされた感知増幅器210は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００２１】
プリチャージ回路220は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路220はNMOSトランジスタで具現することができる。シングルビットラインBLは寄生コンデンサー230を有する。プリチャージ回路260は、制御信号PCGに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路260は、NMOSトランジスタで具現されることができる。
【００２２】
図3には、図2に示された強誘電体メモリ素子の動作を説明するためのタイミング図が示されている。
【００２３】
図2及び図3において、読み出し信号RDがイネーブルされれば、プリチャージ信号BL＿PRCHが"ロー(low)"になる。以後、ワードライン信号WL及びプレートライン信号PLが各々"ハイ(high)"になる。ワードライン信号WL及びプレートライン信号PLが各々"ハイ"になれば、メモリーセル240がシングルビットラインBLに所定のデータに相応する第1電荷を伝達する。
【００２４】
ワードライン信号WL及びプレートライン信号PLが各々"ハイ"状態で存在する間に、制御信号PCGが"ロー"になる。また、制御信号EQ及びPUMPが各々"ハイ"及び"ロー"になる。この場合、チャージポンプ回路270は、基準電圧 Vrefに実質的に相応する第2電荷を生成する。以後、NMOSトランジスタ250は、第2電圧が生成されるように第1電荷及び第2電荷を結合させるためにターンオンされる。
【００２５】
基準電圧Vrefが供給電圧Vccの中間レベル電圧すなわち、Vcc/2であると仮定すれば、所定のデータがロジック"1"データである時、シングルビットラインBLからの第2電圧が供給電圧Vccの中間レベル電圧すなわち、Vcc/2よりさらに大きい。また、所定のデータがロジック"0"データである時、シングルビットラインBLからの第2電圧が供給電圧Vccの中間レベル電圧すなわち、Vcc/2よりさらに小さい。感知イネーブル信号SEが"ハイ"になると、感知増幅器210は、第1電圧及び第2電圧間の電圧差を感知及び増幅する。
【００２６】
図4には、本発明の第2実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子に含まれたシングルビットラインBL0またはBL1が多数のメモリーセルにカップリングされたことを除いては、第2実施例にかかる強誘電体メモリ素子の構造は図2に示された第1実施例にかかる強誘電体メモリ素子の構造と同一である。
【００２７】
図5には、図4に示された強誘電体メモリ素子に含まれたシングルビットラインから読み出されたロジック"1"及び"0"データの電圧を表す波形図が示されている。
【００２８】
図6には、本発明の第3実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)610、PMOSトランジスタ620、プリチャージ回路630、メモリーセル650、カプラ660、チャージポンプ回路670、基準電圧生成回路280及び信号生成回路290を含む。
【００２９】
シングルビットラインBLにカップリングされたメモリーセル650は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル650は、NMOSトランジスタ651及び強誘電体コンデンサー652を含む。
【００３０】
強誘電体コンデンサー652は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー652は、上部及び下部導電板を有する。強誘電体コンデンサー652の上部導電板は、NMOSトランジスタ651のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー652の下部導電板に供給される。
【００３１】
NMOSトランジスタ651は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ651は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ651は、読み出し動作でターンオンされると、NMOSトランジスタ651は、強誘電体コンデンサー652からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ651のゲート端子に供給される。NMOSトランジスタ651のドレイン端子は、シングルビットラインBLにカップリングされる。
【００３２】
シングルビットラインBLにカップリングされた基準電圧生成回路680は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2として基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器610に伝達する。下記で、基準電圧Vrefを第1電圧という。基準電圧生成回路680は、CMOS回路とコンデンサーの組合せ、またはCMOS回路で具現することができる。
【００３３】
信号生成回路690は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路670は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2に実質的に相応する第2電荷を生成する。チャージポンプ回路670は、インバータ671、PMOSトランジスタ672、カップリングノード673及びコンデンサー674を含む。信号生成回路690にカップリングされたコンデンサー674は、信号生成回路690からの制御信号PUMPに相応する電荷を貯蔵する。PMOSトランジスタ672は、制御信号EQに応答して供給電圧VccをシングルビットラインBLに選択的にカップリングさせる。カップリングノード673は、供給電圧Vccの中間レベル電圧すなわち、Vcc/2に実質的に相応する第2電荷を生成するために供給電圧Vcc及び電荷を結合させる。
【００３４】
カプラ660は、制御信号EQに応答して第1電荷及び第2電荷を結合させることによって第2電圧を生成する。カプラ660は、インバータ661及びNMOSトランジスタ662を含む。
【００３５】
シングルビットラインBLにカップリングされた感知増幅器610は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００３６】
プリチャージ回路630は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路630はNMOSトランジスタで具現することができる。シングルビットラインBLは、寄生コンデンサー640を有する。NMOSトランジスタ620は、駆動信号BL＿DRVに応答して供給電圧VccをシングルビットラインBLに供給する。
【００３７】
図7には、本発明の第4実施例にかかる強誘電体メモリ素子の概略図が示されている。図示されているように、強誘電体メモリ素子は、シングルビットラインBL、感知増幅器(S/A)710、PMOSトランジスタ720、プリチャージ回路730及び770、メモリーセル750、カプラ760、チャージポンプ回路780、基準電圧生成回路790及び信号生成回路800を含む。
【００３８】
シングルビットラインBLにカップリングされたメモリーセル750は、所定のデータに相応する第1電荷を貯蔵する。メモリーセル750は、NMOSトランジスタ751及び強誘電体コンデンサー752を含む。
【００３９】
強誘電体コンデンサー752は、所定のデータに相応する第1電荷を貯蔵する。強誘電体コンデンサー752は、上部及び下部導電板を有する。強誘電体コンデンサー752の上部導電板は、NMOSトランジスタ751のソース端子にカップリングされる。プレートライン信号PLは、強誘電体コンデンサー752の下部導電板に供給される。
【００４０】
NMOSトランジスタ751は、第1電荷をシングルビットラインBLに選択的にカップリングする。NMOSトランジスタ751は、ワードライン信号WLに応答してターンオンされる。NMOSトランジスタ751は、読み出し動作でターンオンされると、NMOSトランジスタ751は、強誘電体コンデンサー752からの第1電荷をシングルビットラインBLにスイッチングする。ワードライン信号WLは、NMOSトランジスタ751のゲート端子に供給される。NMOSトランジスタ751のドレイン端子は、シングルビットラインBLにカップリングされる。
【００４１】
シングルビットラインBLにカップリングされた基準電圧生成回路790は、供給電圧Vccとして基準電圧Vrefを生成して生成された基準電圧Vrefを感知増幅器710に伝達する。下記で、基準電圧Vrefを第1電圧という。基準電圧生成回路790は、CMOS回路とコンデンサーとの組合せ、またはCMOS回路で具現することができる。
【００４２】
信号生成回路800は、読み出し信号RDに応答して制御信号EQ、PCG及びPUMPを生成する。チャージポンプ回路780は、供給電圧Vccに実質的に相応する第2電荷を生成する。チャージポンプ回路780は、コンデンサー781及びインバータ782を含む。インバータ782は、信号生成回路800からの制御信号PCGを反転する。コンデンサー781は、反転された制御信号に相応する第2電荷を貯蔵する。
【００４３】
カプラ760は、制御信号EQに応答して第1電荷及び第2電荷を結合させることによって第2電圧を生成する。カプラ760は、インバータ及びNMOSトランジスタを含む。
【００４４】
シングルビットラインBLにカップリングされた感知増幅器710は、感知イネーブル信号SEに応答して第1電圧及び第2電圧間の電圧差を感知及び増幅する。所定のデータがロジック"1"データであると、第2電圧は第1電圧よりさらに大きい。所定のデータがロジック"0"データであると、第2電圧は第1電圧よりさらに小さい。
【００４５】
プリチャージ回路730は、プリチャージ信号BL＿PRCHに応答してシングルビットラインBLを接地電圧にプリチャージさせ、ここでプリチャージ回路730は、NMOSトランジスタで具現することができる。シングルビットラインBLは、寄生コンデンサー740を有する。プリチャージ回路770は、制御信号PCGに応答してシングルビットラインBLを接地電圧でプリチャージさせ、ここでプリチャージ回路770は、NMOSトランジスタで具現することができる。
【００４６】
図8には、図6に示された強誘電体メモリ素子の動作を説明するためのタイミング図が示されている。
【００４７】
図6及び図8において、読み出し信号RDがイネーブルされると、プリチャージ信号BL＿PRCHが"ロー"となる。以後、駆動信号BL＿DRVが所定の時間の間"ロー"となる。所定の時間以後に、ワードライン信号WL及び制御信号PCGが各々"ハイ"及び"ロー"となる。以後、制御信号EQ及びPUMPが各々"ハイ"及び"ロー"となる。以後、感知イネーブル信号SEが"ハイ"となる。制御信号EQが"ハイ"信号から"ロー"信号に遷移される時、プレートライン信号PLは、"ハイ"となる。
【００４８】
図9には、基準電圧Vrefが供給電圧Vccの中間レベル電圧すなわち、Vcc/2である時、図6に示された強誘電体メモリ素子に含まれたシングルビットラインBLからの電圧を説明するための波形図が示されている。また、図10を参照すれば、基準電圧Vrefが供給電圧Vccである時、図7に示された強誘電体メモリ素子に含まれたシングルビットラインBLからの電圧を説明するための波形図が示されている。
【００４９】
以上で説明した本発明は、前述した実施例及び添付した図面により限定されるものではなく、本発明の技術的思想を超えない範囲内で種々の置換、変形及び変更が可能であることは、本発明が属する技術分野で通常の知識を有するものにおいて明白である。
【００５０】
【発明の効果】
上記のように、本発明は、少なくとも一つのメモリーセルにカップリングされたシングルビットラインを用いることによって強誘電体メモリ素子のチップサイズを減少させることができる。
【図面の簡単な説明】
【図１】 従来の強誘電体メモリ素子の回路図である。
【図２】 本発明の第1実施例にかかる強誘電体メモリ素子の概略図である。
【図３】 図2に示した強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図４】 本発明の第2実施例にかかる強誘電体メモリ素子の概略図である。
【図５】 図4に示した強誘電体メモリ素子に含まれたシングルビットラインから読み出されたロジック"1"及び"0"データの電圧を表す波形図である。
【図６】 本発明の第3実施例にかかる強誘電体メモリ素子の概略図である。
【図７】 本発明の第4実施例にかかる強誘電体メモリ素子の概略図である。
【図８】 図6に示した強誘電体メモリ素子の動作を説明するためのタイミング図である。
【図９】 図6に示した強誘電体メモリ素子に含まれたシングルビットラインからの電圧を説明するための波形図である。
【図１０】 図7に示した強誘電体メモリ素子に含まれたシングルビットラインからの電圧を説明するための波形図である。
【符号の説明】
２１０、６１０、７１０ 感知増幅器
２４０、６５０、７５０ メモリーセル
２７０、６７０、７８０ チャージポンプ回路
２８０、６８０、７９０ 基準電圧生成回路
２９０、６９０、８００ 信号生成回路
Claims (19)
- シングルビットラインと、
上記シングルビットラインにカップリングされ所定のデータに相応する第1電荷を貯蔵するための少なくとも一つの強誘電体コンデンサーを含むメモリーセルと、
第1電圧として基準電圧を生成するための基準電圧生成手段と、
上記基準電圧に実質的に相応する第2電荷を生成するためのチャージポンプ手段と、
読み出し動作で上記第1電荷と上記第2電荷とを結合させて第2電圧を生成させるための結合手段と、
上記第1電圧と上記第2電圧との間の電圧差を感知及び増幅させて上記所定のデータを読み出すための感知増幅器とを含み、
上記チャージポンプ手段は、生成された上記第2電荷を貯蔵するためのコンデンサーをさらに含むことを特徴とする強誘電体メモリ素子。 - 上記少なくとも一つのメモリーセルは、
上記所定のデータに相応する上記第1電荷を貯蔵するための強誘電体コンデンサーと、
上記読み出し動作で上記第1電荷を上記シングルビットラインに選択的にカップリングするためのトランジスタとを含むことを特徴とする請求項１に記載の強誘電体メモリ素子。 - 上記結合手段は、
読み出し信号に応答して制御信号を生成するための信号生成手段と、
上記制御信号に応答して上記第2電荷と上記第1電荷とを結合させるためのカップリング手段とを含むことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。 - 上記制御信号は、
第1制御信号、第2制御信号及び第3制御信号を含むことを特徴とする請求項３に記載の強誘電体メモリ素子。 - 上記カップリング手段は、
上記第1制御信号に応答して上記第1電荷と上記第2電荷とを結合させることを特徴とする請求項４に記載の強誘電体メモリ素子。 - 上記第1電圧は、供給電圧を含むことを特徴とする請求項５に記載の強誘電体メモリ素子。
- 上記第2電荷は、
実質的に上記供給電圧に相応することを特徴とする請求項６に記載の強誘電体メモリ素子。 - 上記第2制御信号に応答して上記シングルビットラインを接地電圧でプリチャージさせるためのプリチャージ手段をさらに含むことを特徴とする請求項７に記載の強誘電体メモリ素子。
- 上記チャージポンプ手段は、
上記信号生成手段にカップリングされ、上記第3制御信号に相応する上記第2電荷を上記コンデンサーに貯蔵することを特徴とする請求項８に記載の強誘電体メモリ素子。 - 上記チャージポンプ手段は、
上記信号生成手段にカップリングされ、上記第3制御信号を反転するためのインバータを含み、
上記反転された第3制御信号に相応する上記第2電荷を上記コンデンサーに貯蔵することを特徴とする請求項８に記載の強誘電体メモリ素子。 - 上記第1電圧は、
供給電圧の中間レベル電圧を含むことを特徴とする請求項５に記載の強誘電体メモリ素子。 - 上記第2電荷は、
実質的に上記供給電圧の上記中間レベル電圧に相応することを特徴とする請求項１１に記載の強誘電体メモリ素子。 - 上記チャージポンプ手段は、
上記信号生成手段にカップリングされ、上記第3制御信号に相応する上記第2電荷を上記コンデンサーに貯蔵し、
上記第2制御信号に応答して上記供給電圧を上記シングルビットラインで提供するための電源供給手段と、
実質的に上記供給電圧の上記中間レベル電圧に相応する上記第2電圧を生成するために上記供給電圧と上記電荷とを結合させるためのカップリング手段とを含むことを特徴とする請求項１２に記載の強誘電体メモリ素子。 - 上記電源供給手段は、
上記供給電圧を提供するための電源供給器と、
上記第2制御信号に応答して上記供給電圧を上記シングルビットラインに選択的にカップリングするためのPMOSトランジスタとを含むことを特徴とする請求項１３に記載の強誘電体メモリ素子。 - 上記基準電圧生成手段は、
CMOS回路を含むことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。 - 上記基準電圧生成手段は、
CMOS回路及びコンデンサーの組合せでなることを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。 - 上記第2電圧は、
上記所定のデータがロジック"1"データである場合に上記第1電圧よりさらに大きいことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。 - 上記第2電圧は、
上記所定のデータがロジック"0"データである場合に上記第1電圧よりさらに小さいことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。 - 上記シングルビットラインにカップリングされ、上記シングルビットラインを接地電圧でプリチャージさせるためのプリチャージ手段をさらに含むことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ素子。
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