JP4032039B2 - 半導体記憶装置 - Google Patents
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Description
T. Ohsawa等による"Memory Desigh Using One-Transistor Gain Cell on SOI", IEEE ISSCC(International Solid-State Circuits Conference), February 2002 S.Okhonin et.al.による"Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs(部分空乏型SOI MOSFETにおける過渡的チャージポンピング現象)" IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002
前記第1および第2の電源は、前記カラム選択線で選択されたビット線に電位を与え、前記第3および第4の電源は、前記カラム選択線で選択されていないビット線に電圧を与え、
前記第1および前記第2の電源は、データの読出しまたは書込みのために選択されたビット線へ印加される読出し/書込み電位を出力し、
前記第3または前記第4の電源は、前記読出し/書込み電位と接地電位との間の電位を出力することを特徴とする。
前記補充電位は前記読出し/書込み電圧よりも低いことを特徴とする。
本実施形態は、活性化されたワード線に接続されたメモリセルのうち、カラム選択線で選択されたビット線に接続された1つのメモリセルからデータを読み出し、あるいは、そのメモリセルへデータを書き込む。本実施形態ではビット線対ごとにセンスアンプを設ける。読出し/書込みの選択対象であるビット線に接続されたセンスアンプ(以下、選択センスアンプという)は、データの読出し/書込みのためにビット線に電位を与える。読出し/書込みの選択対象でないビット線に接続されたセンスアンプ(以下、非選択センスアンプという)は、チャージポンピング現象によって消滅する正孔を補うためにビット線に電位を与える。
図3および図4を参照する。まず、高レベルの電位(以下、“Hレベル”ともいう)の信号BLOADONを低レベルの電位(以下、“Lレベル”ともいう)にする(時点t1)。これにより、カレントミラー回路CMが活性化され、メモリセルMCに電流が流れる。このとき、ワード線WLR1がHレベルへ活性化され、他のワード線WLRi(i=0、2〜255)はLレベルに維持されている。これによりワード線WLR1に接続されたメモリセルMCのゲートへ電位が与えられる。センスアンプ10および20は非選択センスアンプであるので、活性化されたこれらのメモリセルMCのうちセンスアンプ10および20に接続されたメモリセルは、カラム選択線CSLで選択されない。この場合、図3のカラム選択線CSLおよびBCSLはそれぞれLレベルおよびHレベルであり、ソースノードNNおよびNPにはそれぞれBSANおよびSAPの電位が与えられる。
図1の信号線DWLR0およびDWLR1はそれぞれHレベルおよびLレベルになり、信号線AVR0およびAVR1はそれぞれHレベルおよびLレベルになる。これにより、トランジスタTAVR0がオン状態になり、ダミーセルDCR0とDCR2とが短絡する。ダミーセルDCR0およびDCR2には、それぞれデータ“0”および データ“1”が書き込まれているので、ビット線BLR0およびBLR1は、データ“0”と“1”との中間の電位となる。この中間の電位は、センスアンプ10および20がメモリセルのデータを検出するときの基準データの電位(以下、基準電位ともいう)である。
さらに、時点t1において、信号線ΦTRはHレベルを維持し、信号線ΦTLはLレベルになる。それによって図2のビット線BLR0、BBLR0、BLR1およびBBLR1はそれぞれセンスノードSN0、BSN0、SN1およびBSN1に接続され、ビット線BLL0、BBLL0、BLL1およびBBLL1はそれぞれセンスノードSN0、BSN0、SN1およびBSN1から切断される。従って、センスアンプ10および20は、メモリセルアレイCARのビット線BLR0およびBLR1の基準電位に基づいてビット線BBLR0およびBBLR1に接続されたメモリセルMCのデータを検出することが可能となる。尚、このとき、トランスファゲートTGR1〜TGR4、TGL1〜TGL4は総てオフである。
センスアンプ10でのメモリデータの検出および補充電位のラッチについて図5を参照して説明する。センスアンプ10およびセンスアンプ20の動作は同じであるので、代表的にセンスアンプ10のセンスノードSN0、BSN0の動作を説明する。
ここで、データ“1”を書くために必要な電位VBLHは、データの検出時においてデータを伝達したセンスノードBSNではなく基準電位を伝達したセンスノードSNに発生することに留意したい。そこで、電位VBLHをセンスノードSN0からビット線BBLR0へ伝達するために、図4に示すように信号線FBR1およびBFBR1がそれぞれLレベルおよびHレベルになる。これによって図2に示すトランスファゲートTGR1がオンになり、センスノードSN0がビット線BBLR0に接続される。その結果、ビット線BBLR0に補充電位(VBLH)が伝達し、チャージポンピング現象によって消滅したメモリセル内の正孔を補う。尚、このとき、トランスファゲートTGR2はオフに維持されている。
第2の実施形態は、図7に示すように電源SAPの電位が、0Vから電位VBLH(例えば、2.3V)の間のVBLHM(例えば、1.5V)になる点で第1の実施形態と異なる。第2の実施形態による半導体記憶装置の構成は、図1〜図3に示す第1の実施形態の構成と同様でよい。また、電源SAP以外の信号線の動作は図4に示す動作と同様でよい。
第3の実施形態は、図10に示すように電源BSANの電位がVBLL(例えば、−1.0V)であり、非活性レベル(例えば、0V)よりも低い点で第2の実施形態と異なる。また、第3の実施形態は、信号線FBR0およびBFBR0の動作において第2の実施形態と異なる。第3の実施形態による半導体記憶装置の構成は、図1〜図3に示す第1の実施形態の構成と同様でよい。また、電源BSAN、SAPおよび信号線FBR0、BFBR0以外の信号線の動作は図4に示すものと同様でよい。
第5の実施形態は、図16に示すように電源BSANの電位が時点t2においてVBLL(例えば、−1.0V)になる。第5の実施形態による半導体記憶装置の構成は、図1〜図3に示す第1の実施形態の構成と同様でよい。また、電源BSAN、SAP以外の信号線の動作は図4に示すものと同様でよい。
第6の実施形態は、図18に示すように電源BSANの電位がVBLLM(例えば、−0.7V)であり、VBLL(例えば、−1.0V)よりも絶対値として低い点で第5の実施形態と異なる。第6の実施形態による半導体記憶装置の構成は、図1〜図3に示す第1の実施形態の構成と同様でよい。また、電源BSAN、SAP以外の信号線の動作は図4に示すものと同様でよい。
図20は、本発明に係る第7の実施形態による半導体記憶装置200の構成を示す回路図である。第1〜第6の実施形態では、電源SAPおよび電源BSANは、或るタイミングで所定の電位を発生する電圧信号源であった。第7の実施形態では、電源SAPは定電圧源VBLHMおよび信号源SEPに分離されている。また、電源BSANは定電圧源VBLLMおよび信号源SENに分離されている。これに伴い、SAコア15内ではトランジスタTP3およびTN3が追加されている。その他の構成要素は、第1の実施形態と同様でよい。トランジスタTP3およびTN3は、それぞれP型MOSFETおよびN型MOSFETでよい。
10、20 センスアンプ
CAL、CAR メモリセルアレイ
MC メモリセル
WLL0〜WLL225 ワード線
BLL0、BBLL0 ビット線
TCP1、TCP2、TCN1、TCN2 スイッチング素子
CCP、CCN クロスカップル
NP、NN ノード
SAP、VBLH、BSAN、VBLL 電源
Claims (3)
- 電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、
前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、
前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、
前記メモリセルへのデータの読出し/書込みを行うビット線を選択するカラム選択線と、
或るメモリセルアレイ内の第1のビット線および第2のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、前記第1のビット線からトランスファゲートを介した第1のセンスノードと前記第2のビット線からトランスファゲートを介した第2のセンスノードとの間に直列に接続された2つの第1導電型のスイッチング素子を含む第1のクロスカップルと、前記第1のセンスノードと前記第2のセンスノードとの間に直列に接続された2つの第2導電型のスイッチング素子を含む第2のクロスカップルとを含み、前記第1のクロスカップルの前記2つのスイッチング素子間の第1のノードは、第1の経路を介して第1の電源に接続されており、かつ、第2の経路を介して第3の電源に接続されており、前記第2のクロスカップルの前記2つのスイッチング素子間の第2のノードは、第3の経路を介して第2の電源に接続されており、かつ、第4の経路を介して第4の電源に接続されており、前記カラム選択線の電位に基づいて前記第1および第3の経路 または、前記第2および第4の経路のいずれかを前記経路を選択するセンスアンプとを備え、
前記第1および第2の電源は、前記カラム選択線で選択されたビット線に電位を与え、前記第3および第4の電源は、前記カラム選択線で選択されていないビット線に電圧を与え、
前記第1および前記第2の電源は、データの読出しまたは書込みのために選択されたビット線へ印加される読出し/書込み電位を出力し、
前記第3または前記第4の電源は、前記読出し/書込み電位と接地電位との間の電位を出力することを特徴とする半導体記憶装置。 - 前記カラム選択線は、或る信号を伝達する第1のカラム選択線およびこの信号の論理反転信号を伝達する第2のカラム選択線を含み、
前記センスアンプは、前記第1のカラム選択線にゲートが接続され前記第1の経路をスイッチングする第1の導電型のスイッチング素子と、前記第2のカラム選択線にゲートが接続され前記第2の経路をスイッチングする第1の導電型のスイッチング素子と、前記第2のカラム選択線にゲートが接続され前記第3の経路をスイッチングする第2の導電型のスイッチング素子と、前記第1のカラム選択線にゲートが接続され前記第4の経路をスイッチングする第2の導電型のスイッチング素子とをさらに含むことを特徴とする請求項2に記載の半導体記憶装置。 - 電気的に浮遊状態のフローティングボディ領域を含み、該フローティングボディ領域に電荷を蓄積または放出することによってデータを記憶するメモリセルと、
カラムおよびロウに沿って配列された複数の前記メモリセルを含むメモリセルアレイと、
前記メモリセルアレイの各カラムに設けられ、該カラムに沿った前記メモリセルに接続された複数のビット線と、
前記メモリセルアレイの各ロウに設けられ、該ロウに沿った前記メモリセルに接続された複数のワード線と、
前記メモリセルへのデータの読出し/書込みを行うビット線を選択するカラム選択線と、
前記メモリセルアレイ内の第1のビット線および第2のビット線にそれぞれトランスファゲートを介して接続されたセンスアンプであって、読出し/書込み時に前記第1および第2のビット線が前記カラム選択線で選択されていない場合に、前記第1のビット線および選択されたワード線に接続された前記メモリセルのデータを該第1のビット線で読み出し、尚且つ、該メモリセルのデータを検出するときに基準となる基準データを前記第2のビット線で読み出し、さらに、読出し/書込みのために選択されたビット線に印加される読出し/書込み電圧と接地電位との間の補充電圧を前記第1のビット線に与えるセンスアンプとを備え、
前記補充電位は前記読出し/書込み電圧よりも低いことを特徴とする半導体記憶装置。
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