CN101022033B - 半导体存储器件及其数据读写方法 - Google Patents

Abstract

公开了一种半导体存储器件，具有：第一存储单元阵列块，所述第一存储单元阵列块包括具有浮置体的存储单元，所述存储单元与字线、第一位线和第一源极线相连；第二存储单元阵列块，包括具有浮置体的基准存储单元，所述基准存储单元与基准字线、第二位线和第二源极线相连；第一隔离门部分，被配置成在第一位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；第二隔离门部分，被配置成在第二位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；以及读出放大器，被配置成将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。

Description

半导体存储器件及其数据读写方法

技术领域

本公开涉及一种半导体存储器件，具体地，涉及一种包括由具有浮置体的晶体管组成的动态存储单元的半导体存储器件，及其数据读写方法。

背景技术

典型的动态存储单元包括一个存取晶体管和一个数据存储电容器。当对数据存储电容器充电时，存储了数据“1”；而当没有电荷充入数据存储电容器中时，存储了数据“0”。然而，因为在预定的时间过去之后数据存储电容器中的电荷会损失，必须执行刷新(恢复)操作。

另外，因为典型的动态存储单元需要电容器，所以当存储单元阵列包括典型的动态存储单元时，必须具有用于电容器的布局面积(layoutarea)，从而限制了可以将半导体存储器件的布局面积减小的程度。

为此，已经提出了具有浮置体(floating body)的晶体管。在这种晶体管中，因为在预定时间过去之后损失了所存储的多数载流子，可能需要对存储多数载流子的浮置体进行刷新。因此，尽管包括具有浮置体的晶体管的存储单元没有包括电容器(与典型存储单元不同)，包括具有浮置体的晶体管的存储单元与电容器类似地操作，使得可以将所述存储单元用作动态存储单元。

换句话说，具有浮置体的晶体管组成一个存储单元。因此，假使使用包括具有浮置体的晶体管的存储单元来制作具有特定容量的半导体存储器件，由包括具有浮置体的晶体管的存储单元构成的半导体存储器件具有比包括典型存储单元的半导体存储器件小的布局面积。

图1示出了包括具有浮置体的存储单元的传统半导体存储器件。所述半导体存储器件包括存储单元阵列块BLK1和BLK2；位线选择器10-11 至10-1m和10-21至10-2m；基准位线选择器12-1；电平限制器14-1至14-m、14-(m+1)；读出放大器16-1至16-m；基准电压产生器18；比较器COM1至COMm；锁存器LA1至LAm；写回门(write back gate)WBG1至WBGm；读列选择门RG1至RBm；写列选择门WG1至WGm；以及基准写列选择门RWG。

存储单元阵列块BLK1和BLK2的每一个均包括存储单元MC和基准存储单元RMC。在写操作期间，当将到预定的电压(例如，1.5V)施加到相应的字线，并且将比该预定电压高的电压(例如，1.5V以上)施加到相应的位线时，由于相应的存储单元MC的NMOS晶体管的漏极附近的碰撞电离，产生了许多电子-空穴对。这里，电子吸收在NMOS晶体管的漏极中，而空穴存储在浮置体中，使得写入数据“1”。即，当写数据“1”时，NMOS晶体管操作于饱和区。另一方面，当将预定的电压(例如，1.5V)施加到相应的字线，并且将比该预定电压低的电压(例如，-1.5V)施加到相对应的位线时，将浮置体和NMOS晶体管的漏极正向偏置，使得将存储在浮置体中的空穴大部分放电至漏极。结果，写入数据“0”。

当存储了数据“1”时，NMOS晶体管的阈值电压减少，并且当存储了数据“0”时，NMOS晶体管的阈值电压增加。此外，在读操作期间，当将预定电压(例如，1.5V)施加到相应的字线，并且将用于操作处于线性区的NMOS晶体管的电压(例如，0.2V)施加到相应的位线时，在相应的位线中出现电流差。通过读出电流差，存储单元读取数据“0”或数据“1”。当存储单元存储数据“1”时，在读取数据“1”时产生的位线电流由于较低的阈值电压而增加。作为比较，当存储单元存储数据“0”时，在读取数据“0”时产生的位线电流由于较高的阈值电压而减少。

位线选择器10-11至10-1m和10-21至10-2m的每一个均响应于位线选择信号BS1至BSk的每一个，来选择子存储单元阵列块SBLK11至SBLK1m和SBLK21至SBLK2m的每一个的k条位线BL1至BLk之一，并且将选定的位线与读出位线SBL1至SBLm的相应的一个相连。基准位线选择器12-1和12-2的每一个响应于基准位线选择信号RBS1和RBS2的相应的一个，将基准存储单元阵列块RBLK1和RBLK2的每一个的基准位线RBL1和RBL2与基准读出位线RSBL相连。

当读出位线SBL1至SBLm的相应的一个和基准读出位线RSBL处于比极限电压VBLR高的电压时，电平限制器14-1至14-m和14-(m+1)的每一个切断向读出位线SBL1至SBLm中相对应的一个和基准读出位线RSBL的电流Ic1至Ic(m+1)中相应电流的供应。即，当将极限电压VBLR的电平设定为0.2V时，由于电平限制器14-1至14-(m+1)，将用于读操作的电压施加到位线BL1至BLk以及基准位线RBL1和RBL2，以便允许电流Ic1至Ic(m+1)中的相应电流流动。这里，将极限电压VBLR设定为0.2V的低电平的原因是：当将极限电压VBLR设定为比0.2V高的电平时，将具有浮置体的NMOS晶体管偏置为处于饱和状态，使得当读取数据“0”时，可能由于碰撞电离而不正确地读取数据“1”。基准电压产生器18产生与电流Ic(m+1)相对应的基准电压VREF。读出放大器16-1至16-m的每一个均读出电流Ic1至Ic(m+1)的相应的一个，并且产生与已读出电流相对应的电压。由基准电压产生器18产生的基准电压VREF位于与从读出放大器16-1至16-m的每一个输出的数据“0”和数据“1”相对应的电压之间。

现在将描述如图1所示的半导体存储器件的读写操作。

首先，将描述基准存储单元RMC的写操作。

当将1.5V的电压施加到字线WL11且将基准位线选择信号RBS1激活时，将基准位线RBL1与基准读出位线RSBL相连。当将基准写列选择信号RWCSL激活时，将NMOS晶体管N7导通，并且因此将传输到写数据线WD的数据通过基准读出位线RSBL传输到基准位线RBL1。在这种情况下，当写数据具有-1.5V的电压时，将数据“0”写入到连接在字线WL11和基准位线RBL1之间的基准存储单元RMC中。以相同的方式，将数据“0”写入到连接在其他字线和基准位线RBL1之间的所有基准存储单元RMC中。此外，将数据“1”写入到连接在字线WL11至WL1n和WL21至WL2n与基准位线RBL2之间的所有基准存储单元RMC中。在这种情况下，写数据可以具有1.5V的电压。

换句话说，将数据“0”写入与各个基准存储单元阵列块RBLK1和RBLK2的基准位线RBL1相连的基准存储单元RMC中，并且将数据“1”写入与各个基准存储单元阵列块RBLK1和RBLK2的基准位线RBL2相连的 基准存储单元RMC中。因此，在读操作期间，将与各个基准存储单元阵列块RBLK1和RBLK2的基准位线RBL1和RBL2相连的基准存储单元RMC用于产生基准电压VREF。

接下来，将描述存储单元MC的写操作。当将1.5V的电压施加到字线WL11并且将位线选择信号BS1激活时，将位线BL1与读出位线SBL1相连。当将写列选择信号WCSL1激活时，将NMOS晶体管N6导通。在这种情况下，当将-1.5V的电压施加到写数据线WD时，将电压通过读出位线SBL1施加到位线BL1，使得将数据“0”写入连接在字线WL11和位线BL1之间的存储单元MC中。另一方面。当将1.5V的电压施加到写数据线WD时，将数据“1”写入。所有的存储单元MC以相同的方式执行写操作。

现在将讨论存储单元MC的读操作。当将1.5V的电压施加到字线WL11并且将位线选择信号BL1激活时，将位线BL1与读出位线SBL1相连，使得将信号从位线BL1传输到读出位线SBL1。在这种情况下，同时将基准位线选择信号RBS1和RBS2激活，因此，将基准位线RBL1和RBL2与基准读出位线RSBL相连，并且将信号从基准位线RBL1和RBL2传输到基准读出位线RSBL。

当读出位线SBL1处于比极限电压VBLR高的电压电平时，电平限制器14-1防止从电平限制器14-1的输出节点到读出位线SBL1的电流供应，使得读出位线SBL1保持比极限电压VBLR低的电压电平。此外，电平限制器14-1产生与存储单元MC中存储的数据相对应的电流Ic1。当基准读出位线RSBL处于比极限电压VBLR高的电压电平时，电平限制器14-(m+1)防止从电平限制器14-(m+1)的输出节点到基准读出位线RSBL的电流供应，使得基准读出位线RSBL保持比极限电压VBLR低的电压电平。此外，电平限制器14-(m+1)产生与基准存储单元RMC中存储的数据相对应的电流Ic(m+1)。

读出放大器16-1读出电流Ic1并且产生读出电压sn1。基准电压产生器18读出电流Ic(m+1)并且产生基准电压VREF。比较器COM1响应于读出放大器使能信号SEN而激活，将由读出放大器16-1产生的读出电压sn1与基准电压VREF相比较，并且产生读出数据。即，当由读出放大 器16-1产生的读出电压sn1比基准电压VREF低时，比较器COM1向相应的节点“a”输出高电平信号。相反地，当读出电压sn1比基准电压VREF高时，比较器COM1向相应的节点“a”输出低电平信号。锁存器LA1锁存所述读出数据。

此外，当将读列选择信号RCSL1激活时，将NMOS晶体管N2和N4导通。在这种情况下，当节点“a”处于高电平时，NMOS晶体管N5被导通，并且向反转读数据线RDB传输低电平数据。另一方面，当节点“b”处于高电平时，NMOS晶体管N3被导通，并且向读数据线RD传输低电平数据。即，在读操作期间，将低电平数据传输到读数据线RD或反转读数据线RDB。

在读操作之后，当将写回信号WB激活时，将NMOS晶体管N1导通，使得将高电平数据从读出位线SBL1传输到位线BL1。因此，对存储数据“1”并且连接在字线WL11和位线BL1之间的存储单元MC执行刷新操作。所有的存储单元MC以相同的方式执行读操作。

因此，为了执行读操作，包括具有浮置体的存储单元的传统半导体存储器件需要如图1所示的、包括电平限制器、读出放大器、比较器、锁存器、以及写回门的复杂电路结构。

此外，对于传统的半导体存储器件，执行刷新操作需要较长的时间段。这是因为用于读操作(或刷新操作)的、连接在一对读出位线之间的电路结构由k对位线共享。换句话说，一条字线需要激活k次，使得所有的存储单元可以执行刷新操作。

发明内容

一个实施例包括一种半导体存储器件，具有：第一存储单元阵列块，包括具有浮置体的存储单元，所述存储单元与字线、第一位线、以及第一源极线相连；第二存储单元阵列块，包括具有浮置体的基准存储单元，所述基准存储单元与基准字线、第二位线、以及第二源极线相连；第一隔离门部分，被配置成在第一位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；第二隔离门部分，被配置成在第二位线与读出位线和反转读出位线的至少一个之间选择性地传输信号；以及读出放 大器，被配置成将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。

另一个实施例包括一种半导体器件，包括：存储单元阵列块，每一个存储单元阵列块均包括位线；字线；基准字线；存储单元，具有浮置体，其中将每一条位线与存储单元的相应的子集相连；以及基准存储单元，具有浮置体并且与基准字线相连，其中每一条位线也与相应的基准存储单元相连。此外，半导体器件包括：隔离门，每一个隔离门与相应的存储单元阵列块的位线相连；以及读出放大器，与隔离门相连。

另一个实施例包括一种操作包括具有浮置体的存储单元的半导体存储器件的方法。所述方法包括：激活第一存储单元阵列的字线；激活第二存储单元阵列的基准字线；将第一存储单元的位线与读出放大器的读出位线相连；将第二存储单元阵列的位线与读出放大器的反转读出位线相连；以及对读出放大位线和反转读出放大位线之间的差进行放大。

附图说明

根据以下参考附图对实施例的详细描述，本发明的前述和其他目的、特征和优点将变得明白。附图不必是按比例的，重点在于说明实施例。

图1示出了包括具有浮置体的存储单元的传统半导体存储器件。

图2是根据实施例的半导体存储器件的方框图。

图3是示出了如图2所示的半导体存储器件的基准写操作的时序图。

图4是示出了如图2所示的半导体存储器件的写操作的时序图。

图5是示出了如图2所示的半导体存储器件的读操作的时序图。

具体实施方式

现在将参考附图更加全面地描述半导体存储器件及其数据读写方法的实施例。

图2是根据实施例的半导体存储器件的方框图。半导体存储器件包括存储单元阵列100、行解码器110、列解码器120和控制器130，并且 存储单元阵列100包括存储单元阵列块BLK0至BLK(k+1)、隔离门IS0至IS(k+1)、预充电电路PRE、读出放大器PSA和NSA、以及列选择门CSG。

在图2中，每一个块“SA”表示读出放大器电路，包括预充电电路PRE、位线读出放大器PSA和NSA、以及列选择门CSG。

预充电电路PRE包括NMOS晶体管N1和N2。读出放大器包括PMOS读出放大器PSA和NMOS读出放大器NSA。PMOS读出放大器PSA包括PMOS晶体管P1和P2。NMMOS读出放大器NSA包括NMOS晶体管N3和N4。列选择门CSG包括NMOS晶体管N5和N6。隔离门IS1至ISk的每一个均包括NMOS晶体管N7和N8。

配置如图2所示的半导体存储器件，使得可以通过在存储单元阵列块BLK1至BLKk的两侧上设置的两对数据线来输入和输出两对数据。

在图2中，存储单元阵列块BLK1至BLKk的每一个均包括基准NMOS晶体管RM和NMOS晶体管M。每一个基准NMOS晶体管具有浮置体和与基准字线RWL相连的栅极、与位线BL1、BL2、...之一相连的漏极、以及共同与公共源极线相连的源极。每一个NMOS晶体管M均具有浮置体和与字线WL11至WL1n之一相连的栅极、与位线BL1、BL2、...之一相连的漏极、以及共同与公共源极线相连的源极。

存储单元阵列块BLK0和BLK(k+1)的每一个均包括基准NMOS晶体管RM。每一个基准NMOS晶体管具有浮置体和与基准字线RWL0和RWL(k+1)相连的栅极、与位线BL1、BL2、...相连的漏极、以及共同与公共源极线相连的源极。基准NMOS晶体管RM组成基准存储单元，并且NMOS晶体管M组成存储单元。同样，公共源极线共同与诸如接地电压之类的电压相连。

尽管参考图2，将存储单元阵列块BLK0和BLKk(k+1)描述得与存储单元阵列块BLK1至BLKk不同地配置，存储单元阵列块BLK0和BLK(k+1)可以具有与存储单元阵列块BLK1至BLKk相同的结构。

现在将描述如图2所示的各个块的功能。

在存储单元阵列块BLK1至BLKk的每一个存储单元M中，在写操作期间，当将预定电压(例如，1.6V)施加到字线WL11至WLkn的相应的一个、并且将更高的电压(例如，2.3V)施加到位线BL1、BL2、...的相 应的一个时，写入数据“0”。同样，当将预定电压(例如，1.6V)施加到字线WL1至WLkn的相应的一个、并且将更低的电压(例如，-2.3V)施加到位线BL1、BL2、...的相应的一个时，写入数据“1”。在每一个基准存储单元RM中，在基准写操作期间，将预定电压(例如，1.6V)施加到所有的字线RWL1至RWLk，并且将预定电压(例如，1.6V)施加到位线BL1、BL2、...的相应的一个，电平在数据“1”和数据“0”之间的数据被写入。因此，存储数据“1”的存储单元M具有较低的阈值电压，存储数据“0”的存储单元M具有较高的阈值电压，并且其数据的电平位于数据“1”和数据“0”之间的基准存储单元RM具有中间阈值电压。

同样，在读操作期间，当将预定电压(例如，1.6v)施加到字线WL11至WLkn的相应的一个时，提供给位线BL1、BL2、...的相应的一个的电流量变得不同。分别响应于相应的隔离控制信号(IE1L1，IE1R1)至(IEkL1，IEkR1)，将隔离门IS1至ISk的NMOS晶体管N7导通。此外，分别响应于相应的隔离控制信号(IE1L2，IE1R2)至(IEkL2，IEkR2)，将隔离门IS1至ISk的NMOS晶体管N8导通。

预充电电路PRE响应于预充电控制信号VPRE，将读出位线对(SBL1、SBL1B)，(SBL2，SBL2B)、...的相应的一对预充电到预充电电压(VBL)电平。PMOS读出放大器PSA读出位线对(BL1、BL1B)、(BL2、BL2B)、...的相应的一对的一行的低电平电压，并且将该相应位线对的另一行的高电平电压放大到电压(LA)电平。NMOS读出放大器NSA读出位线对(BL1、BL1B)、(BL2、BL2B)、...的相应的一对的一行的高电平电压，并且将该相应位线对的另一行的低电平电压放大到电压(LAB)电平。例如，在读写操作期间，电压LA和LAB分别是2.3V和-2.3V。此外，在基准写操作期间，电压LA和LAB分别是1.6V和0V(或-2.3V)。列选择门CSG响应于通过列选择信号线CSL1至CSLm传输的相应的列选择信号，在读出位线对(SBL1，SBL1B)、(SBL2，SBL2B)、...与数据线对(D1，D1B)、(D12、D12B)、...、(DOk，DOkB)的相应的一对之间传输数据。

行解码器110响应于激活命令ACT对第一行地址RA1进行解码，并且选择字线WL11至WLkn的一个，并且同时响应于基准写命令RWR选择基准字线RWL1至RWLk。列解码器120响应于读命令RD或写命令WR对 列地址CA进行解码，并且选择列选择信号线CSL1至CSLm的一个。

控制器130接收第二行地址RA2和激活命令ACT；响应于基准写命令RWR来激活隔离控制信号IE0R2、IE1L2、...、以及IE(k+1)L2，以便导通在所有的存储单元阵列块BLK0至BLK(k+1)的两侧设置的隔离门IS0至IS(k+1)的NMOS晶体管N8；禁用预充电控制信号VPRE；以及将读出放大电压LA和LAB(例如，2.3V和1.6V)施加到所有的读出放大器电路SA。同样，控制器130响应于写命令WR禁用预充电控制信号VPRE；激活相应的隔离控制信号，以便导通在由第二行地址RA2指定的存储单元阵列块的两侧上设置的隔离门的NMOS晶体管N8，并且也导通在所指定的存储单元阵列块的两侧上的相邻存储单元阵列块的隔离门的NMOS晶体管N7；将读出放大电压LA和LAB(例如，2.3V和-2.3V)施加到在所指定的存储单元阵列块的两侧上设置的读出放大器电路SA。

此外，控制器130响应于读命令RD，在第一时间段期间禁用预充电控制信号VPRE；激活相应的隔离控制信号，以便导通由第二行地址RA2指定的存储单元阵列块的隔离门的NMOS晶体管N7，并且导通在所指定的存储单元阵列块的两侧上的相邻存储单元阵列块的隔离门的NMOS晶体管N8；在第二时间段期间，将读出放大电压LA和LAB施加到在所指定的存储单元阵列块的两侧上设置的读出放大器电路SA；以及在第三时间段期间，激活相应的隔离控制信号，以便导通在所指定的存储单元阵列块的两侧上设置的隔离门的NMOS晶体管N8。控制器130在基准写操作、写操作、和读操作之前和之后，激活预充电控制信号VPRE，并且施加预定的预充电电压(例如，1.2V或1.6V)。

图3是示出了如图2所示的半导体存储器件的基准写操作的时序图。

当施加基准写命令RWR时，行解码器110激活所有的基准字线选择信号，以便选择所有的基准字线RWL0至RWL(k+1)。例如，将1.6V的电压施加到基准字线RWL0至RWL(k+1)。控制器130激活隔离控制信号IE0R2、IE1L2、IE1R2、...、和IE(k+1)L2，并且施加预定电平的电压LA和LAB，用于启用所有读出放大器电路SA的读出操作。例如，施加2.3V的电压LA和0V或1.6V的电压LAB。结果，将隔离门IS0至IS(k+1) 的NMOS晶体管N8导通。

列解码器120激活所有的列选择信号，以便选择所有的列选择信号线CSL1至CSLm。结果，将所有列选择门CSG的NMOS晶体管N5和N6导通。在这种情况下，当通过所有数据输入/输出线对D1/D1B到Dk/DkB施加一对数据(即，高电平数据和低电平数据)时，在所有读出位线对(SBL1，SBL1B)、(SBL2，SBL2B)、...之间产生电压差。该电压差由PMOS读出放大器PSA和NMOS读出放大器NSA进行放大，使得将电压LA施加到所有读出位线SBL1、SBL2、...并且将电压LAB施加到所有反转读出位线SBL1B、SBL2B、...因此，也将电压LAB施加到所有位线BL1、BL2、...结果，将其电平位于数据“1”和数据“0”之间的数据存储在所有基准存储电压RM中，使得所有基准存储单元RM具有位于存储数据“1”的存储单元的阈值电压和存储数据“0”的存储单元的阈值电压之间的阈值电压。因此，在基准写操作中对基准存储单元RM进行写操作。

图4是示出了当将数据“1”和数据“0”分别写入与存储单元阵列块BLK1的字线WL11以及位线BL1和BL2相连的存储单元MC中时如图2所示的半导体存储器件的写操作的时序图。

当施加激活命令ACT以及第一和第二地址RA1和RA2时，行解码器110对第一行地址RA1进行解码，并且激活字线WL11。例如，将1.6V的电压施加到字线WL11。控制器130对第二行地址RA2进行解码，并且激活隔离控制信号IE1L2和IE1R2。此外，当施加写命令WR和行地址CA时，列解码器120对列地址CA进行解码并且激活列选择信号线CSL1。

响应于写命令WR，控制器130施加电压LA和LAB，用于启用在存储单元阵列块BLK1的两侧上设置的读出放大器电路SA的操作。例如，施加2.3V的电压LA和-2.3V的电压LAB。然后，将在存储单元阵列块BLK1的两侧上设置的列选择门CSG导通，并且将存储单元阵列块BLK1的两侧上设置的隔离门IS1的NMOS晶体管N8导通。因此，将数据线对(D1，D1B)和(D12，D12B)与相应的读出位线对(SBL1，SBL1B)和(SBL2，SBL2B)相连，并且将相应的反转读出位线SBL1B和SBL2B与存储单元阵列块BLK1的相应的位线BL1和BL2相连。因此，将数据线对(D1，D1B)中的数据对(低电平数据和高电平数据)传输到读出位线对(SBL2， SBL2B)，并且将数据线对(D12，D12B)中的数据对(高电平数据和低电平数据)传输到读出位线对(SBL1，SBL1B)。

读出位线对(SBL1，SBL1B)和(SBL2，SBL2B)的电压由读出放大器PSA和NSA进行放大。例如，将读出位线对(SBL1，SBL1B)分别放大到2.3V和-2.3V，以及将读出位线对(SBL2，SBL2B)分别放大到-2.3V和2.3V。结果，将数据“1”写入与存储单元阵列块BLK1的字线WL11和位线BL1相连的存储单元M中，以及将数据“0”写入与字线WL11和位线BL2相连的存储单元M中。因此在写操作中对存储单元MC进行了写操作。

图5是示出了当将数据“1”和数据“0”分别从与存储单元阵列块BLK1的字线WL11以及位线BL1和BL2相连的存储单元MC中读出时如图2所示的半导体存储器件的读操作的时序图。

当施加激活命令ACT以及第一和第二地址RA1和RA2时，行解码器110对第一行地址RA1进行解码，并且激活字线WL11以及基准字线RWL0和RWL2。例如，将1.6V的电压施加到字线WL11以及基准字线RWL0和RWL2。控制器130对第二行地址RA2进行解码，并且激活隔离控制信号IE1L1、IE1R1、IE0R2和IE2L2。

具体地，在时间段T1期间，将字线WL11和隔离控制信号IE1L1、IE1R1、IE0R2和IE2L2激活。因此，将在存储单元阵列块BLK1的两侧上设置的隔离门IS1的NMOS晶体管N7和在存储单元阵列块BLK1的两侧上设置的隔离门IS0和IS2的NMOS晶体管N8导通。此外，存储单元阵列块BLK1的位线BL1的电压变为在从预充电电压VBL减去存储数据“1”的存储单元M的阈值电压Vth1之后得到的电压(VBL-Vth1)。位线BL2的电压变为在从预充电电压VBL减去存储数据“0”的存储单元M的阈值电压Vth0之后得到的电压(VBL-Vth0)。位线BL1和BL2的电压变为读出位线SBL1和SBL2的电压。存储单元阵列块BLK2的位线BL1的电压和存储单元阵列块BLK0的位线BL2的电压的每一个均变为在从预充电电压VBL减去存储其电平在数据“1”和数据“0”的电平之间的数据的基准存储单元RM的阈值电压Vth(1/2)之后得到的VBL-Vth(1/2)，并且存储单元阵列块BLK0和BLK2的位线BL1和BL2的电压变为反转读出位线 SBL1B和SBL2B的电压。

因为存储数据“1”的存储单元M的阈值电压Vth1比存储数据“1”和数据“0”之间的基准电平的基准存储单元RM的阈值电压Vth(1/2)低，读出位线SBL1的电压比反转读出位线SBL1B的电压高。类似地，读出位线SBL2的电压比反转读出位线SBL2B的电压低，因为存储数据“1”的存储单元M的阈值电压Vth0比基准存储单元RM的阈值电压Vth(1/2)高。结果，在时间段T1期间，在读出位线对(SBL1，SBL1B)和(SBL2，SBL2B)的每一对之间产生了电压差。

控制器130响应于读命令RD禁用隔离控制信号IE1L1、IE1R1、IE0R2和IE2L2，并且施加电压LA和LAB，用于启用在存储单元阵列块BLK1的两侧上设置的读出放大器电路SA的操作。例如，施加2.3V的电压LA和-2.3V的电压LAB。

具体地，在时间段T2期间，禁用隔离控制信号IE1L1、IE1R1、IE0R2和IE2L2，并且施加电压LA和LAB。因此，将隔离门IS1的NMOS晶体管N7和在隔离门IS0和IS1的NMOS晶体管N8截止。此外，在存储单元阵列块BLK1的两侧上设置的PMOS读出放大器PSA和NMOS读出放大器NSA执行读出操作，使得分别向在存储单元阵列块BLK1的右侧上设置的读出位线对SBL1和SBL1B提供2.3V和-2.3V，并且分别向在存储单元阵列块BLK1的左侧上设置的读出位线对SBL2和SBL2B提供-2.3V和2.3V。

在时间段T2期间，读出位线对(SBL1，SBL1B)和(SBL2，SBL2B)执行读出和放大操作。

在时间段T2之后，控制器130激活隔离控制信号IE1R1和IE1L1。列解码器120对与读命令RD一起施加的列地址CA进行解码，并且激活列选择信号线CSL1。

具体地，在时间段T3期间，激活隔离控制信号IE1R1和IE1L1，并且激活列选择信号线CSL1。然后，将隔离门IS1的NMOS晶体管N8导通。因此，将-2.3V的电压从反转读出位线SBL1B施加到位线BL1，并且将2.3V的电压从反转读出位线SBL2B施加到位线BL2。因此，将数据“1”在连接在存储单元阵列块BLK1的字线WL11和位线BL1之间的存储单元M中恢复，并且将数据“0”在连接在存储单元阵列块BLK1的字线WL11 和位线BL2之间的存储单元M中恢复。此外，列选择门CSG被导通，并且从读出位线对(SBL1，SBL1B)和(SBL2，SBL2B)向相应的数据线对(D1，D1B)和(D12，D12B)传输数据。即，在时间段T3期间，将数据在存储单元M中恢复并传输。因此，在读操作期间，对存储单元M中的数据进行读取和恢复。

尽管已经将数据“1”和数据“0”用于描述读写操作，此种数据电平仅是描述性的，并且在操作期间可以是任意电平。此外，尽管已经描述了诸如2.3V和1.6V的具体电压，本领域的普通技术人员应该理解，此种电压是示例并且可以使用其他电压。

另外，在基准写操作、写操作、和读操作之前和之后，控制器130激活预充电控制信号VPRE，并且施加预充电电压VBL，以便对位线BL1、BL2、...以及读出位线对(SBL1，SBL1B)、(SBL2，SBL2B)、...进行预充电。

可以用与读操作类似的方式对根据本发明的半导体存储器件的存储单元M进行刷新，不同之处在于：没有激活用于激活列选择信号线CSL1至CSLm的列选择信号。此外，可以用与存储单元M的刷新操作类似的方式对半导体存储器件的基准存储单元RM进行刷新。换句话说，使用于启用列选择门CSG的列选择信号线CSL1至CSLm去激活，并且将与用于基准写操作而施加的电压相同的电压施加到读出放大器电路SA，使得基准存储单元RM可以执行刷新操作。

在半导体存储器件的实施例中，读出放大器电路与位线一一对应。因此，所有存储单元M可以通过仅激活字线一次而执行刷新操作。结果，因为半导体存储器件仅激活字线一次以执行刷新操作，可以缩短刷新操作所需的时间。

此外，如上所述，半导体存储器件的实施例具有用于数据读操作的读出放大器电路的简化结构以及用于刷新操作的减小时间。

在一个实施例中，半导体存储器件包括：存储单元阵列，所述存储单元阵列包括第一存储单元阵列块和第二存储单元阵列块，第一存储单元阵列块包括具有浮置体的存储单元，所述存储单元与字线、第一位线、以及第一源极线相连，第二存储单元阵列块包括具有浮置体的基准存储 单元，所述基准存储单元与基准字线、第二位线、以及第二源极线相连；第一隔离门部分，用于在写操作期间和在读操作的第三时间段期间，在第一位线与反转读出位线之间传输信号，以及用于在读操作的第一时间段期间，在第一位线和读出位线之间传输信号；第二隔离门部分，用于在读操作的第一时间段期间，在第二位线和反转读出位线之间传输信号；预充电部分，用于在预充电操作期间将读出位线和反转读出位线预充电到预充电电压电平；以及读出放大器，用于在写操作期间和读操作的第二和第三时间段期间，将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。

第一隔离门部分可以包括：第一晶体管，用于响应于第一隔离控制信号，在第一位线和读出位线之间传输信号；以及第二晶体管，用于响应于第二隔离控制信号，在第一位线和反转读出位线之间传输信号。此外，第二隔离门部分可以包括第三晶体管，用于响应于第三隔离控制信号，在第二位线和反转读出位线之间传输信号。

半导体存储器件还可以包括控制器，用于在写操作期间激活第二隔离控制信号并且施加读出放大电压，用于在读操作的第一时间段期间激活第一隔离控制信号和第三隔离控制信号，用于在写操作期间和在读操作的第二时间段期间，施加第一和第二读出放大电压；以及用于在读操作的第三时间段期间，激活第二隔离控制信号并且施加第一和第二读出放大电压。第一读出放大电压可以是正的第一电压，以及第二读出放大电压可以是负的第二电压。在基准写操作期间，控制器可以激活第三隔离控制信号，并且施加与第一读出放大电压不同的第三读出放大电压。第三读出放大电压可以具有在正的第一电压和负的第二电压之间的电压电平。此外，半导体存储器件可以在写操作之前和之后、在读操作的第一时间段之前、以及在读操作的第三时间段之后执行预充电操作。

在另一个实施例中，半导体存储器件包括：存储单元阵列，所述存储单元阵列包括第一存储单元阵列块和第二存储单元阵列块，第一存储单元阵列块包括第一存储单元和第一基准存储单元，每一个第一存储单元均具有浮置体，与第一字线、第一位线、以及第一源极线相连，每一个第一基准存储单元均具有浮置体，与第一基准字线、第一位线、以及 第一源极线相连；第二存储单元阵列块包括第二存储单元和第二基准存储单元，每一个第二存储单元均具有浮置体，与第二字线、第二位线、以及第二源极线相连，第二基准存储单元均具有浮置体，与第二基准字线、第二位线、以及第二源极线相连；第一隔离门部分，用于在第一写操作期间和在第一读操作的第三时间段期间在第一位线与反转读出位线之间传输信号，用于在第一读操作的第一时间段期间在第一位线和读出位线之间传输信号，以及用于在第二读操作的第三时间段期间在第一位线和反转读出位线之间传输信号；第二隔离门部分，用于在第二写操作期间和第二读操作的第三时间段期间，在第二位线和反转读出位线之间传输信号，用于在第二读操作的第一时间段期间在第二位线和读出位线之间传输信号，以及用于在第一读操作的第三时间段期间在第二位线和反转读出位线之间传输信号；预充电部分，用于在预充电操作期间将读出位线和反转读出位线预充电到预充电电压电平；以及读出放大器，用于在第一和第二写操作期间和在第一和第二读操作的第二和第三时间段期间，将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。

第一隔离门部分可以包括：第一晶体管，用于响应于第一隔离控制信号，在第一位线和读出位线之间传输信号；以及第二晶体管，用于响应于第二隔离控制信号，在第一位线和反转读出位线之间传输信号。此外，第二隔离门部分可以包括：第三晶体管，用于响应于第三隔离控制信号，在第二位线和读出位线之间传输信号；以及第四晶体管，用于响应于第四隔离控制信号，在第二位线和反转读出位线之间传输信号。

半导体存储器件还可以包括控制器，用于在第一写操作期间激活第二隔离控制信号并且施加第一和第二读出放大电压；用于在第一读操作的第一时间段期间激活第一和第四隔离控制信号，在第一读操作的第二和第三时间段期间施加第一和第二读出放大电压，以及在第一读操作的第三时间段期间，激活第二隔离控制信号；用于在第二写操作期间，激活第四隔离控制信号，并且施加第一和第二读出放大电压；以及用于在第二读操作的第一时间段期间激活第二和第三隔离控制信号，在第二读操作的第二和第三时间段期间施加第一和第二读出放大电压，以及在第 二读操作的第三时间段期间激活第四隔离控制信号。第一读出放大电压可以是正的第一电压，以及第二读出放大电压可以是负的第二电压。此外，在第一基准写操作期间，控制器可以激活第二隔离控制信号，并且施加与第一和第二读出放大电压之一不同的第三读出放大电压，并且可以在第二基准写操作期间激活第四隔离控制信号并且施加第一和第三读出放大电压。第三读出放大电压可以具有在正的第一电压和负的第二电压之间的电压电平。

半导体存储器件可以在第一和第二写操作之前和之后、在第一和第二读操作的第一时间段之前、以及在第一和第二读操作的第三时间段之后执行预充电操作。

在另一个实施例中，半导体存储器件还可以包括列选择门部分，用于在读出位线和数据输入/输出线之间传输数据，以及用于在反转读出位线和反转数据输入/输出线之间传输数据。

在另一个实施例中，读出放大器可以包括：PMOS读出放大器，包括第一PMOS晶体管和第二PMOS晶体管，在读出位线和反转读出位线之间串联连接，并且将读出位线和反转读出位线之一的高电平数据读出，以将高电平数据放大到第一读出放大电压电平；以及NMOS读出放大器，包括第一NMOS晶体管和第二NMOS晶体管，在读出位线和反转读出位线之间串联连接，并且将读出位线和反转读出位线之一的低电平数据读出，以将低电平数据放大到第二读出放大电压电平。预充电部分可以包括第三NMOS晶体管和第四NMOS晶体管，在读出位线和反转读出位线之间串联连接，并且响应于预充电控制信号，将读出位线和反转读出位线预充电到预充电电压电平。

此外，基准存储单元(或第一和第二基准存储单元的每一个)可以均具有比存储数据“1”的存储单元之一的阈值电压高、而比存储数据“0”的存储单元之一的阈值电压低的阈值电压。

另一个实施例是一种用于半导体存储器件的数据读/写方法，所述半导体存储器件包括：存储单元阵列，所述存储单元阵列包括第一存储单元阵列块和第二存储单元阵列块，第一存储单元阵列块包括具有浮置体、与字线、第一位线、以及第一源极线相连的存储单元，第二存储单 元阵列块包括具有浮置体、与基准字线、第二位线、以及第二源极线相连的基准存储单元，以存储其电平位于存储数据“1”的存储单元之一和存储数据“0”的存储单元之一的中间的数据；预充电部分，用于将读出位线和反转读出位线预充电到预充电电压电平；以及读出放大器，用于将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。所述方法包括：在写操作期间，将第一位线与反转读出位线相连，并且将由读出放大器放大的反转读出位线的电压传输到第一位线；以及在读操作的第一时间段期间，将第一位线与读出位线相连并且将第二位线与反转读出位线相连，以产生读出位线和反转读出位线之间的电压差，以及在读操作的第二和第三时间段期间，使用读出放大器将读出位线和反转读出位线的电压放大到第一和第二读出放大电压，并且将反转位线与第一位线相连。

可以在写操作之前和之后、在读操作的第一时间段之前、以及在读操作的第三时间段之后，使用预充电部分将读出位线和反转读出位线预充电到预充电电压电平。

在写操作期间，当将字线激活并且反转读出位线处于正的电压电平时，可以由于碰撞电离而将数据“1”写入存储单元中，并且当将字线激活并且反转读出位线处于负的电压电平时，可以由于正向偏置而将数据“0”写入存储单元中。

在读操作的第二时间段期间，第一位线可以与读出位线断开，并且第二位线可以与反转读出位线断开，并且在读操作的第三时间段期间，第一位线可以与反转读出位线相连。

尽管在这里已经公开了实施例并且采用特定的术语，只是将它们用于并且解释为一般的和描述性的意思，并且不是为了限制的目的。因此，本领域的普通技术人员应当理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。

Claims (28)

1.一种半导体存储器件，包括：

第一存储单元阵列块，包括具有浮置体的存储单元，所述存储单元与字线、第一位线和第一源极线相连；

第二存储单元阵列块，包括具有浮置体的基准存储单元，所述基准存储单元与基准字线、第二位线和第二源极线相连；

第一隔离门部分，被配置成在第一位线与读出位线和反转读出位线的至少一个之间传输信号；

第二隔离门部分，被配置成在第二位线与读出位线和反转读出位线的至少一个之间传输信号；以及

读出放大器，被配置成将读出位线和反转读出位线的电压放大到第一和第二读出放大电压电平。

2.如权利要求1所述的半导体存储器件，还包括列选择门部分，被配置成在读出位线和数据输入/输出线之间传输数据，以及在反转读出位线和反转数据输入/输出线之间传输数据。

3.如权利要求1所述的半导体存储器件，其中，读出放大器包括：

PMOS读出放大器，包括在读出位线和反转读出位线之间串联连接的第一PMOS晶体管和第二PMOS晶体管，PMOS读出放大器被配置成将读出位线和反转读出位线之一的低电平数据读出，以将所述读出位线和反转读出位线中另一个的高电平数据放大到第一读出放大电压电平；以及

NMOS读出放大器，包括在读出位线和反转读出位线之间串联连接的第一NMOS晶体管和第二NMOS晶体管，NMOS读出放大器被配置成将读出位线和反转读出位线之一的高电平数据读出，以将所述读出位线和反转读出位线中另一个的低电平数据放大到第二读出放大电压电平。

4.如权利要求1所述的半导体存储器件，还包括：

预充电部分，被配置成响应于预充电控制信号，将读出位线和反转读出位线预充电到预充电电压电平，并且包括在读出位线和反转读出位线之间串联连接的第三NMOS晶体管和第四NMOS晶体管。

5.如权利要求1所述的半导体存储器件，其中：

读操作分为三个时间段：第一时间段、第二时间段和第三时间段，

将第一隔离门部分配置成：在写操作期间和读操作的第三时间段期间在第一位线和反转读出位线之间传输信号，以及在读操作的第一时间段期间在第一位线和读出位线之间传输信号；

将第二隔离门部分配置成：在读操作的第一时间段期间在第二位线和反转读出位线之间传输信号；以及

将读出放大器配置成：在写操作期间以及在读操作的第二时间段和第三时间段期间，放大读出位线和反转读出位线的电压。

6.如权利要求5所述的半导体存储器件，其中，基准写操作期间的第一和第二读出放大电压电平的至少一个处于写操作期间的第一和第二读出放大电压电平之间。

7.如权利要求6所述的半导体存储器件，其中，第一隔离门部分包括：

第一晶体管，被配置成响应于第一隔离控制信号，在第一位线和读出位线之间传输信号；以及

第二晶体管，被配置成响应于第二隔离控制信号，在第一位线和反转读出位线之间传输信号。

8.如权利要求7所述的半导体存储器件，其中，第二隔离门部分包括：

第三晶体管，被配置成响应于第三隔离控制信号，在第二位线和反转读出位线之间传输信号。

9.如权利要求8所述的半导体存储器件，还包括控制器，被配置成：

在写操作期间，激活第二隔离控制信号并且施加第一和第二读出放大电压；

在读操作的第一时间段期间，激活第一隔离控制信号和第三隔离控制信号，以及在写操作期间和在读操作的第二时间段期间，施加第一和第二读出放大电压；以及

在读操作的第三时间段期间，激活第二隔离控制信号并且施加第一和第二读出放大电压。

10.如权利要求9所述的半导体存储器件，其中，第一读出放大电压是正的第一电压，以及第二读出放大电压是负的第二电压。

11.如权利要求10所述的半导体存储器件，其中，将控制器配置成在基准写操作期间激活第三隔离控制信号，并且施加与第一和第二读出放大电压的至少一个不同的第三读出放大电压。

12.如权利要求11所述的半导体存储器件，其中，第三读出放大电压具有处于所述正的第一电压和所述负的第二电压之间的电压电平。

13.如权利要求9所述的半导体存储器件，其中，将控制器配置成产生预充电信号，使得在写操作之前和之后、在读操作的第一时间段之前、以及在读操作的第三时间段之后执行预充电操作。

14.如权利要求1所述的半导体存储器件，其中，

第一存储单元阵列块还包括多个第一存储单元、多个第一基准存储单元、多条第一位线、多条第一字线、第一源极线、以及第一基准字线：

每一个第一存储单元均具有浮置体并且与相应的第一字线、相

应的第一位线、以及第一源极线相连；以及

每一个第一基准存储单元均具有浮置体并且与第一基准字线、

相应的第一位线、以及第一源极线相连；

第二存储单元阵列块还包括多个第二存储单元、多个第二基准存储单元、多条第二位线、多条第二字线、第二源极线、以及第二基准字线：

每一个第二存储单元均具有浮置体并且与相应的第二字线、相应的第二位线、以及第二源极线相连；以及

每一个第二基准存储单元均具有浮置体并且与第二基准字线、相应的第二位线、以及第二源极线相连；

其中，对第一存储单元阵列块中第一存储单元的写操作为第一写操作，对第一存储单元阵列块中第一存储单元的读操作为第一读操作，所述第一读操作分为三个时间段：第一时间段、第二时间段和第三时间段；

对第二存储单元阵列块中第二存储单元的写操作为第二写操作，对第二存储单元阵列块中第二存储单元的读操作为第二读操作，所述第二读操作分为三个时间段：第一时间段、第二时间段和第三时间段；

第一隔离门部分被配置成在第一写操作期间、以及在第一读操作的第三时间段和第二读操作的第三时间段期间，在第一位线与反转读出位线之间传输信号，以及在第一读操作的第一时间段期间在第一位线和读出位线之间传输信号；以及

第二隔离门部分被配置成在第二写操作期间、以及在第二读操作的第三时间段和第一读操作的第三时间段期间，在第二位线和反转读出位线之间传输信号，以及在第二读操作的第一时间段期间在第二位线和读出位线之间传输信号。

15.如权利要求14所述的半导体存储器件，其中，第一隔离门部分和第二隔离门部分包括：

第一晶体管，用于响应于第一隔离控制信号，在第一位线和读出位线之间传输信号；

第二晶体管，用于响应于第二隔离控制信号，在第一位线和反转读出位线之间传输信号；

第三晶体管，用于响应于第三隔离控制信号，在第二位线和读出位线之间传输信号；以及

第四晶体管，用于响应于第四隔离控制信号，在第二位线和反转读出位线之间传输信号。

16.如权利要求15所述的半导体存储器件，还包括控制器，被配置成：

在第一写操作期间激活第二隔离控制信号，并且施加第一和第二读出放大电压；

在第一读操作的第一时间段期间激活第一和第四隔离控制信号；

在第一读操作的第二和第三时间段期间施加第一和第二读出放大电压；

在第一读操作的第三时间段期间，激活第二隔离控制信号；

在第二写操作期间，激活第四隔离控制信号，并且施加第一和第二读出放大电压；

在第二读操作的第一时间段期间激活第二和第三隔离控制信号；

在第二读操作的第二和第三时间段期间施加第一和第二读出放大电压；以及

在第二读操作的第三时间段期间激活第四隔离控制信号。

17.如权利要求16所述的半导体存储器件，其中，对第一存储单元阵列块中第一基准存储单元的基准写操作为第一基准写操作，对第二存储单元阵列块中第二基准存储单元的基准写操作为第二基准写操作，并且还将控制器配置成：

在第一基准写操作期间，激活第二隔离控制信号，并且施加与第一和第二读出放大电压的至少一个不同的第三读出放大电压；以及

在第二基准写操作期间，激活第四隔离控制信号，并且施加第一和第三读出放大电压。

18.一种半导体器件，包括：

多个存储单元阵列块，每一个存储单元阵列块均包括：

多条位线；

多条字线；

基准字线；

具有浮置体的多个存储单元，每一条位线与相应的存储单元子集相连；以及

具有浮置体、并且与基准字线相连的多个基准存储单元，每一条位线也与相应的基准存储单元相连；

多个隔离门，每一个隔离门与相应存储单元阵列块的位线相连；以及

与隔离门相连的多个读出放大器，

其中，每一个隔离门还包括：

多个第一晶体管；以及

多个第二晶体管，每一个第二晶体管均与第一晶体管之一形成晶体管对；

其中，针对每一个晶体管对，第一晶体管连接在相应存储单元阵列块的相应位线和相应读出放大器的读出位线之间，并且第二晶体管连接在相应存储单元阵列块的相应位线和相应读出放大器的反转读出位线之间。

19.如权利要求18所述的半导体器件，其中，串联连接存储单元阵列块和读出放大器，使得存储单元阵列块与读出放大器交替排列。

20.如权利要求19所述的半导体器件，其中，针对每一个存储单元阵列块，将相应的隔离门连接在存储单元阵列块和与该存储单元阵列块相连的任意读出放大器之间。

21.如权利要求18所述的半导体器件，还包括：

行解码器，通过字线和基准字线与存储单元阵列块相连；

列解码器，与针对读出放大器的多个列选择门相连；以及

控制器，与隔离门和读出放大器相连，并且被配置成产生针对隔离门的多个隔离控制信号以及针对读出放大器的多个读出放大电压。

22.一种操作半导体存储器件的方法，所述半导体存储器件包括具有浮置体的存储单元，所述方法包括：

激活第一存储单元阵列的字线；

激活第二存储单元阵列的基准字线；

将第一存储单元阵列的位线与读出放大器的读出位线相连；

将第二存储单元阵列的位线与读出放大器的反转读出位线相连；以及

对读出位线和反转读出位线之间的差进行放大。

23.如权利要求22所述的方法，还包括：

将反转读出位线与第一存储单元阵列的位线相连；以及

将读出位线和反转读出位线与数据线和反转数据线相连。

24.如权利要求22所述的方法，还包括：

在对读出位线和反转读出位线之间的差进行放大期间，向读出放大器施加第一读出放大电压和第二读出放大电压；

其中，第一读出放大电压与第二读出放大电压不同。

25.如权利要求24所述的方法，还包括：

激活第一存储单元阵列和第二存储单元阵列的至少一个的基准字线；

将第一存储单元阵列和第二存储单元阵列的所述至少一个的位线与相应的读出放大器的反转读出位线相连；以及

将第三读出放大电压施加到所述相应的读出放大器；

其中，第三读出放大电压在第一读出放大电压和第二读出放大电压之间。

26.如权利要求22所述的方法，还包括：

在对读出位线和反转读出位线之间的差进行放大之前，将第一存储单元阵列的位线与读出放大器的读出位线断开；以及

在对读出位线和反转读出位线之间的差进行放大之前，将第二存储单元阵列的位线与读出放大器的反转读出位线断开。

27.如权利要求22所述的方法，还包括：

在对读出位线和反转读出位线之间的差进行放大期间，向读出放大器施加第一读出放大电压和第二读出放大电压；

将数据线和反转数据线与读出位线和反转读出位线相连；以及

将反转读出位线与第一存储单元阵列的位线相连。

28.如权利要求22所述的方法，其中：

将第一存储单元阵列的位线与读出放大器的读出位线相连的步骤还包括将第一存储单元阵列的每一条位线与相应的读出放大器的读出位线相连；以及

所述方法还包括：针对每一个相应的读出放大器，

将读出放大器的反转读出位线与除第一存储单元阵列以外的存储单元阵列的相应的位线相连；以及

将读出放大器的反转读出位线与第一存储单元阵列的相应的位线相连。

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