JP2007042250A - Dsv制御装置およびdsv制御方法 - Google Patents
Dsv制御装置およびdsv制御方法 Download PDFInfo
- Publication number
- JP2007042250A JP2007042250A JP2005228235A JP2005228235A JP2007042250A JP 2007042250 A JP2007042250 A JP 2007042250A JP 2005228235 A JP2005228235 A JP 2005228235A JP 2005228235 A JP2005228235 A JP 2005228235A JP 2007042250 A JP2007042250 A JP 2007042250A
- Authority
- JP
- Japan
- Prior art keywords
- dsv
- control
- value
- bit
- control bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
- G11B2020/1457—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof wherein DC control is performed by calculating a digital sum value [DSV]
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc-Dc Converters (AREA)
- Rectifiers (AREA)
Abstract
DSV制御のためビットを挿入しても符号列の総和の絶対値を小さくすることが出来ず、発散傾向となってしまう場合があった。
【解決手段】
DSV制御装置は、DCコントロールブロックごとにDC制御ビットを挿入するDSV制御装置であって、第1のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定する第1のDSV累積値比較部と、前記第1のDCコントロールブロックおよび第1のDCコントロールブロックに続く複数のDCコントロールブロックまでの第1および第2のDSV累積値を比較する第2のDSV累積値比較部と、前記第1、第2のDSV累積値比較部の出力に基づいて、前記第1のコントロールブロックに対するDC制御ビットの値を決定するDC制御ビット決定出力部とを有する。
【選択図】 図10
Description
DCコントロールブロックのDSV値を累積して第1の計算を行い、前記第1の計算の計算結果と、保持された第1のDSV累積値を比較して第1の比較を行い、第1の比較結果に基づいて任意のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定し、前記ターゲットフラグが設定されたDC制御ビットに対応するDCコントロールブロックおよび当該DCコントロールブロックに続く複数のDCコントロールブロックまでの第2のDSV累積値を複数比較して第2の比較を行い、前記第1、第2の比較結果から、前記第ターゲットフラグが設定されたDC制御ビットの値を決定する。
17PP変調部505は、データビット列D3を、例えば上記した表1に示すような所定の変換規則に従って、符号列に変調する。その後、さらに一部の同期信号が同期信号挿入部506によって付加されて、NRZI化部へと供給される。
DC制御ビットが「0」の場合
DSVsum=DSVaccum+DSVt0―DSVsame ・・・(1)
DC制御ビットが「1」の場合
DSVinv=DSVaccum+DSVt1+DSVsame ・・・(2)
となることが分かる。
DSVinv=DSVaccum+DSVt1+DSVaccum+DSVt0−DSVsum
・・・・(3)
この式(3)の関係は、例えばDSVt0がDC制御ビット「1」に対応し、DSVt1がDC制御ビット「0」に対応するなどの組み合わせを変えても常に成立する。この式(3)の関係を元にして、本実施の形態では以下に説明する手順に従ってDSV制御が行われる。なお、図12は、以下に説明する手順を示すフローチャートである。以下、図12を参照して本実施の形態のDSV制御手順について説明する。
記録開始時のDSVの値を0としDSV制御の対象となる1つ目のDCコントロールブロックのDC制御ビットまでのデータを変調して得られるDSV累積値をDSV制御におけるDSV初期値とする。以下では特にフィジカルクラスタの部分に絞って説明する。
以降のDCコントロールブロックBnでは、ステップS3以降の動作が繰り返される。ここで、1つのレコーディングフレームには28個のDCコントロールブロックB0〜B27が含まれている。本実施の形態では、レコーディングフレームで31フレーム分、ステップS3以降の動作が繰り返される。ここで、レコーディングフレームで、31フレームという単位はブルーレイ規格で1セクタと呼ばれる単位に相当するが、セクタの詳細については省略する。
DCコントロールブロックBn−1のDC制御ビットを「0」、「1」と設定したそれぞれの場合について、DCコントロールブロックBn−1の45、46ビット目からDCコントロールブロックBnの44bit目までDSVの積算を行う。
本実施の形態におけるDSV制御では、DCコントロールブロックの2つの系についてDSV累積値の絶対値が小さい方を、DCコントロールブロックBn−1の46ビット目のDC制御ビットとして仮設定する。ただし、ターゲットフラグがONで、DSV累積値の絶対値がある基準値を超えていた場合は絶対値が大きい方をDC制御ビットとして選択することも可能である。このDC制御ビットの選択の際、絶対値の大小の選択に関わらず、次のステップS3での計算は選択したDC制御ビットの極性をベースに行う。
上記のステップS4のあと、本実施の形態ではターゲットフラグを参照する。ターゲットフラグがONであればステップS6に進み、それ以外であればステップS10の処理を行う。
ステップS5において、ターゲットフラグが設定されたDC制御ビットがあった場合、その後のDCコントロールブロックを含めたDSV累積値を計算し、DSV値が収束するかどうかを確認する。具体的には上記した式(3)を用いてDSVinvを計算する。その結果、ターゲットフラグが設定されたDC制御ビットまでのDSV累積値DSVtgtよりもDSVsumあるいはDSVinvが小さくなれば(DSVtgt>DSVsumあるいはDSVtgt>DSVinv)、DSV値が収束すると判断しステップS8に進む。DSV値が収束しない場合はステップS7に進む。
図5における遅延処理部502の持つバッファの限界であれば、DC制御ビットを決定しなければならない。そのため、バッファの限界であればステップS8へ進み、それ以外の場合はステップS3へと戻る。
ステップS6においてDSV値が収束すると判断された場合は、収束するDC制御ビットを選択してDC制御ビットとして決定する。また、ステップS7で、バッファ限界であると判断された場合は、式(3)に基づいてターゲットとしたDC制御ビットを反転した場合のDSVinvを計算する。バッファ限界の場合は、DSV絶対値が小さくなる方のDC制御ビットをDC制御ビットとして決定する。DC制御ビットを決定した後、ステップS4で仮設定したDC制御ビットを反転させた場合は、ステップS9へ進む。ステップS4で決定したDC制御ビットを反転させない場合は、ステップS3へと戻る。ここで、DC制御ビットが決定されるのでターゲットフラグはオフとされる。
ターゲットとしたDC制御ビットの反転処理として、DSV累積値の値をステップS6あるいはS8で計算したDSV値に置き換え、ステップS3で行うDSV計算の際の極性の反転を行い、ステップS3へ戻る。
ステップS5でターゲットフラグがオフ、またDCコントロールブロックBn−1の44bit目までのDSV累積値の絶対値が、DCブロックBnの44bit目までのDSV累積値の絶対値より小さいか同じ場合、ステップS4で仮設定したDC制御ビットをDC制御ビットとして決定し、ステップS3の処理に戻る。ステップS4で仮設定したDC制御ビットでDSV値が発散する場合は、ステップS4の処理の終了時点で変調区切りが同じ場合はDCコントロールブロックBn−1の46bit目のDC制御ビットに対してターゲットフラグを設定、式(3)におけるDSVinv計算のために必要となるDSVsum以外の情報を保存して、ステップS3の処理に戻る。DSV値に発散傾向が見られた場合でも、ステップS4の処理の終了時点で変調区切りが異なる場合は、ターゲットフラグを設定せずにステップS3の処理に戻る。
例えば、図8のP3に示した時点でのDSV累積値(絶対値)がP1に示した時点のDSV累積値(絶対値)よりも小さくなるのであればステップS6からステップS8に進んでターゲットフラグが解除される。
DSVinv=−3+17−3−17−(−7)=1
となり、ターゲットフラグが設定されたDC制御ビットを反転させた場合(DSVinv)の方が絶対値としてDSVsumよりも小さな値(図11、時刻t2参照)をとるため、ターゲットフラグを設定したDC制御ビットの反転が行われる(ステップS9参照)。この計算結果は、第1のDSV累積値保持部にも出力され、時刻t2直前において第1のDSV累積値保持部が保持するDSV値も−7から1に書き換えられる(図示せず)。その結果、DC制御ビット決定出力部は、図11の時刻t3において、破線で示されているDC制御ビットが実線で示すように反転されて出力される。図11の時刻t2からt3に示す期間では、DC制御ビットが「0」の場合に−13、「1」の場合に13のDSV値を示すとする。この場合、時刻t2直前のDSV累積値は1であるため、DSV値は発散傾向を示し、ターゲットフラグが設定される。また、DC制御ビットとしては「0」が仮設定される(図11、第1のDSV累積値比較部出力参照)。式(3)におけるDSVaccumは1、DSVt0とDSVt1は−13と13、DSVsumは0であるため、DSVinvは2となり、DSVsumよりも大きな絶対値となる。そのため、反転しないほうがDSVの値を低くすることが出来るため、DC制御ビットの反転は行われない(図11、時刻t4参照)。
バッファの限界でない場合
DSVtgt>DSVsum>DSVinv であれば反転してターゲットフラグオフ
DSVtgt>DSVinv>DSVsum であれば反転せずにターゲットフラグオフ
バッファの限界の場合
DSVsum>DSVinv であれば反転してターゲットフラグオフ
DSVinv>DSVsum であれば反転せずにターゲットフラグオフ
102 第2DSV計算部
103 DSV計算結果保持部
104 第2DSV累積値保持部
105 第1DSV累積値保持部
106 第1DSV累積値比較部
107 第2DSV累積値比較部
108 DC制御ビット決定出力部
203 ランイン
204 フィジカルクラスタ
205 ランアウト
206 レコーディングフレーム
501 入力部
502 DC制御ビット生成部
503 遅延処理部
504 DC制御ビット挿入部
505 17PP変調部
506 同期信号挿入部
507 NRZI化部
Bn DCコントロールブロック
D1 ユーザデータ
D2 入力データ列
D3 データビット列
D4 チャネルビット列
Claims (14)
- DCコントロールブロックごとにDC制御ビットを挿入するDSV制御装置であって、
第1のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定する第1のDSV累積値比較部と、
前記第1のDCコントロールブロックのDSV値を累積計算した第1のDSV累積値および第1のDCコントロールブロックに続く複数のDCコントロールブロックまでのDSV値を累積計算した第2のDSV累積値を比較する第2のDSV累積値比較部と、
前記第1、第2のDSV累積値比較部の出力に基づいて、前記第1のコントロールブロックに対するDC制御ビットの値を決定するDC制御ビット決定出力部とを有するDSV制御装置。 - 前記DC制御ビット決定出力部は、DSV累積値の絶対値が最小となるように前記DC制御ビットの値を決定することを特徴とする請求項1に記載のDSV制御装置。
- DCコントロールブロックごとにDC制御ビットを挿入するDSV制御装置であって、
DCコントロールブロックのDSV値を累積して計算し、計算結果を出力するDSV計算部と、
前記DSV計算部の計算結果および、当該DSV計算部の計算結果を保持するDSV累積値保持部に保持された第1のDSV累積値を比較し、比較結果に基づいて任意のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定する第1のDSV累積値比較部と、
前記ターゲットフラグが設定されたDC制御ビットに対応するDCコントロールブロックおよび当該DCコントロールブロックに続く複数のDCコントロールブロックまでの第2のDSV累積値を複数計算して、複数の第2のDSV累積値を比較する第2のDSV累積値比較部と、
前記第1、第2のDSV累積値比較部の出力に基づいて、前記第ターゲットフラグが設定されたDC制御ビットの値を決定するDC制御ビット決定出力部とを有するDSV制御装置。 - 前記DC制御ビット決定出力部は、DSV累積値の絶対値が最小となるように前記DC制御ビットの値を決定することを特徴とする請求項3に記載のDSV制御装置。
- 前記第1のDSV計算部は、DC制御ビットに基づいた第1の計算結果と第2の計算結果を出力する請求項3に記載のDSV制御装置。
- 前記第1のDSV累積値比較部は、前記第1のDSV計算部が出力する前記第1の計算結果および第2の計算結果と前記DSV累積値保持部に保持された第1のDSV累積値とを比較し、前記第1の計算結果および第2の計算結果の絶対値が、前記DSV累積値保持部に保持された第1のDSV累積値の絶対値よりも大きくなった場合に前記ターゲットフラグを設定することを特徴とする請求項5に記載のDSV制御装置。
- 前記第2のDSV累積値比較部は、前記DSV計算部が出力する第1の計算結果、第2の計算結果およびDSV累積値保持部に保持された第3のDSV累積値に基づいて、複数の前記第2のDSV累積値を比較することを特徴とする請求項5あるいは6に記載のDSV制御装置。
- DCコントロールブロックごとにDC制御ビットを挿入するDSV制御方法であって、
第1のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定し、
前記第1のDCコントロールブロックおよび第1のDCコントロールブロックに続く複数のDCコントロールブロックまでのDSV累積値を比較し、
前記DSV累積値の比較結果から前記第1のコントロールブロックに対するDC制御ビットの値を決定するDSV制御方法。 - 前記第1のコントロールブロックに対するDC制御ビットの決定は、DSV累積値の絶対値が最小となるように当該DC制御ビットの値を決定することを特徴とする請求項8に記載のDSV制御装置。
- DCコントロールブロックごとにDC制御ビットを挿入するDSV制御方法であって、
DCコントロールブロックのDSV値を累積して第1の計算を行い、
前記第1の計算の計算結果と、保持された第1のDSV累積値を比較して第1の比較を行い、
第1の比較結果に基づいて任意のDCコントロールブロックに対するDC制御ビットにターゲットフラグを設定し、
前記ターゲットフラグが設定されたDC制御ビットに対応するDCコントロールブロックおよび当該DCコントロールブロックに続く複数のDCコントロールブロックまでの第2のDSV累積値を複数比較して第2の比較を行い、
前記第1、第2の比較結果から、前記第ターゲットフラグが設定されたDC制御ビットの値を決定するDSV制御方法。 - 前記ターゲットフラグが設定されたコントロールブロックに対するDC制御ビットの決定は、DSV累積値の絶対値が最小となるように当該DC制御ビットの値を決定することを特徴とする請求項10に記載のDSV制御装置。
- 前記第1の計算は、DC制御ビットに基づいて第1の計算結果と第2の計算結果を得る計算であることを特徴とする請求項10に記載のDSV制御方法。
- 前記第1の計算の第1の計算結果および第2の計算結果と、保持された第1のDSV累積値とを比較し、前記第1の計算結果および第2の計算結果の絶対値が、前記保持されたDSV累積値の絶対値よりも大きくなった場合に前記ターゲットフラグを設定することを特徴とする請求項12に記載のDSV制御方法。
- 前記第2の比較は前記第1の計算の第1の計算結果、第2の計算結果、保持された第3のDSV累積値に基づいて、複数の前記第2のDSV累積値を比較することを特徴とする請求項12あるいは13に記載のDSV制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005228235A JP4601512B2 (ja) | 2005-08-05 | 2005-08-05 | Dsv制御装置およびdsv制御方法 |
TW095125775A TWI318398B (en) | 2005-08-05 | 2006-07-14 | Dsv control apparatus and dsv control method |
US11/497,260 US7321320B2 (en) | 2005-08-05 | 2006-08-02 | DSV control apparatus and DSV control method |
CNB2006101084461A CN100570729C (zh) | 2005-08-05 | 2006-08-04 | Dsv控制装置和dsv控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005228235A JP4601512B2 (ja) | 2005-08-05 | 2005-08-05 | Dsv制御装置およびdsv制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007042250A true JP2007042250A (ja) | 2007-02-15 |
JP4601512B2 JP4601512B2 (ja) | 2010-12-22 |
Family
ID=37700166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005228235A Expired - Fee Related JP4601512B2 (ja) | 2005-08-05 | 2005-08-05 | Dsv制御装置およびdsv制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7321320B2 (ja) |
JP (1) | JP4601512B2 (ja) |
CN (1) | CN100570729C (ja) |
TW (1) | TWI318398B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008288674A (ja) * | 2007-05-15 | 2008-11-27 | Renesas Technology Corp | 変調装置 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007519150A (ja) * | 2004-01-19 | 2007-07-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 2次情報信号をチャネル・データ・ストリームに埋め込む方法 |
JP4768743B2 (ja) * | 2004-10-20 | 2011-09-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 光ディスクの1次データビットストリームに2次信号を埋め込む装置及び方法 |
KR101082650B1 (ko) * | 2009-01-21 | 2011-11-14 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그 동작 방법 |
JP2011091700A (ja) * | 2009-10-23 | 2011-05-06 | Sony Corp | データ復調装置および方法、並びにプログラム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11177431A (ja) * | 1997-12-12 | 1999-07-02 | Sony Corp | 変調装置および方法、並びに提供媒体 |
JP2002083470A (ja) * | 2000-06-29 | 2002-03-22 | Fujitsu Ltd | データ記録方法,データ再生方法およびデータ記録装置,データ再生装置並びに光記録媒体 |
JP2003018013A (ja) * | 2001-07-02 | 2003-01-17 | Victor Co Of Japan Ltd | 符号化方法、符号化装置、記録媒体及びプログラム |
JP2004326903A (ja) * | 2003-04-23 | 2004-11-18 | Sharp Corp | 変調装置、変調方法 |
JP2006236447A (ja) * | 2005-02-23 | 2006-09-07 | Fujitsu Ltd | Dsv調整ビットの決定方法及びdsv調整ビットの決定装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3985173B2 (ja) | 1998-05-29 | 2007-10-03 | ソニー株式会社 | 変調装置および方法、復調装置および方法、並びにデータ格納媒体 |
JP4132804B2 (ja) | 2001-12-11 | 2008-08-13 | ソニー株式会社 | 変調装置および方法、記録媒体、並びにプログラム |
US7142135B1 (en) * | 2005-09-06 | 2006-11-28 | Media Tek Inc. | Modulation methods and systems |
-
2005
- 2005-08-05 JP JP2005228235A patent/JP4601512B2/ja not_active Expired - Fee Related
-
2006
- 2006-07-14 TW TW095125775A patent/TWI318398B/zh not_active IP Right Cessation
- 2006-08-02 US US11/497,260 patent/US7321320B2/en not_active Expired - Fee Related
- 2006-08-04 CN CNB2006101084461A patent/CN100570729C/zh not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11177431A (ja) * | 1997-12-12 | 1999-07-02 | Sony Corp | 変調装置および方法、並びに提供媒体 |
JP2002083470A (ja) * | 2000-06-29 | 2002-03-22 | Fujitsu Ltd | データ記録方法,データ再生方法およびデータ記録装置,データ再生装置並びに光記録媒体 |
JP2003018013A (ja) * | 2001-07-02 | 2003-01-17 | Victor Co Of Japan Ltd | 符号化方法、符号化装置、記録媒体及びプログラム |
JP2004326903A (ja) * | 2003-04-23 | 2004-11-18 | Sharp Corp | 変調装置、変調方法 |
JP2006236447A (ja) * | 2005-02-23 | 2006-09-07 | Fujitsu Ltd | Dsv調整ビットの決定方法及びdsv調整ビットの決定装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008288674A (ja) * | 2007-05-15 | 2008-11-27 | Renesas Technology Corp | 変調装置 |
Also Published As
Publication number | Publication date |
---|---|
CN100570729C (zh) | 2009-12-16 |
CN1909099A (zh) | 2007-02-07 |
TW200707418A (en) | 2007-02-16 |
US20070030193A1 (en) | 2007-02-08 |
US7321320B2 (en) | 2008-01-22 |
TWI318398B (en) | 2009-12-11 |
JP4601512B2 (ja) | 2010-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4178795B2 (ja) | 変調装置および方法、dsv制御ビット生成方法、記録媒体、並びにプログラム | |
JP4601512B2 (ja) | Dsv制御装置およびdsv制御方法 | |
US20110051576A1 (en) | Optical disk device | |
US7750828B2 (en) | Systems and methods for encoding and decoding data using selective substitution of conversion table | |
US7339500B2 (en) | Encoding method and decoding method | |
US20070103353A1 (en) | Modulation table, modulating device and method, program, and recording medium | |
JP4132804B2 (ja) | 変調装置および方法、記録媒体、並びにプログラム | |
US8179292B2 (en) | Data modulation apparatus, data modulation method, data modulation program, and recording medium | |
JPH11177432A (ja) | 変調装置および方法、並びに提供媒体 | |
US8258989B2 (en) | Data demodulator, data demodulation method and program thereof | |
JP2004213767A (ja) | データ変換装置及びデータ変換方法 | |
JP2006344255A (ja) | 位相誤差検出回路、位相同期ループ回路及び情報再生装置 | |
JP5090010B2 (ja) | 符号化装置 | |
JP4110389B2 (ja) | 変調装置および変調方法、記録媒体、並びにプログラム | |
JPWO2013021588A1 (ja) | 復号装置及び復号方法 | |
US7486209B2 (en) | Demodulation table, demodulating device and demodulating method, program, and recording medium | |
JP4024711B2 (ja) | 変調装置、変調方法 | |
JP4521458B2 (ja) | ラン長制限装置及びラン長制限方法 | |
JP4224825B2 (ja) | デジタルデータ変調装置 | |
JP2007200441A (ja) | 符号化装置、復号装置、信号処理装置、および記憶システム | |
JP3301691B2 (ja) | デジタル情報再生装置 | |
JP3692974B2 (ja) | 符号化方法、符号化装置、記録媒体及びプログラム | |
JP2794719B2 (ja) | 符号変換装置 | |
JP4116061B2 (ja) | データ再生装置及びデータ記録再生装置 | |
JP4696672B2 (ja) | 位相同期装置および方法、データ再生装置および方法、並びに、プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100610 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100928 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |