JP2004326903A - 変調装置、変調方法 - Google Patents
変調装置、変調方法 Download PDFInfo
- Publication number
- JP2004326903A JP2004326903A JP2003119123A JP2003119123A JP2004326903A JP 2004326903 A JP2004326903 A JP 2004326903A JP 2003119123 A JP2003119123 A JP 2003119123A JP 2003119123 A JP2003119123 A JP 2003119123A JP 2004326903 A JP2004326903 A JP 2004326903A
- Authority
- JP
- Japan
- Prior art keywords
- dsv control
- dsv
- data string
- data
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
【解決手段】各デジタルサム値(DSV)制御ビットをそれぞれ挿入して、第1および第2の各データ列を出力する挿入部11、12を設ける。第1および第2の各データ列をそれぞれ可変長符号に変調して、第1および第2の各DSV制御データ列としてそれぞれ出力する変調部13を設ける。第1および第2の各DSV制御データ列からDSV制御ビットを含む変換位置を検出する検出部14を設ける。第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する判定部15を設ける。第1および第2の各DSV制御データ列を切り替え選択して出力する選択部16を各変換位置が互いに同じ場合のみDSV制御データ列の選択切り替えを行なうように設ける。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、変調装置および変調方法に関し、特にデータ転送や記録媒体への記録に適するようにDSV(デジタルサム値、Digital Sum Value)制御を効率良く行いながらデータを変調する変調装置および変調方法に関するものである。
【0002】
【従来の技術】
シリアルデータとしたデジタルデータ列を所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録したりする際、伝送や記録に適するようにデジタルデータ列の変調が行われる。
【0003】
このような変調方法の1つとして、ブロック符号化が知られている。このブロック符号化は、デジタルデータ列をm×iビットからなる単位(以下データ語という)にブロック化し、このデータ語を適当な符号則に従ってn×iビットからなる符号データ列に変換するものである。
【0004】
このブロック符号化は、i=1のときには固定長符号となり、またiが複数個選べるとき、すなわち1ないしimax(最大のi)の範囲の所定のiを選択して変換したときには可変長符号となる。このように可変長化され、ブロック符号化された符号は可変長符号(d,k;m,n;r)と表される。
【0005】
ここで、iは拘束長と称され、imaxはr(最大拘束長)となる。またdは、連続する”1”の間に入る、”0”の最小連続個数、例えば0の最小ランを示し、kは連続する”1”の間に入る、”0”の最大連続個数、例えば0の最大ランを示している。
【0006】
ところで、上述のようにして得られる可変長符号を、例えば光ディスクや光磁気ディスク等に記録する場合、コンパクトディスクやミニディスク等では可変長符号に対して、”1”が入力されたときに反転し、”0”が入力されたときは無反転とする、NRZI(Non Return to Zero Inverted)変調を伝送用変調として行い、NRZI変調化された可変長符号(以下記録波形列という)に基づき記録を行っている。また他にも、ISO規格の光磁気ディスクのように、記録変調したビット列を、NRZI変調を行なわずにそのまま記録波形列として記録を行なうシステムも知られている。
【0007】
記録波形列の最小反転間隔をTminとし、最大反転間隔をTmaxとするとき、線速方向に高密度記録を行なうためには、最小反転間隔Tminは長い方が、すなわち最小ランdは大きい方が良く、また、記録波形列からのクロックの再生の面からは、最大反転間隔Tmaxは短いほうが、すなわち最大ランkは小さい方が望ましく、種々の変調方法が提案されている。
【0008】
具体的には、例えば光ディスク、磁気ディスク、又は光磁気ディスク等において提案されている変調方式として、可変長RLL(1−7)、固定長RLL(1−7)、そして可変長であるRLL(2−7)などがある。
【0009】
図9に可変長RLL(1−7)の1例として、最小ランd=1、最大ランk=7、基本データ長がm=2、基本符号長がn=3、最大拘束長r=4である17PP(Parity Preserve)変調コードの変換テーブルの一部を示す。
【0010】
上記変調では、各変換テーブルに従い、デジタルデータ列を符号化データ列へ変換するが、入力されたデジタルデータが複数の変換テーブルに当てはまる時は符号化長の大きな変換テーブルが選択され変換が行なわれる。
【0011】
さらに、各変換テーブルに含まれる規則としては、パリティ保存性(Parity Preserve)があり、これはデジタルデータ列の要素内の‘1’の個数と、変換される符号化データ列の要素内の‘1’の個数とを、それぞれ2で割った時の余りが、どちらも1あるいは0で互いに同一となるような変換規則である。
【0012】
一方、前記のように記録媒体への記録、または、デジタルデータ列の伝送の際には、各媒体(伝送)に適した符号化変調が行われるが、これら変調された符号化データ列に直流成分が含まれていると、例えばディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッタが発生し易くなったりする。従って、上記変調された符号化データ列には、直流成分をなるべく含まない方が良い。
【0013】
そこで、特開平11−177431号公報には、直流成分を低減するため、デジタルデータ列に対して、変調前にDSV値制御ビットを挿入して、可変長符合(d,k;m,n;r)に変調する変調技術が記載されている。
【0014】
上記DSVとは、記録、または伝送されるデータ列の各ビットの‘1’を+1、‘0’を−1として符号を加算していったときの総和である。DSVはデータ列の直流成分の目安となる。DSVの絶対値を小さくなる、つまりゼロに近づけるように制御することは、データ列の直流成分を抑制して、上記データ列の記録や伝送を安定化できることを意味する。
【0015】
また、上記DSV制御では、前記のパリティ保存性の規則を適用すると、変調前に挿入するDSV制御ビットの‘0’、‘1’によって、変換される符号化データ列の要素内の‘1’の個数が偶数か奇数かを制御でき、従ってDSV制御ビットを変調前に挿入しても、変換後のDSV値の符号を制御可能となる。
【0016】
【特許文献1】
特開平11−177431号公報(公開日:1999年7月2日)
【0017】
【発明が解決しようとする課題】
上記従来公報に記載のDSV制御では、入力のデジタルデータ列の各部分によって変換を行なう変換テーブルの符合長が異なるため、DSV制御ビットを含むデジタルデータ列の変調では、挿入したDSV制御ビットが‘0’の場合と‘1’の場合とで、変換に用いる変換テーブルが異なり、変換符合長が異なることがある。
【0018】
DSV制御ビットを含むデジタルデータ列の各部分の変換符合長が互いに異なった場合、次の変調のために入力されるデジタルデータ列の先頭位置もDSV制御ビット=‘0’の場合と‘1’の場合とで異なり、それぞれ異なる変換テーブルにて変換が行なわれる。
【0019】
互いに異なる各DSV制御ビットをそれぞれ含む各デジタルデータ列の変換符合長が異なる場合の変調例を図14および図15に示す。まず、13ビットの入力されたデジタルデータ列に対して、DSV制御ビットとして‘0’と‘1’とをそれぞれ先頭に挿入し、それぞれ図9に示す17PP変調コードの変換テーブルに従い17PP変調を行なう。
【0020】
DSV制御ビットに‘0’を挿入した第1のデジタルデータ列の変調では、第1のデジタルデータ列の変調は変換テーブル11の変調となり出力の符号長は12である。次の変調では変換テーブル5の変調となり出力の符号長は6である。
【0021】
一方、DSV制御ビットに‘1’を挿入した第2のデジタルデータ列の変調では、第2のデジタルデータ列の変調は変換テーブル2の変調となり変調時の出力符号長は3である。次の変調では変換テーブル5の変調となり出力の符号長は6である。
【0022】
図14(a)および図14(b)に示す例のような、入力データ列によっては、DSV制御ビット=‘0’の場合と‘1’の場合とでDSV制御ビットを含むデジタルデータ列の変換符合長が異なり、その後の変換の区切り(変換テーブルの変わり目)が、▲1▼および▲2▼のように連続して異なり、次のDSV制御ビットを含む変換においても変換の区切りが異なる場合がある。
【0023】
このように変換の区切りが、第1のデジタルデータ列と第2のデジタルデータ列とで合っていない場合、DSV制御を行なうためにDSV制御ビットを含むデジタルデータ列の切り替えを行なうと変調テーブルにない符号60(図15(c)参照)となったり、最小ランや最大ランを守らない符合となったりするため、復調時に元のデジタルデータ列に復調できなくなってしまうという問題を有している。
【0024】
本発明の目的は、そのような状況に鑑みてなされたもので、DSV制御データの選択および切り替えを行ってはいけないDSV制御単位区間の境界を検出し、この境界ではDSV制御ビットを含むデジタルデータ列の切り替えを行なわないことを実現して、復調を安定化できる変調装置および変調方法を提供することである。
【0025】
【課題を解決するための手段】
本発明の変調装置は、上記課題を解決するために、デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、上記の第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調して、第1および第2の各DSV制御データ列としてそれぞれ出力する符号化変調手段と、第1および第2の各DSV制御データ列それぞれの変調において、DSV制御ビットを含む変換位置を検出するDSV制御ビット変換位置検出手段と、上記第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、上記第1および第2の各DSV制御データ列を切り替え選択して出力するDSV制御データ列選択手段とを具備し、前記DSV制御データ列選択手段は、DSV制御ビットを含む各変換位置が互いに同じ場合のみDSV制御データ列の選択切り替えを行い、DSV制御ビット含む各変換位置が互いに異なる場合はDSV制御データ列の切り替えを停止するようになっていることを特徴としている。
【0026】
上記構成によれば、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる(変調規則を守らない)という不都合を生じるDSV制御ビットを含む変換位置を、DSV制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【0027】
よって、上記構成においては、上記の変換位置でのDSV制御データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【0028】
上記変調装置では、第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調するための各変換テーブルを備え、上記各変換テーブルは、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致するものであり、前記DSV制御データ列選択手段は、DSV制御ビットを2の倍数個含むデータ単位毎に、DSV制御データ列の一方を選択し切り替えて出力するようになっていてもよい。
【0029】
上記構成によれば、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致する各交換テーブルが有するパリティ保存性の規則を利用し、DSV制御ビットを2の倍数個含むDSV制御データ列単位区間で、DSV制御を行なうことで、DSV制御データ列切り替え時にNRZI等の伝送用変調の変調規則を考慮せずに、上記切り替えを実行できる。
【0030】
上記変調装置においては、前記制御ビット含む変換位置が同じ場合、DSV制御ビットを含む変換位置から次のDSV制御ビットを含む変換位置の前までをDSVを制御する単位区間とし、第1、第2の変調後データをNRZI変調するNRZI化手段と、第1、第2それぞれの単位区間DSVを計算する区間DSV計算手段と、それら単位区間DSVとそれまでの累積DSVとを加算した値の絶対値を比較し、その小さい方に対応する変調データを選択し出力するDSV制御データ列の選択手段とを備えていてもよい。
【0031】
上記構成によれば、NRZI化手段と区間DSV計算手段と選択手段とを設けたことにより、NRZI変調した後においても、DSV制御することができて、さらに復調を安定化できる。
【0032】
本発明の他の変調装置は、前記課題を解決するために、デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、上記の第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調してDSV制御データ列として出力する符号化変調手段と、前記DSV制御ビット含む変換位置が同じ場合、DSV制御ビットを含む変換位置から次のDSV制御ビットを含む変換位置の前までをDSVを制御する単位区間とし、第1、第2の変調後データを伝送用に変調して各伝送用データ列としてそれぞれ出力する伝送用変調手段と、第1、第2の各伝送用データ列におけるそれぞれの単位区間DSVを計算する区間DSV計算手段と、それら単位区間DSVとそれまでの累積DSVとを加算した加算値の絶対値を比較し、その小さい方に対応する伝送用データ列を選択し出力する伝送用データ列選択手段と、第1および第2の各DSV制御データ列それぞれの変調においてDSV制御ビットを含む変換位置を検出するDSV制御ビット変換位置検出手段と、上記第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、前記伝送用データ列選択手段は、DSV制御ビットを含む各変換位置が互いに同じ場合のみ伝送用データ列の選択切り替えを行い、DSV制御ビット含む各変換位置が互いに異なる場合は伝送用データ列の切り替えを停止するようになっていることを特徴としている。
【0033】
上記構成によれば、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる(変調規則を守らない)という不都合を生じるDSV制御ビットを含む変換位置を、DSV制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【0034】
よって、上記構成においては、上記の変換位置での伝送用データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【0035】
また、上述した構成では、DSV制御データ列の決定および切り替えを行なえる区間において効率良くDSV制御が可能となる。
【0036】
上記変調装置においては、前記の可変長符号への変調は、基本データ長がmビットのデジタルデータ列を、各変換テーブルを用いて基本符号長がnビットの可変長符合に変換するものであり、変調後から伝送用データ列を選択しデータ出力するまでの間、DSV制御データ列を保存するためのデータ保持手段を、DSV制御ビットを含む変換位置から次のDSV制御ビット含む変換位置の前までの符号数が取りうる((DSV制御ビットの挿入間隔+DSV制御ビット数)×n÷m+(最大拘束長r−1)×n)ビット以上保存できるように備えていてもよい。
【0037】
上記構成によれば、上述したような構成としているので、区間DSVを計算する間のデータ保存領域を最小のサイズで構成することが可能となる。
【0038】
上記変調装置では、伝送用データ列の選択切り替え時に、伝送用データ列における、単位区間の最後のデータと現在選択され出力しているデータの‘0’,‘1’とを比較する比較手段と、前記比較結果が異なる場合は、現在選択され出力している区間DSVの符号を反転する区間DSV符号反転手段、および、現在選択され出力している伝送用データ列の‘0’,‘1’を反転する伝送用データ列反転手段とを具備することが望ましい。
【0039】
上記構成によれば、NRZI変調規則を守りながら、DSV制御ビットを含む伝送用データ列の切り替えることが実現可能となり、記録・伝送を安定化でき、復調も安定化できる。
【0040】
上記変調装置においては、DSV制御ビット変換位置検出手段は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算する加減算器と、上記加減算器の加算値が所定値を超えたか否かを比較により出力する比較器とを有し、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっていてもよい。
【0041】
上記構成によれば、DSV制御データを含む変換位置を検出することを、加減算器と比較器とから可能となるので、構成を簡素化できる。
【0042】
本発明のさらに他の変調装置は、前記の課題を解決するために、デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調するための、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致する各変換テーブルと、前記DSV制御ビット挿入後の第1のデータ列、第2のデータ列のそれぞれを上記各変換テーブルによって可変長符号に変調する2つの符号化変調手段と、DSV制御ビットを2の倍数個含むデータ単位毎に、DSV制御データ列の一方を選択し切り替えて出力するDSV制御データ列選択手段とを備えていることを特徴としている。
【0043】
上記構成によれば、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致する各交換テーブルが有するパリティ保存性の規則を利用し、DSV制御ビットを2の倍数個含むDSV制御データ列単位区間で、DSV制御を行なうことで、DSV制御データ列切り替え時にNRZI等の伝送用変調の変調規則を考慮せずに、かつ、DSV制御データ列の切り替わりにて生じる不連続の修正のための手段が必要なく、上記切り替えを実行できる。
【0044】
本発明の変調方法は、前記の課題を解決するために、デジタルデータ列に互いに異なる各DSV制御ビットをそれぞれ挿入した各DSV制御データ列を生成し、上記DSV制御データ列から、各変換テーブルに基づいて各符号化データ列にそれぞれ変調し、上記各符号化データ列のDSVをそれぞれ算出し、DSVが低減されるように上記各符号化データ列を切り替えて選択し出力する変調方法において、上記各符号化データ列における、DSV制御ビットを含む変換位置をそれぞれ検出し、上記各符号化データ列における、一方の符号化データ列に変換位置が検出されたとき、他方の符号化データ列の同じ位置に変換位置が検出されたか否かを判定し、上記の各符号化データ列における各変換位置が互いに異なるときは各符号化データ列の切り替え選択を停止することを特徴としている。
【0045】
上記方法によれば、切り替えを行なうと前述の不都合を生じる、DSV制御ビットを含む各符号化データ列の変換位置を検出し、上記変換位置ではDSV制御データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【0046】
【発明の実施の形態】
本発明に係る変調装置および変調方法における実施の各形態の例を図1ないし図13に基づいて以下にそれぞれ説明する。
【0047】
(実施の第一形態)
本発明による変調装置の実施の第一形態例は、図1に示すように、DSV制御ビット‘0’挿入部11、DSV制御ビット‘1’挿入部12、各変調部13、各DSV制御ビット変換位置検出部14、DSV変換位置を判定するための変換位置判定部15、および、DSV制御データ列選択部16を有している。
【0048】
DSV制御ビット‘0’挿入部11では、入力データ列(デジタルデータ列)に第1のDSV制御ビットとして‘0’を所定の間隔で挿入し第1のデータ列を作成する。DSV制御ビット‘1’挿入部12では、データ列に第2のDSV制御ビットとして‘1’を所定の間隔で挿入し第2のデータ列を作成する。
【0049】
2つの各変調部13では、前記DSV制御ビット挿入後の第1のデータ列、第2のデータ列それぞれを可変長符号であるDSV制御データ列(符号化データ列)にそれぞれ変調して出力すると共に、データ列での変換位置を示す変換クロックおよび変換した符号の変換符号長をそれぞれ出力する。
【0050】
各DSV制御ビット変換位置検出部14では、第1、第2それぞれの変調において、DSV制御ビットを含む変換の先頭の符号位置が、DSV制御ビットを含む変換位置としてそれぞれ検出される。
【0051】
変換位置判定部15では、それぞれ検出された、前記第1、第2のDSV制御ビットを含む各変換位置が互いに同じ位置か否かを判定し、同じ場合にのみDSV制御データ列選択部16に対し選択切り替えタイミングが指示される。
【0052】
DSV制御データ列選択部16では、変換位置判定部15からの選択切り替えタイミングの指示を受けた時のみ、前記の各変調部13からの各DSV制御データ列の一方を決定(選択)し切り替えを行い、次の切り替えタイミングまで選択したDSV制御データ列が出力される。
【0053】
図2にDSV制御ビットを含む変換位置を検出する動作の一例を示す。上記動作例では、まず、1−1、1−2、‥、1−7、2−1、2−2、‥、2−7の14ビットの入力データ列が入力される。
【0054】
続いて、DSV制御ビット‘0’挿入部11にて、入力データ列の、任意のビット数に設定された例えば7ビットに対し1ビットの割合で、第1のDSV制御ビットとしての‘0’を挿入し第1のデータ列が作成される。同様に、DSV制御ビット‘1’挿入部12にて、第2のDSV制御ビットとしての‘1’を挿入し第2のデータ列が作成される。
【0055】
第1のデータ列が入力された変調部13では、例えば図9に示す17PP変調コードの各変換テーブルに従って変調が行なわれ、例えば図2に示すように、第1のデータ列は先頭から各符号長3、3、6、6の各変換テーブルで変調がそれぞれ行なわれ、上記変調に対応したDSV制御データ列が出力される。
【0056】
その後、第1のDSV制御ビットを含むDSV制御データ列が入力された変換位置検出部14では、第1のDSV制御ビットを含む変換位置を後述の方法にて検出し、例えば3−1と3−13の位置が各変換位置として検出される。
【0057】
一方、第2のデータ列についても、同様に、先頭から各符号長6、3、6、6の各変換テーブルで変調がそれぞれ行なわれた場合を示す。第2のDSV制御ビットを含むDSV制御データ列が入力された変換位置検出部14では、第2のDSV制御ビットを含む変換位置を検出し、例えば4−1と4−10の位置が各変換位置として検出される。
【0058】
第1、および第2のDSV制御ビットを含む各変換位置が互いに同じか否かを判定する、変換位置判定部15においては、1番目の第1、および第2のDSV制御ビットを含む各変更位置は、変調後の符号の1ビット目で同じであり各変換位置が同じと判定される一方、2番目の第1、および第2のDSV制御ビットを含む各変更位置は、第1のDSV制御ビットを含む変換位置が13ビット目で第2のDSV制御ビットを含む変換位置が10ビット目であるため、各変換位置が互いに異なると判定される。
【0059】
上記変調装置および変調方法を用いることにより、切り替えを行なえない、つまり切り替えを行なうと前述した不都合が生じる、DSV制御単位区間の境界に隣接した変換位置を検出し、上記変換位置ではDSV制御データ列の切り替えを行なわない(停止した)ことを実現して、復調を安定化できる。
【0060】
以下に、DSV制御ビットを含む変換位置を検出するためのDSV制御ビット変換位置検出部14について説明する。DSV制御ビット変換位置検出部14は、図3に示すように、実施の第一形態における構成の一例として、加減算器21と比較器22とを有している。
【0061】
加減算器21は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算するものである。比較器22は、上記加減算器21の加算値が所定値を超えたか否かの結果を比較により出力するものである。
【0062】
よって、DSV制御ビット変換位置検出部14は、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっている。
【0063】
次に、図4を用いて、図2の第2のデータ列に対する変調を行なう時に、変換位置を検出する動作例を説明する。比較器22では、上記加算値が、DSV制御ビットの挿入間隔(例えば7ビット)に対応する、可変長符号への変換後の平均符号長である、例えば12ビットより大きいか否かの比較を行い、‘12’より大きくなった箇所がDSV制御ビットを含む変換位置として検出される。
【0064】
加減算器21は変調部13より変換タイミングを示す変換クロックと変換符号長を入力とし、変換クロックに合わせて変換符号長を加算して加算値を上記変換クロックに合わせて比較器22に出力し、また、比較器22から、入力された加算値が‘12’より大きいという結果を受けて、上記加算値から‘12’の減算を行なう。
【0065】
例として、まず、加減算器21の初期値として、本実施の第一形態では‘12’を与えておき、1つ目の変換符号長‘6’を加え加算値は‘18’となる。比較器22では、加算値の‘18’は‘12’より大きいので、1つ目の位置がDSV制御ビットを含む変換位置として検出される。加減算器21では、次のサイクルで‘12’を上記加算値‘18’から減算し、加算値は‘6’となる。
【0066】
2つ目以降の変換においても同様の処理を行なうことで、DSV制御ビットを含む変換位置の検出を各DSV制御ビット変換位置検出部14において行なうことが可能となる。
【0067】
なお、上記12ビットは、(挿入間隔7ビット+DSV制御ビット1ビット)=8ビットに対し、基本データ長がmビットのデータを基本符号長がnビットに変換するため(本実施の形態の場合m=2、n=3)、(DSV制御の挿入間隔ビット数+DSV制御ビット数)*n/m、つまり8*3/2=12ビットの計算により設定される。
【0068】
(実施の第二形態)
本発明の変調装置な係る実施の第二形態における構成の一例は、図5に示すように、DSV制御ビット‘0’挿入部11、DSV制御ビット‘1’挿入部12、各変調部13、各DSV制御ビット変換位置検出部14、変換位置判定部15、各NRZI化部(伝送用変調手段)31、各区間DSV計算部32、チャネルデータ列選択部33を備えている。
【0069】
なお、本実施の第二形態においては、上記実施の第一形態と同様な機能を有する各部材については、同一の部材番号を付与してそれらの説明を省いた。上記では、伝送用変調手段としてNRZIを用いた例を挙げたが、低周波数成分が抑制された記録や伝送に好適な変調方法であればよく、例えばNRZ(No Return to Zero)などが挙げられる。
【0070】
次に、図6ないし図8を用いて、本実施の第二形態におけるDSV制御の動作例を説明する。入力データ列に対し、DSV制御ビット‘0’挿入部11にて、入力データ列の例えば7ビットに対し1ビットの割合でDSV制御ビットを挿入し、第1のDSV制御ビットとして‘0’を挿入し第1のデータ列が作成される。同様に、DSV制御ビット‘1’挿入部12にて、第2のDSV制御ビットとして‘1’を挿入し第2のデータ列が作成される。
【0071】
各変調部13では、前記実施の第一形態と同様に、図9に示す、例えば17PP変調コードの各変換テーブルに従って変調が行なわれ、第1、第2それぞれの変調後の符号である各DSV制御データ列がそれぞれ得られる。各変換位置検出部14では第1、第2それぞれのDSV制御ビットを含む各変換位置がそれぞれ検出される。
【0072】
各NRZI化部31では、各変調部13からの各DSV制御データ列に対して、第1、第2それぞれのNRZI変調を行い、NRZI化後の各チャネルデータ列がそれぞれ得られ、出力される。各区間DSV計算部32では、上記各チャネルデータ列から、DSV制御ビットを含む変換位置から次のDSV制御ビットを含む変換位置の前までを単位区間として、この単位区間内のDSVを計算し、第1のデータ列、第2のデータ列に対応した各区間DSVがそれぞれ算出される。
【0073】
第1のデータ列に対応した、第1の区間DSVは1つ目の区間で‘5’、2つ目の区間で‘−1’となる。第2のデータ列に対応した、第2の区間DSVは1つ目の区間で‘−1’、2つ目の区間で‘−3’が得られる。チャネルデータ列選択部33では、それ以前の累積DSVと区間DSVを加算し、その絶対値が小さい方に対応するチャネルデータ列を選択し、出力を行なう。
【0074】
ただし、区間DSVを加算する際とチャネルデータ列を選択し出力する際には、NRZI化された各チャネルデータ列に対し、‘0’、‘1’の修正が必要な場合がある。つまり、1つ前の単位区間で選択され出力されたチャネルデータ列の最後のビットと今回の単位区間におけるチャネルデータ列の先頭の1ビットとの関係において、このつなぎ目に不必要な反転が入っている場合は、正しくNRZI復調されないことがあり、上記場合においては、今回の単位区間における全てのチャネルデータ列の‘0’、‘1’を反転すると共に、今回の単位区間の区間DSVの符号を反転する修正が必要である。
【0075】
チャネルデータ列選択部33においては、1つ目の区間以前の累積DSVを初期値としての‘2’とした場合、累積DSVと、符号修正無の区間DSVおよび符号修正後の区間DSVをそれぞれ加算しそれらの絶対値を取ると第1のチャネルデータ列は‘7’、第2のチャネルデータは‘1’となり、絶対値が小さい方に対応する第2のチャネルデータ列が選択され出力される。累積DSVは次の単位区間のために今回選択された第2のチャネルデータ列に対応し‘1’に更新される。2つ目以降の区間においても同様の処理を行なうことで、DSVの絶対値を小さくする制御が可能となる。
【0076】
(実施の第三形態)
本発明に係る変調装置の実施の第三形態における構成の一例は、NRZI化された各チャネルデータ列に対し、‘0’、‘1’の修正が必要な場合の構成であり、各区間DSV計算部32、各シフトレジスタ(データ保持手段)41、各区間DSV符号反転部42、DSV比較部43、各NRZI反転部44、各比較部45、セレクタ46を有している。
【0077】
それぞれNRZI変調された第1のチャネルデータ列と第2のチャネルデータ列は、それぞれ区間DSV計算部32で区間DSVを計算されながら、各シフトレジスタ41にそれぞれ入力される。
【0078】
シフトレジスタ41は、区間DSVを計算する間、チャネルデータ列を保持するためのもので、シフトレジスタ41のビット数は単位区間より大きい必要がある。図11にDSVを制御する単位区間が最大になる例を示す。最大となるのは、先頭のDSV制御ビットを含む変換が最大拘束長にて変換され、次のDSV制御ビットを含む変換が基本符号長で変換された時であることが分かる。
【0079】
従って、シフトレジスタ41の保存のためのビット数は、((DSV制御ビットの挿入間隔+DSV制御ビット数)×n÷m+(最大拘束長r−1)×n)ビット以上に設定されればよい。シフトレジスタのビット数を、上記のように設定することにより、必要最小限のビット数でシフトレジスタ41が構成できる。
【0080】
上記実施に各形態では、DSV制御単位区間でDSV制御データ列の選択と切り替えを行なうが、本発明に係る変調装置における実施の第三形態は、上記の切り替え時にNRZI変調規則を維持できるものである。
【0081】
本実施の第三形態においては、単位区間の最後のビットがシフトレジスタ41の出力となった時をNRZI比較区間とし、この比較区間でセレクタ46を通って実際に出力されている記録波形列とシフトレジスタ41の出力の‘0’,‘1’を比較部45で比較する。
【0082】
比較結果が異なる時は、次の単位区間内にある全てのチャネルデータ列の‘0’、‘1’をNRZI反転部44で反転し、次の区間DSVの符号も区間DSV符号反転部42で反転する。比較結果が一致する時は、NRZI反転部44では‘0’、‘1’の反転を行わず、区間DSV符号反転部42でも区間DSVの符号反転は行わない。
【0083】
DSV比較部43では必要に応じて符号を反転した区間DSVと累積DSVを加算しその絶対値を取り、絶対値が小さくなるチャネルデータ列が選択されるようセレクタ46へ選択信号を送る。セレクタ46では絶対値が小さくなるチャネルデータ列が選択され出力される。
【0084】
図12を用いて、上記の動作を説明する。第1のDSV制御単位区間では第2のチャネルデータ列が選択されて記録波形データ列として出力されており、比較区間では‘1’が出力されている。比較部45では、上記チャネルデータ列の‘1’と第1のシフトレジスタ出力‘0’と第2のシフトレジスタ出力は‘1’との比較を行い、第1の比較結果は不一致、第2の比較結果は一致と判定する。
【0085】
第2のDSV制御単位区間では、比較結果で不一致となった第1のチャネルデータ列のみNRZI反転と区間DSV符号判定が行われる。同様の処理を行なうことにより、NRZI変調規則を守りながらDSV制御データ列の切り替えが実現可能となる。
【0086】
(実施の第四形態)
本発明に係る変調装置の実施の第四形態における構成の一例は、図1に示すように、DSV制御ビット‘0’挿入部11、DSV制御ビット‘1’挿入部12、各変調部13、DSV制御データ列選択部16を備えている。
【0087】
前記の実施の第一形態に記載の変調装置の動作と異なる点として、DSV制御データ列選択部16は、DSV制御ビットを含む変換位置2回毎に1回動作を行なうようになっている。
【0088】
このような動作を実行することにより、DSV制御データ列選択部16はDSV制御ビットを2の倍数個含むDSV制御単位区間で、DSV制御を行なうこととなり、パリティ保存性の規則の特徴から、DSV制御データ列の切り替え時にNRZIの不連続が発生しないため、修正のための手段を省きながら、DSV制御データ列を簡素な構成および方法にて切り替えることが可能となる。
【0089】
この場合、前記の実施の第二および第三形態に記載の区間DSVを計算する単位区間もこの制御単位区間が必要であり、実施の第三形態に記載のシフトレジスタ41についてもこの制御単位区間分必要となる。
【0090】
(実施の第五形態)
本発明に係る変調装置の実施の第五形態における構成の一例は、図13に示すように、DSV制御ビット‘0’挿入部11、DSV制御ビット‘1’挿入部12、各変調部13、DSV制御データ列選択部51を備えている。なお、DSV制御ビット‘0’挿入部11、DSV制御ビット‘1’挿入部12、変調部13については、前記の実施の第一形態に記載の変調装置と全く同じ動作を行なう。
【0091】
DSV制御データ列選択部51が、DSV制御ビットを含む変換位置2回毎に1回動作を行なうことによって、DSV制御データ列選択部51はDSV制御ビットを2の倍数個含むDSV制御単位区間で、DSV制御を行なうこととなり、パリティ保存性の規則の特徴から、DSV制御データ列切り替え時にNRZIの不連続が発生しないため、前述したような修正のための手段が必要なくDSV制御データ列を切り替えることが可能となる。
【0092】
本発明の変調方法は、コンピュータにより読み取り、実行可能に記述されたプログラムとすることができる。また、上記プログラムを備えた、ROM(Read Only Memory)、メモリカード、メモリースティック、ハードディスク、CD、DVDといった記録媒体を上市することも可能である。また、上記プログラムを読み取り、実行可能なコンピュータを有する電子装置に上記記録媒体を組み込んで、上記変調方法を上市することも可能である。上記電子装置としては、無線・優先の通信装置や、ハードディスク装置やDVD装置等の記録再生装置が挙げられる。
【0093】
【発明の効果】
上記にて説明された本発明により以下の効果がもたらされる。
【0094】
本発明に係る変調装置は、上述したように、第1および第2の各DSV制御データ列それぞれの変調において、DSV制御ビットを含む変換位置を検出するDSV制御ビット変換位置検出手段と、上記第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、上記第1および第2の各DSV制御データ列を切り替え選択して出力するDSV制御データ列選択手段とを具備し、前記DSV制御データ列選択手段は、DSV制御ビットを含む各変換位置が互いに同じ場合のみDSV制御データ列の選択切り替えを行い、DSV制御ビット含む各変換位置が互いに異なる場合はDSV制御データ列の切り替えを停止するようになっている構成である。
【0095】
それゆえ、上記構成は、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる(変調規則を守らない)という不都合を生じるDSV制御ビットを含む変換位置を、DSV制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【0096】
よって、上記構成においては、上記の変換位置でのDSV制御データ列の切り替えを停止して、上記不都合を回避できるから、DSV制御により記録や伝送を安定化しながら、復調を安定化できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の変調装置に係る実施の第一および第四の各形態を示す機能ブロック図である。
【図2】(a)〜(g)は、上記実施の第一形態の動作例を示す各タイミングチャートである。
【図3】上記実施の第一形態のDSV制御ビット変換位置検出部を示す機能ブロック図である。
【図4】(a)〜(e)は、上記実施の第一形態のDSV制御ビット変換位置検出部における、動作例を示す各タイミングチャートである。
【図5】本発明の変調装置に係る実施の第二形態を示す機能ブロック図である。
【図6】(a)〜(i)は、上記実施の第二形態の動作例の一部を示す各タイミングチャートである。
【図7】(a)〜(i)は、上記実施の第二形態の動作例の他の一部を示す各タイミングチャートである。
【図8】(a)〜(k)は、上記実施の第二形態の動作例の残部を示す各タイミングチャートである。
【図9】上記変調装置に用いられる、一般的な可変長符号の各変換テーブルを示す表である。
【図10】本発明の変調装置に係る実施の第三形態を示す機能ブロック図である。
【図11】(a)〜(d)は、上記実施の第三形態のシフトレジスタにおける、保存に必要な最小ビット数を示すための各タイミングチャートである。
【図12】(a)〜(m)は、上記実施の第三形態の動作例を示すための各タイミングチャートである。
【図13】本発明の変調装置に係る実施の第五形態を示す機能ブロック図である。
【図14】(a)〜(e)は、従来の変調方法を示す各タイミングチャートである。
【図15】(a)〜(c)は、従来技術の課題を説明するための各変換例、復調例を示す各タイミングチャートである。
【符号の説明】
11 DSV制御ビット‘0’挿入部、12 DSV制御ビット‘1’挿入部、
13 変調部、14 DSV制御ビット変換位置検出部、15 DSV位置判定部、16 DSV制御データ列選択部、
21 加減算器、22 比較器、
31 NRZI化部、32 区間DSV計算部、33 DSVデータ列選択部、
41 シフトレジスタ、 42 区間DSV符号反転部、 43 DSV比較部、44 NRZI反転部、 45 比較部、 46 セレクタ、
51 DSV制御データ列選択部
Claims (9)
- デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、
デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、
上記の第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調して、第1および第2の各DSV制御データ列としてそれぞれ出力する符号化変調手段と、
第1および第2の各DSV制御データ列それぞれの変調において、DSV制御ビットを含む変換位置を検出するDSV制御ビット変換位置検出手段と、
上記第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、
上記第1および第2の各DSV制御データ列を切り替え選択して出力するDSV制御データ列選択手段とを具備し、
前記DSV制御データ列選択手段は、DSV制御ビットを含む各変換位置が互いに同じ場合のみDSV制御データ列の選択切り替えを行い、DSV制御ビット含む各変換位置が互いに異なる場合はDSV制御データ列の切り替えを停止するようになっていることを特徴とする変調装置。 - 請求項1記載の変調装置において、
第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調するための各変換テーブルを備え、
上記各変換テーブルは、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致するものであり、
前記DSV制御データ列選択手段は、DSV制御ビットを2の倍数個含むデータ単位毎に、DSV制御データ列の一方を選択し切り替えて出力するようになっていることを特徴とする変調装置。 - 請求項1または2に記載の変調装置において、
前記制御ビット含む変換位置が同じ場合、DSV制御ビットを含む変換位置から次のDSV制御ビットを含む変換位置の前までをDSVを制御する単位区間とし、第1、第2の変調後データをNRZI変調するNRZI化手段と、
第1、第2それぞれの単位区間DSVを計算する区間DSV計算手段と、
それら単位区間DSVとそれまでの累積DSVとを加算した値の絶対値を比較し、その小さい方に対応する変調データを選択し出力するDSV制御データ列の選択手段とを備えていることを特徴とする変調装置。 - デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、
デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、
上記の第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調してDSV制御データ列としてそれぞれ出力する符号化変調手段と、
前記DSV制御ビットを含む各変換位置が互いに同じ場合、DSV制御ビットを含む変換位置から次のDSV制御ビットを含む変換位置の前までをDSVを制御する単位区間とし、
第1、第2の変調後データを伝送用に変調して各伝送用データ列としてそれぞれ出力する伝送用変調手段と、
第1、第2の各伝送用データ列におけるそれぞれの単位区間DSVを計算する区間DSV計算手段と、
それら単位区間DSVとそれまでの累積DSVとを加算した各加算値の絶対値を比較し、その小さい方に対応する伝送用データ列を選択し出力する伝送用データ列選択手段と、
第1および第2の各DSV制御データ列それぞれの変調において、DSV制御ビットを含む変換位置を検出するDSV制御ビット変換位置検出手段と、
上記第1および第2の各DSV制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段とを備え、
前記伝送用データ列選択手段は、DSV制御ビットを含む各変換位置が互いに同じ場合のみ伝送用データ列の選択切り替えを行い、DSV制御ビット含む各変換位置が互いに異なる場合は伝送用データ列の切り替えを停止するようになっていることを特徴とする変調装置。 - 請求項3または4に記載の変調装置において、
前記の可変長符号への変調は、基本データ長がmビットのデジタルデータ列を、各変換テーブルを用いて基本符号長がnビットの可変長符合に変換するものであり、
変調後から伝送用データ列を選択しデータ出力するまでの間、DSV制御データ列を保存するためのデータ保持手段を、DSV制御ビットを含む変換位置から次のDSV制御ビット含む変換位置の前までの符号数が取りうる((DSV制御ビットの挿入間隔+DSV制御ビット数)×n÷m+(最大拘束長r−1)×n)ビット以上保存できるように備えていることを特徴とする変調装置。 - 請求項3ないし5の何れか1項に記載の変調装置において、
伝送用データ列の選択切り替え時に、伝送用データ列における、単位区間の最後のデータと現在選択され出力しているデータの‘0’,‘1’とを比較する比較手段と、
前記比較結果が異なる場合は、現在選択され出力している区間DSVの符号を反転する区間DSV符号反転手段、および、現在選択され出力している伝送用データ列の‘0’,‘1’を反転する伝送化データ反転手段とを具備することを特徴とする変調装置。 - 請求項1ないし6の何れか1項に記載の変調装置において、
DSV制御ビット変換位置検出手段は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算する加減算器と、上記加減算器の加算値が所定値を超えたか否かを比較により出力する比較器とを有し、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっていることを特徴とする変調装置。 - デジタルデータ列に第1のDSV制御ビットとして‘0’を挿入し第1のデータ列を作成するDSV制御ビット‘0’挿入手段と、
デジタルデータ列に第2のDSV制御ビットとして‘1’を挿入し第2のデータ列を作成するDSV制御ビット‘1’挿入手段と、
第1のデータ列、第2のデータ列をそれぞれ可変長符号に変調するための、デジタルデータ列の要素内の‘1’の個数と変換された符号語列の要素内の‘1’の個数とを、2で割ったときの余りがどちらも1あるいは0で互いに一致する各変換テーブルと、
前記DSV制御ビット挿入後の第1のデータ列、第2のデータ列のそれぞれを、上記各交換テーブルによって可変長符号に変調する2つの符号化変調手段と、
DSV制御ビットを2の倍数個含むデータ単位毎に、DSV制御データ列の一方を選択し切り替えて出力するDSV制御データ列選択手段とを備えていることを特徴とする変調装置。 - デジタルデータ列に互いに異なる各DSV制御ビットをそれぞれ挿入した各DSV制御データ列を生成し、上記DSV制御データ列から、各変換テーブルに基づいて各符号化データ列にそれぞれ変調し、上記各符号化データ列のDSVをそれぞれ算出し、DSVが低減されるように上記各符号化データ列を切り替えて選択し出力する変調方法において、
上記各符号化データ列における、DSV制御ビットを含む変換位置をそれぞれ検出し、
上記各符号化データ列における、一方の符号化データ列に変換位置が検出されたとき、他方の符号化データ列の同じ位置に変換位置が検出されたか否かを判定し、
上記の各符号化データ列における各変換位置が互いに異なるときは各符号化データ列の切り替え選択を停止することを特徴とする変調方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119123A JP4024711B2 (ja) | 2003-04-23 | 2003-04-23 | 変調装置、変調方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119123A JP4024711B2 (ja) | 2003-04-23 | 2003-04-23 | 変調装置、変調方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004326903A true JP2004326903A (ja) | 2004-11-18 |
JP4024711B2 JP4024711B2 (ja) | 2007-12-19 |
Family
ID=33498434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003119123A Expired - Fee Related JP4024711B2 (ja) | 2003-04-23 | 2003-04-23 | 変調装置、変調方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4024711B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006236447A (ja) * | 2005-02-23 | 2006-09-07 | Fujitsu Ltd | Dsv調整ビットの決定方法及びdsv調整ビットの決定装置 |
JP2007042250A (ja) * | 2005-08-05 | 2007-02-15 | Nec Electronics Corp | Dsv制御装置およびdsv制御方法 |
-
2003
- 2003-04-23 JP JP2003119123A patent/JP4024711B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006236447A (ja) * | 2005-02-23 | 2006-09-07 | Fujitsu Ltd | Dsv調整ビットの決定方法及びdsv調整ビットの決定装置 |
JP2007042250A (ja) * | 2005-08-05 | 2007-02-15 | Nec Electronics Corp | Dsv制御装置およびdsv制御方法 |
JP4601512B2 (ja) * | 2005-08-05 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | Dsv制御装置およびdsv制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4024711B2 (ja) | 2007-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5790056A (en) | Method of converting a series of m-bit information words to a modulated signal, method of producing a record carrier, coding device, device, recording device, signal, as well as a record carrier | |
US7423561B2 (en) | Modulation methods and systems | |
KR100947070B1 (ko) | 변조장치 및 방법과 디지털 썸 벨류 제어비트 생성방법 | |
US7333033B2 (en) | Modulation table, modulating device and method, program, and recording medium | |
EP0923077B1 (en) | Method and device for VLC (d,k;m,n;r) coding | |
KR100954986B1 (ko) | 변조 장치 및 방법 | |
KR100310217B1 (ko) | 디지탈데이타처리장치및그방법 | |
US6950042B2 (en) | Modulating apparatus and method, and DSV control bit producing method | |
US7321320B2 (en) | DSV control apparatus and DSV control method | |
US6559779B2 (en) | Data encoding method, apparatus, and storage medium | |
JP3916055B2 (ja) | 変調方法、変調装置、記録媒体、復調方法および復調装置 | |
JP3717024B2 (ja) | 復調装置および方法 | |
US6091347A (en) | Device and method for modulation and transmission medium | |
KR100269907B1 (ko) | 기입데이터의 조정비트결정방법, 조정비트 결정회로, 기입데이터작성회로 및 디스크장치 | |
JP4024711B2 (ja) | 変調装置、変調方法 | |
KR20040101412A (ko) | 확률적 직류 제어 | |
KR20020038709A (ko) | 이진 소스신호의 복수의 데이터 비트의 스트림을 이진채널신호의 복수의 데이터 비트의 스트림으로 인코딩하는장치, 메모리장치, 정보 기록장치, 기록매체, 코딩장치와,재생장치 | |
KR100908763B1 (ko) | 데이터 스트림을 코딩하는 방법 | |
US7486209B2 (en) | Demodulation table, demodulating device and demodulating method, program, and recording medium | |
JP3668982B2 (ja) | データ復調装置 | |
JPH0991885A (ja) | 同期情報付加方法及び同期情報付加装置、並びに同期情報検出方法及び同期情報検出装置 | |
JP2794719B2 (ja) | 符号変換装置 | |
JP2002279732A (ja) | 変調方法、変調装置、復調方法、復調装置、記録媒体、伝送装置および伝送方法 | |
JP2007184095A (ja) | 変調装置、変調方法、記録媒体、復調装置、復調方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
A131 | Notification of reasons for refusal |
Effective date: 20070807 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070905 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070905 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20071003 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20111012 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20121012 |
|
LAPS | Cancellation because of no payment of annual fees |