JP4224825B2 - デジタルデータ変調装置 - Google Patents
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Description
図4は光ディスクの記録に用いられるデジタルデータ変調装置を示すブロック図、図5はデジタルデータ変調装置の構成を示すブロック図、図6はデータ変調方式のデータ変換テーブルの一部を示すテーブル、図7、図8はデジタルデータ変調装置の動作を説明するフローチャートである。
図6に変換テーブルの例を示す。変換テーブルには、0〜255の入力データに対応した4つの状態(状態1、状態2、状態3、状態4)の主変換テーブルと、88未満の入力データに対応した4つの状態の副変換テーブル、合計8つのテーブルがある。各テーブルは、ユーザデータに対応して符号変換される符号語(以下コードともいう。)と、前記コードに付随し、4つの状態のテーブルから次にユーザデータが入力された時に使うテーブルを指定する状態(以下、次の状態という。)情報をもつ。
また、状態1、状態4で入力データが88以上の場合は、副変換テーブルとして、状態1では状態4の主変換テーブルを、状態4では状態1の主変換テーブルを使うことが許されている。ただし直前の記録用データと副変換データの接続部では、0ラン長2〜10の制限は守らねばならない。
EFM Plus変調では、ユーザデータが入力されると、前記次の状態(初期条件は、状態1とする。)で指定された主・副2つの変換テーブルを使って符号変換し、符号変換された主・副2つのコードより、DSV(Digital Sum Value)の絶対値が小さくなるコードを選択することで、低周波成分を抑圧している。なおDSVとは、NRZI信号列の1を+1、0を−1として総和をとったもので、NRZI信号列の直流成分の大きさを表すものである。
主・副コード符号変換部22は、入力されたユーザデータから、データ変換ROM23の前記変換テーブルを参照することにより、主・副2系統それぞれに対して、前記コードおよび前記コードに付随する次の状態情報を読み出して出力する。コード選択部24は、入力した前記主・副2つのコードから1つコードを選択して、NRZI信号に変換して記録データとして出力する。
主・副コード符号変換部22は、直前コードが確定すると、ユーザデータを入力(ステップS21)して、後述するステップS25で記憶された次の状態に従って、データ変換ROM23の前記次の状態の主・副変換テーブルを参照して、主・副2つのコードに符号変換(ステップS22、詳細は、図8フローチャートにより後述する。)する。コード選択部24は、後述するステップS25で記憶されたDSVなどの情報を参照して、主・副2つのコードより1つを選択(ステップS23、詳細は、図8フローチャートにより後述する。)、出力コードを確定する。そして出力コードをNRZI変換した出力データを記録データとして出力(ステップS26)し、次のデータ入力に備えて、次の状態、DSVおよび出力データを記憶(ステップS25)して、次のデータ入力部(ステップS21)に戻る。
データが入力されると、データが88以上かどうか判定(ステップ31)し、88未満の場合は、ステップS25で記憶された次の状態に従って主・副コードを符号変換、DSV計算ステップS45にとぶ。
データが88以上の場合、ステップS25で記憶された次の状態を判定(ステップS33、S35、S37)して、状態1の場合は、主コードを状態1の主コードとし、副コードを状態4の主コードとして(ステップS34)、0ラン長検査ステップS41にとぶ。状態4の場合は、主コードを状態4の主コードとし、副コードを状態1の主コードとして(ステップS36)、0ラン長検査ステップS41にとぶ。次の状態が状態2または状態3の場合は、主コードは次の状態の主コードとし、副コードは無しとする(ステップS38、S39)する。
データが88以上で状態1、4の場合は、データ接続部の0ラン長が2〜10の基準を満たすかどうかの検査(ステップS41)を行う。0ラン長検査にパスした場合は、DSV計算ステップS45へとぶ。パスしなかった場合は、副コード無しとされる。
前記状態1、4、および状態2、3で、副コード無しの場合は、主コードが選択(ステップS42、S43、S44)される。
DSV計算ステップS45では、主・副コードそれぞれのDSVを計算する。ついで、前記計算された主コードのDSVと副コードのDSVを比較して、主・副コードのDSVの絶対値が異なる場合は、DSVの絶対値の小さい方のコードを選択(ステップS46、S47、S48、S49)する。主・副コードのDSVがまったく等しい場合は、主・副コードの反転回数の多いものを選択(ステップS50、S51、S52、S53)する。主・副コードのDSVの絶対値が等しく極性が異なる場合は、直前データのDSVと異なる極性になっている方のコードを選択(ステップS54、S55、S56)する。
以上のように、コード選択部ステップS24では、主・副コードから1つを選択する。
さらにルックアヘッド方式の変調装置として、回路規模を抑えかつ高速化を可能にした回路構成方式が知られている。(例えば、特許文献3参照。)
またルックアヘッド方式を用いた方法では、前方データのDSVも加味するため、更に回路のスループットが低下すると共に、前方データの値によりスループットが大きく変動すると言う問題がある。また、スループットが1クロックでなく、更に一定でないため、後段の回路とのやり取りを円滑にする為に、大きな出力バッファを持つ必要があった。
また前述したルックアヘッド方式は、その採用を見送ることで、回路のスループットの低下を抑え、また出力バッファの不用なデジタルデータ変調装置を提供している。なお、ルックアヘッド方式を採用するかどうかは、変調方式の互換性には影響なく、DSVの抑制効果についても、ルックアヘッド方式を使用しなくても実用上は十分である。
個々の変調処理部は、状態が異なるだけで、動作は同一である。すなわち、ユーザデータを入力して、それぞれ状態1〜4に応じて符号変換されたコード、前記コードに付随する次の状態情報およびDSVを出力する。次に、前記動作を、各変調処理部の構成に従って説明する。
この符号変換方法は、従来例で述べた図8フローチャートの主・副コード符号変換部(ステップS22)による符号変換方法と同一である。異なるところは、状態の指定の仕方で、従来例では次の状態情報を入力して指定するのに対して、本実施例では最初から次の状態が固定されている4つの系統を並列に持つことである。このため本実施例では、次の状態の情報無しで、入力データだけで主・副コード符号変換が可能となる。
そして、これらテーブルの値と後述するメモリ8に記憶されているDSV、出力データ(出力コードの後端の0ラン数、出力データの最終ビットの極性で置き換えることもできる。)を使うことにより、コード選択部4での判定計算処理は、以下に述べるように簡単化・高速化できる。DSVは、メモリ8に記憶されている直前データでのDSVと、CSVテーブルのCSVの和として計算される。0ラン長はメモリ8に記憶されている直前出力データ後端の0ラン長と頭0ラン長テーブルの値の和により計算される。なおこれらDSV、0ラン長の計算は、NRZI変換後のデータによる計算となるため、直前出力データの最終ビット極性により、極性を補正しながら加算する必要がある。
まずユーザデータが入力される(ステップS1)。4系統全ての状態に対して、それぞれ主・副コードの符号変換を行う(ステップS2)。直前コードの確定後DSVなどのデータを入力(破線)して、状態ごとに主・副コードより1つを選択する(ステップS3)。状態ごとに選択された4つの前記コードより、次の状態(破線)のコードを選択(ステップS4)、NRZI変換して出力(ステップS6)する。次の状態、DSVなどを記憶する(ステップS5)。以下この繰り返しとなる。
ここで従来方式と比較する。従来方式では、図7のフローチャートに示したように、主・副コードの符号変換(ステップS22)には、ステップS25で記憶された直前データの次の状態の情報(破線)が必要である。本実施例では、4系統の主・副コード符号変換部で、それぞれ全ての状態の主・副コード符号変換2を行うため、次の状態の情報は、状態選択SW6(ステップS4)で初めて必要(破線)となる。このため、主・副コード符号変換(ステップS2)は、ユーザデータ入力だけで実行可能となり、装置としてみると、主・副コード符号変換部2とコード選択部4の並列動作が可能となる。
そして本実施例と従来例の違いは、直前コードのデータ出力からのT0の矢線が、従来例図3(B)ではデータ入力に向ける必要があるのに対して、本実施例図3(A)では出力コード選択の先頭に向けることが可能である。すなわち本実施例では、主・副コード符号変換処理には状態を特定する必要がないため、図3(A)に示すように、主・副コード符号変換と直前コードの出力コード選択をオーバーラップすなわち並列処理することができる。このため、主・副コード符号変換に要する時間、出力コード選択に要する時間を同一として、従来例(B)に比較すると、本実施例(A)では、データ入力の頻度が上がっている。すなわち並列処理により高速化対応が可能である。
また、DSVの計算経路や主・副変換候補の選択経路の回路を最適化する事により、1クロックでの動作が可能であり、実回路でのスループット1クロックの実現も可能になった。このため、従来の回路では、後段とのタイミング調整やスループットの平均化のために必要だったバッファーメモリーも、スループット1クロックが実現できた事により、データが常に準備出来るため、必要無くなると同時に、動作クロックも必要最低限にする事が可能になった。
Claims (1)
- pビットの入力データ語を、複数の状態からなる主符号化テーブルと副符号化テーブルを用いて、qビット(ただし、q>p、p、qは共に正の整数)のコードを出力データ語として出力するデジタルデータ変調装置において、
前記主符号化テーブルと前記副符号化テーブルの組を複数個格納する複数の第1記憶手段と、
直前に出力された前記出力データ語、過去の全ての前記出力データ語のDSV及び前記直前に出力された出力データ語に付随した次の状態を格納する第2記憶手段と、
前記複数の第1記憶手段に接続されて、かつ並列配置され、前記pビットの入力データ語から、前記複数の第1記憶手段に格納された前記主符号化テーブルと前記副符号化テーブルにより、前記qビットの主コードと副コードとにそれぞれ符号変換を行う複数の符号変換手段と、
前記複数の符号変換手段に接続され、前記第2記憶手段に格納されている前記直前に出力された出力データ語及び前記過去の全ての前記出力データ語のDSVに基づいて、前記複数の符号変換手段で変換された前記qビットの主コードと副コードの中から、各一つを出力する複数のコード選択手段と、
前記複数のコード選択手段で出力された各一つのコードの中から、前記第2記憶手段に格納されている前記直前に出力された出力データ語に付随した次の状態に対応する1つのコードを選択出力する状態選択手段と、
前記状態選択手段で選択出力された1つのコードを前記出力データ語として出力する出力手段と
を有することを特徴とするデジタルデータ変調装置。
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Family Applications (1)
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- 2004-07-30 JP JP2004223309A patent/JP4224825B2/ja not_active Expired - Fee Related
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