JP2007042165A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 本発明の不揮発性半導体記憶装置は、選択メモリセルにデータを書き込むとき、選択ワード線に第1の電位(Vpass)を供給すると同時に、選択ワード線のビット線側に隣接する第1の非選択ワード線及び選択ワード線のソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ第1の非選択ワード線及び第2の非選択ワード線以外の非選択ワード線に第1の電位(Vpass)を供給し、その後、第1の非選択ワード線及び第2の非選択ワード線をフローティングとし且つ第1の非選択ワード線及び第2の非選択ワード線以外の非選択ワード線に第1の電位(Vpass)を供給したまま、前記選択ワード線に第2の電位(Vpgm)を供給することを特徴としている。
【選択図】 図4
Description
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする。
選択ワード線に対してソース線側に少なくとも2本以上離れて存在する非選択ワード線WL6に電位V1を供給し、且つ選択ワード線WL2に対してソース線側のワード線であり、選択ワード線WL2とV1電位を供給する非選択ワード線WL6の間にある非選択ワード線WL3〜WL5の電位をフローティングとしが、これに限定されるわけではない。本実施形態のバイアス関係は、一例であり、フローティングとする非選択ワード線、電位V1を供給する非選択ワード線の位置および本数は、本実施例に係る発明の開示の範囲内で任意に変更できる。電位V1を供給する非選択ワード線の位置を変更した場合は、当該V1を供給する非選択ワード線と選択ワード線との間にある非選択ワード線をフローティングにすればよい。なお、本実施例の駆動方法は、EASB2方式の変形であるので、如何なる場合であっても、電位V1を供給する非選択ワード線に対してソース線側にある非選択ワード線には、Vpassが供給されるのは言うまでもない。
において、Vpass以下の電位である電位V4を供給するようにしてもよい。この場合、非選択ワード線WL7からWL4に向かってワード線電位が徐々に低くなり、WL6に電位V4を供給することで、その制御性が高くなり、GIDLが抑制できることになる。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線に第3の電位を、前記第2の非選択ワード線に第4の電位(第4の電位、第3の電位≦第1の電位)を供給し且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に書き込み電位である第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし、
前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、
前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、
前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位を、前記第2の非選択ワード線に第5の電位(第4の電位、第5の電位≦第1の電位)を供給し、前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第2の非選択ワード線及び前記第2の非選択ワード線に対してビット線側にある第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線をフローティングとし、前記第2の非選択ワード線に前記第2の電位を供給し、前記第3の非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、且つ前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第2の非選択ワード線及び前記第2の非選択ワード線に対してビット線側にある第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線をフローティングとし、前記第2の非選択ワード線に前記第2の電位を供給し、前記第3の非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第3の非選択ワード線のビット線側にある第4の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し、且つ前記第4の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴としている。
前記選択メモリセルにデータを書き込むとき、前記第5の非選択ワード線はフローティングとするようにしてもよい。
2 メモリセルアレイ
3 ブロックデコーダ
4 センスアンプ
5 周辺回路
6 パッド部
Claims (5)
- 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給すると同時に、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給し、
その後、前記第1の非選択ワード線に第3の電位を、前記第2の非選択ワード線に第4の電位(第4の電位、第3の電位≦第1の電位)を供給し且つ前記第1の非選択ワード線及び前記第2の非選択ワード線以外の前記非選択ワード線に前記第1の電位を供給したまま、前記選択ワード線に書き込み電位である第2の電位(前記第1の電位<前記第2の電位)を供給することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線及び前記第2の非選択ワード線をフローティングとし、
前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、
前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、
前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位(第4の電位≦第1の電位)を供給し前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に
前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。 - 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された1つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記選択メモリセルにデータを書き込むとき、
前記選択ワード線に第1の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第1の非選択ワード線及び前記選択ワード線の前記ソース線側に隣接する第2の非選択ワード線をフローティングとし、
前記選択ワード線に対して前記ソース線側にある1つの第3の非選択ワード線に第2の電位(前記第2の電位<前記第1の電位)を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給すると同時に、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとし、
その後、前記第1の非選択ワード線に第4の電位を、前記第2の非選択ワード線に第5の電位(第4の電位、第5の電位≦第1の電位)を供給し、前記第3の非選択ワード線に前記第2の電位を供給し、且つ前記第3の非選択ワード線に対して前記ソース線側にある前記非選択ワード線及び前記第1の非選択ワード線に対して前記ビット線側にある前記非選択ワード線に前記第1の電位を供給し、前記第2の非選択ワード線と前記第3の非選択ワード線との間にある前記非選択ワード線をフローティングとしたまま、前記選択ワード線に第3の電位(前記第1の電位<前記第3の電位)を供給することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222698A JP4761872B2 (ja) | 2005-08-01 | 2005-08-01 | 不揮発性半導体記憶装置 |
US11/495,463 US7379335B2 (en) | 2005-08-01 | 2006-07-31 | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222698A JP4761872B2 (ja) | 2005-08-01 | 2005-08-01 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007042165A true JP2007042165A (ja) | 2007-02-15 |
JP4761872B2 JP4761872B2 (ja) | 2011-08-31 |
Family
ID=37694105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005222698A Active JP4761872B2 (ja) | 2005-08-01 | 2005-08-01 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7379335B2 (ja) |
JP (1) | JP4761872B2 (ja) |
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RD03 | Notification of appointment of power of attorney |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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