JP2001101880A - 不揮発性半導体記憶装置の書き込み方法 - Google Patents
不揮発性半導体記憶装置の書き込み方法Info
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- JP2001101880A JP2001101880A JP27804299A JP27804299A JP2001101880A JP 2001101880 A JP2001101880 A JP 2001101880A JP 27804299 A JP27804299 A JP 27804299A JP 27804299 A JP27804299 A JP 27804299A JP 2001101880 A JP2001101880 A JP 2001101880A
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Landscapes
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】いわゆるAND型のメモリセルアレイに対しセ
ルフブースト技術を適用して、電源電圧より高いバイア
ス印加箇所を極力減らす。 【解決手段】選択された主ビット線BL1に第1電圧
(0V)を、非選択の主ビット線BL2に第2電圧
(1.5V)を設定し、第1選択トランジスタS11,
S21をオン、第2選択トランジスタS12,S22を
オフさせた状態で、選択ワード線WL1に接続されたメ
モリトランジスタM11,M21にチャネルが形成され
る第1中間電圧(4.5〜7V)を印加し、非選択ワー
ド線WL2…に第2中間電圧(4.5V)を印加し、選
択ワード線電圧を第1中間電圧から更に高い書き込み電
圧(11V)に変化させる。第2中間電圧は、その印加
時の副ビット線SBL2および副ソース線SSL2電位
との関係で、印加後に非選択メモリトランジスタM22
〜M2128にチャネルが形成されない値に設定する。
ルフブースト技術を適用して、電源電圧より高いバイア
ス印加箇所を極力減らす。 【解決手段】選択された主ビット線BL1に第1電圧
(0V)を、非選択の主ビット線BL2に第2電圧
(1.5V)を設定し、第1選択トランジスタS11,
S21をオン、第2選択トランジスタS12,S22を
オフさせた状態で、選択ワード線WL1に接続されたメ
モリトランジスタM11,M21にチャネルが形成され
る第1中間電圧(4.5〜7V)を印加し、非選択ワー
ド線WL2…に第2中間電圧(4.5V)を印加し、選
択ワード線電圧を第1中間電圧から更に高い書き込み電
圧(11V)に変化させる。第2中間電圧は、その印加
時の副ビット線SBL2および副ソース線SSL2電位
との関係で、印加後に非選択メモリトランジスタM22
〜M2128にチャネルが形成されない値に設定する。
Description
【0001】
【発明の属する技術分野】本発明は、メモリトランジス
タのソースまたはドレインをそれぞれ接続する共通電位
線が階層化されたNOR型の不揮発性半導体記憶装置の
書き込み方法に関する。
タのソースまたはドレインをそれぞれ接続する共通電位
線が階層化されたNOR型の不揮発性半導体記憶装置の
書き込み方法に関する。
【0002】
【従来の技術】いわゆるNAND型不揮発性メモリにお
いて、その書き込み時に非選択ビット線に印加する高電
圧を不要とし、昇圧回路の負担を軽減する技術として、
いわゆるセルフブースト技術が知られている。
いて、その書き込み時に非選択ビット線に印加する高電
圧を不要とし、昇圧回路の負担を軽減する技術として、
いわゆるセルフブースト技術が知られている。
【0003】図10は、NAND型不揮発性メモリのセ
ルフブースト動作による書き込み動作を説明するための
図である。
ルフブースト動作による書き込み動作を説明するための
図である。
【0004】図10のNAND型不揮発性メモリにおい
て、ビット線BLaと基準電位VSSの供給線との間
に、選択トランジスタST1aとST2aを介して多
数、図では4個のメモリトランジスタMT1a〜MT4
aが直列接続されている。同様に、ビット線BLbと基
準電位VSSの供給線との間に、選択トランジスタST
1bとST2bを介して多数、図では4個のメモリトラ
ンジスタMT1b〜MT4bが直列接続されている。選
択トランジスタST1aおよびST1bは選択ゲート線
SL1により制御され、選択トランジスタST2aおよ
びST2bは選択ゲート線SL2により制御される。ま
た、メモリトランジスタMT1a〜MT4aおよびMT
1b〜MT4bはそれぞれワード線WL1〜WL4によ
り制御される。
て、ビット線BLaと基準電位VSSの供給線との間
に、選択トランジスタST1aとST2aを介して多
数、図では4個のメモリトランジスタMT1a〜MT4
aが直列接続されている。同様に、ビット線BLbと基
準電位VSSの供給線との間に、選択トランジスタST
1bとST2bを介して多数、図では4個のメモリトラ
ンジスタMT1b〜MT4bが直列接続されている。選
択トランジスタST1aおよびST1bは選択ゲート線
SL1により制御され、選択トランジスタST2aおよ
びST2bは選択ゲート線SL2により制御される。ま
た、メモリトランジスタMT1a〜MT4aおよびMT
1b〜MT4bはそれぞれワード線WL1〜WL4によ
り制御される。
【0005】次に、図10のNAND型不揮発性メモリ
において、ワード線WL2を選択してページ書き込みを
する場合に、書き込みすべきはメモリトランジスタMT
2aであり、書き込みを禁止すべきはメモリトランジス
タMT2bである場合の動作について説明する。なお、
ここでの電圧条件は、メモリトランジスタがFG型の場
合を示す。
において、ワード線WL2を選択してページ書き込みを
する場合に、書き込みすべきはメモリトランジスタMT
2aであり、書き込みを禁止すべきはメモリトランジス
タMT2bである場合の動作について説明する。なお、
ここでの電圧条件は、メモリトランジスタがFG型の場
合を示す。
【0006】まず、選択ゲート線SL1に電源電圧VCC
(3.3V)、選択ゲート線SL2に接地電圧GND
(0V)が印加され、選択メモリトランジスタMT2a
が接続されたビット線BLaに接地電圧GND(0
V)、非選択メモリトランジスタMT2bが接続された
ビット線BLbに電源電圧VCC(3.3V)が印加され
る。つぎに、選択ワード線WL2に書き込み電圧Vpg
m(たとえば18V)が、非選択ワード線WL1、WL
3〜WL4にパス電圧Vpass(たとえば10V)が
印加される。
(3.3V)、選択ゲート線SL2に接地電圧GND
(0V)が印加され、選択メモリトランジスタMT2a
が接続されたビット線BLaに接地電圧GND(0
V)、非選択メモリトランジスタMT2bが接続された
ビット線BLbに電源電圧VCC(3.3V)が印加され
る。つぎに、選択ワード線WL2に書き込み電圧Vpg
m(たとえば18V)が、非選択ワード線WL1、WL
3〜WL4にパス電圧Vpass(たとえば10V)が
印加される。
【0007】その結果、非選択メモリトランジスタMT
2aが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Vpassと
の容量結合により昇圧され、書き込み禁止電圧(例え
ば、最大8V程度)まで上昇して、メモリトランジスタ
MT2bへの書き込みが禁止される。一方、選択メモリ
トランジスタMT2aが接続されたトランジスタ列のチ
ャンネル部は接地電圧GND(0V)に電位設定され、
選択ワード線に印加された書き込み電圧Vpgmとの電
位差によりメモリトランジスタMT2aへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−3Vから2V程度になる。
2aが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Vpassと
の容量結合により昇圧され、書き込み禁止電圧(例え
ば、最大8V程度)まで上昇して、メモリトランジスタ
MT2bへの書き込みが禁止される。一方、選択メモリ
トランジスタMT2aが接続されたトランジスタ列のチ
ャンネル部は接地電圧GND(0V)に電位設定され、
選択ワード線に印加された書き込み電圧Vpgmとの電
位差によりメモリトランジスタMT2aへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−3Vから2V程度になる。
【0008】このようにセルフブースト技術を用いる
と、非選択なトランジスタ列のチャネルをビット線と切
り離して書き込み禁止電圧まで自動昇圧するため、ビッ
ト線印加電圧を電源電圧VCC程度に小さくできる利点が
ある。
と、非選択なトランジスタ列のチャネルをビット線と切
り離して書き込み禁止電圧まで自動昇圧するため、ビッ
ト線印加電圧を電源電圧VCC程度に小さくできる利点が
ある。
【0009】
【発明が解決しようとする課題】ところが、このセルフ
ブースト技術を、AND型に代表される、ソース線およ
びビット線が階層化された並列接続NOR型メモリセル
アレイの書き込みにそのまま適用しようとした場合、非
選択ビット線などの共通電位線に印加する電圧を下げる
ことができず、セルフブースト技術を適用する利益が余
り得られないという課題がある。
ブースト技術を、AND型に代表される、ソース線およ
びビット線が階層化された並列接続NOR型メモリセル
アレイの書き込みにそのまま適用しようとした場合、非
選択ビット線などの共通電位線に印加する電圧を下げる
ことができず、セルフブースト技術を適用する利益が余
り得られないという課題がある。
【0010】本発明の目的は、セルフブースト技術を適
用して電源電圧より高いバイアス印加箇所を極力減らし
た、ビット線とソース線とが階層化された並列接続NO
R型の不揮発性半導体記憶装置の書き込み方法を提供す
ることにある。
用して電源電圧より高いバイアス印加箇所を極力減らし
た、ビット線とソース線とが階層化された並列接続NO
R型の不揮発性半導体記憶装置の書き込み方法を提供す
ることにある。
【0011】
【課題を解決するための手段】本発明に係る第1の観点
に係る不揮発性半導体記憶装置の書き込み方法は、第1
および第2選択トランジスタと、上記第1選択トランジ
スタを介して主ビット線に接続された副ビット線と、上
記第2選択トランジスタを介して主ソース線に接続され
た副ソース線と、上記副ビット線と上記副ソース線との
間に並列接続された複数のメモリトランジスタとを含む
メモリブロックを複数有し、さらに、異なるメモリブロ
ック間で上記メモリトランジスタのゲートを共通接続す
るワード線を複数有する不揮発性半導体記憶装置の書き
込み方法であって、書き込み対象となる選択メモリトラ
ンジスタを含む第1メモリブロックが接続された主ビッ
ト線に第1電圧を、選択メモリトランジスタを含まない
第2メモリブロックが接続された主ビット線に上記第1
電圧より高い第2電圧をそれぞれ設定し、上記第1およ
び第2メモリブロック内で、上記第1選択トランジスタ
をオン、上記第2選択トランジスタをオフさせた状態
で、上記選択メモリトランジスタが接続された選択ワー
ド線に、当該選択ワード線に接続されたメモリトランジ
スタにチャネルが形成される第1中間電圧を印加し、上
記選択ワード線以外の非選択ワード線に対し第2中間電
圧を印加し、上記選択ワード線の印加電圧を、上記第1
中間電圧から更に高い書き込み電圧に変化させる。
に係る不揮発性半導体記憶装置の書き込み方法は、第1
および第2選択トランジスタと、上記第1選択トランジ
スタを介して主ビット線に接続された副ビット線と、上
記第2選択トランジスタを介して主ソース線に接続され
た副ソース線と、上記副ビット線と上記副ソース線との
間に並列接続された複数のメモリトランジスタとを含む
メモリブロックを複数有し、さらに、異なるメモリブロ
ック間で上記メモリトランジスタのゲートを共通接続す
るワード線を複数有する不揮発性半導体記憶装置の書き
込み方法であって、書き込み対象となる選択メモリトラ
ンジスタを含む第1メモリブロックが接続された主ビッ
ト線に第1電圧を、選択メモリトランジスタを含まない
第2メモリブロックが接続された主ビット線に上記第1
電圧より高い第2電圧をそれぞれ設定し、上記第1およ
び第2メモリブロック内で、上記第1選択トランジスタ
をオン、上記第2選択トランジスタをオフさせた状態
で、上記選択メモリトランジスタが接続された選択ワー
ド線に、当該選択ワード線に接続されたメモリトランジ
スタにチャネルが形成される第1中間電圧を印加し、上
記選択ワード線以外の非選択ワード線に対し第2中間電
圧を印加し、上記選択ワード線の印加電圧を、上記第1
中間電圧から更に高い書き込み電圧に変化させる。
【0012】好適に、上記非選択メモリトランジスタの
ゲートに印加される上記第2中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。また、好適
に、上記第1選択トランジスタのゲートに、当該第1選
択トランジスタのしきい値電圧に上記第2電圧を加えた
電圧以下の電圧を印加する。
ゲートに印加される上記第2中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。また、好適
に、上記第1選択トランジスタのゲートに、当該第1選
択トランジスタのしきい値電圧に上記第2電圧を加えた
電圧以下の電圧を印加する。
【0013】好適に、上記第2電圧は、上記第2中間電
圧の印加により上記副ビット線および副ソース線が昇圧
された後の最終電圧である書き込み禁止電圧より低い。
好適に、上記第1中間電圧は、当該第1中間電圧がゲー
トに印加されたメモリトランジスタで形成されたチャネ
ルから電子がゲート方向にトンネル注入し始める書き込
み開始電圧より低い。好適に、上記書き込み電圧から上
記書き込み禁止電圧を引いた電圧が、上記第2メモリブ
ロック内で上記選択ワード線に接続されたメモリトラン
ジスタのソースまたはドレインから電子がゲート方向に
トンネル注入し始める書き込み開始電圧より低い。
圧の印加により上記副ビット線および副ソース線が昇圧
された後の最終電圧である書き込み禁止電圧より低い。
好適に、上記第1中間電圧は、当該第1中間電圧がゲー
トに印加されたメモリトランジスタで形成されたチャネ
ルから電子がゲート方向にトンネル注入し始める書き込
み開始電圧より低い。好適に、上記書き込み電圧から上
記書き込み禁止電圧を引いた電圧が、上記第2メモリブ
ロック内で上記選択ワード線に接続されたメモリトラン
ジスタのソースまたはドレインから電子がゲート方向に
トンネル注入し始める書き込み開始電圧より低い。
【0014】この第1の観点に係る不揮発性半導体記憶
装置の書き込み方法では、たとえば、メモリトランジス
タがMONOS型の場合、上述のように選択メモリトラ
ンジスタを含む第1メモリブロックが接続された主ビッ
ト線に第1電圧(たとえば接地電位)を設定し、非選択
な第2メモリブロックが接続された主ビット線に第2電
圧(たとえば1.5V)を設定し、それぞれのブロック
内の第2選択トランジスタをオフさせた状態で、選択ワ
ード線に第1中間電圧(たとえば4.5〜7V)を印加
する。すると、選択ワード線に接続された各ブロック内
のメモリトランジスタがオンして、チャネルが形成され
る。したがって、以後、副ビット線と副ソース線が同電
位で維持される。なお、この副ビット線および副ソース
線の電位と、上記第1中間電圧との電位差では、メモリ
トランジスタが書き込みされることはない。
装置の書き込み方法では、たとえば、メモリトランジス
タがMONOS型の場合、上述のように選択メモリトラ
ンジスタを含む第1メモリブロックが接続された主ビッ
ト線に第1電圧(たとえば接地電位)を設定し、非選択
な第2メモリブロックが接続された主ビット線に第2電
圧(たとえば1.5V)を設定し、それぞれのブロック
内の第2選択トランジスタをオフさせた状態で、選択ワ
ード線に第1中間電圧(たとえば4.5〜7V)を印加
する。すると、選択ワード線に接続された各ブロック内
のメモリトランジスタがオンして、チャネルが形成され
る。したがって、以後、副ビット線と副ソース線が同電
位で維持される。なお、この副ビット線および副ソース
線の電位と、上記第1中間電圧との電位差では、メモリ
トランジスタが書き込みされることはない。
【0015】つぎに、そのほかの非選択ワード線に第2
中間電圧(たとえば4.5V)を印加する。すると、第
2メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第2メモリブロック内の第1トランジスタがカット
オフし、主ビット線から切り離される。したがって、以
後は、本数が多い非選択ワード線と容量結合した副ビッ
ト線および副ソース線の電位が急速に上昇し、所定の書
き込み禁止電圧まで達する。したがって、選択ワード線
を第1中間電圧から所定の書き込み電圧(たとえば11
V)にまで上げても、第2メモリブロック内の非選択メ
モリトランジスタが書き込みされることはない。
中間電圧(たとえば4.5V)を印加する。すると、第
2メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第2メモリブロック内の第1トランジスタがカット
オフし、主ビット線から切り離される。したがって、以
後は、本数が多い非選択ワード線と容量結合した副ビッ
ト線および副ソース線の電位が急速に上昇し、所定の書
き込み禁止電圧まで達する。したがって、選択ワード線
を第1中間電圧から所定の書き込み電圧(たとえば11
V)にまで上げても、第2メモリブロック内の非選択メ
モリトランジスタが書き込みされることはない。
【0016】一方、この書き込み電圧の印加により、第
1メモリブロック内の選択メモリトランジスタについて
は、この書き込み電圧がチャネルとゲート電極との間に
印加され、チャネル全面から電子が電荷蓄積手段(キャ
リアトラップ)内に注入され、書き込みがなされる。
1メモリブロック内の選択メモリトランジスタについて
は、この書き込み電圧がチャネルとゲート電極との間に
印加され、チャネル全面から電子が電荷蓄積手段(キャ
リアトラップ)内に注入され、書き込みがなされる。
【0017】この書き込み方法では、選択ワード線の電
圧印加を2段階で行うことから、非選択の主ビット線電
圧を小さく設定でき、これにともなって第1選択トラン
ジスタのゲート印加電圧も小さくできる。また、第2メ
モリブロック内で非選択メモリトランジスタをオフ状態
のままブーストすることから、NAND型で行うような
チャネル形成後のブーストよりも効率を上げて、最終的
な書き込み禁止電圧を高く設定できる。
圧印加を2段階で行うことから、非選択の主ビット線電
圧を小さく設定でき、これにともなって第1選択トラン
ジスタのゲート印加電圧も小さくできる。また、第2メ
モリブロック内で非選択メモリトランジスタをオフ状態
のままブーストすることから、NAND型で行うような
チャネル形成後のブーストよりも効率を上げて、最終的
な書き込み禁止電圧を高く設定できる。
【0018】本発明の第2の観点に係る不揮発性半導体
記憶装置の書き込み方法は、第1および第2選択トラン
ジスタと、上記第1選択トランジスタを介して主ビット
線に接続された副ビット線と、上記第2選択トランジス
タを介して主共通電位線に接続された副共通電位線と、
上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、さらに異なるメモリブロック間で上記メモ
リトランジスタのゲートを共通接続するワード線を複数
有する不揮発性半導体記憶装置の書き込み方法であっ
て、書き込み対象となる選択メモリトランジスタを含む
第1メモリブロックが接続された主ビット線に第1電圧
を、選択メモリトランジスタを含まない第2メモリブロ
ックが接続された主ビット線に上記第1電圧より高い第
2電圧を、上記主共通電位線に第3電圧をそれぞれ設定
し、上記第1および第2メモリブロック内で、上記第1
選択トランジスタをオフ、上記第2選択トランジスタを
オンさせた状態で、上記選択メモリトランジスタが接続
された選択ワード線に、当該選択ワード線に接続された
メモリトランジスタにチャネルを形成する値の第1中間
電圧を印加し、上記選択ワード線以外の非選択ワード線
に第2中間電圧を印加し、上記選択ワード線の印加電圧
を、上記第1中間電圧から更に高い書き込み電圧に変化
させ、上記第1,第2メモリブロック内の上記第1選択
トランジスタのゲートに、上記第1,第2電圧の電位差
に応じて、第1メモリブロック内の第1選択トランジス
タがオンし、第2メモリブロック内の第1選択トランジ
スタがオフ状態を維持する値の電圧を印加する。
記憶装置の書き込み方法は、第1および第2選択トラン
ジスタと、上記第1選択トランジスタを介して主ビット
線に接続された副ビット線と、上記第2選択トランジス
タを介して主共通電位線に接続された副共通電位線と、
上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、さらに異なるメモリブロック間で上記メモ
リトランジスタのゲートを共通接続するワード線を複数
有する不揮発性半導体記憶装置の書き込み方法であっ
て、書き込み対象となる選択メモリトランジスタを含む
第1メモリブロックが接続された主ビット線に第1電圧
を、選択メモリトランジスタを含まない第2メモリブロ
ックが接続された主ビット線に上記第1電圧より高い第
2電圧を、上記主共通電位線に第3電圧をそれぞれ設定
し、上記第1および第2メモリブロック内で、上記第1
選択トランジスタをオフ、上記第2選択トランジスタを
オンさせた状態で、上記選択メモリトランジスタが接続
された選択ワード線に、当該選択ワード線に接続された
メモリトランジスタにチャネルを形成する値の第1中間
電圧を印加し、上記選択ワード線以外の非選択ワード線
に第2中間電圧を印加し、上記選択ワード線の印加電圧
を、上記第1中間電圧から更に高い書き込み電圧に変化
させ、上記第1,第2メモリブロック内の上記第1選択
トランジスタのゲートに、上記第1,第2電圧の電位差
に応じて、第1メモリブロック内の第1選択トランジス
タがオンし、第2メモリブロック内の第1選択トランジ
スタがオフ状態を維持する値の電圧を印加する。
【0019】好適に、上記非選択メモリトランジスタの
ゲートに印加される上記第2中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。
ゲートに印加される上記第2中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。
【0020】好適に、上記第2選択トランジスタのゲー
トに、当該第2選択トランジスタのしきい値電圧に上記
第3電圧を加えた電圧以下の電圧を印加する。また、好
適に、上記第3電圧は、上記第2中間電圧の印加により
上記副ビット線および副ソース線が昇圧された後の最終
電圧である書き込み禁止電圧より低い。
トに、当該第2選択トランジスタのしきい値電圧に上記
第3電圧を加えた電圧以下の電圧を印加する。また、好
適に、上記第3電圧は、上記第2中間電圧の印加により
上記副ビット線および副ソース線が昇圧された後の最終
電圧である書き込み禁止電圧より低い。
【0021】この第2の書き込み方法では、上記第1の
観点に係る書き込み方法(第1の方法)と同様に主ビッ
ト線に第1,第2電圧を設定した後、第1の方法と異な
り、主ソース線(ここでは主共通電位線という)に正の
電圧(第3電圧,たとえば1.5V)を設定しておく。
そして、第2トランジスタをオンさせて、この第3電圧
によって副ソース線(ここでは、副共通電位線という)
に所定電位(たとえば1V)を設定する。
観点に係る書き込み方法(第1の方法)と同様に主ビッ
ト線に第1,第2電圧を設定した後、第1の方法と異な
り、主ソース線(ここでは主共通電位線という)に正の
電圧(第3電圧,たとえば1.5V)を設定しておく。
そして、第2トランジスタをオンさせて、この第3電圧
によって副ソース線(ここでは、副共通電位線という)
に所定電位(たとえば1V)を設定する。
【0022】つぎに、この所定電位を、第1の方法と同
様に、選択ワード線に接続されたメモリトランジスタを
オンさせて副ビット線に伝達する。また、第1の方法と
同様な電圧印加により、セルフブーストを行う。このセ
ルフブーストでは、第1の方法と異なり、第2メモリブ
ロックにかぎらず、第1メモリブロック側も昇圧され
る。
様に、選択ワード線に接続されたメモリトランジスタを
オンさせて副ビット線に伝達する。また、第1の方法と
同様な電圧印加により、セルフブーストを行う。このセ
ルフブーストでは、第1の方法と異なり、第2メモリブ
ロックにかぎらず、第1メモリブロック側も昇圧され
る。
【0023】そして、最後に、書き込み対象を含む第1
メモリブロック側のみ副ビット線および副共通電位線の
電荷を主ビット線側に引き抜いて、その電位をほぼ接地
電位にまで下げる。具体的には、第1選択トランジスタ
のゲートに、最初に設定した第1,第2電圧の電位差に
応じて第1メモリブロックの第1選択トランジスタがオ
ンし、第2メモリブロックの第1選択トランジスタがオ
フ状態を維持するような電圧(たとえば0.7V)を印
加する。これにより、第1メモリブロック側の選択トラ
ンジスタに所定の書き込み電圧(11V)が印加され、
書き込みがなされる。
メモリブロック側のみ副ビット線および副共通電位線の
電荷を主ビット線側に引き抜いて、その電位をほぼ接地
電位にまで下げる。具体的には、第1選択トランジスタ
のゲートに、最初に設定した第1,第2電圧の電位差に
応じて第1メモリブロックの第1選択トランジスタがオ
ンし、第2メモリブロックの第1選択トランジスタがオ
フ状態を維持するような電圧(たとえば0.7V)を印
加する。これにより、第1メモリブロック側の選択トラ
ンジスタに所定の書き込み電圧(11V)が印加され、
書き込みがなされる。
【0024】この第2の方法において、選択ワード線の
電圧印加を2段階で行うことから、主共通電位線電圧を
小さく設定でき、これにともなって第2選択トランジス
タのゲート印加電圧も小さくできる。また、第1の方法
と同様に、非選択メモリトランジスタをオフ状態のまま
ブーストすることから、ブースト効率が高く、最終的な
書き込み禁止電圧を高く設定できる。
電圧印加を2段階で行うことから、主共通電位線電圧を
小さく設定でき、これにともなって第2選択トランジス
タのゲート印加電圧も小さくできる。また、第1の方法
と同様に、非選択メモリトランジスタをオフ状態のまま
ブーストすることから、ブースト効率が高く、最終的な
書き込み禁止電圧を高く設定できる。
【0025】
【発明の実施の形態】第1実施形態 図1に、本発明の実施形態に係る不揮発性メモリ装置の
要部回路構成を示す。
要部回路構成を示す。
【0026】このNOR型メモリセルアレイでは、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線MBL1に選択トランジスタS11を介して副ビッ
ト線SBL1が接続され、主ビット線MBL2に選択ト
ランジスタS21を介して副ビット線SBL2が接続さ
れ、主ビット線MBLnに選択トランジスタSn1を介
して副ビット線SBLnが接続されている。また、主ソ
ース線MSLに対し、選択トランジスタS12を介して
副ソース線SSL1が接続され、選択トランジスタS2
2を介して副ソース線SSL2が接続され、選択トラン
ジスタSn2を介して副ソース線SSLnが接続されて
いる。
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線MBL1に選択トランジスタS11を介して副ビッ
ト線SBL1が接続され、主ビット線MBL2に選択ト
ランジスタS21を介して副ビット線SBL2が接続さ
れ、主ビット線MBLnに選択トランジスタSn1を介
して副ビット線SBLnが接続されている。また、主ソ
ース線MSLに対し、選択トランジスタS12を介して
副ソース線SSL1が接続され、選択トランジスタS2
2を介して副ソース線SSL2が接続され、選択トラン
ジスタSn2を介して副ソース線SSLnが接続されて
いる。
【0027】副ビット線SBL1と副ソース線SSL1
との間に、メモリトランジスタM11〜M1mが並列接
続され、副ビット線SBL2と副ソース線SSL2との
間に、メモリトランジスタM21〜M2mが並列接続さ
れ、副ビット線SBLnと副ソース線SSLnとの間
に、メモリトランジスタMn1〜Mnmが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の3層絶縁膜を介してゲート
電極が形成されたMONOS型メモリトランジスタであ
る。この互いに並列に接続されたn個のメモリトランジ
スタと、2つの選択トランジスタ(S11とS12、S
21とS22、または、Sn1とSn2)とにより、メ
モリセルアレイを構成する単位ブロック(メモリブロッ
ク)が構成される。
との間に、メモリトランジスタM11〜M1mが並列接
続され、副ビット線SBL2と副ソース線SSL2との
間に、メモリトランジスタM21〜M2mが並列接続さ
れ、副ビット線SBLnと副ソース線SSLnとの間
に、メモリトランジスタMn1〜Mnmが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の3層絶縁膜を介してゲート
電極が形成されたMONOS型メモリトランジスタであ
る。この互いに並列に接続されたn個のメモリトランジ
スタと、2つの選択トランジスタ(S11とS12、S
21とS22、または、Sn1とSn2)とにより、メ
モリセルアレイを構成する単位ブロック(メモリブロッ
ク)が構成される。
【0028】ワード方向に隣接するメモリトランジスタ
M11,M21,…,Mn1の各ゲートがワード線WL
1に接続されている。同様に、メモリトランジスタM1
2,M22,…,Mn2の各ゲートがワード線WL2に
接続され、また、メモリトランジスタM1n,M2n,
…,Mnmの各ゲートがワード線WLnに接続されてい
る。ワード方向に隣接する選択トランジスタS11,S
21,…,Sn1は選択ゲート線SG1により制御さ
れ、選択トランジスタS12,S22,…,Sn2は選
択ゲート線SG2により制御される。
M11,M21,…,Mn1の各ゲートがワード線WL
1に接続されている。同様に、メモリトランジスタM1
2,M22,…,Mn2の各ゲートがワード線WL2に
接続され、また、メモリトランジスタM1n,M2n,
…,Mnmの各ゲートがワード線WLnに接続されてい
る。ワード方向に隣接する選択トランジスタS11,S
21,…,Sn1は選択ゲート線SG1により制御さ
れ、選択トランジスタS12,S22,…,Sn2は選
択ゲート線SG2により制御される。
【0029】つぎに、このような構成のNOR型メモリ
セルアレイの書き込み方法および動作を説明する。図2
に、この書き込み方法のバイアス設定例を示す。また、
図3に各信号線の電圧変化の波形図を示す。ここでは、
図2に示すメモリトランジスタM11を書き込み場合を
例に説明する。また、選択メモリトランジスタM11を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタM11を含まないメモリブロックを
“非選択メモリブロック”という。
セルアレイの書き込み方法および動作を説明する。図2
に、この書き込み方法のバイアス設定例を示す。また、
図3に各信号線の電圧変化の波形図を示す。ここでは、
図2に示すメモリトランジスタM11を書き込み場合を
例に説明する。また、選択メモリトランジスタM11を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタM11を含まないメモリブロックを
“非選択メモリブロック”という。
【0030】まず、図3(F)に示すように、選択メモ
リブロックが接続された主ビット線MBL1を接地電位
(第1電位)で保持し、非選択メモリブロックが接続さ
れた主ビット線MBL2にたとえば1.5Vの第2電圧
を設定する。このとき、選択ゲート線SG1,SG2お
よび全てのワード線は接地電圧で保持されている。した
がって、各メモリブロック内の第1,第2選択トランジ
スタはオフ状態にある。
リブロックが接続された主ビット線MBL1を接地電位
(第1電位)で保持し、非選択メモリブロックが接続さ
れた主ビット線MBL2にたとえば1.5Vの第2電圧
を設定する。このとき、選択ゲート線SG1,SG2お
よび全てのワード線は接地電圧で保持されている。した
がって、各メモリブロック内の第1,第2選択トランジ
スタはオフ状態にある。
【0031】つぎに、図3に示すt1のタイミングで、
同図(A)に示すように、選択ゲート線SG1に、たと
えば1.5Vの電圧(以下、第1選択ゲート電圧とい
う)印加し、第1選択トランジスタS11およびS21
をオンさせる。この選択ゲート電圧は、第1選択トラン
ジスタのしきい値電圧に第2電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第1選択トランジスタS21
の副ビット線との接続点の電位が、第1選択ゲート電圧
(1.5V)からしきい値電圧(0.5V)を引いた1
Vになった時点でカットオフする。一方、選択メモリブ
ロックでは、第1選択ゲート電圧(0V)からしきい値
電圧(0.5V)を引いた電圧は負であり、副ビット線
の電位は昇圧されて正の方向にしか変化しないため、第
1選択トランジスタS11がカットオフすることはな
い。この第1選択トランジスタS11は、図3(H)に
示すように、第2電圧により副ビット線SBL2が1V
まで充電されたところでカットオフするかしないかの境
界領域(カットオフ領域)に推移し、これを維持してい
る。
同図(A)に示すように、選択ゲート線SG1に、たと
えば1.5Vの電圧(以下、第1選択ゲート電圧とい
う)印加し、第1選択トランジスタS11およびS21
をオンさせる。この選択ゲート電圧は、第1選択トラン
ジスタのしきい値電圧に第2電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第1選択トランジスタS21
の副ビット線との接続点の電位が、第1選択ゲート電圧
(1.5V)からしきい値電圧(0.5V)を引いた1
Vになった時点でカットオフする。一方、選択メモリブ
ロックでは、第1選択ゲート電圧(0V)からしきい値
電圧(0.5V)を引いた電圧は負であり、副ビット線
の電位は昇圧されて正の方向にしか変化しないため、第
1選択トランジスタS11がカットオフすることはな
い。この第1選択トランジスタS11は、図3(H)に
示すように、第2電圧により副ビット線SBL2が1V
まで充電されたところでカットオフするかしないかの境
界領域(カットオフ領域)に推移し、これを維持してい
る。
【0032】この第1選択ゲート電圧の印加とほぼ同時
刻t1に、図3(C)に示すように、選択ワード線WL
1に第1中間電圧(たとえば4.5〜7V)を印加す
る。すると、選択ワード線WL1に接続された各ブロッ
ク内のメモリトランジスタM11,M21がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図3(G)に示すよう
に、副ビット線SBLに1Vの電位が伝達される。な
お、この第1中間電圧の値は、その副ビット線SBLま
たは副ソース線SSLとの電位差では、当該メモリトラ
ンジスタM11,M21が書き込まれないことが条件で
ある。非選択メモリトランジスタM21が誤書き込みさ
れないためである。
刻t1に、図3(C)に示すように、選択ワード線WL
1に第1中間電圧(たとえば4.5〜7V)を印加す
る。すると、選択ワード線WL1に接続された各ブロッ
ク内のメモリトランジスタM11,M21がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図3(G)に示すよう
に、副ビット線SBLに1Vの電位が伝達される。な
お、この第1中間電圧の値は、その副ビット線SBLま
たは副ソース線SSLとの電位差では、当該メモリトラ
ンジスタM11,M21が書き込まれないことが条件で
ある。非選択メモリトランジスタM21が誤書き込みさ
れないためである。
【0033】その後、図3(C)および(D)に示すよ
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、非選択メモリブロック内で副ビット線SBL2お
よび副ソース線SSL2の電位がブーストされ始める。
このブーストの開始後は、非選択メモリブロック内の第
1トランジスタS21が完全にカットオフし、主ビット
線MBL2から切り離される。したがって、以後は、本
数が多い非選択ワード線WL2〜WL128と容量結合
して副ビット線SBL2および副ソース線SSL2の電
位が急速に上昇し、所定の書き込み禁止電圧(たとえば
5V程度)まで達する。
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、非選択メモリブロック内で副ビット線SBL2お
よび副ソース線SSL2の電位がブーストされ始める。
このブーストの開始後は、非選択メモリブロック内の第
1トランジスタS21が完全にカットオフし、主ビット
線MBL2から切り離される。したがって、以後は、本
数が多い非選択ワード線WL2〜WL128と容量結合
して副ビット線SBL2および副ソース線SSL2の電
位が急速に上昇し、所定の書き込み禁止電圧(たとえば
5V程度)まで達する。
【0034】図4に、このブーストに寄与するメモリト
ランジスタ内の主要な結合容量を模式図に示す。図4に
おいて、Cgsはゲートと副ソース線間の容量、Cgdはゲ
ートと副ビット線間の容量、CSSL は1セル当たりの副
ソース線容量、CSSB は1セル当たりの副ビット線容量
を示す。非選択ワード線電圧をVWLunsel.とすると、ブ
ースト効率をBrおよび1セル当たりの昇圧電圧Vboos
t は、次式で表される。
ランジスタ内の主要な結合容量を模式図に示す。図4に
おいて、Cgsはゲートと副ソース線間の容量、Cgdはゲ
ートと副ビット線間の容量、CSSL は1セル当たりの副
ソース線容量、CSSB は1セル当たりの副ビット線容量
を示す。非選択ワード線電圧をVWLunsel.とすると、ブ
ースト効率をBrおよび1セル当たりの昇圧電圧Vboos
t は、次式で表される。
【0035】
【数1】 Br=(Cgs+Cgd)/(Cgs+Cgd+CSSL +CSSB )…(1) Vboost =Br×VWLunsel. …(2)
【0036】FG型でのブースト効率は最大で0.8程
度であるのに対し、この式(1)で表されるMONOS
型でのブースト効率Brは、0.74〜0.91と比較
的高くできる。この場合、1セル当たりの昇圧電圧Vbo
ost は3.3〜4.1Vとなる。昇圧電圧Vboost を約
4Vとすると、ブースト前の副ビット線SBLおよび副
ソース線SSL電圧が1Vであるから、書き込み禁止電
圧は図3(G)および(H)のように5Vとなる。
度であるのに対し、この式(1)で表されるMONOS
型でのブースト効率Brは、0.74〜0.91と比較
的高くできる。この場合、1セル当たりの昇圧電圧Vbo
ost は3.3〜4.1Vとなる。昇圧電圧Vboost を約
4Vとすると、ブースト前の副ビット線SBLおよび副
ソース線SSL電圧が1Vであるから、書き込み禁止電
圧は図3(G)および(H)のように5Vとなる。
【0037】本実施形態では、このブーストを行う際に
印加する前記第2中間電圧の値は、非選択メモリトラン
ジスタM22〜M2128をオフ状態とする値に設定さ
れる。なぜなら、チャネルが形成されてしまうと、チャ
ネルとゲート間の容量が上記式(1)の分母に加算され
るため、そのぶん、ブースト効率Brが低下するからで
ある。この点、本実施形態に係る、いわゆるAND型に
おけるセルフブースト方法は、必ずチャネルを形成して
から行うNAND型におけるセルフブースト方法より優
れている。
印加する前記第2中間電圧の値は、非選択メモリトラン
ジスタM22〜M2128をオフ状態とする値に設定さ
れる。なぜなら、チャネルが形成されてしまうと、チャ
ネルとゲート間の容量が上記式(1)の分母に加算され
るため、そのぶん、ブースト効率Brが低下するからで
ある。この点、本実施形態に係る、いわゆるAND型に
おけるセルフブースト方法は、必ずチャネルを形成して
から行うNAND型におけるセルフブースト方法より優
れている。
【0038】なお、第2中間電圧の印加と書き込み電圧
の印加を同時に行っても、非選択ワード線の本数は多い
のでブーストは急速に行われ、選択ワード線に接続され
た非選択メモリトランジスタM21が誤書き込みされる
ことはない。誤書き込み防止が懸念される場合は、第2
中間電圧の印加に若干遅らせて書き込み電圧の印加を行
ってもよい。
の印加を同時に行っても、非選択ワード線の本数は多い
のでブーストは急速に行われ、選択ワード線に接続され
た非選択メモリトランジスタM21が誤書き込みされる
ことはない。誤書き込み防止が懸念される場合は、第2
中間電圧の印加に若干遅らせて書き込み電圧の印加を行
ってもよい。
【0039】一方、この書き込み電圧の印加により、選
択メモリトランジスタM11については、この書き込み
電圧がチャネルとゲートとの間に印加され、チャネル全
面から電子が電荷蓄積手段(ONO膜内のキャリアトラ
ップ)に注入され、書き込みがなされる。
択メモリトランジスタM11については、この書き込み
電圧がチャネルとゲートとの間に印加され、チャネル全
面から電子が電荷蓄積手段(ONO膜内のキャリアトラ
ップ)に注入され、書き込みがなされる。
【0040】この書き込み方法のように選択ワード線の
電圧印加を2段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の出ワード線M
WL2の設定電圧をたとえば5V程度にし、選択トラン
ジスタS21をオンさせるために相応の高い電圧を選択
ゲート電圧SG1に印加する必要がある。
電圧印加を2段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の出ワード線M
WL2の設定電圧をたとえば5V程度にし、選択トラン
ジスタS21をオンさせるために相応の高い電圧を選択
ゲート電圧SG1に印加する必要がある。
【0041】これに対し、本実施形態の書き込み方法で
は、非選択の主ビット線MBL2および選択ゲート電圧
SG1の設定電圧を、ともに1.5Vと低くでき、その
ぶん、昇圧回路の負担が軽減されるという利点がある。
また、非選択メモリブロック内で非選択メモリトランジ
スタをオフ状態のままブーストすることから、ブースト
効率が高く、ブーストにより到達できる書き込み禁止電
圧を高くできる利点がある。
は、非選択の主ビット線MBL2および選択ゲート電圧
SG1の設定電圧を、ともに1.5Vと低くでき、その
ぶん、昇圧回路の負担が軽減されるという利点がある。
また、非選択メモリブロック内で非選択メモリトランジ
スタをオフ状態のままブーストすることから、ブースト
効率が高く、ブーストにより到達できる書き込み禁止電
圧を高くできる利点がある。
【0042】最後に、本実施形態の書き込み方法が好適
に適用できるNOR型メモリセルアレイ構造を示す。図
5に、このメモリセルアレイの平面図を、図6に図5の
B−B’線に沿った断面側から見た鳥瞰図を示す。ま
た、図7にメモリトランジスタのワード線方向の拡大断
面図を示す。この微細NOR型メモリセルアレイでは、
図6に示すように、半導体基板SUBの表面にpウエル
PWが形成されている。pウエルPWは、トレンチに絶
縁物を埋め込んでなり平行ストライプ状に配置された素
子分離絶縁層ISOにより、ワード線方向に絶縁分離さ
れている。
に適用できるNOR型メモリセルアレイ構造を示す。図
5に、このメモリセルアレイの平面図を、図6に図5の
B−B’線に沿った断面側から見た鳥瞰図を示す。ま
た、図7にメモリトランジスタのワード線方向の拡大断
面図を示す。この微細NOR型メモリセルアレイでは、
図6に示すように、半導体基板SUBの表面にpウエル
PWが形成されている。pウエルPWは、トレンチに絶
縁物を埋め込んでなり平行ストライプ状に配置された素
子分離絶縁層ISOにより、ワード線方向に絶縁分離さ
れている。
【0043】素子分離絶縁層ISOにより分離された各
pウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にn型不純物が高濃度に導入され、これ
により、副ビット線SBLおよび副ソース線SSLが形
成されている。副ビット線SBLおよび副ソース線SS
L上に絶縁膜を介して直交して、各ワード線WL1,W
L2,WL3,WL4,…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してpウエルPW上および素子分離絶縁層S
OI上に接している。
pウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にn型不純物が高濃度に導入され、これ
により、副ビット線SBLおよび副ソース線SSLが形
成されている。副ビット線SBLおよび副ソース線SS
L上に絶縁膜を介して直交して、各ワード線WL1,W
L2,WL3,WL4,…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してpウエルPW上および素子分離絶縁層S
OI上に接している。
【0044】図7に拡大して示すように、副ビット線S
BLと副ソース線SSLとの間のpウエル部分と、各ワ
ード線との交差部分がメモリトランジスタのチャネル形
成領域となる。チャネル形成領域上に、たとえば、2〜
5nmの酸化シリコン膜または酸化窒化膜からなるトン
ネル絶縁膜10、5〜8nmの窒化シリコン膜からなる
窒化膜21、熱酸化法または高温CVD法により形成し
た酸化シリコン膜からなるトップ絶縁膜22、ゲート電
極(ワード線WL)が順に積層されている。
BLと副ソース線SSLとの間のpウエル部分と、各ワ
ード線との交差部分がメモリトランジスタのチャネル形
成領域となる。チャネル形成領域上に、たとえば、2〜
5nmの酸化シリコン膜または酸化窒化膜からなるトン
ネル絶縁膜10、5〜8nmの窒化シリコン膜からなる
窒化膜21、熱酸化法または高温CVD法により形成し
た酸化シリコン膜からなるトップ絶縁膜22、ゲート電
極(ワード線WL)が順に積層されている。
【0045】図6に示すように、副ビット線SBLに達
するビットコンタクトBCと、副ソース線SSLに達す
るソースコンタクトSCとがメモリブロックごとに形成
されている。また、ビットコンタクトBC上に接触する
主ビット線MBL1,MBL2,…と、ソースコンタク
トSC上に接触する主ソース線MSL1,MBL2,…
が交互に、平行ストライプ状に形成されている。
するビットコンタクトBCと、副ソース線SSLに達す
るソースコンタクトSCとがメモリブロックごとに形成
されている。また、ビットコンタクトBC上に接触する
主ビット線MBL1,MBL2,…と、ソースコンタク
トSC上に接触する主ソース線MSL1,MBL2,…
が交互に、平行ストライプ状に形成されている。
【0046】このNOR型セルアレイは、副ビット線お
よび副ソース線を不純物領域で構成した疑似コンタクト
レス構造として無駄な空間が殆どないことから、8F2
(F:最小線幅)に近い非常に小さいセル面積にでき
る。また、選択トランジスタが非選択メモリブロックの
並列メモリトランジスタ群を主ビット線から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、もう一方の選択トランジ
スタが副ソース線を主ソース線から切り離すため、主ソ
ース線の容量も小さい。
よび副ソース線を不純物領域で構成した疑似コンタクト
レス構造として無駄な空間が殆どないことから、8F2
(F:最小線幅)に近い非常に小さいセル面積にでき
る。また、選択トランジスタが非選択メモリブロックの
並列メモリトランジスタ群を主ビット線から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、もう一方の選択トランジ
スタが副ソース線を主ソース線から切り離すため、主ソ
ース線の容量も小さい。
【0047】このような一般的な利点に加え、とくに、
このメモリセルアレイ構造では、図7に示すように、副
ビット線SBLおよび副ソース線SSL上を、酸化膜換
算値で10nm程度の3層絶縁膜10,21,22を介
して、ワード線WLが横切っている。このため、図4に
おけるゲート容量Cgs,Cgdと副配線の容量CSSL ,C
SSB との比を他の構造より大きくできる、その結果、高
いブースト効率が得られるという利点がある。
このメモリセルアレイ構造では、図7に示すように、副
ビット線SBLおよび副ソース線SSL上を、酸化膜換
算値で10nm程度の3層絶縁膜10,21,22を介
して、ワード線WLが横切っている。このため、図4に
おけるゲート容量Cgs,Cgdと副配線の容量CSSL ,C
SSB との比を他の構造より大きくできる、その結果、高
いブースト効率が得られるという利点がある。
【0048】なお、副配線の容量CSSL ,CSSB を小さ
くするために、基板をSOI構造としてもよい。また、
MONO型に限定されることなく、MNOS型、FG
型、いわゆるSiナノ結晶型、いわゆる微細分割FG型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
くするために、基板をSOI構造としてもよい。また、
MONO型に限定されることなく、MNOS型、FG
型、いわゆるSiナノ結晶型、いわゆる微細分割FG型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
【0049】第2実施形態 図8に、本実施形態に係る書き込み方法のバイアス設定
例を示す。また、図9に各信号線の電圧変化の波形図を
示す。
例を示す。また、図9に各信号線の電圧変化の波形図を
示す。
【0050】まず、図9(F)に示すように、選択メモ
リブロックが接続された主ビット線MBL1に接地電位
(第1電位)で保持し、非選択メモリブロックが接続さ
れた主ビット線MBL2にたとえば0.5Vの第2電圧
を設定する。また、選択ゲート線SG2にたとえば1.
5Vの所定の電圧(以下、第2選択ゲート電圧という)
を設定する。このとき、選択ゲート線SG1および全て
のワード線は接地電圧に保持され、主ソース線(本実施
形態では、主共通電位線という)MSLは、たとえば
1.5Vの第3電圧に設定されている。したがって、選
択トランジスタS11,S21がオフであるが、選択ト
ランジスタS12,S22がオンしている。
リブロックが接続された主ビット線MBL1に接地電位
(第1電位)で保持し、非選択メモリブロックが接続さ
れた主ビット線MBL2にたとえば0.5Vの第2電圧
を設定する。また、選択ゲート線SG2にたとえば1.
5Vの所定の電圧(以下、第2選択ゲート電圧という)
を設定する。このとき、選択ゲート線SG1および全て
のワード線は接地電圧に保持され、主ソース線(本実施
形態では、主共通電位線という)MSLは、たとえば
1.5Vの第3電圧に設定されている。したがって、選
択トランジスタS11,S21がオフであるが、選択ト
ランジスタS12,S22がオンしている。
【0051】先の第1実施形態における第1選択ゲート
電圧は、非選択主ビット線MBL2の印加電圧との関係
で、副ビット線SBL2の電位上昇で直ぐにピンチオフ
する条件に設定されていた。本実施形態では、同様なピ
ンチオフ条件が第2選択ゲート電圧に対し課せられてい
る。すなわち、第2選択ゲート電圧は、第2選択トラン
ジスタのしきい値電圧に第3電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線MSLは共通
なので、第2選択トランジスタS12,S22はとも
に、副ソース線(本実施形態では、副共通電位線とい
う)SSL1またはSSL2がある程度電位上昇すると
カットオフすることとなる。したがって、第2選択トラ
ンジスタS12,S22は、第3電圧により副共通電位
線SSL1,SSL2が1Vまで充電されたところでカ
ットオフ領域に入り、これを維持している。
電圧は、非選択主ビット線MBL2の印加電圧との関係
で、副ビット線SBL2の電位上昇で直ぐにピンチオフ
する条件に設定されていた。本実施形態では、同様なピ
ンチオフ条件が第2選択ゲート電圧に対し課せられてい
る。すなわち、第2選択ゲート電圧は、第2選択トラン
ジスタのしきい値電圧に第3電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線MSLは共通
なので、第2選択トランジスタS12,S22はとも
に、副ソース線(本実施形態では、副共通電位線とい
う)SSL1またはSSL2がある程度電位上昇すると
カットオフすることとなる。したがって、第2選択トラ
ンジスタS12,S22は、第3電圧により副共通電位
線SSL1,SSL2が1Vまで充電されたところでカ
ットオフ領域に入り、これを維持している。
【0052】つぎに、図9(C)に示す時刻t1におい
て、選択ワード線WL1に第1中間電圧(たとえば4.
5〜7V)を印加する。すると、選択ワード線WL1に
接続された各ブロック内のメモリトランジスタM11,
M21がオンして、チャネルが形成される。したがっ
て、この時点で副ビット線と副ソース線が短絡して、図
9(H)に示すように、副ビット線SBLに1Vの電位
が伝達される。なお、この第1中間電圧の値の印加によ
ってメモリトランジスタM11,M21が書き込まれな
いことは、第1実施形態と同様である。
て、選択ワード線WL1に第1中間電圧(たとえば4.
5〜7V)を印加する。すると、選択ワード線WL1に
接続された各ブロック内のメモリトランジスタM11,
M21がオンして、チャネルが形成される。したがっ
て、この時点で副ビット線と副ソース線が短絡して、図
9(H)に示すように、副ビット線SBLに1Vの電位
が伝達される。なお、この第1中間電圧の値の印加によ
ってメモリトランジスタM11,M21が書き込まれな
いことは、第1実施形態と同様である。
【0053】その後、図9(C)および(D)に示すよ
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、両メモリブロック内で、副ビット線SBLおよび
副ソース線SSLの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第2トランジ
スタS12,S22が完全にカットオフし、主共通電位
線MSLから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線WL2〜
WL128と図4に示す容量を介して結合した副ビット
線SBLおよび副ソース線SSLの電位が急速に上昇
し、所定の書き込み禁止電圧(たとえば5V程度)まで
達する。このとき本実施形態においても、第1実施形態
と同様、非選択メモリトランジスタM11〜M1128
およびM22〜M2128はオフ状態を維持し、その結
果、高いブースト効率Brが得られる。
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、両メモリブロック内で、副ビット線SBLおよび
副ソース線SSLの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第2トランジ
スタS12,S22が完全にカットオフし、主共通電位
線MSLから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線WL2〜
WL128と図4に示す容量を介して結合した副ビット
線SBLおよび副ソース線SSLの電位が急速に上昇
し、所定の書き込み禁止電圧(たとえば5V程度)まで
達する。このとき本実施形態においても、第1実施形態
と同様、非選択メモリトランジスタM11〜M1128
およびM22〜M2128はオフ状態を維持し、その結
果、高いブースト効率Brが得られる。
【0054】つぎに、本実施形態では、図9(A)に示
す時刻t3のタイミングで、選択ゲート線SG1に所定
の低い電圧、たとえば0.7Vが印加される。この電圧
は、主ビット線MBL1,MBL2間の電位差にもとづ
いて選択メモリブロックの第1選択トランジスタS11
がオンし、非選択メモリブロックの第1選択トランジス
タS21がオフ状態を維持することができる値に決めら
れている。このため、選択メモリブロック内で副共通電
位線SSL1および副ビット線SBL1に充電されてい
た電荷が、急速に主ビット線MBL1に引き抜かれる。
このため、選択メモリトランジスタM11については、
チャネルとゲート間の印加電圧が書き込み電圧にまで拡
大され、チャネル全面から電子が電荷蓄積手段(ONO
膜内のキャリアトラップ)に注入され、書き込みがなさ
れる。非選択メモリトランジスタM12〜M1128に
ついては、ゲートとソースまたはドレイン間電圧が−
0.5Vから4.5Vまで拡大するが、4.5Vの印加
電圧では誤書き込みは発生しない。一方、非選択メモリ
ブロックでは、電荷の引き抜きがないため引き続き書き
込み禁止状態が持続される。
す時刻t3のタイミングで、選択ゲート線SG1に所定
の低い電圧、たとえば0.7Vが印加される。この電圧
は、主ビット線MBL1,MBL2間の電位差にもとづ
いて選択メモリブロックの第1選択トランジスタS11
がオンし、非選択メモリブロックの第1選択トランジス
タS21がオフ状態を維持することができる値に決めら
れている。このため、選択メモリブロック内で副共通電
位線SSL1および副ビット線SBL1に充電されてい
た電荷が、急速に主ビット線MBL1に引き抜かれる。
このため、選択メモリトランジスタM11については、
チャネルとゲート間の印加電圧が書き込み電圧にまで拡
大され、チャネル全面から電子が電荷蓄積手段(ONO
膜内のキャリアトラップ)に注入され、書き込みがなさ
れる。非選択メモリトランジスタM12〜M1128に
ついては、ゲートとソースまたはドレイン間電圧が−
0.5Vから4.5Vまで拡大するが、4.5Vの印加
電圧では誤書き込みは発生しない。一方、非選択メモリ
ブロックでは、電荷の引き抜きがないため引き続き書き
込み禁止状態が持続される。
【0055】本実施形態においても、第1実施形態と同
様な効果を奏する。すなわち、非選択の主ビット線MB
L2および第2選択ゲート電圧SG2の設定電圧を、と
もに1.5Vと低くでき、また、第1選択ゲート電圧も
0.7Vと低く、そのぶん、昇圧回路の負担が軽減され
るという利点がある。また、メモリブロック内で非選択
メモリトランジスタをオフ状態のままブーストすること
から、ブースト効率が高く、ブーストにより到達できる
書き込み禁止電圧を高く設定できる利点がある。
様な効果を奏する。すなわち、非選択の主ビット線MB
L2および第2選択ゲート電圧SG2の設定電圧を、と
もに1.5Vと低くでき、また、第1選択ゲート電圧も
0.7Vと低く、そのぶん、昇圧回路の負担が軽減され
るという利点がある。また、メモリブロック内で非選択
メモリトランジスタをオフ状態のままブーストすること
から、ブースト効率が高く、ブーストにより到達できる
書き込み禁止電圧を高く設定できる利点がある。
【0056】
【発明の効果】本発明に係る不揮発性半導体記憶装置の
書き込み方法では、非選択の主ビット線および選択トラ
ンジスタのゲート印加電圧を低くでき、そのぶん、昇圧
回路の負担が軽減される。また、メモリブロック内で非
選択メモリトランジスタをオフ状態のままブーストする
ことから、ブースト効率が高く、ブーストにより到達で
きる書き込み禁止電圧を高く設定できる。その結果、誤
書き込みされにくい、動作信頼性が高い書き込みが可能
となる。
書き込み方法では、非選択の主ビット線および選択トラ
ンジスタのゲート印加電圧を低くでき、そのぶん、昇圧
回路の負担が軽減される。また、メモリブロック内で非
選択メモリトランジスタをオフ状態のままブーストする
ことから、ブースト効率が高く、ブーストにより到達で
きる書き込み禁止電圧を高く設定できる。その結果、誤
書き込みされにくい、動作信頼性が高い書き込みが可能
となる。
【図1】第1,第2実施形態に係る不揮発性メモリ装置
の要部構成を示す回路図である。
の要部構成を示す回路図である。
【図2】第1実施形態に係る書き込み方法のバイアス設
定例を併記した2メモリブロック分の回路図である。
定例を併記した2メモリブロック分の回路図である。
【図3】第1実施形態に係る書き込み方法における、各
信号線の電圧変化を示す波形図である。
信号線の電圧変化を示す波形図である。
【図4】第1,第2実施形態に係る書き込み方法におい
て、セルフブーストに寄与するメモリトランジスタ内の
主要な結合容量を示す模式図である。
て、セルフブーストに寄与するメモリトランジスタ内の
主要な結合容量を示す模式図である。
【図5】第1,第2実施形態の書き込み方法を好適に実
施できるNOR型メモリセルアレイの平面図である。
施できるNOR型メモリセルアレイの平面図である。
【図6】図5に示すNOR型メモリセルアレイの、B−
B’線に沿った断面側から見た鳥瞰図である。
B’線に沿った断面側から見た鳥瞰図である。
【図7】図5および図6に示すメモリトランジスタのワ
ード線方向の拡大断面図である。
ード線方向の拡大断面図である。
【図8】第2実施形態に係る書き込み方法のバイアス設
定例を併記した2メモリブロック分の回路図である。
定例を併記した2メモリブロック分の回路図である。
【図9】第2実施形態に係る書き込み方法における、各
信号線の電圧変化を示す波形図である。
信号線の電圧変化を示す波形図である。
【図10】従来のセルフブーストを用いた書き込み方法
におけるバイアス設定例を併記した、NAND型メモリ
セルアレイの平面図である。
におけるバイアス設定例を併記した、NAND型メモリ
セルアレイの平面図である。
10…トンネル絶縁膜、21…窒化膜、22…トップ絶
縁膜、SUB…半導体基板、PW…pウエル、ISO…
素子分離絶縁層、BC…ビットコンタクト、SC…ソー
スコンタクト、M11等…メモリトランジスタ、S1
1,S21…第1選択トランジスタ、S12,S22…
第2選択トランジスタ、MBL1,MBL2…主ビット
線、SBL,SBL1,SBL2…副ビット線、MS
L,MSL1,MSL2…主ソース線(主共通電位
線)、SSL,SSL1,SSL2…副ソース線(副共
通電位線)、WL,WL1等…ワード線、SG1,SG
2…選択ゲート線。
縁膜、SUB…半導体基板、PW…pウエル、ISO…
素子分離絶縁層、BC…ビットコンタクト、SC…ソー
スコンタクト、M11等…メモリトランジスタ、S1
1,S21…第1選択トランジスタ、S12,S22…
第2選択トランジスタ、MBL1,MBL2…主ビット
線、SBL,SBL1,SBL2…副ビット線、MS
L,MSL1,MSL2…主ソース線(主共通電位
線)、SSL,SSL1,SSL2…副ソース線(副共
通電位線)、WL,WL1等…ワード線、SG1,SG
2…選択ゲート線。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成12年1月24日(2000.1.2
4)
4)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】変更
【補正内容】
【0007】その結果、非選択メモリトランジスタMT
2bが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Vpassと
の容量結合により昇圧され、書き込み禁止電圧(例え
ば、最大8V程度)まで上昇して、メモリトランジスタ
MT2bへの書き込みが禁止される。一方、選択メモリ
トランジスタMT2aが接続されたトランジスタ列のチ
ャンネル部は接地電圧GND(0V)に電位設定され、
選択ワード線に印加された書き込み電圧Vpgmとの電
位差によりメモリトランジスタMT2aへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−3Vから2V程度になる。
2bが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Vpassと
の容量結合により昇圧され、書き込み禁止電圧(例え
ば、最大8V程度)まで上昇して、メモリトランジスタ
MT2bへの書き込みが禁止される。一方、選択メモリ
トランジスタMT2aが接続されたトランジスタ列のチ
ャンネル部は接地電圧GND(0V)に電位設定され、
選択ワード線に印加された書き込み電圧Vpgmとの電
位差によりメモリトランジスタMT2aへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−3Vから2V程度になる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】つぎに、そのほかの非選択ワード線に第2
中間電圧(たとえば4.5V)を印加する。すると、第
2メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第2メモリブロック内の第1選択トランジスタがカ
ットオフし、主ビット線から切り離される。したがっ
て、以後は、本数が多い非選択ワード線と容量結合した
副ビット線および副ソース線の電位が急速に上昇し、所
定の書き込み禁止電圧まで達する。したがって、選択ワ
ード線を第1中間電圧から所定の書き込み電圧(たとえ
ば11V)にまで上げても、第2メモリブロック内の非
選択メモリトランジスタが書き込みされることはない。
中間電圧(たとえば4.5V)を印加する。すると、第
2メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第2メモリブロック内の第1選択トランジスタがカ
ットオフし、主ビット線から切り離される。したがっ
て、以後は、本数が多い非選択ワード線と容量結合した
副ビット線および副ソース線の電位が急速に上昇し、所
定の書き込み禁止電圧まで達する。したがって、選択ワ
ード線を第1中間電圧から所定の書き込み電圧(たとえ
ば11V)にまで上げても、第2メモリブロック内の非
選択メモリトランジスタが書き込みされることはない。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】この書き込み方法では、非選択ワード線の
電圧印加でセルフブ−ストを行うことから、非選択の主
ビット線電圧を小さく設定でき、これにともなって第1
選択トランジスタのゲート印加電圧も小さくできる。ま
た、第2メモリブロック内で非選択メモリトランジスタ
をオフ状態のままブーストすることから、NAND型で
行うようなチャネル形成後のブーストよりも効率を上げ
て、最終的な書き込み禁止電圧を高く設定できる。
電圧印加でセルフブ−ストを行うことから、非選択の主
ビット線電圧を小さく設定でき、これにともなって第1
選択トランジスタのゲート印加電圧も小さくできる。ま
た、第2メモリブロック内で非選択メモリトランジスタ
をオフ状態のままブーストすることから、NAND型で
行うようなチャネル形成後のブーストよりも効率を上げ
て、最終的な書き込み禁止電圧を高く設定できる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】この第2の書き込み方法では、上記第1の
観点に係る書き込み方法(第1の方法)と同様に主ビッ
ト線に第1,第2電圧を設定した後、第1の方法と異な
り、主ソース線(ここでは主共通電位線という)に正の
電圧(第3電圧,たとえば1.5V)を設定しておく。
そして、第2選択トランジスタをオンさせて、この第3
電圧によって副ソース線(ここでは、副共通電位線とい
う)に所定電位(たとえば1V)を設定する。
観点に係る書き込み方法(第1の方法)と同様に主ビッ
ト線に第1,第2電圧を設定した後、第1の方法と異な
り、主ソース線(ここでは主共通電位線という)に正の
電圧(第3電圧,たとえば1.5V)を設定しておく。
そして、第2選択トランジスタをオンさせて、この第3
電圧によって副ソース線(ここでは、副共通電位線とい
う)に所定電位(たとえば1V)を設定する。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】この第2の方法において、非選択ワード線
の電圧印加でセルフブ−ストを行うことから、主共通電
位線電圧を小さく設定でき、これにともなって第2選択
トランジスタのゲート印加電圧も小さくできる。また、
第1の方法と同様に、非選択メモリトランジスタをオフ
状態のままブーストすることから、ブースト効率が高
く、最終的な書き込み禁止電圧を高く設定できる。
の電圧印加でセルフブ−ストを行うことから、主共通電
位線電圧を小さく設定でき、これにともなって第2選択
トランジスタのゲート印加電圧も小さくできる。また、
第1の方法と同様に、非選択メモリトランジスタをオフ
状態のままブーストすることから、ブースト効率が高
く、最終的な書き込み禁止電圧を高く設定できる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】変更
【補正内容】
【0027】副ビット線SBL1と副ソース線SSL1
との間に、メモリトランジスタM11〜M1mが並列接
続され、副ビット線SBL2と副ソース線SSL2との
間に、メモリトランジスタM21〜M2mが並列接続さ
れ、副ビット線SBLnと副ソース線SSLnとの間
に、メモリトランジスタMn1〜Mnmが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の3層絶縁膜を介してゲート
電極が形成されたMONOS型メモリトランジスタであ
る。この互いに並列に接続されたm個のメモリトランジ
スタと、2つの選択トランジスタ(S11とS12、S
21とS22、または、Sn1とSn2)とにより、メ
モリセルアレイを構成する単位ブロック(メモリブロッ
ク)が構成される。
との間に、メモリトランジスタM11〜M1mが並列接
続され、副ビット線SBL2と副ソース線SSL2との
間に、メモリトランジスタM21〜M2mが並列接続さ
れ、副ビット線SBLnと副ソース線SSLnとの間
に、メモリトランジスタMn1〜Mnmが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の3層絶縁膜を介してゲート
電極が形成されたMONOS型メモリトランジスタであ
る。この互いに並列に接続されたm個のメモリトランジ
スタと、2つの選択トランジスタ(S11とS12、S
21とS22、または、Sn1とSn2)とにより、メ
モリセルアレイを構成する単位ブロック(メモリブロッ
ク)が構成される。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0028
【補正方法】変更
【補正内容】
【0028】ワード方向に隣接するメモリトランジスタ
M11,M21,…,Mn1の各ゲートがワード線WL
1に接続されている。同様に、メモリトランジスタM1
2,M22,…,Mn2の各ゲートがワード線WL2に
接続され、また、メモリトランジスタM1m,M2m,
…,Mnmの各ゲートがワード線WLmに接続されてい
る。ワード方向に隣接する選択トランジスタS11,S
21,…,Sn1は選択ゲート線SG1により制御さ
れ、選択トランジスタS12,S22,…,Sn2は選
択ゲート線SG2により制御される。
M11,M21,…,Mn1の各ゲートがワード線WL
1に接続されている。同様に、メモリトランジスタM1
2,M22,…,Mn2の各ゲートがワード線WL2に
接続され、また、メモリトランジスタM1m,M2m,
…,Mnmの各ゲートがワード線WLmに接続されてい
る。ワード方向に隣接する選択トランジスタS11,S
21,…,Sn1は選択ゲート線SG1により制御さ
れ、選択トランジスタS12,S22,…,Sn2は選
択ゲート線SG2により制御される。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0029
【補正方法】変更
【補正内容】
【0029】つぎに、このような構成のNOR型メモリ
セルアレイの書き込み方法および動作を説明する。図2
に、この書き込み方法のバイアス設定例を示す。また、
図3に各信号線の電圧変化の波形図を示す。ここでは、
図2に示すメモリトランジスタM11を書き込む場合を
例に説明する。また、選択メモリトランジスタM11を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタM11を含まないメモリブロックを
“非選択メモリブロック”という。
セルアレイの書き込み方法および動作を説明する。図2
に、この書き込み方法のバイアス設定例を示す。また、
図3に各信号線の電圧変化の波形図を示す。ここでは、
図2に示すメモリトランジスタM11を書き込む場合を
例に説明する。また、選択メモリトランジスタM11を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタM11を含まないメモリブロックを
“非選択メモリブロック”という。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0031
【補正方法】変更
【補正内容】
【0031】つぎに、図3に示すt1のタイミングで、
同図(A)に示すように、選択ゲート線SG1に、たと
えば1.5Vの電圧(以下、第1選択ゲート電圧とい
う)印加し、第1選択トランジスタS11およびS21
をオンさせる。この選択ゲート電圧は、第1選択トラン
ジスタのしきい値電圧に第2電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第1選択トランジスタS21
の副ビット線との接続点の電位が、第1選択ゲート電圧
(1.5V)からしきい値電圧(0.5V)を引いた1
Vになった時点でカットオフする。一方、選択メモリブ
ロックでは、第1選択トランジスタS11がカットオフ
することはない。この第1選択トランジスタS11は、
図3(H)に示すように、第2電圧により副ビット線S
BL2が1Vまで充電されたところでカットオフするか
しないかの境界領域(カットオフ領域)に推移し、これ
を維持している。
同図(A)に示すように、選択ゲート線SG1に、たと
えば1.5Vの電圧(以下、第1選択ゲート電圧とい
う)印加し、第1選択トランジスタS11およびS21
をオンさせる。この選択ゲート電圧は、第1選択トラン
ジスタのしきい値電圧に第2電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第1選択トランジスタS21
の副ビット線との接続点の電位が、第1選択ゲート電圧
(1.5V)からしきい値電圧(0.5V)を引いた1
Vになった時点でカットオフする。一方、選択メモリブ
ロックでは、第1選択トランジスタS11がカットオフ
することはない。この第1選択トランジスタS11は、
図3(H)に示すように、第2電圧により副ビット線S
BL2が1Vまで充電されたところでカットオフするか
しないかの境界領域(カットオフ領域)に推移し、これ
を維持している。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0032
【補正方法】変更
【補正内容】
【0032】この第1選択ゲート電圧の印加とほぼ同時
刻t1に、図3(C)に示すように、選択ワード線WL
1に第1中間電圧(たとえば4.5〜7V)を印加す
る。すると、選択ワード線WL1に接続された各ブロッ
ク内のメモリトランジスタM11,M21がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図3(G)に示すよう
に、副ソ−ス線SSLに1Vの電位が伝達される。な
お、この第1中間電圧の値は、その副ビット線SBLま
たは副ソース線SSLとの電位差では、当該メモリトラ
ンジスタM11,M21が書き込まれないことが条件で
ある。非選択メモリトランジスタM21が誤書き込みさ
れないためである。
刻t1に、図3(C)に示すように、選択ワード線WL
1に第1中間電圧(たとえば4.5〜7V)を印加す
る。すると、選択ワード線WL1に接続された各ブロッ
ク内のメモリトランジスタM11,M21がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図3(G)に示すよう
に、副ソ−ス線SSLに1Vの電位が伝達される。な
お、この第1中間電圧の値は、その副ビット線SBLま
たは副ソース線SSLとの電位差では、当該メモリトラ
ンジスタM11,M21が書き込まれないことが条件で
ある。非選択メモリトランジスタM21が誤書き込みさ
れないためである。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0036
【補正方法】変更
【補正内容】
【0036】この式(1)で表されるMONOS型での
ブースト効率Brは、0.74〜0.91と比較的高く
できる。この場合、1セル当たりの昇圧電圧Vboost は
3.3〜4.1Vとなる。昇圧電圧Vboost を約4Vと
すると、ブースト前の副ビット線SBLおよび副ソース
線SSL電圧が1Vであるから、書き込み禁止電圧は図
3(G)および(H)のように5Vとなる。
ブースト効率Brは、0.74〜0.91と比較的高く
できる。この場合、1セル当たりの昇圧電圧Vboost は
3.3〜4.1Vとなる。昇圧電圧Vboost を約4Vと
すると、ブースト前の副ビット線SBLおよび副ソース
線SSL電圧が1Vであるから、書き込み禁止電圧は図
3(G)および(H)のように5Vとなる。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0040
【補正方法】変更
【補正内容】
【0040】この書き込み方法のように選択ワード線の
電圧印加を2段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の主ビット線M
BL2の設定電圧をたとえば5V程度にし、選択トラン
ジスタS21をオンさせるために相応の高い電圧を選択
ゲート電圧SG1に印加する必要がある。
電圧印加を2段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の主ビット線M
BL2の設定電圧をたとえば5V程度にし、選択トラン
ジスタS21をオンさせるために相応の高い電圧を選択
ゲート電圧SG1に印加する必要がある。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0043
【補正方法】変更
【補正内容】
【0043】素子分離絶縁層ISOにより分離された各
pウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にn型不純物が高濃度に導入され、これ
により、副ビット線SBLおよび副ソース線SSLが形
成されている。副ビット線SBLおよび副ソース線SS
L上に絶縁膜を介して直交して、各ワード線WL1,W
L2,WL3,WL4,…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してpウエルPW上および素子分離絶縁層I
SO上に接している。
pウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にn型不純物が高濃度に導入され、これ
により、副ビット線SBLおよび副ソース線SSLが形
成されている。副ビット線SBLおよび副ソース線SS
L上に絶縁膜を介して直交して、各ワード線WL1,W
L2,WL3,WL4,…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してpウエルPW上および素子分離絶縁層I
SO上に接している。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0048
【補正方法】変更
【補正内容】
【0048】なお、副配線の容量CSSL ,CSSB を小さ
くするために、基板をSOI構造としてもよい。また、
MONOS型に限定されることなく、MNOS型、FG
型、いわゆるSiナノ結晶型、いわゆる微細分割FG型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
くするために、基板をSOI構造としてもよい。また、
MONOS型に限定されることなく、MNOS型、FG
型、いわゆるSiナノ結晶型、いわゆる微細分割FG型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0051
【補正方法】変更
【補正内容】
【0051】先の第1実施形態における第1選択ゲート
電圧は、非選択主ビット線MBL2の印加電圧との関係
で、副ビット線SBL2の電位上昇で直ぐにカットオフ
する条件に設定されていた。本実施形態では、同様なカ
ットオフ条件が第2選択ゲート電圧に対し課せられてい
る。すなわち、第2選択ゲート電圧は、第2選択トラン
ジスタのしきい値電圧に第3電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線MSLは共通
なので、第2選択トランジスタS12,S22はとも
に、副ソース線(本実施形態では、副共通電位線とい
う)SSL1またはSSL2がある程度電位上昇すると
カットオフすることとなる。したがって、第2選択トラ
ンジスタS12,S22は、第3電圧により副共通電位
線SSL1,SSL2が1Vまで充電されたところでカ
ットオフ領域に入り、これを維持している。
電圧は、非選択主ビット線MBL2の印加電圧との関係
で、副ビット線SBL2の電位上昇で直ぐにカットオフ
する条件に設定されていた。本実施形態では、同様なカ
ットオフ条件が第2選択ゲート電圧に対し課せられてい
る。すなわち、第2選択ゲート電圧は、第2選択トラン
ジスタのしきい値電圧に第3電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線MSLは共通
なので、第2選択トランジスタS12,S22はとも
に、副ソース線(本実施形態では、副共通電位線とい
う)SSL1またはSSL2がある程度電位上昇すると
カットオフすることとなる。したがって、第2選択トラ
ンジスタS12,S22は、第3電圧により副共通電位
線SSL1,SSL2が1Vまで充電されたところでカ
ットオフ領域に入り、これを維持している。
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0053
【補正方法】変更
【補正内容】
【0053】その後、図9(C)および(D)に示すよ
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、両メモリブロック内で、副ビット線SBLおよび
副ソース線SSLの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第2トランジ
スタS12,S22が完全にカットオフし、主共通電位
線MSLから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線WL2〜
WL128と図4に示す容量を介して結合した副ビット
線SBLおよび副ソース線SSLの電位が急速に上昇
し、所定の書き込み禁止電圧(たとえば5V程度)まで
達する。このとき本実施形態においても、第1実施形態
と同様、非選択メモリトランジスタM12〜M1128
およびM22〜M2128はオフ状態を維持し、その結
果、高いブースト効率Brが得られる。
うに、時刻t2のタイミングで、非選択ワード線WL2
〜WL128に第2中間電圧(たとえば4.5V)を印
加するとともに、選択ワード線WL電位を第1中間電圧
から書き込み電圧(たとえば11V)に変化させる。す
ると、両メモリブロック内で、副ビット線SBLおよび
副ソース線SSLの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第2トランジ
スタS12,S22が完全にカットオフし、主共通電位
線MSLから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線WL2〜
WL128と図4に示す容量を介して結合した副ビット
線SBLおよび副ソース線SSLの電位が急速に上昇
し、所定の書き込み禁止電圧(たとえば5V程度)まで
達する。このとき本実施形態においても、第1実施形態
と同様、非選択メモリトランジスタM12〜M1128
およびM22〜M2128はオフ状態を維持し、その結
果、高いブースト効率Brが得られる。
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0055
【補正方法】変更
【補正内容】
【0055】本実施形態においても、第1実施形態と同
様な効果を奏する。すなわち、主ソ−ス線MSLおよび
第2選択ゲート電圧SG2の設定電圧を、ともに1.5
Vと低くでき、また、第1選択ゲート電圧も0.7Vと
低く、そのぶん、昇圧回路の負担が軽減されるという利
点がある。また、メモリブロック内で非選択メモリトラ
ンジスタをオフ状態のままブーストすることから、ブー
スト効率が高く、ブーストにより到達できる書き込み禁
止電圧を高く設定できる利点がある。
様な効果を奏する。すなわち、主ソ−ス線MSLおよび
第2選択ゲート電圧SG2の設定電圧を、ともに1.5
Vと低くでき、また、第1選択ゲート電圧も0.7Vと
低く、そのぶん、昇圧回路の負担が軽減されるという利
点がある。また、メモリブロック内で非選択メモリトラ
ンジスタをオフ状態のままブーストすることから、ブー
スト効率が高く、ブーストにより到達できる書き込み禁
止電圧を高く設定できる利点がある。
【手続補正18】
【補正対象書類名】図面
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/792 Fターム(参考) 5B003 AA05 AB05 AB07 AC06 AC07 AD03 AD09 5B025 AA03 AB01 AC01 AD04 AD10 AE08 5F001 AA14 AC02 AD41 AD53 AE02 5F083 EP18 EP32 EP77 EP79 ER03 ER09 GA30 JA04 KA06 KA12 LA12 LA16 LA20 5F101 BA46 BC02 BD22 BD34 BE05
Claims (12)
- 【請求項1】第1および第2選択トランジスタと、 上記第1選択トランジスタを介して主ビット線に接続さ
れた副ビット線と、 上記第2選択トランジスタを介して主ソース線に接続さ
れた副ソース線と、 上記副ビット線と上記副ソース線との間に並列接続され
た複数のメモリトランジスタとを含むメモリブロックを
複数有し、 さらに、異なるメモリブロック間で上記メモリトランジ
スタのゲートを共通接続するワード線を複数有する不揮
発性半導体記憶装置の書き込み方法であって、 書き込み対象となる選択メモリトランジスタを含む第1
メモリブロックが接続された主ビット線に第1電圧を、
選択メモリトランジスタを含まない第2メモリブロック
が接続された主ビット線に上記第1電圧より高い第2電
圧をそれぞれ設定し、 上記第1および第2メモリブロック内で、上記第1選択
トランジスタをオン、上記第2選択トランジスタをオフ
させた状態で、上記選択メモリトランジスタが接続され
た選択ワード線に、当該選択ワード線に接続されたメモ
リトランジスタにチャネルが形成される第1中間電圧を
印加し、 上記選択ワード線以外の非選択ワード線に対し第2中間
電圧を印加し、 上記選択ワード線の印加電圧を、上記第1中間電圧から
更に高い書き込み電圧に変化させる不揮発性半導体記憶
装置の書き込み方法。 - 【請求項2】上記非選択メモリトランジスタのゲートに
印加される上記第2中間電圧は、その印加時の上記副ビ
ット線および上記副ソース線の電位との関係で、その印
加後に当該非選択メモリトランジスタにチャネルが形成
されない値に設定されている請求項1に記載の不揮発性
半導体記憶装置の書き込み方法。 - 【請求項3】上記第1選択トランジスタのゲートに、当
該第1選択トランジスタのしきい値電圧に上記第2電圧
を加えた電圧以下の電圧を印加する請求項1に記載の不
揮発性半導体記憶装置の書き込み方法。 - 【請求項4】上記第2電圧は、上記第2中間電圧の印加
により上記副ビット線および副ソース線が昇圧された後
の最終電圧である書き込み禁止電圧より低い請求項1に
記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項5】上記第1中間電圧は、当該第1中間電圧が
ゲートに印加されたメモリトランジスタで形成されたチ
ャネルから電子がゲート方向にトンネル注入し始める書
き込み開始電圧より低い請求項1に記載の不揮発性半導
体記憶装置の書き込み方法。 - 【請求項6】上記書き込み電圧から上記書き込み禁止電
圧を引いた電圧が、上記第2メモリブロック内で上記選
択ワード線に接続されたメモリトランジスタのソースま
たはドレインから電子がゲート方向にトンネル注入し始
める書き込み開始電圧より低い請求項4に記載の不揮発
性半導体記憶装置の書き込み方法。 - 【請求項7】第1および第2の選択トランジスタと、 上記第1の選択トランジスタを介して主ビット線に接続
された副ビット線と、 上記第2の選択トランジスタを介して主共通電位線に接
続された副共通電位線と、 上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、 さらに、異なるメモリブロック間で上記メモリトランジ
スタのゲートを共通接続するワード線を複数有する不揮
発性半導体記憶装置の書き込み方法であって、 書き込み対象となる選択メモリトランジスタを含む第1
メモリブロックが接続された主ビット線に第1電圧を、
選択メモリトランジスタを含まない第2メモリブロック
が接続された主ビット線に上記第1電圧より高い第2電
圧を、上記主共通電位線に第3電圧をそれぞれ設定し、 上記第1および第2メモリブロック内で、上記第1選択
トランジスタをオフ、上記第2選択トランジスタをオン
させた状態で、上記選択メモリトランジスタが接続され
た選択ワード線に、当該選択ワード線に接続されたメモ
リトランジスタにチャネルを形成する値の第1中間電圧
を印加し、 上記選択ワード線以外の非選択ワード線に第2中間電圧
を印加し、 上記選択ワード線の印加電圧を、上記第1中間電圧から
更に高い書き込み電圧に変化させ、 上記第1,第2メモリブロック内の上記第1選択トラン
ジスタのゲートに、上記第1,第2電圧の電位差に応じ
て、第1メモリブロック内の第1選択トランジスタがオ
ンし、第2メモリブロック内の第1選択トランジスタが
オフ状態を維持する値の電圧を印加する不揮発性半導体
記憶装置の書き込み方法。 - 【請求項8】上記非選択メモリトランジスタのゲートに
印加される上記第2中間電圧は、その印加時の上記副ビ
ット線および上記副ソース線の電位との関係で、その印
加後に当該非選択メモリトランジスタにチャネルが形成
されない値に設定されている請求項7に記載の不揮発性
半導体記憶装置の書き込み方法。 - 【請求項9】上記第2選択トランジスタのゲートに、当
該第2選択トランジスタのしきい値電圧に上記第3電圧
を加えた電圧以下の電圧を印加する請求項7に記載の不
揮発性半導体記憶装置の書き込み方法。 - 【請求項10】上記第3電圧は、上記第2中間電圧の印
加により上記副ビット線および副ソース線が昇圧された
後の最終電圧である書き込み禁止電圧より低い請求項7
に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項11】上記第1中間電圧は、当該第1中間電圧
がゲートに印加されたメモリトランジスタで形成された
チャネルから電子がゲート方向にトンネル注入し始める
書き込み開始電圧より低い請求項7に記載の不揮発性半
導体記憶装置の書き込み方法。 - 【請求項12】上記書き込み電圧から上記書き込み禁止
電圧を引いた電圧が、上記第1および第2メモリブロッ
ク内で上記選択ワード線に接続されたメモリトランジス
タのソースまたはドレインから電子がゲート方向にトン
ネル注入し始める書き込み開始電圧より低い請求項10
に記載の不揮発性半導体記憶装置の書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27804299A JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27804299A JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001101880A true JP2001101880A (ja) | 2001-04-13 |
Family
ID=17591848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27804299A Pending JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001101880A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003473A1 (fr) * | 2001-06-28 | 2003-01-09 | Hitachi, Ltd. | Cellule memoire a semi-conducteurs non volatile, memoire a semi-conducteurs et procede pour produire une memoire a semi-conducteurs non volatile |
US7031194B2 (en) | 2003-08-29 | 2006-04-18 | Seiko Epson Corporation | Nonvolatile semiconductor memory and method for controlling the same |
US7379335B2 (en) | 2005-08-01 | 2008-05-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
JP7297977B1 (ja) | 2022-05-24 | 2023-06-26 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリ |
US11929118B2 (en) | 2021-10-28 | 2024-03-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
-
1999
- 1999-09-30 JP JP27804299A patent/JP2001101880A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003473A1 (fr) * | 2001-06-28 | 2003-01-09 | Hitachi, Ltd. | Cellule memoire a semi-conducteurs non volatile, memoire a semi-conducteurs et procede pour produire une memoire a semi-conducteurs non volatile |
US7031194B2 (en) | 2003-08-29 | 2006-04-18 | Seiko Epson Corporation | Nonvolatile semiconductor memory and method for controlling the same |
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US11929118B2 (en) | 2021-10-28 | 2024-03-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
JP7297977B1 (ja) | 2022-05-24 | 2023-06-26 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリ |
JP2023172565A (ja) * | 2022-05-24 | 2023-12-06 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリ |
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