JP2001101880A - 不揮発性半導体記憶装置の書き込み方法 - Google Patents
不揮発性半導体記憶装置の書き込み方法Info
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Landscapes
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】いわゆるＡＮＤ型のメモリセルアレイに対しセ
ルフブースト技術を適用して、電源電圧より高いバイア
ス印加箇所を極力減らす。 【解決手段】選択された主ビット線ＢＬ１に第１電圧
（０Ｖ）を、非選択の主ビット線ＢＬ２に第２電圧
（１．５Ｖ）を設定し、第１選択トランジスタＳ１１，
Ｓ２１をオン、第２選択トランジスタＳ１２，Ｓ２２を
オフさせた状態で、選択ワード線ＷＬ１に接続されたメ
モリトランジスタＭ１１，Ｍ２１にチャネルが形成され
る第１中間電圧（４．５〜７Ｖ）を印加し、非選択ワー
ド線ＷＬ２…に第２中間電圧（４．５Ｖ）を印加し、選
択ワード線電圧を第１中間電圧から更に高い書き込み電
圧（１１Ｖ）に変化させる。第２中間電圧は、その印加
時の副ビット線ＳＢＬ２および副ソース線ＳＳＬ２電位
との関係で、印加後に非選択メモリトランジスタＭ２２
〜Ｍ２１２８にチャネルが形成されない値に設定する。
ルフブースト技術を適用して、電源電圧より高いバイア
ス印加箇所を極力減らす。 【解決手段】選択された主ビット線ＢＬ１に第１電圧
（０Ｖ）を、非選択の主ビット線ＢＬ２に第２電圧
（１．５Ｖ）を設定し、第１選択トランジスタＳ１１，
Ｓ２１をオン、第２選択トランジスタＳ１２，Ｓ２２を
オフさせた状態で、選択ワード線ＷＬ１に接続されたメ
モリトランジスタＭ１１，Ｍ２１にチャネルが形成され
る第１中間電圧（４．５〜７Ｖ）を印加し、非選択ワー
ド線ＷＬ２…に第２中間電圧（４．５Ｖ）を印加し、選
択ワード線電圧を第１中間電圧から更に高い書き込み電
圧（１１Ｖ）に変化させる。第２中間電圧は、その印加
時の副ビット線ＳＢＬ２および副ソース線ＳＳＬ２電位
との関係で、印加後に非選択メモリトランジスタＭ２２
〜Ｍ２１２８にチャネルが形成されない値に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリトランジス
タのソースまたはドレインをそれぞれ接続する共通電位
線が階層化されたＮＯＲ型の不揮発性半導体記憶装置の
書き込み方法に関する。
タのソースまたはドレインをそれぞれ接続する共通電位
線が階層化されたＮＯＲ型の不揮発性半導体記憶装置の
書き込み方法に関する。
【０００２】
【従来の技術】いわゆるＮＡＮＤ型不揮発性メモリにお
いて、その書き込み時に非選択ビット線に印加する高電
圧を不要とし、昇圧回路の負担を軽減する技術として、
いわゆるセルフブースト技術が知られている。
いて、その書き込み時に非選択ビット線に印加する高電
圧を不要とし、昇圧回路の負担を軽減する技術として、
いわゆるセルフブースト技術が知られている。
【０００３】図１０は、ＮＡＮＤ型不揮発性メモリのセ
ルフブースト動作による書き込み動作を説明するための
図である。
ルフブースト動作による書き込み動作を説明するための
図である。
【０００４】図１０のＮＡＮＤ型不揮発性メモリにおい
て、ビット線ＢＬａと基準電位ＶＳＳの供給線との間
に、選択トランジスタＳＴ１ａとＳＴ２ａを介して多
数、図では４個のメモリトランジスタＭＴ１ａ〜ＭＴ４
ａが直列接続されている。同様に、ビット線ＢＬｂと基
準電位ＶＳＳの供給線との間に、選択トランジスタＳＴ
１ｂとＳＴ２ｂを介して多数、図では４個のメモリトラ
ンジスタＭＴ１ｂ〜ＭＴ４ｂが直列接続されている。選
択トランジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線
ＳＬ１により制御され、選択トランジスタＳＴ２ａおよ
びＳＴ２ｂは選択ゲート線ＳＬ２により制御される。ま
た、メモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ
１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４によ
り制御される。
て、ビット線ＢＬａと基準電位ＶＳＳの供給線との間
に、選択トランジスタＳＴ１ａとＳＴ２ａを介して多
数、図では４個のメモリトランジスタＭＴ１ａ〜ＭＴ４
ａが直列接続されている。同様に、ビット線ＢＬｂと基
準電位ＶＳＳの供給線との間に、選択トランジスタＳＴ
１ｂとＳＴ２ｂを介して多数、図では４個のメモリトラ
ンジスタＭＴ１ｂ〜ＭＴ４ｂが直列接続されている。選
択トランジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線
ＳＬ１により制御され、選択トランジスタＳＴ２ａおよ
びＳＴ２ｂは選択ゲート線ＳＬ２により制御される。ま
た、メモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ
１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４によ
り制御される。
【０００５】次に、図１０のＮＡＮＤ型不揮発性メモリ
において、ワード線ＷＬ２を選択してページ書き込みを
する場合に、書き込みすべきはメモリトランジスタＭＴ
２ａであり、書き込みを禁止すべきはメモリトランジス
タＭＴ２ｂである場合の動作について説明する。なお、
ここでの電圧条件は、メモリトランジスタがＦＧ型の場
合を示す。
において、ワード線ＷＬ２を選択してページ書き込みを
する場合に、書き込みすべきはメモリトランジスタＭＴ
２ａであり、書き込みを禁止すべきはメモリトランジス
タＭＴ２ｂである場合の動作について説明する。なお、
ここでの電圧条件は、メモリトランジスタがＦＧ型の場
合を示す。
【０００６】まず、選択ゲート線ＳＬ１に電源電圧ＶCC
（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ
（０Ｖ）が印加され、選択メモリトランジスタＭＴ２ａ
が接続されたビット線ＢＬａに接地電圧ＧＮＤ（０
Ｖ）、非選択メモリトランジスタＭＴ２ｂが接続された
ビット線ＢＬｂに電源電圧ＶCC（３．３Ｖ）が印加され
る。つぎに、選択ワード線ＷＬ２に書き込み電圧Ｖｐｇ
ｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１、ＷＬ
３〜ＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０Ｖ）が
印加される。
（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ
（０Ｖ）が印加され、選択メモリトランジスタＭＴ２ａ
が接続されたビット線ＢＬａに接地電圧ＧＮＤ（０
Ｖ）、非選択メモリトランジスタＭＴ２ｂが接続された
ビット線ＢＬｂに電源電圧ＶCC（３．３Ｖ）が印加され
る。つぎに、選択ワード線ＷＬ２に書き込み電圧Ｖｐｇ
ｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１、ＷＬ
３〜ＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０Ｖ）が
印加される。
【０００７】その結果、非選択メモリトランジスタＭＴ
２ａが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
の容量結合により昇圧され、書き込み禁止電圧（例え
ば、最大８Ｖ程度）まで上昇して、メモリトランジスタ
ＭＴ２ｂへの書き込みが禁止される。一方、選択メモリ
トランジスタＭＴ２ａが接続されたトランジスタ列のチ
ャンネル部は接地電圧ＧＮＤ（０Ｖ）に電位設定され、
選択ワード線に印加された書き込み電圧Ｖｐｇｍとの電
位差によりメモリトランジスタＭＴ２ａへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−３Ｖから２Ｖ程度になる。
２ａが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
の容量結合により昇圧され、書き込み禁止電圧（例え
ば、最大８Ｖ程度）まで上昇して、メモリトランジスタ
ＭＴ２ｂへの書き込みが禁止される。一方、選択メモリ
トランジスタＭＴ２ａが接続されたトランジスタ列のチ
ャンネル部は接地電圧ＧＮＤ（０Ｖ）に電位設定され、
選択ワード線に印加された書き込み電圧Ｖｐｇｍとの電
位差によりメモリトランジスタＭＴ２ａへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−３Ｖから２Ｖ程度になる。
【０００８】このようにセルフブースト技術を用いる
と、非選択なトランジスタ列のチャネルをビット線と切
り離して書き込み禁止電圧まで自動昇圧するため、ビッ
ト線印加電圧を電源電圧ＶCC程度に小さくできる利点が
ある。
と、非選択なトランジスタ列のチャネルをビット線と切
り離して書き込み禁止電圧まで自動昇圧するため、ビッ
ト線印加電圧を電源電圧ＶCC程度に小さくできる利点が
ある。
【０００９】
【発明が解決しようとする課題】ところが、このセルフ
ブースト技術を、ＡＮＤ型に代表される、ソース線およ
びビット線が階層化された並列接続ＮＯＲ型メモリセル
アレイの書き込みにそのまま適用しようとした場合、非
選択ビット線などの共通電位線に印加する電圧を下げる
ことができず、セルフブースト技術を適用する利益が余
り得られないという課題がある。
ブースト技術を、ＡＮＤ型に代表される、ソース線およ
びビット線が階層化された並列接続ＮＯＲ型メモリセル
アレイの書き込みにそのまま適用しようとした場合、非
選択ビット線などの共通電位線に印加する電圧を下げる
ことができず、セルフブースト技術を適用する利益が余
り得られないという課題がある。
【００１０】本発明の目的は、セルフブースト技術を適
用して電源電圧より高いバイアス印加箇所を極力減らし
た、ビット線とソース線とが階層化された並列接続ＮＯ
Ｒ型の不揮発性半導体記憶装置の書き込み方法を提供す
ることにある。
用して電源電圧より高いバイアス印加箇所を極力減らし
た、ビット線とソース線とが階層化された並列接続ＮＯ
Ｒ型の不揮発性半導体記憶装置の書き込み方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明に係る第１の観点
に係る不揮発性半導体記憶装置の書き込み方法は、第１
および第２選択トランジスタと、上記第１選択トランジ
スタを介して主ビット線に接続された副ビット線と、上
記第２選択トランジスタを介して主ソース線に接続され
た副ソース線と、上記副ビット線と上記副ソース線との
間に並列接続された複数のメモリトランジスタとを含む
メモリブロックを複数有し、さらに、異なるメモリブロ
ック間で上記メモリトランジスタのゲートを共通接続す
るワード線を複数有する不揮発性半導体記憶装置の書き
込み方法であって、書き込み対象となる選択メモリトラ
ンジスタを含む第１メモリブロックが接続された主ビッ
ト線に第１電圧を、選択メモリトランジスタを含まない
第２メモリブロックが接続された主ビット線に上記第１
電圧より高い第２電圧をそれぞれ設定し、上記第１およ
び第２メモリブロック内で、上記第１選択トランジスタ
をオン、上記第２選択トランジスタをオフさせた状態
で、上記選択メモリトランジスタが接続された選択ワー
ド線に、当該選択ワード線に接続されたメモリトランジ
スタにチャネルが形成される第１中間電圧を印加し、上
記選択ワード線以外の非選択ワード線に対し第２中間電
圧を印加し、上記選択ワード線の印加電圧を、上記第１
中間電圧から更に高い書き込み電圧に変化させる。
に係る不揮発性半導体記憶装置の書き込み方法は、第１
および第２選択トランジスタと、上記第１選択トランジ
スタを介して主ビット線に接続された副ビット線と、上
記第２選択トランジスタを介して主ソース線に接続され
た副ソース線と、上記副ビット線と上記副ソース線との
間に並列接続された複数のメモリトランジスタとを含む
メモリブロックを複数有し、さらに、異なるメモリブロ
ック間で上記メモリトランジスタのゲートを共通接続す
るワード線を複数有する不揮発性半導体記憶装置の書き
込み方法であって、書き込み対象となる選択メモリトラ
ンジスタを含む第１メモリブロックが接続された主ビッ
ト線に第１電圧を、選択メモリトランジスタを含まない
第２メモリブロックが接続された主ビット線に上記第１
電圧より高い第２電圧をそれぞれ設定し、上記第１およ
び第２メモリブロック内で、上記第１選択トランジスタ
をオン、上記第２選択トランジスタをオフさせた状態
で、上記選択メモリトランジスタが接続された選択ワー
ド線に、当該選択ワード線に接続されたメモリトランジ
スタにチャネルが形成される第１中間電圧を印加し、上
記選択ワード線以外の非選択ワード線に対し第２中間電
圧を印加し、上記選択ワード線の印加電圧を、上記第１
中間電圧から更に高い書き込み電圧に変化させる。
【００１２】好適に、上記非選択メモリトランジスタの
ゲートに印加される上記第２中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。また、好適
に、上記第１選択トランジスタのゲートに、当該第１選
択トランジスタのしきい値電圧に上記第２電圧を加えた
電圧以下の電圧を印加する。
ゲートに印加される上記第２中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。また、好適
に、上記第１選択トランジスタのゲートに、当該第１選
択トランジスタのしきい値電圧に上記第２電圧を加えた
電圧以下の電圧を印加する。
【００１３】好適に、上記第２電圧は、上記第２中間電
圧の印加により上記副ビット線および副ソース線が昇圧
された後の最終電圧である書き込み禁止電圧より低い。
好適に、上記第１中間電圧は、当該第１中間電圧がゲー
トに印加されたメモリトランジスタで形成されたチャネ
ルから電子がゲート方向にトンネル注入し始める書き込
み開始電圧より低い。好適に、上記書き込み電圧から上
記書き込み禁止電圧を引いた電圧が、上記第２メモリブ
ロック内で上記選択ワード線に接続されたメモリトラン
ジスタのソースまたはドレインから電子がゲート方向に
トンネル注入し始める書き込み開始電圧より低い。
圧の印加により上記副ビット線および副ソース線が昇圧
された後の最終電圧である書き込み禁止電圧より低い。
好適に、上記第１中間電圧は、当該第１中間電圧がゲー
トに印加されたメモリトランジスタで形成されたチャネ
ルから電子がゲート方向にトンネル注入し始める書き込
み開始電圧より低い。好適に、上記書き込み電圧から上
記書き込み禁止電圧を引いた電圧が、上記第２メモリブ
ロック内で上記選択ワード線に接続されたメモリトラン
ジスタのソースまたはドレインから電子がゲート方向に
トンネル注入し始める書き込み開始電圧より低い。
【００１４】この第１の観点に係る不揮発性半導体記憶
装置の書き込み方法では、たとえば、メモリトランジス
タがＭＯＮＯＳ型の場合、上述のように選択メモリトラ
ンジスタを含む第１メモリブロックが接続された主ビッ
ト線に第１電圧（たとえば接地電位）を設定し、非選択
な第２メモリブロックが接続された主ビット線に第２電
圧（たとえば１．５Ｖ）を設定し、それぞれのブロック
内の第２選択トランジスタをオフさせた状態で、選択ワ
ード線に第１中間電圧（たとえば４．５〜７Ｖ）を印加
する。すると、選択ワード線に接続された各ブロック内
のメモリトランジスタがオンして、チャネルが形成され
る。したがって、以後、副ビット線と副ソース線が同電
位で維持される。なお、この副ビット線および副ソース
線の電位と、上記第１中間電圧との電位差では、メモリ
トランジスタが書き込みされることはない。
装置の書き込み方法では、たとえば、メモリトランジス
タがＭＯＮＯＳ型の場合、上述のように選択メモリトラ
ンジスタを含む第１メモリブロックが接続された主ビッ
ト線に第１電圧（たとえば接地電位）を設定し、非選択
な第２メモリブロックが接続された主ビット線に第２電
圧（たとえば１．５Ｖ）を設定し、それぞれのブロック
内の第２選択トランジスタをオフさせた状態で、選択ワ
ード線に第１中間電圧（たとえば４．５〜７Ｖ）を印加
する。すると、選択ワード線に接続された各ブロック内
のメモリトランジスタがオンして、チャネルが形成され
る。したがって、以後、副ビット線と副ソース線が同電
位で維持される。なお、この副ビット線および副ソース
線の電位と、上記第１中間電圧との電位差では、メモリ
トランジスタが書き込みされることはない。
【００１５】つぎに、そのほかの非選択ワード線に第２
中間電圧（たとえば４．５Ｖ）を印加する。すると、第
２メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第２メモリブロック内の第１トランジスタがカット
オフし、主ビット線から切り離される。したがって、以
後は、本数が多い非選択ワード線と容量結合した副ビッ
ト線および副ソース線の電位が急速に上昇し、所定の書
き込み禁止電圧まで達する。したがって、選択ワード線
を第１中間電圧から所定の書き込み電圧（たとえば１１
Ｖ）にまで上げても、第２メモリブロック内の非選択メ
モリトランジスタが書き込みされることはない。
中間電圧（たとえば４．５Ｖ）を印加する。すると、第
２メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第２メモリブロック内の第１トランジスタがカット
オフし、主ビット線から切り離される。したがって、以
後は、本数が多い非選択ワード線と容量結合した副ビッ
ト線および副ソース線の電位が急速に上昇し、所定の書
き込み禁止電圧まで達する。したがって、選択ワード線
を第１中間電圧から所定の書き込み電圧（たとえば１１
Ｖ）にまで上げても、第２メモリブロック内の非選択メ
モリトランジスタが書き込みされることはない。
【００１６】一方、この書き込み電圧の印加により、第
１メモリブロック内の選択メモリトランジスタについて
は、この書き込み電圧がチャネルとゲート電極との間に
印加され、チャネル全面から電子が電荷蓄積手段（キャ
リアトラップ）内に注入され、書き込みがなされる。
１メモリブロック内の選択メモリトランジスタについて
は、この書き込み電圧がチャネルとゲート電極との間に
印加され、チャネル全面から電子が電荷蓄積手段（キャ
リアトラップ）内に注入され、書き込みがなされる。
【００１７】この書き込み方法では、選択ワード線の電
圧印加を２段階で行うことから、非選択の主ビット線電
圧を小さく設定でき、これにともなって第１選択トラン
ジスタのゲート印加電圧も小さくできる。また、第２メ
モリブロック内で非選択メモリトランジスタをオフ状態
のままブーストすることから、ＮＡＮＤ型で行うような
チャネル形成後のブーストよりも効率を上げて、最終的
な書き込み禁止電圧を高く設定できる。
圧印加を２段階で行うことから、非選択の主ビット線電
圧を小さく設定でき、これにともなって第１選択トラン
ジスタのゲート印加電圧も小さくできる。また、第２メ
モリブロック内で非選択メモリトランジスタをオフ状態
のままブーストすることから、ＮＡＮＤ型で行うような
チャネル形成後のブーストよりも効率を上げて、最終的
な書き込み禁止電圧を高く設定できる。
【００１８】本発明の第２の観点に係る不揮発性半導体
記憶装置の書き込み方法は、第１および第２選択トラン
ジスタと、上記第１選択トランジスタを介して主ビット
線に接続された副ビット線と、上記第２選択トランジス
タを介して主共通電位線に接続された副共通電位線と、
上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、さらに異なるメモリブロック間で上記メモ
リトランジスタのゲートを共通接続するワード線を複数
有する不揮発性半導体記憶装置の書き込み方法であっ
て、書き込み対象となる選択メモリトランジスタを含む
第１メモリブロックが接続された主ビット線に第１電圧
を、選択メモリトランジスタを含まない第２メモリブロ
ックが接続された主ビット線に上記第１電圧より高い第
２電圧を、上記主共通電位線に第３電圧をそれぞれ設定
し、上記第１および第２メモリブロック内で、上記第１
選択トランジスタをオフ、上記第２選択トランジスタを
オンさせた状態で、上記選択メモリトランジスタが接続
された選択ワード線に、当該選択ワード線に接続された
メモリトランジスタにチャネルを形成する値の第１中間
電圧を印加し、上記選択ワード線以外の非選択ワード線
に第２中間電圧を印加し、上記選択ワード線の印加電圧
を、上記第１中間電圧から更に高い書き込み電圧に変化
させ、上記第１，第２メモリブロック内の上記第１選択
トランジスタのゲートに、上記第１，第２電圧の電位差
に応じて、第１メモリブロック内の第１選択トランジス
タがオンし、第２メモリブロック内の第１選択トランジ
スタがオフ状態を維持する値の電圧を印加する。
記憶装置の書き込み方法は、第１および第２選択トラン
ジスタと、上記第１選択トランジスタを介して主ビット
線に接続された副ビット線と、上記第２選択トランジス
タを介して主共通電位線に接続された副共通電位線と、
上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、さらに異なるメモリブロック間で上記メモ
リトランジスタのゲートを共通接続するワード線を複数
有する不揮発性半導体記憶装置の書き込み方法であっ
て、書き込み対象となる選択メモリトランジスタを含む
第１メモリブロックが接続された主ビット線に第１電圧
を、選択メモリトランジスタを含まない第２メモリブロ
ックが接続された主ビット線に上記第１電圧より高い第
２電圧を、上記主共通電位線に第３電圧をそれぞれ設定
し、上記第１および第２メモリブロック内で、上記第１
選択トランジスタをオフ、上記第２選択トランジスタを
オンさせた状態で、上記選択メモリトランジスタが接続
された選択ワード線に、当該選択ワード線に接続された
メモリトランジスタにチャネルを形成する値の第１中間
電圧を印加し、上記選択ワード線以外の非選択ワード線
に第２中間電圧を印加し、上記選択ワード線の印加電圧
を、上記第１中間電圧から更に高い書き込み電圧に変化
させ、上記第１，第２メモリブロック内の上記第１選択
トランジスタのゲートに、上記第１，第２電圧の電位差
に応じて、第１メモリブロック内の第１選択トランジス
タがオンし、第２メモリブロック内の第１選択トランジ
スタがオフ状態を維持する値の電圧を印加する。
【００１９】好適に、上記非選択メモリトランジスタの
ゲートに印加される上記第２中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。
ゲートに印加される上記第２中間電圧は、その印加時の
上記副ビット線および上記副ソース線の電位との関係
で、その印加後に当該非選択メモリトランジスタにチャ
ネルが形成されない値に設定されている。
【００２０】好適に、上記第２選択トランジスタのゲー
トに、当該第２選択トランジスタのしきい値電圧に上記
第３電圧を加えた電圧以下の電圧を印加する。また、好
適に、上記第３電圧は、上記第２中間電圧の印加により
上記副ビット線および副ソース線が昇圧された後の最終
電圧である書き込み禁止電圧より低い。
トに、当該第２選択トランジスタのしきい値電圧に上記
第３電圧を加えた電圧以下の電圧を印加する。また、好
適に、上記第３電圧は、上記第２中間電圧の印加により
上記副ビット線および副ソース線が昇圧された後の最終
電圧である書き込み禁止電圧より低い。
【００２１】この第２の書き込み方法では、上記第１の
観点に係る書き込み方法（第１の方法）と同様に主ビッ
ト線に第１，第２電圧を設定した後、第１の方法と異な
り、主ソース線（ここでは主共通電位線という）に正の
電圧（第３電圧，たとえば１．５Ｖ）を設定しておく。
そして、第２トランジスタをオンさせて、この第３電圧
によって副ソース線（ここでは、副共通電位線という）
に所定電位（たとえば１Ｖ）を設定する。
観点に係る書き込み方法（第１の方法）と同様に主ビッ
ト線に第１，第２電圧を設定した後、第１の方法と異な
り、主ソース線（ここでは主共通電位線という）に正の
電圧（第３電圧，たとえば１．５Ｖ）を設定しておく。
そして、第２トランジスタをオンさせて、この第３電圧
によって副ソース線（ここでは、副共通電位線という）
に所定電位（たとえば１Ｖ）を設定する。
【００２２】つぎに、この所定電位を、第１の方法と同
様に、選択ワード線に接続されたメモリトランジスタを
オンさせて副ビット線に伝達する。また、第１の方法と
同様な電圧印加により、セルフブーストを行う。このセ
ルフブーストでは、第１の方法と異なり、第２メモリブ
ロックにかぎらず、第１メモリブロック側も昇圧され
る。
様に、選択ワード線に接続されたメモリトランジスタを
オンさせて副ビット線に伝達する。また、第１の方法と
同様な電圧印加により、セルフブーストを行う。このセ
ルフブーストでは、第１の方法と異なり、第２メモリブ
ロックにかぎらず、第１メモリブロック側も昇圧され
る。
【００２３】そして、最後に、書き込み対象を含む第１
メモリブロック側のみ副ビット線および副共通電位線の
電荷を主ビット線側に引き抜いて、その電位をほぼ接地
電位にまで下げる。具体的には、第１選択トランジスタ
のゲートに、最初に設定した第１，第２電圧の電位差に
応じて第１メモリブロックの第１選択トランジスタがオ
ンし、第２メモリブロックの第１選択トランジスタがオ
フ状態を維持するような電圧（たとえば０．７Ｖ）を印
加する。これにより、第１メモリブロック側の選択トラ
ンジスタに所定の書き込み電圧（１１Ｖ）が印加され、
書き込みがなされる。
メモリブロック側のみ副ビット線および副共通電位線の
電荷を主ビット線側に引き抜いて、その電位をほぼ接地
電位にまで下げる。具体的には、第１選択トランジスタ
のゲートに、最初に設定した第１，第２電圧の電位差に
応じて第１メモリブロックの第１選択トランジスタがオ
ンし、第２メモリブロックの第１選択トランジスタがオ
フ状態を維持するような電圧（たとえば０．７Ｖ）を印
加する。これにより、第１メモリブロック側の選択トラ
ンジスタに所定の書き込み電圧（１１Ｖ）が印加され、
書き込みがなされる。
【００２４】この第２の方法において、選択ワード線の
電圧印加を２段階で行うことから、主共通電位線電圧を
小さく設定でき、これにともなって第２選択トランジス
タのゲート印加電圧も小さくできる。また、第１の方法
と同様に、非選択メモリトランジスタをオフ状態のまま
ブーストすることから、ブースト効率が高く、最終的な
書き込み禁止電圧を高く設定できる。
電圧印加を２段階で行うことから、主共通電位線電圧を
小さく設定でき、これにともなって第２選択トランジス
タのゲート印加電圧も小さくできる。また、第１の方法
と同様に、非選択メモリトランジスタをオフ状態のまま
ブーストすることから、ブースト効率が高く、最終的な
書き込み禁止電圧を高く設定できる。
【００２５】
【発明の実施の形態】第１実施形態 図１に、本発明の実施形態に係る不揮発性メモリ装置の
要部回路構成を示す。
要部回路構成を示す。
【００２６】このＮＯＲ型メモリセルアレイでは、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れ、主ビット線ＭＢＬｎに選択トランジスタＳｎ１を介
して副ビット線ＳＢＬｎが接続されている。また、主ソ
ース線ＭＳＬに対し、選択トランジスタＳ１２を介して
副ソース線ＳＳＬ１が接続され、選択トランジスタＳ２
２を介して副ソース線ＳＳＬ２が接続され、選択トラン
ジスタＳｎ２を介して副ソース線ＳＳＬｎが接続されて
いる。
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れ、主ビット線ＭＢＬｎに選択トランジスタＳｎ１を介
して副ビット線ＳＢＬｎが接続されている。また、主ソ
ース線ＭＳＬに対し、選択トランジスタＳ１２を介して
副ソース線ＳＳＬ１が接続され、選択トランジスタＳ２
２を介して副ソース線ＳＳＬ２が接続され、選択トラン
ジスタＳｎ２を介して副ソース線ＳＳＬｎが接続されて
いる。
【００２７】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｍが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｍが並列接続さ
れ、副ビット線ＳＢＬｎと副ソース線ＳＳＬｎとの間
に、メモリトランジスタＭｎ１〜Ｍｎｍが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の３層絶縁膜を介してゲート
電極が形成されたＭＯＮＯＳ型メモリトランジスタであ
る。この互いに並列に接続されたｎ個のメモリトランジ
スタと、２つの選択トランジスタ（Ｓ１１とＳ１２、Ｓ
２１とＳ２２、または、Ｓｎ１とＳｎ２）とにより、メ
モリセルアレイを構成する単位ブロック（メモリブロッ
ク）が構成される。
との間に、メモリトランジスタＭ１１〜Ｍ１ｍが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｍが並列接続さ
れ、副ビット線ＳＢＬｎと副ソース線ＳＳＬｎとの間
に、メモリトランジスタＭｎ１〜Ｍｎｍが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の３層絶縁膜を介してゲート
電極が形成されたＭＯＮＯＳ型メモリトランジスタであ
る。この互いに並列に接続されたｎ個のメモリトランジ
スタと、２つの選択トランジスタ（Ｓ１１とＳ１２、Ｓ
２１とＳ２２、または、Ｓｎ１とＳｎ２）とにより、メ
モリセルアレイを構成する単位ブロック（メモリブロッ
ク）が構成される。
【００２８】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…，Ｍｎ１の各ゲートがワード線ＷＬ
１に接続されている。同様に、メモリトランジスタＭ１
２，Ｍ２２，…，Ｍｎ２の各ゲートがワード線ＷＬ２に
接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，
…，Ｍｎｍの各ゲートがワード線ＷＬｎに接続されてい
る。ワード方向に隣接する選択トランジスタＳ１１，Ｓ
２１，…，Ｓｎ１は選択ゲート線ＳＧ１により制御さ
れ、選択トランジスタＳ１２，Ｓ２２，…，Ｓｎ２は選
択ゲート線ＳＧ２により制御される。
Ｍ１１，Ｍ２１，…，Ｍｎ１の各ゲートがワード線ＷＬ
１に接続されている。同様に、メモリトランジスタＭ１
２，Ｍ２２，…，Ｍｎ２の各ゲートがワード線ＷＬ２に
接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，
…，Ｍｎｍの各ゲートがワード線ＷＬｎに接続されてい
る。ワード方向に隣接する選択トランジスタＳ１１，Ｓ
２１，…，Ｓｎ１は選択ゲート線ＳＧ１により制御さ
れ、選択トランジスタＳ１２，Ｓ２２，…，Ｓｎ２は選
択ゲート線ＳＧ２により制御される。
【００２９】つぎに、このような構成のＮＯＲ型メモリ
セルアレイの書き込み方法および動作を説明する。図２
に、この書き込み方法のバイアス設定例を示す。また、
図３に各信号線の電圧変化の波形図を示す。ここでは、
図２に示すメモリトランジスタＭ１１を書き込み場合を
例に説明する。また、選択メモリトランジスタＭ１１を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタＭ１１を含まないメモリブロックを
“非選択メモリブロック”という。
セルアレイの書き込み方法および動作を説明する。図２
に、この書き込み方法のバイアス設定例を示す。また、
図３に各信号線の電圧変化の波形図を示す。ここでは、
図２に示すメモリトランジスタＭ１１を書き込み場合を
例に説明する。また、選択メモリトランジスタＭ１１を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタＭ１１を含まないメモリブロックを
“非選択メモリブロック”という。
【００３０】まず、図３（Ｆ）に示すように、選択メモ
リブロックが接続された主ビット線ＭＢＬ１を接地電位
（第１電位）で保持し、非選択メモリブロックが接続さ
れた主ビット線ＭＢＬ２にたとえば１．５Ｖの第２電圧
を設定する。このとき、選択ゲート線ＳＧ１，ＳＧ２お
よび全てのワード線は接地電圧で保持されている。した
がって、各メモリブロック内の第１，第２選択トランジ
スタはオフ状態にある。
リブロックが接続された主ビット線ＭＢＬ１を接地電位
（第１電位）で保持し、非選択メモリブロックが接続さ
れた主ビット線ＭＢＬ２にたとえば１．５Ｖの第２電圧
を設定する。このとき、選択ゲート線ＳＧ１，ＳＧ２お
よび全てのワード線は接地電圧で保持されている。した
がって、各メモリブロック内の第１，第２選択トランジ
スタはオフ状態にある。
【００３１】つぎに、図３に示すｔ１のタイミングで、
同図（Ａ）に示すように、選択ゲート線ＳＧ１に、たと
えば１．５Ｖの電圧（以下、第１選択ゲート電圧とい
う）印加し、第１選択トランジスタＳ１１およびＳ２１
をオンさせる。この選択ゲート電圧は、第１選択トラン
ジスタのしきい値電圧に第２電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第１選択トランジスタＳ２１
の副ビット線との接続点の電位が、第１選択ゲート電圧
（１．５Ｖ）からしきい値電圧（０．５Ｖ）を引いた１
Ｖになった時点でカットオフする。一方、選択メモリブ
ロックでは、第１選択ゲート電圧（０Ｖ）からしきい値
電圧（０．５Ｖ）を引いた電圧は負であり、副ビット線
の電位は昇圧されて正の方向にしか変化しないため、第
１選択トランジスタＳ１１がカットオフすることはな
い。この第１選択トランジスタＳ１１は、図３（Ｈ）に
示すように、第２電圧により副ビット線ＳＢＬ２が１Ｖ
まで充電されたところでカットオフするかしないかの境
界領域（カットオフ領域）に推移し、これを維持してい
る。
同図（Ａ）に示すように、選択ゲート線ＳＧ１に、たと
えば１．５Ｖの電圧（以下、第１選択ゲート電圧とい
う）印加し、第１選択トランジスタＳ１１およびＳ２１
をオンさせる。この選択ゲート電圧は、第１選択トラン
ジスタのしきい値電圧に第２電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第１選択トランジスタＳ２１
の副ビット線との接続点の電位が、第１選択ゲート電圧
（１．５Ｖ）からしきい値電圧（０．５Ｖ）を引いた１
Ｖになった時点でカットオフする。一方、選択メモリブ
ロックでは、第１選択ゲート電圧（０Ｖ）からしきい値
電圧（０．５Ｖ）を引いた電圧は負であり、副ビット線
の電位は昇圧されて正の方向にしか変化しないため、第
１選択トランジスタＳ１１がカットオフすることはな
い。この第１選択トランジスタＳ１１は、図３（Ｈ）に
示すように、第２電圧により副ビット線ＳＢＬ２が１Ｖ
まで充電されたところでカットオフするかしないかの境
界領域（カットオフ領域）に推移し、これを維持してい
る。
【００３２】この第１選択ゲート電圧の印加とほぼ同時
刻ｔ１に、図３（Ｃ）に示すように、選択ワード線ＷＬ
１に第１中間電圧（たとえば４．５〜７Ｖ）を印加す
る。すると、選択ワード線ＷＬ１に接続された各ブロッ
ク内のメモリトランジスタＭ１１，Ｍ２１がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図３（Ｇ）に示すよう
に、副ビット線ＳＢＬに１Ｖの電位が伝達される。な
お、この第１中間電圧の値は、その副ビット線ＳＢＬま
たは副ソース線ＳＳＬとの電位差では、当該メモリトラ
ンジスタＭ１１，Ｍ２１が書き込まれないことが条件で
ある。非選択メモリトランジスタＭ２１が誤書き込みさ
れないためである。
刻ｔ１に、図３（Ｃ）に示すように、選択ワード線ＷＬ
１に第１中間電圧（たとえば４．５〜７Ｖ）を印加す
る。すると、選択ワード線ＷＬ１に接続された各ブロッ
ク内のメモリトランジスタＭ１１，Ｍ２１がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図３（Ｇ）に示すよう
に、副ビット線ＳＢＬに１Ｖの電位が伝達される。な
お、この第１中間電圧の値は、その副ビット線ＳＢＬま
たは副ソース線ＳＳＬとの電位差では、当該メモリトラ
ンジスタＭ１１，Ｍ２１が書き込まれないことが条件で
ある。非選択メモリトランジスタＭ２１が誤書き込みさ
れないためである。
【００３３】その後、図３（Ｃ）および（Ｄ）に示すよ
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、非選択メモリブロック内で副ビット線ＳＢＬ２お
よび副ソース線ＳＳＬ２の電位がブーストされ始める。
このブーストの開始後は、非選択メモリブロック内の第
１トランジスタＳ２１が完全にカットオフし、主ビット
線ＭＢＬ２から切り離される。したがって、以後は、本
数が多い非選択ワード線ＷＬ２〜ＷＬ１２８と容量結合
して副ビット線ＳＢＬ２および副ソース線ＳＳＬ２の電
位が急速に上昇し、所定の書き込み禁止電圧（たとえば
５Ｖ程度）まで達する。
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、非選択メモリブロック内で副ビット線ＳＢＬ２お
よび副ソース線ＳＳＬ２の電位がブーストされ始める。
このブーストの開始後は、非選択メモリブロック内の第
１トランジスタＳ２１が完全にカットオフし、主ビット
線ＭＢＬ２から切り離される。したがって、以後は、本
数が多い非選択ワード線ＷＬ２〜ＷＬ１２８と容量結合
して副ビット線ＳＢＬ２および副ソース線ＳＳＬ２の電
位が急速に上昇し、所定の書き込み禁止電圧（たとえば
５Ｖ程度）まで達する。
【００３４】図４に、このブーストに寄与するメモリト
ランジスタ内の主要な結合容量を模式図に示す。図４に
おいて、Ｃgsはゲートと副ソース線間の容量、Ｃgdはゲ
ートと副ビット線間の容量、ＣSSL は１セル当たりの副
ソース線容量、ＣSSB は１セル当たりの副ビット線容量
を示す。非選択ワード線電圧をＶWLunsel.とすると、ブ
ースト効率をＢｒおよび１セル当たりの昇圧電圧Ｖboos
t は、次式で表される。
ランジスタ内の主要な結合容量を模式図に示す。図４に
おいて、Ｃgsはゲートと副ソース線間の容量、Ｃgdはゲ
ートと副ビット線間の容量、ＣSSL は１セル当たりの副
ソース線容量、ＣSSB は１セル当たりの副ビット線容量
を示す。非選択ワード線電圧をＶWLunsel.とすると、ブ
ースト効率をＢｒおよび１セル当たりの昇圧電圧Ｖboos
t は、次式で表される。
【００３５】
【数１】 Ｂｒ＝（Ｃgs＋Ｃgd）／（Ｃgs＋Ｃgd＋ＣSSL ＋ＣSSB ）…（１） Ｖboost ＝Ｂｒ×ＶWLunsel. …（２）
【００３６】ＦＧ型でのブースト効率は最大で０．８程
度であるのに対し、この式（１）で表されるＭＯＮＯＳ
型でのブースト効率Ｂｒは、０．７４〜０．９１と比較
的高くできる。この場合、１セル当たりの昇圧電圧Ｖbo
ost は３．３〜４．１Ｖとなる。昇圧電圧Ｖboost を約
４Ｖとすると、ブースト前の副ビット線ＳＢＬおよび副
ソース線ＳＳＬ電圧が１Ｖであるから、書き込み禁止電
圧は図３（Ｇ）および（Ｈ）のように５Ｖとなる。
度であるのに対し、この式（１）で表されるＭＯＮＯＳ
型でのブースト効率Ｂｒは、０．７４〜０．９１と比較
的高くできる。この場合、１セル当たりの昇圧電圧Ｖbo
ost は３．３〜４．１Ｖとなる。昇圧電圧Ｖboost を約
４Ｖとすると、ブースト前の副ビット線ＳＢＬおよび副
ソース線ＳＳＬ電圧が１Ｖであるから、書き込み禁止電
圧は図３（Ｇ）および（Ｈ）のように５Ｖとなる。
【００３７】本実施形態では、このブーストを行う際に
印加する前記第２中間電圧の値は、非選択メモリトラン
ジスタＭ２２〜Ｍ２１２８をオフ状態とする値に設定さ
れる。なぜなら、チャネルが形成されてしまうと、チャ
ネルとゲート間の容量が上記式（１）の分母に加算され
るため、そのぶん、ブースト効率Ｂｒが低下するからで
ある。この点、本実施形態に係る、いわゆるＡＮＤ型に
おけるセルフブースト方法は、必ずチャネルを形成して
から行うＮＡＮＤ型におけるセルフブースト方法より優
れている。
印加する前記第２中間電圧の値は、非選択メモリトラン
ジスタＭ２２〜Ｍ２１２８をオフ状態とする値に設定さ
れる。なぜなら、チャネルが形成されてしまうと、チャ
ネルとゲート間の容量が上記式（１）の分母に加算され
るため、そのぶん、ブースト効率Ｂｒが低下するからで
ある。この点、本実施形態に係る、いわゆるＡＮＤ型に
おけるセルフブースト方法は、必ずチャネルを形成して
から行うＮＡＮＤ型におけるセルフブースト方法より優
れている。
【００３８】なお、第２中間電圧の印加と書き込み電圧
の印加を同時に行っても、非選択ワード線の本数は多い
のでブーストは急速に行われ、選択ワード線に接続され
た非選択メモリトランジスタＭ２１が誤書き込みされる
ことはない。誤書き込み防止が懸念される場合は、第２
中間電圧の印加に若干遅らせて書き込み電圧の印加を行
ってもよい。
の印加を同時に行っても、非選択ワード線の本数は多い
のでブーストは急速に行われ、選択ワード線に接続され
た非選択メモリトランジスタＭ２１が誤書き込みされる
ことはない。誤書き込み防止が懸念される場合は、第２
中間電圧の印加に若干遅らせて書き込み電圧の印加を行
ってもよい。
【００３９】一方、この書き込み電圧の印加により、選
択メモリトランジスタＭ１１については、この書き込み
電圧がチャネルとゲートとの間に印加され、チャネル全
面から電子が電荷蓄積手段（ＯＮＯ膜内のキャリアトラ
ップ）に注入され、書き込みがなされる。
択メモリトランジスタＭ１１については、この書き込み
電圧がチャネルとゲートとの間に印加され、チャネル全
面から電子が電荷蓄積手段（ＯＮＯ膜内のキャリアトラ
ップ）に注入され、書き込みがなされる。
【００４０】この書き込み方法のように選択ワード線の
電圧印加を２段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の出ワード線Ｍ
ＷＬ２の設定電圧をたとえば５Ｖ程度にし、選択トラン
ジスタＳ２１をオンさせるために相応の高い電圧を選択
ゲート電圧ＳＧ１に印加する必要がある。
電圧印加を２段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の出ワード線Ｍ
ＷＬ２の設定電圧をたとえば５Ｖ程度にし、選択トラン
ジスタＳ２１をオンさせるために相応の高い電圧を選択
ゲート電圧ＳＧ１に印加する必要がある。
【００４１】これに対し、本実施形態の書き込み方法で
は、非選択の主ビット線ＭＢＬ２および選択ゲート電圧
ＳＧ１の設定電圧を、ともに１．５Ｖと低くでき、その
ぶん、昇圧回路の負担が軽減されるという利点がある。
また、非選択メモリブロック内で非選択メモリトランジ
スタをオフ状態のままブーストすることから、ブースト
効率が高く、ブーストにより到達できる書き込み禁止電
圧を高くできる利点がある。
は、非選択の主ビット線ＭＢＬ２および選択ゲート電圧
ＳＧ１の設定電圧を、ともに１．５Ｖと低くでき、その
ぶん、昇圧回路の負担が軽減されるという利点がある。
また、非選択メモリブロック内で非選択メモリトランジ
スタをオフ状態のままブーストすることから、ブースト
効率が高く、ブーストにより到達できる書き込み禁止電
圧を高くできる利点がある。
【００４２】最後に、本実施形態の書き込み方法が好適
に適用できるＮＯＲ型メモリセルアレイ構造を示す。図
５に、このメモリセルアレイの平面図を、図６に図５の
Ｂ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。ま
た、図７にメモリトランジスタのワード線方向の拡大断
面図を示す。この微細ＮＯＲ型メモリセルアレイでは、
図６に示すように、半導体基板ＳＵＢの表面にｐウエル
ＰＷが形成されている。ｐウエルＰＷは、トレンチに絶
縁物を埋め込んでなり平行ストライプ状に配置された素
子分離絶縁層ＩＳＯにより、ワード線方向に絶縁分離さ
れている。
に適用できるＮＯＲ型メモリセルアレイ構造を示す。図
５に、このメモリセルアレイの平面図を、図６に図５の
Ｂ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。ま
た、図７にメモリトランジスタのワード線方向の拡大断
面図を示す。この微細ＮＯＲ型メモリセルアレイでは、
図６に示すように、半導体基板ＳＵＢの表面にｐウエル
ＰＷが形成されている。ｐウエルＰＷは、トレンチに絶
縁物を埋め込んでなり平行ストライプ状に配置された素
子分離絶縁層ＩＳＯにより、ワード線方向に絶縁分離さ
れている。
【００４３】素子分離絶縁層ＩＳＯにより分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。副ビット線ＳＢＬおよび副ソース線ＳＳ
Ｌ上に絶縁膜を介して直交して、各ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してｐウエルＰＷ上および素子分離絶縁層Ｓ
ＯＩ上に接している。
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。副ビット線ＳＢＬおよび副ソース線ＳＳ
Ｌ上に絶縁膜を介して直交して、各ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してｐウエルＰＷ上および素子分離絶縁層Ｓ
ＯＩ上に接している。
【００４４】図７に拡大して示すように、副ビット線Ｓ
ＢＬと副ソース線ＳＳＬとの間のｐウエル部分と、各ワ
ード線との交差部分がメモリトランジスタのチャネル形
成領域となる。チャネル形成領域上に、たとえば、２〜
５ｎｍの酸化シリコン膜または酸化窒化膜からなるトン
ネル絶縁膜１０、５〜８ｎｍの窒化シリコン膜からなる
窒化膜２１、熱酸化法または高温ＣＶＤ法により形成し
た酸化シリコン膜からなるトップ絶縁膜２２、ゲート電
極（ワード線ＷＬ）が順に積層されている。
ＢＬと副ソース線ＳＳＬとの間のｐウエル部分と、各ワ
ード線との交差部分がメモリトランジスタのチャネル形
成領域となる。チャネル形成領域上に、たとえば、２〜
５ｎｍの酸化シリコン膜または酸化窒化膜からなるトン
ネル絶縁膜１０、５〜８ｎｍの窒化シリコン膜からなる
窒化膜２１、熱酸化法または高温ＣＶＤ法により形成し
た酸化シリコン膜からなるトップ絶縁膜２２、ゲート電
極（ワード線ＷＬ）が順に積層されている。
【００４５】図６に示すように、副ビット線ＳＢＬに達
するビットコンタクトＢＣと、副ソース線ＳＳＬに達す
るソースコンタクトＳＣとがメモリブロックごとに形成
されている。また、ビットコンタクトＢＣ上に接触する
主ビット線ＭＢＬ１，ＭＢＬ２，…と、ソースコンタク
トＳＣ上に接触する主ソース線ＭＳＬ１，ＭＢＬ２，…
が交互に、平行ストライプ状に形成されている。
するビットコンタクトＢＣと、副ソース線ＳＳＬに達す
るソースコンタクトＳＣとがメモリブロックごとに形成
されている。また、ビットコンタクトＢＣ上に接触する
主ビット線ＭＢＬ１，ＭＢＬ２，…と、ソースコンタク
トＳＣ上に接触する主ソース線ＭＳＬ１，ＭＢＬ２，…
が交互に、平行ストライプ状に形成されている。
【００４６】このＮＯＲ型セルアレイは、副ビット線お
よび副ソース線を不純物領域で構成した疑似コンタクト
レス構造として無駄な空間が殆どないことから、８Ｆ2
（Ｆ：最小線幅）に近い非常に小さいセル面積にでき
る。また、選択トランジスタが非選択メモリブロックの
並列メモリトランジスタ群を主ビット線から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、もう一方の選択トランジ
スタが副ソース線を主ソース線から切り離すため、主ソ
ース線の容量も小さい。
よび副ソース線を不純物領域で構成した疑似コンタクト
レス構造として無駄な空間が殆どないことから、８Ｆ2
（Ｆ：最小線幅）に近い非常に小さいセル面積にでき
る。また、選択トランジスタが非選択メモリブロックの
並列メモリトランジスタ群を主ビット線から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、もう一方の選択トランジ
スタが副ソース線を主ソース線から切り離すため、主ソ
ース線の容量も小さい。
【００４７】このような一般的な利点に加え、とくに、
このメモリセルアレイ構造では、図７に示すように、副
ビット線ＳＢＬおよび副ソース線ＳＳＬ上を、酸化膜換
算値で１０ｎｍ程度の３層絶縁膜１０，２１，２２を介
して、ワード線ＷＬが横切っている。このため、図４に
おけるゲート容量Ｃgs，Ｃgdと副配線の容量ＣSSL ，Ｃ
SSB との比を他の構造より大きくできる、その結果、高
いブースト効率が得られるという利点がある。
このメモリセルアレイ構造では、図７に示すように、副
ビット線ＳＢＬおよび副ソース線ＳＳＬ上を、酸化膜換
算値で１０ｎｍ程度の３層絶縁膜１０，２１，２２を介
して、ワード線ＷＬが横切っている。このため、図４に
おけるゲート容量Ｃgs，Ｃgdと副配線の容量ＣSSL ，Ｃ
SSB との比を他の構造より大きくできる、その結果、高
いブースト効率が得られるという利点がある。
【００４８】なお、副配線の容量ＣSSL ，ＣSSB を小さ
くするために、基板をＳＯＩ構造としてもよい。また、
ＭＯＮＯ型に限定されることなく、ＭＮＯＳ型、ＦＧ
型、いわゆるＳｉナノ結晶型、いわゆる微細分割ＦＧ型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
くするために、基板をＳＯＩ構造としてもよい。また、
ＭＯＮＯ型に限定されることなく、ＭＮＯＳ型、ＦＧ
型、いわゆるＳｉナノ結晶型、いわゆる微細分割ＦＧ型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
【００４９】第２実施形態 図８に、本実施形態に係る書き込み方法のバイアス設定
例を示す。また、図９に各信号線の電圧変化の波形図を
示す。
例を示す。また、図９に各信号線の電圧変化の波形図を
示す。
【００５０】まず、図９（Ｆ）に示すように、選択メモ
リブロックが接続された主ビット線ＭＢＬ１に接地電位
（第１電位）で保持し、非選択メモリブロックが接続さ
れた主ビット線ＭＢＬ２にたとえば０．５Ｖの第２電圧
を設定する。また、選択ゲート線ＳＧ２にたとえば１．
５Ｖの所定の電圧（以下、第２選択ゲート電圧という）
を設定する。このとき、選択ゲート線ＳＧ１および全て
のワード線は接地電圧に保持され、主ソース線（本実施
形態では、主共通電位線という）ＭＳＬは、たとえば
１．５Ｖの第３電圧に設定されている。したがって、選
択トランジスタＳ１１，Ｓ２１がオフであるが、選択ト
ランジスタＳ１２，Ｓ２２がオンしている。
リブロックが接続された主ビット線ＭＢＬ１に接地電位
（第１電位）で保持し、非選択メモリブロックが接続さ
れた主ビット線ＭＢＬ２にたとえば０．５Ｖの第２電圧
を設定する。また、選択ゲート線ＳＧ２にたとえば１．
５Ｖの所定の電圧（以下、第２選択ゲート電圧という）
を設定する。このとき、選択ゲート線ＳＧ１および全て
のワード線は接地電圧に保持され、主ソース線（本実施
形態では、主共通電位線という）ＭＳＬは、たとえば
１．５Ｖの第３電圧に設定されている。したがって、選
択トランジスタＳ１１，Ｓ２１がオフであるが、選択ト
ランジスタＳ１２，Ｓ２２がオンしている。
【００５１】先の第１実施形態における第１選択ゲート
電圧は、非選択主ビット線ＭＢＬ２の印加電圧との関係
で、副ビット線ＳＢＬ２の電位上昇で直ぐにピンチオフ
する条件に設定されていた。本実施形態では、同様なピ
ンチオフ条件が第２選択ゲート電圧に対し課せられてい
る。すなわち、第２選択ゲート電圧は、第２選択トラン
ジスタのしきい値電圧に第３電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線ＭＳＬは共通
なので、第２選択トランジスタＳ１２，Ｓ２２はとも
に、副ソース線（本実施形態では、副共通電位線とい
う）ＳＳＬ１またはＳＳＬ２がある程度電位上昇すると
カットオフすることとなる。したがって、第２選択トラ
ンジスタＳ１２，Ｓ２２は、第３電圧により副共通電位
線ＳＳＬ１，ＳＳＬ２が１Ｖまで充電されたところでカ
ットオフ領域に入り、これを維持している。
電圧は、非選択主ビット線ＭＢＬ２の印加電圧との関係
で、副ビット線ＳＢＬ２の電位上昇で直ぐにピンチオフ
する条件に設定されていた。本実施形態では、同様なピ
ンチオフ条件が第２選択ゲート電圧に対し課せられてい
る。すなわち、第２選択ゲート電圧は、第２選択トラン
ジスタのしきい値電圧に第３電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線ＭＳＬは共通
なので、第２選択トランジスタＳ１２，Ｓ２２はとも
に、副ソース線（本実施形態では、副共通電位線とい
う）ＳＳＬ１またはＳＳＬ２がある程度電位上昇すると
カットオフすることとなる。したがって、第２選択トラ
ンジスタＳ１２，Ｓ２２は、第３電圧により副共通電位
線ＳＳＬ１，ＳＳＬ２が１Ｖまで充電されたところでカ
ットオフ領域に入り、これを維持している。
【００５２】つぎに、図９（Ｃ）に示す時刻ｔ１におい
て、選択ワード線ＷＬ１に第１中間電圧（たとえば４．
５〜７Ｖ）を印加する。すると、選択ワード線ＷＬ１に
接続された各ブロック内のメモリトランジスタＭ１１，
Ｍ２１がオンして、チャネルが形成される。したがっ
て、この時点で副ビット線と副ソース線が短絡して、図
９（Ｈ）に示すように、副ビット線ＳＢＬに１Ｖの電位
が伝達される。なお、この第１中間電圧の値の印加によ
ってメモリトランジスタＭ１１，Ｍ２１が書き込まれな
いことは、第１実施形態と同様である。
て、選択ワード線ＷＬ１に第１中間電圧（たとえば４．
５〜７Ｖ）を印加する。すると、選択ワード線ＷＬ１に
接続された各ブロック内のメモリトランジスタＭ１１，
Ｍ２１がオンして、チャネルが形成される。したがっ
て、この時点で副ビット線と副ソース線が短絡して、図
９（Ｈ）に示すように、副ビット線ＳＢＬに１Ｖの電位
が伝達される。なお、この第１中間電圧の値の印加によ
ってメモリトランジスタＭ１１，Ｍ２１が書き込まれな
いことは、第１実施形態と同様である。
【００５３】その後、図９（Ｃ）および（Ｄ）に示すよ
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、両メモリブロック内で、副ビット線ＳＢＬおよび
副ソース線ＳＳＬの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第２トランジ
スタＳ１２，Ｓ２２が完全にカットオフし、主共通電位
線ＭＳＬから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線ＷＬ２〜
ＷＬ１２８と図４に示す容量を介して結合した副ビット
線ＳＢＬおよび副ソース線ＳＳＬの電位が急速に上昇
し、所定の書き込み禁止電圧（たとえば５Ｖ程度）まで
達する。このとき本実施形態においても、第１実施形態
と同様、非選択メモリトランジスタＭ１１〜Ｍ１１２８
およびＭ２２〜Ｍ２１２８はオフ状態を維持し、その結
果、高いブースト効率Ｂｒが得られる。
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、両メモリブロック内で、副ビット線ＳＢＬおよび
副ソース線ＳＳＬの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第２トランジ
スタＳ１２，Ｓ２２が完全にカットオフし、主共通電位
線ＭＳＬから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線ＷＬ２〜
ＷＬ１２８と図４に示す容量を介して結合した副ビット
線ＳＢＬおよび副ソース線ＳＳＬの電位が急速に上昇
し、所定の書き込み禁止電圧（たとえば５Ｖ程度）まで
達する。このとき本実施形態においても、第１実施形態
と同様、非選択メモリトランジスタＭ１１〜Ｍ１１２８
およびＭ２２〜Ｍ２１２８はオフ状態を維持し、その結
果、高いブースト効率Ｂｒが得られる。
【００５４】つぎに、本実施形態では、図９（Ａ）に示
す時刻ｔ３のタイミングで、選択ゲート線ＳＧ１に所定
の低い電圧、たとえば０．７Ｖが印加される。この電圧
は、主ビット線ＭＢＬ１，ＭＢＬ２間の電位差にもとづ
いて選択メモリブロックの第１選択トランジスタＳ１１
がオンし、非選択メモリブロックの第１選択トランジス
タＳ２１がオフ状態を維持することができる値に決めら
れている。このため、選択メモリブロック内で副共通電
位線ＳＳＬ１および副ビット線ＳＢＬ１に充電されてい
た電荷が、急速に主ビット線ＭＢＬ１に引き抜かれる。
このため、選択メモリトランジスタＭ１１については、
チャネルとゲート間の印加電圧が書き込み電圧にまで拡
大され、チャネル全面から電子が電荷蓄積手段（ＯＮＯ
膜内のキャリアトラップ）に注入され、書き込みがなさ
れる。非選択メモリトランジスタＭ１２〜Ｍ１１２８に
ついては、ゲートとソースまたはドレイン間電圧が−
０．５Ｖから４．５Ｖまで拡大するが、４．５Ｖの印加
電圧では誤書き込みは発生しない。一方、非選択メモリ
ブロックでは、電荷の引き抜きがないため引き続き書き
込み禁止状態が持続される。
す時刻ｔ３のタイミングで、選択ゲート線ＳＧ１に所定
の低い電圧、たとえば０．７Ｖが印加される。この電圧
は、主ビット線ＭＢＬ１，ＭＢＬ２間の電位差にもとづ
いて選択メモリブロックの第１選択トランジスタＳ１１
がオンし、非選択メモリブロックの第１選択トランジス
タＳ２１がオフ状態を維持することができる値に決めら
れている。このため、選択メモリブロック内で副共通電
位線ＳＳＬ１および副ビット線ＳＢＬ１に充電されてい
た電荷が、急速に主ビット線ＭＢＬ１に引き抜かれる。
このため、選択メモリトランジスタＭ１１については、
チャネルとゲート間の印加電圧が書き込み電圧にまで拡
大され、チャネル全面から電子が電荷蓄積手段（ＯＮＯ
膜内のキャリアトラップ）に注入され、書き込みがなさ
れる。非選択メモリトランジスタＭ１２〜Ｍ１１２８に
ついては、ゲートとソースまたはドレイン間電圧が−
０．５Ｖから４．５Ｖまで拡大するが、４．５Ｖの印加
電圧では誤書き込みは発生しない。一方、非選択メモリ
ブロックでは、電荷の引き抜きがないため引き続き書き
込み禁止状態が持続される。
【００５５】本実施形態においても、第１実施形態と同
様な効果を奏する。すなわち、非選択の主ビット線ＭＢ
Ｌ２および第２選択ゲート電圧ＳＧ２の設定電圧を、と
もに１．５Ｖと低くでき、また、第１選択ゲート電圧も
０．７Ｖと低く、そのぶん、昇圧回路の負担が軽減され
るという利点がある。また、メモリブロック内で非選択
メモリトランジスタをオフ状態のままブーストすること
から、ブースト効率が高く、ブーストにより到達できる
書き込み禁止電圧を高く設定できる利点がある。
様な効果を奏する。すなわち、非選択の主ビット線ＭＢ
Ｌ２および第２選択ゲート電圧ＳＧ２の設定電圧を、と
もに１．５Ｖと低くでき、また、第１選択ゲート電圧も
０．７Ｖと低く、そのぶん、昇圧回路の負担が軽減され
るという利点がある。また、メモリブロック内で非選択
メモリトランジスタをオフ状態のままブーストすること
から、ブースト効率が高く、ブーストにより到達できる
書き込み禁止電圧を高く設定できる利点がある。
【００５６】
【発明の効果】本発明に係る不揮発性半導体記憶装置の
書き込み方法では、非選択の主ビット線および選択トラ
ンジスタのゲート印加電圧を低くでき、そのぶん、昇圧
回路の負担が軽減される。また、メモリブロック内で非
選択メモリトランジスタをオフ状態のままブーストする
ことから、ブースト効率が高く、ブーストにより到達で
きる書き込み禁止電圧を高く設定できる。その結果、誤
書き込みされにくい、動作信頼性が高い書き込みが可能
となる。
書き込み方法では、非選択の主ビット線および選択トラ
ンジスタのゲート印加電圧を低くでき、そのぶん、昇圧
回路の負担が軽減される。また、メモリブロック内で非
選択メモリトランジスタをオフ状態のままブーストする
ことから、ブースト効率が高く、ブーストにより到達で
きる書き込み禁止電圧を高く設定できる。その結果、誤
書き込みされにくい、動作信頼性が高い書き込みが可能
となる。
【図１】第１，第２実施形態に係る不揮発性メモリ装置
の要部構成を示す回路図である。
の要部構成を示す回路図である。
【図２】第１実施形態に係る書き込み方法のバイアス設
定例を併記した２メモリブロック分の回路図である。
定例を併記した２メモリブロック分の回路図である。
【図３】第１実施形態に係る書き込み方法における、各
信号線の電圧変化を示す波形図である。
信号線の電圧変化を示す波形図である。
【図４】第１，第２実施形態に係る書き込み方法におい
て、セルフブーストに寄与するメモリトランジスタ内の
主要な結合容量を示す模式図である。
て、セルフブーストに寄与するメモリトランジスタ内の
主要な結合容量を示す模式図である。
【図５】第１，第２実施形態の書き込み方法を好適に実
施できるＮＯＲ型メモリセルアレイの平面図である。
施できるＮＯＲ型メモリセルアレイの平面図である。
【図６】図５に示すＮＯＲ型メモリセルアレイの、Ｂ−
Ｂ’線に沿った断面側から見た鳥瞰図である。
Ｂ’線に沿った断面側から見た鳥瞰図である。
【図７】図５および図６に示すメモリトランジスタのワ
ード線方向の拡大断面図である。
ード線方向の拡大断面図である。
【図８】第２実施形態に係る書き込み方法のバイアス設
定例を併記した２メモリブロック分の回路図である。
定例を併記した２メモリブロック分の回路図である。
【図９】第２実施形態に係る書き込み方法における、各
信号線の電圧変化を示す波形図である。
信号線の電圧変化を示す波形図である。
【図１０】従来のセルフブーストを用いた書き込み方法
におけるバイアス設定例を併記した、ＮＡＮＤ型メモリ
セルアレイの平面図である。
におけるバイアス設定例を併記した、ＮＡＮＤ型メモリ
セルアレイの平面図である。
１０…トンネル絶縁膜、２１…窒化膜、２２…トップ絶
縁膜、ＳＵＢ…半導体基板、ＰＷ…ｐウエル、ＩＳＯ…
素子分離絶縁層、ＢＣ…ビットコンタクト、ＳＣ…ソー
スコンタクト、Ｍ１１等…メモリトランジスタ、Ｓ１
１，Ｓ２１…第１選択トランジスタ、Ｓ１２，Ｓ２２…
第２選択トランジスタ、ＭＢＬ１，ＭＢＬ２…主ビット
線、ＳＢＬ，ＳＢＬ１，ＳＢＬ２…副ビット線、ＭＳ
Ｌ，ＭＳＬ１，ＭＳＬ２…主ソース線（主共通電位
線）、ＳＳＬ，ＳＳＬ１，ＳＳＬ２…副ソース線（副共
通電位線）、ＷＬ，ＷＬ１等…ワード線、ＳＧ１，ＳＧ
２…選択ゲート線。
縁膜、ＳＵＢ…半導体基板、ＰＷ…ｐウエル、ＩＳＯ…
素子分離絶縁層、ＢＣ…ビットコンタクト、ＳＣ…ソー
スコンタクト、Ｍ１１等…メモリトランジスタ、Ｓ１
１，Ｓ２１…第１選択トランジスタ、Ｓ１２，Ｓ２２…
第２選択トランジスタ、ＭＢＬ１，ＭＢＬ２…主ビット
線、ＳＢＬ，ＳＢＬ１，ＳＢＬ２…副ビット線、ＭＳ
Ｌ，ＭＳＬ１，ＭＳＬ２…主ソース線（主共通電位
線）、ＳＳＬ，ＳＳＬ１，ＳＳＬ２…副ソース線（副共
通電位線）、ＷＬ，ＷＬ１等…ワード線、ＳＧ１，ＳＧ
２…選択ゲート線。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１月２４日（２０００．１．２
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】その結果、非選択メモリトランジスタＭＴ
２ｂが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
の容量結合により昇圧され、書き込み禁止電圧（例え
ば、最大８Ｖ程度）まで上昇して、メモリトランジスタ
ＭＴ２ｂへの書き込みが禁止される。一方、選択メモリ
トランジスタＭＴ２ａが接続されたトランジスタ列のチ
ャンネル部は接地電圧ＧＮＤ（０Ｖ）に電位設定され、
選択ワード線に印加された書き込み電圧Ｖｐｇｍとの電
位差によりメモリトランジスタＭＴ２ａへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−３Ｖから２Ｖ程度になる。
２ｂが接続されたトランジスタ列のチャンネル部はフロ
ーティング状態となり、当該チャンネル部の電位は主と
して非選択ワード線に印加されるパス電圧Ｖｐａｓｓと
の容量結合により昇圧され、書き込み禁止電圧（例え
ば、最大８Ｖ程度）まで上昇して、メモリトランジスタ
ＭＴ２ｂへの書き込みが禁止される。一方、選択メモリ
トランジスタＭＴ２ａが接続されたトランジスタ列のチ
ャンネル部は接地電圧ＧＮＤ（０Ｖ）に電位設定され、
選択ワード線に印加された書き込み電圧Ｖｐｇｍとの電
位差によりメモリトランジスタＭＴ２ａへの書き込みが
なされ、しきい値電圧は正方向にシフトして、たとえば
消去状態の−３Ｖから２Ｖ程度になる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】つぎに、そのほかの非選択ワード線に第２
中間電圧（たとえば４．５Ｖ）を印加する。すると、第
２メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第２メモリブロック内の第１選択トランジスタがカ
ットオフし、主ビット線から切り離される。したがっ
て、以後は、本数が多い非選択ワード線と容量結合した
副ビット線および副ソース線の電位が急速に上昇し、所
定の書き込み禁止電圧まで達する。したがって、選択ワ
ード線を第１中間電圧から所定の書き込み電圧（たとえ
ば１１Ｖ）にまで上げても、第２メモリブロック内の非
選択メモリトランジスタが書き込みされることはない。
中間電圧（たとえば４．５Ｖ）を印加する。すると、第
２メモリブロック内で非選択メモリトランジスタはオフ
状態のまま副ビット線および副ソース線の電位がブース
トされる。このブーストが開始するかしないかの時点
で、第２メモリブロック内の第１選択トランジスタがカ
ットオフし、主ビット線から切り離される。したがっ
て、以後は、本数が多い非選択ワード線と容量結合した
副ビット線および副ソース線の電位が急速に上昇し、所
定の書き込み禁止電圧まで達する。したがって、選択ワ
ード線を第１中間電圧から所定の書き込み電圧（たとえ
ば１１Ｖ）にまで上げても、第２メモリブロック内の非
選択メモリトランジスタが書き込みされることはない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】この書き込み方法では、非選択ワード線の
電圧印加でセルフブ−ストを行うことから、非選択の主
ビット線電圧を小さく設定でき、これにともなって第１
選択トランジスタのゲート印加電圧も小さくできる。ま
た、第２メモリブロック内で非選択メモリトランジスタ
をオフ状態のままブーストすることから、ＮＡＮＤ型で
行うようなチャネル形成後のブーストよりも効率を上げ
て、最終的な書き込み禁止電圧を高く設定できる。
電圧印加でセルフブ−ストを行うことから、非選択の主
ビット線電圧を小さく設定でき、これにともなって第１
選択トランジスタのゲート印加電圧も小さくできる。ま
た、第２メモリブロック内で非選択メモリトランジスタ
をオフ状態のままブーストすることから、ＮＡＮＤ型で
行うようなチャネル形成後のブーストよりも効率を上げ
て、最終的な書き込み禁止電圧を高く設定できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】この第２の書き込み方法では、上記第１の
観点に係る書き込み方法（第１の方法）と同様に主ビッ
ト線に第１，第２電圧を設定した後、第１の方法と異な
り、主ソース線（ここでは主共通電位線という）に正の
電圧（第３電圧，たとえば１．５Ｖ）を設定しておく。
そして、第２選択トランジスタをオンさせて、この第３
電圧によって副ソース線（ここでは、副共通電位線とい
う）に所定電位（たとえば１Ｖ）を設定する。
観点に係る書き込み方法（第１の方法）と同様に主ビッ
ト線に第１，第２電圧を設定した後、第１の方法と異な
り、主ソース線（ここでは主共通電位線という）に正の
電圧（第３電圧，たとえば１．５Ｖ）を設定しておく。
そして、第２選択トランジスタをオンさせて、この第３
電圧によって副ソース線（ここでは、副共通電位線とい
う）に所定電位（たとえば１Ｖ）を設定する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】この第２の方法において、非選択ワード線
の電圧印加でセルフブ−ストを行うことから、主共通電
位線電圧を小さく設定でき、これにともなって第２選択
トランジスタのゲート印加電圧も小さくできる。また、
第１の方法と同様に、非選択メモリトランジスタをオフ
状態のままブーストすることから、ブースト効率が高
く、最終的な書き込み禁止電圧を高く設定できる。
の電圧印加でセルフブ−ストを行うことから、主共通電
位線電圧を小さく設定でき、これにともなって第２選択
トランジスタのゲート印加電圧も小さくできる。また、
第１の方法と同様に、非選択メモリトランジスタをオフ
状態のままブーストすることから、ブースト効率が高
く、最終的な書き込み禁止電圧を高く設定できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｍが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｍが並列接続さ
れ、副ビット線ＳＢＬｎと副ソース線ＳＳＬｎとの間
に、メモリトランジスタＭｎ１〜Ｍｎｍが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の３層絶縁膜を介してゲート
電極が形成されたＭＯＮＯＳ型メモリトランジスタであ
る。この互いに並列に接続されたｍ個のメモリトランジ
スタと、２つの選択トランジスタ（Ｓ１１とＳ１２、Ｓ
２１とＳ２２、または、Ｓｎ１とＳｎ２）とにより、メ
モリセルアレイを構成する単位ブロック（メモリブロッ
ク）が構成される。
との間に、メモリトランジスタＭ１１〜Ｍ１ｍが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｍが並列接続さ
れ、副ビット線ＳＢＬｎと副ソース線ＳＳＬｎとの間
に、メモリトランジスタＭｎ１〜Ｍｎｍが並列接続され
ている。これらのメモリトランジスタは、詳細は後述す
るように、半導体基板またはウエル上に、トンネル絶縁
膜、窒化膜、トップ絶縁膜の３層絶縁膜を介してゲート
電極が形成されたＭＯＮＯＳ型メモリトランジスタであ
る。この互いに並列に接続されたｍ個のメモリトランジ
スタと、２つの選択トランジスタ（Ｓ１１とＳ１２、Ｓ
２１とＳ２２、または、Ｓｎ１とＳｎ２）とにより、メ
モリセルアレイを構成する単位ブロック（メモリブロッ
ク）が構成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…，Ｍｎ１の各ゲートがワード線ＷＬ
１に接続されている。同様に、メモリトランジスタＭ１
２，Ｍ２２，…，Ｍｎ２の各ゲートがワード線ＷＬ２に
接続され、また、メモリトランジスタＭ１ｍ，Ｍ２ｍ，
…，Ｍｎｍの各ゲートがワード線ＷＬｍに接続されてい
る。ワード方向に隣接する選択トランジスタＳ１１，Ｓ
２１，…，Ｓｎ１は選択ゲート線ＳＧ１により制御さ
れ、選択トランジスタＳ１２，Ｓ２２，…，Ｓｎ２は選
択ゲート線ＳＧ２により制御される。
Ｍ１１，Ｍ２１，…，Ｍｎ１の各ゲートがワード線ＷＬ
１に接続されている。同様に、メモリトランジスタＭ１
２，Ｍ２２，…，Ｍｎ２の各ゲートがワード線ＷＬ２に
接続され、また、メモリトランジスタＭ１ｍ，Ｍ２ｍ，
…，Ｍｎｍの各ゲートがワード線ＷＬｍに接続されてい
る。ワード方向に隣接する選択トランジスタＳ１１，Ｓ
２１，…，Ｓｎ１は選択ゲート線ＳＧ１により制御さ
れ、選択トランジスタＳ１２，Ｓ２２，…，Ｓｎ２は選
択ゲート線ＳＧ２により制御される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】つぎに、このような構成のＮＯＲ型メモリ
セルアレイの書き込み方法および動作を説明する。図２
に、この書き込み方法のバイアス設定例を示す。また、
図３に各信号線の電圧変化の波形図を示す。ここでは、
図２に示すメモリトランジスタＭ１１を書き込む場合を
例に説明する。また、選択メモリトランジスタＭ１１を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタＭ１１を含まないメモリブロックを
“非選択メモリブロック”という。
セルアレイの書き込み方法および動作を説明する。図２
に、この書き込み方法のバイアス設定例を示す。また、
図３に各信号線の電圧変化の波形図を示す。ここでは、
図２に示すメモリトランジスタＭ１１を書き込む場合を
例に説明する。また、選択メモリトランジスタＭ１１を
含むメモリブロックを“選択メモリブロック”、選択メ
モリトランジスタＭ１１を含まないメモリブロックを
“非選択メモリブロック”という。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】つぎに、図３に示すｔ１のタイミングで、
同図（Ａ）に示すように、選択ゲート線ＳＧ１に、たと
えば１．５Ｖの電圧（以下、第１選択ゲート電圧とい
う）印加し、第１選択トランジスタＳ１１およびＳ２１
をオンさせる。この選択ゲート電圧は、第１選択トラン
ジスタのしきい値電圧に第２電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第１選択トランジスタＳ２１
の副ビット線との接続点の電位が、第１選択ゲート電圧
（１．５Ｖ）からしきい値電圧（０．５Ｖ）を引いた１
Ｖになった時点でカットオフする。一方、選択メモリブ
ロックでは、第１選択トランジスタＳ１１がカットオフ
することはない。この第１選択トランジスタＳ１１は、
図３（Ｈ）に示すように、第２電圧により副ビット線Ｓ
ＢＬ２が１Ｖまで充電されたところでカットオフするか
しないかの境界領域（カットオフ領域）に推移し、これ
を維持している。
同図（Ａ）に示すように、選択ゲート線ＳＧ１に、たと
えば１．５Ｖの電圧（以下、第１選択ゲート電圧とい
う）印加し、第１選択トランジスタＳ１１およびＳ２１
をオンさせる。この選択ゲート電圧は、第１選択トラン
ジスタのしきい値電圧に第２電圧を加えた電圧以下の電
圧とする。これは、当該選択トランジスタがカットオフ
できるか否かを決める条件である。すなわち、非選択メ
モリブロック内では、その第１選択トランジスタＳ２１
の副ビット線との接続点の電位が、第１選択ゲート電圧
（１．５Ｖ）からしきい値電圧（０．５Ｖ）を引いた１
Ｖになった時点でカットオフする。一方、選択メモリブ
ロックでは、第１選択トランジスタＳ１１がカットオフ
することはない。この第１選択トランジスタＳ１１は、
図３（Ｈ）に示すように、第２電圧により副ビット線Ｓ
ＢＬ２が１Ｖまで充電されたところでカットオフするか
しないかの境界領域（カットオフ領域）に推移し、これ
を維持している。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】この第１選択ゲート電圧の印加とほぼ同時
刻ｔ１に、図３（Ｃ）に示すように、選択ワード線ＷＬ
１に第１中間電圧（たとえば４．５〜７Ｖ）を印加す
る。すると、選択ワード線ＷＬ１に接続された各ブロッ
ク内のメモリトランジスタＭ１１，Ｍ２１がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図３（Ｇ）に示すよう
に、副ソ−ス線ＳＳＬに１Ｖの電位が伝達される。な
お、この第１中間電圧の値は、その副ビット線ＳＢＬま
たは副ソース線ＳＳＬとの電位差では、当該メモリトラ
ンジスタＭ１１，Ｍ２１が書き込まれないことが条件で
ある。非選択メモリトランジスタＭ２１が誤書き込みさ
れないためである。
刻ｔ１に、図３（Ｃ）に示すように、選択ワード線ＷＬ
１に第１中間電圧（たとえば４．５〜７Ｖ）を印加す
る。すると、選択ワード線ＷＬ１に接続された各ブロッ
ク内のメモリトランジスタＭ１１，Ｍ２１がオンして、
チャネルが形成される。したがって、この時点で副ビッ
ト線と副ソース線が短絡して、図３（Ｇ）に示すよう
に、副ソ−ス線ＳＳＬに１Ｖの電位が伝達される。な
お、この第１中間電圧の値は、その副ビット線ＳＢＬま
たは副ソース線ＳＳＬとの電位差では、当該メモリトラ
ンジスタＭ１１，Ｍ２１が書き込まれないことが条件で
ある。非選択メモリトランジスタＭ２１が誤書き込みさ
れないためである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】この式（１）で表されるＭＯＮＯＳ型での
ブースト効率Ｂｒは、０．７４〜０．９１と比較的高く
できる。この場合、１セル当たりの昇圧電圧Ｖboost は
３．３〜４．１Ｖとなる。昇圧電圧Ｖboost を約４Ｖと
すると、ブースト前の副ビット線ＳＢＬおよび副ソース
線ＳＳＬ電圧が１Ｖであるから、書き込み禁止電圧は図
３（Ｇ）および（Ｈ）のように５Ｖとなる。
ブースト効率Ｂｒは、０．７４〜０．９１と比較的高く
できる。この場合、１セル当たりの昇圧電圧Ｖboost は
３．３〜４．１Ｖとなる。昇圧電圧Ｖboost を約４Ｖと
すると、ブースト前の副ビット線ＳＢＬおよび副ソース
線ＳＳＬ電圧が１Ｖであるから、書き込み禁止電圧は図
３（Ｇ）および（Ｈ）のように５Ｖとなる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】この書き込み方法のように選択ワード線の
電圧印加を２段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の主ビット線Ｍ
ＢＬ２の設定電圧をたとえば５Ｖ程度にし、選択トラン
ジスタＳ２１をオンさせるために相応の高い電圧を選択
ゲート電圧ＳＧ１に印加する必要がある。
電圧印加を２段階で行なわない場合は、非選択メモリセ
ルの誤書き込み防止の観点から、非選択の主ビット線Ｍ
ＢＬ２の設定電圧をたとえば５Ｖ程度にし、選択トラン
ジスタＳ２１をオンさせるために相応の高い電圧を選択
ゲート電圧ＳＧ１に印加する必要がある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】素子分離絶縁層ＩＳＯにより分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。副ビット線ＳＢＬおよび副ソース線ＳＳ
Ｌ上に絶縁膜を介して直交して、各ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してｐウエルＰＷ上および素子分離絶縁層Ｉ
ＳＯ上に接している。
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形
成されている。副ビット線ＳＢＬおよび副ソース線ＳＳ
Ｌ上に絶縁膜を介して直交して、各ワード線ＷＬ１，Ｗ
Ｌ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。
また、これらのワード線は、内部に電荷蓄積手段を含む
絶縁膜を介してｐウエルＰＷ上および素子分離絶縁層Ｉ
ＳＯ上に接している。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】なお、副配線の容量ＣSSL ，ＣSSB を小さ
くするために、基板をＳＯＩ構造としてもよい。また、
ＭＯＮＯＳ型に限定されることなく、ＭＮＯＳ型、ＦＧ
型、いわゆるＳｉナノ結晶型、いわゆる微細分割ＦＧ型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
くするために、基板をＳＯＩ構造としてもよい。また、
ＭＯＮＯＳ型に限定されることなく、ＭＮＯＳ型、ＦＧ
型、いわゆるＳｉナノ結晶型、いわゆる微細分割ＦＧ型
など、種々のメモリトランジスタを有する半導体メモリ
装置に対し、本実施形態の書き込み方法が適用可能であ
る。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】先の第１実施形態における第１選択ゲート
電圧は、非選択主ビット線ＭＢＬ２の印加電圧との関係
で、副ビット線ＳＢＬ２の電位上昇で直ぐにカットオフ
する条件に設定されていた。本実施形態では、同様なカ
ットオフ条件が第２選択ゲート電圧に対し課せられてい
る。すなわち、第２選択ゲート電圧は、第２選択トラン
ジスタのしきい値電圧に第３電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線ＭＳＬは共通
なので、第２選択トランジスタＳ１２，Ｓ２２はとも
に、副ソース線（本実施形態では、副共通電位線とい
う）ＳＳＬ１またはＳＳＬ２がある程度電位上昇すると
カットオフすることとなる。したがって、第２選択トラ
ンジスタＳ１２，Ｓ２２は、第３電圧により副共通電位
線ＳＳＬ１，ＳＳＬ２が１Ｖまで充電されたところでカ
ットオフ領域に入り、これを維持している。
電圧は、非選択主ビット線ＭＢＬ２の印加電圧との関係
で、副ビット線ＳＢＬ２の電位上昇で直ぐにカットオフ
する条件に設定されていた。本実施形態では、同様なカ
ットオフ条件が第２選択ゲート電圧に対し課せられてい
る。すなわち、第２選択ゲート電圧は、第２選択トラン
ジスタのしきい値電圧に第３電圧を加えた電圧以下の電
圧とする。本実施形態では、主共通電位線ＭＳＬは共通
なので、第２選択トランジスタＳ１２，Ｓ２２はとも
に、副ソース線（本実施形態では、副共通電位線とい
う）ＳＳＬ１またはＳＳＬ２がある程度電位上昇すると
カットオフすることとなる。したがって、第２選択トラ
ンジスタＳ１２，Ｓ２２は、第３電圧により副共通電位
線ＳＳＬ１，ＳＳＬ２が１Ｖまで充電されたところでカ
ットオフ領域に入り、これを維持している。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】その後、図９（Ｃ）および（Ｄ）に示すよ
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、両メモリブロック内で、副ビット線ＳＢＬおよび
副ソース線ＳＳＬの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第２トランジ
スタＳ１２，Ｓ２２が完全にカットオフし、主共通電位
線ＭＳＬから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線ＷＬ２〜
ＷＬ１２８と図４に示す容量を介して結合した副ビット
線ＳＢＬおよび副ソース線ＳＳＬの電位が急速に上昇
し、所定の書き込み禁止電圧（たとえば５Ｖ程度）まで
達する。このとき本実施形態においても、第１実施形態
と同様、非選択メモリトランジスタＭ１２〜Ｍ１１２８
およびＭ２２〜Ｍ２１２８はオフ状態を維持し、その結
果、高いブースト効率Ｂｒが得られる。
うに、時刻ｔ２のタイミングで、非選択ワード線ＷＬ２
〜ＷＬ１２８に第２中間電圧（たとえば４．５Ｖ）を印
加するとともに、選択ワード線ＷＬ電位を第１中間電圧
から書き込み電圧（たとえば１１Ｖ）に変化させる。す
ると、両メモリブロック内で、副ビット線ＳＢＬおよび
副ソース線ＳＳＬの電位がブーストされ始める。このブ
ーストの開始後は、両メモリブロック内の第２トランジ
スタＳ１２，Ｓ２２が完全にカットオフし、主共通電位
線ＭＳＬから切り離される。したがって、以後は、両メ
モリブロック内で、本数が多い非選択ワード線ＷＬ２〜
ＷＬ１２８と図４に示す容量を介して結合した副ビット
線ＳＢＬおよび副ソース線ＳＳＬの電位が急速に上昇
し、所定の書き込み禁止電圧（たとえば５Ｖ程度）まで
達する。このとき本実施形態においても、第１実施形態
と同様、非選択メモリトランジスタＭ１２〜Ｍ１１２８
およびＭ２２〜Ｍ２１２８はオフ状態を維持し、その結
果、高いブースト効率Ｂｒが得られる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】本実施形態においても、第１実施形態と同
様な効果を奏する。すなわち、主ソ−ス線ＭＳＬおよび
第２選択ゲート電圧ＳＧ２の設定電圧を、ともに１．５
Ｖと低くでき、また、第１選択ゲート電圧も０．７Ｖと
低く、そのぶん、昇圧回路の負担が軽減されるという利
点がある。また、メモリブロック内で非選択メモリトラ
ンジスタをオフ状態のままブーストすることから、ブー
スト効率が高く、ブーストにより到達できる書き込み禁
止電圧を高く設定できる利点がある。
様な効果を奏する。すなわち、主ソ−ス線ＭＳＬおよび
第２選択ゲート電圧ＳＧ２の設定電圧を、ともに１．５
Ｖと低くでき、また、第１選択ゲート電圧も０．７Ｖと
低く、そのぶん、昇圧回路の負担が軽減されるという利
点がある。また、メモリブロック内で非選択メモリトラ
ンジスタをオフ状態のままブーストすることから、ブー
スト効率が高く、ブーストにより到達できる書き込み禁
止電圧を高く設定できる利点がある。
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B003 AA05 AB05 AB07 AC06 AC07 AD03 AD09 5B025 AA03 AB01 AC01 AD04 AD10 AE08 5F001 AA14 AC02 AD41 AD53 AE02 5F083 EP18 EP32 EP77 EP79 ER03 ER09 GA30 JA04 KA06 KA12 LA12 LA16 LA20 5F101 BA46 BC02 BD22 BD34 BE05
Claims (12)
- 【請求項１】第１および第２選択トランジスタと、 上記第１選択トランジスタを介して主ビット線に接続さ
れた副ビット線と、 上記第２選択トランジスタを介して主ソース線に接続さ
れた副ソース線と、 上記副ビット線と上記副ソース線との間に並列接続され
た複数のメモリトランジスタとを含むメモリブロックを
複数有し、 さらに、異なるメモリブロック間で上記メモリトランジ
スタのゲートを共通接続するワード線を複数有する不揮
発性半導体記憶装置の書き込み方法であって、 書き込み対象となる選択メモリトランジスタを含む第１
メモリブロックが接続された主ビット線に第１電圧を、
選択メモリトランジスタを含まない第２メモリブロック
が接続された主ビット線に上記第１電圧より高い第２電
圧をそれぞれ設定し、 上記第１および第２メモリブロック内で、上記第１選択
トランジスタをオン、上記第２選択トランジスタをオフ
させた状態で、上記選択メモリトランジスタが接続され
た選択ワード線に、当該選択ワード線に接続されたメモ
リトランジスタにチャネルが形成される第１中間電圧を
印加し、 上記選択ワード線以外の非選択ワード線に対し第２中間
電圧を印加し、 上記選択ワード線の印加電圧を、上記第１中間電圧から
更に高い書き込み電圧に変化させる不揮発性半導体記憶
装置の書き込み方法。 - 【請求項２】上記非選択メモリトランジスタのゲートに
印加される上記第２中間電圧は、その印加時の上記副ビ
ット線および上記副ソース線の電位との関係で、その印
加後に当該非選択メモリトランジスタにチャネルが形成
されない値に設定されている請求項１に記載の不揮発性
半導体記憶装置の書き込み方法。 - 【請求項３】上記第１選択トランジスタのゲートに、当
該第１選択トランジスタのしきい値電圧に上記第２電圧
を加えた電圧以下の電圧を印加する請求項１に記載の不
揮発性半導体記憶装置の書き込み方法。 - 【請求項４】上記第２電圧は、上記第２中間電圧の印加
により上記副ビット線および副ソース線が昇圧された後
の最終電圧である書き込み禁止電圧より低い請求項１に
記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項５】上記第１中間電圧は、当該第１中間電圧が
ゲートに印加されたメモリトランジスタで形成されたチ
ャネルから電子がゲート方向にトンネル注入し始める書
き込み開始電圧より低い請求項１に記載の不揮発性半導
体記憶装置の書き込み方法。 - 【請求項６】上記書き込み電圧から上記書き込み禁止電
圧を引いた電圧が、上記第２メモリブロック内で上記選
択ワード線に接続されたメモリトランジスタのソースま
たはドレインから電子がゲート方向にトンネル注入し始
める書き込み開始電圧より低い請求項４に記載の不揮発
性半導体記憶装置の書き込み方法。 - 【請求項７】第１および第２の選択トランジスタと、 上記第１の選択トランジスタを介して主ビット線に接続
された副ビット線と、 上記第２の選択トランジスタを介して主共通電位線に接
続された副共通電位線と、 上記副ビット線と上記副共通電位線との間に並列接続さ
れた複数のメモリトランジスタとを含むメモリブロック
を複数有し、 さらに、異なるメモリブロック間で上記メモリトランジ
スタのゲートを共通接続するワード線を複数有する不揮
発性半導体記憶装置の書き込み方法であって、 書き込み対象となる選択メモリトランジスタを含む第１
メモリブロックが接続された主ビット線に第１電圧を、
選択メモリトランジスタを含まない第２メモリブロック
が接続された主ビット線に上記第１電圧より高い第２電
圧を、上記主共通電位線に第３電圧をそれぞれ設定し、 上記第１および第２メモリブロック内で、上記第１選択
トランジスタをオフ、上記第２選択トランジスタをオン
させた状態で、上記選択メモリトランジスタが接続され
た選択ワード線に、当該選択ワード線に接続されたメモ
リトランジスタにチャネルを形成する値の第１中間電圧
を印加し、 上記選択ワード線以外の非選択ワード線に第２中間電圧
を印加し、 上記選択ワード線の印加電圧を、上記第１中間電圧から
更に高い書き込み電圧に変化させ、 上記第１，第２メモリブロック内の上記第１選択トラン
ジスタのゲートに、上記第１，第２電圧の電位差に応じ
て、第１メモリブロック内の第１選択トランジスタがオ
ンし、第２メモリブロック内の第１選択トランジスタが
オフ状態を維持する値の電圧を印加する不揮発性半導体
記憶装置の書き込み方法。 - 【請求項８】上記非選択メモリトランジスタのゲートに
印加される上記第２中間電圧は、その印加時の上記副ビ
ット線および上記副ソース線の電位との関係で、その印
加後に当該非選択メモリトランジスタにチャネルが形成
されない値に設定されている請求項７に記載の不揮発性
半導体記憶装置の書き込み方法。 - 【請求項９】上記第２選択トランジスタのゲートに、当
該第２選択トランジスタのしきい値電圧に上記第３電圧
を加えた電圧以下の電圧を印加する請求項７に記載の不
揮発性半導体記憶装置の書き込み方法。 - 【請求項１０】上記第３電圧は、上記第２中間電圧の印
加により上記副ビット線および副ソース線が昇圧された
後の最終電圧である書き込み禁止電圧より低い請求項７
に記載の不揮発性半導体記憶装置の書き込み方法。 - 【請求項１１】上記第１中間電圧は、当該第１中間電圧
がゲートに印加されたメモリトランジスタで形成された
チャネルから電子がゲート方向にトンネル注入し始める
書き込み開始電圧より低い請求項７に記載の不揮発性半
導体記憶装置の書き込み方法。 - 【請求項１２】上記書き込み電圧から上記書き込み禁止
電圧を引いた電圧が、上記第１および第２メモリブロッ
ク内で上記選択ワード線に接続されたメモリトランジス
タのソースまたはドレインから電子がゲート方向にトン
ネル注入し始める書き込み開始電圧より低い請求項１０
に記載の不揮発性半導体記憶装置の書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804299A JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804299A JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001101880A true JP2001101880A (ja) | 2001-04-13 |
Family
ID=17591848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27804299A Pending JP2001101880A (ja) | 1999-09-30 | 1999-09-30 | 不揮発性半導体記憶装置の書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001101880A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003003473A1 (fr) * | 2001-06-28 | 2003-01-09 | Hitachi, Ltd. | Cellule memoire a semi-conducteurs non volatile, memoire a semi-conducteurs et procede pour produire une memoire a semi-conducteurs non volatile |
| US7031194B2 (en) | 2003-08-29 | 2006-04-18 | Seiko Epson Corporation | Nonvolatile semiconductor memory and method for controlling the same |
| US7379335B2 (en) | 2005-08-01 | 2008-05-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
| JP7297977B1 (ja) | 2022-05-24 | 2023-06-26 | ウィンボンド エレクトロニクス コーポレーション | フラッシュメモリ |
| US11929118B2 (en) | 2021-10-28 | 2024-03-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
-
1999
- 1999-09-30 JP JP27804299A patent/JP2001101880A/ja active Pending
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