JP2000228097A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JP2000228097A JP2000228097A JP2873899A JP2873899A JP2000228097A JP 2000228097 A JP2000228097 A JP 2000228097A JP 2873899 A JP2873899 A JP 2873899A JP 2873899 A JP2873899 A JP 2873899A JP 2000228097 A JP2000228097 A JP 2000228097A
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Abstract
(57)【要約】
【課題】 シェアードビット線型のメモリセルアレイ構
成を採用しつつも、書き込み動作時にデータの誤書き込
みを防止することができると共に、動作マージンを大き
くすることができる不揮発性半導体記憶装置およびその
データ書き込み方法を提供する。 【解決手段】 シェアードビット線型のメモリセルアレ
イ構造を有するＮＡＮＤ型フラッシュメモリにおいて、
書き込み動作時に、ビット線を共有するＮＡＮＤストリ
ング群中の全ＮＡＮＤストリングを選択し、全ＮＡＮＤ
ストリングのチャネルをビット線側からの充電により第
１のレベルにプリチャージすると共に、チャネルをフロ
ーティング状態にし、ビット線を共有するストリング群
中の全ＮＡＮＤストリングのチャネルをワード線との容
量結合により第１のレベルより高い第２のレベルに昇圧
する。この後に、ビット線を共有するＮＡＮＤストリン
グ群の中から書き込み対象のＮＡＮＤストリングを選択
すると共に、各ビット線の電位を書き込みデータに応じ
た電位に設定して、メモリセルへの実効的なデータの書
き込み動作を開始する。
成を採用しつつも、書き込み動作時にデータの誤書き込
みを防止することができると共に、動作マージンを大き
くすることができる不揮発性半導体記憶装置およびその
データ書き込み方法を提供する。 【解決手段】 シェアードビット線型のメモリセルアレ
イ構造を有するＮＡＮＤ型フラッシュメモリにおいて、
書き込み動作時に、ビット線を共有するＮＡＮＤストリ
ング群中の全ＮＡＮＤストリングを選択し、全ＮＡＮＤ
ストリングのチャネルをビット線側からの充電により第
１のレベルにプリチャージすると共に、チャネルをフロ
ーティング状態にし、ビット線を共有するストリング群
中の全ＮＡＮＤストリングのチャネルをワード線との容
量結合により第１のレベルより高い第２のレベルに昇圧
する。この後に、ビット線を共有するＮＡＮＤストリン
グ群の中から書き込み対象のＮＡＮＤストリングを選択
すると共に、各ビット線の電位を書き込みデータに応じ
た電位に設定して、メモリセルへの実効的なデータの書
き込み動作を開始する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびそのデータ書き込み方法に関し、特に、
複数のＮＡＮＤストリングで１つのビット線を共有す
る、いわゆるシェアードビット線型のＮＡＮＤ型フラッ
シュメモリに適用して好適なものである。
記憶装置およびそのデータ書き込み方法に関し、特に、
複数のＮＡＮＤストリングで１つのビット線を共有す
る、いわゆるシェアードビット線型のＮＡＮＤ型フラッ
シュメモリに適用して好適なものである。
【０００２】
【従来の技術】従来より、ＮＡＮＤ型フラッシュメモリ
の書き込み動作においては、書き込み対象のワード線
（選択ワード線）上に存在する非書き込みセルのフロー
ティングゲートへの電子注入を防ぐ方法として、その非
書き込みセルが含まれるＮＡＮＤストリングを選択トラ
ンジスタの働きによりビット線から切り離し、非書き込
みセルのチャネル電位をワード線との容量結合によって
所定の書き込み禁止電位に上昇させるセルフブースト
（Self Boost）法が知られている。
の書き込み動作においては、書き込み対象のワード線
（選択ワード線）上に存在する非書き込みセルのフロー
ティングゲートへの電子注入を防ぐ方法として、その非
書き込みセルが含まれるＮＡＮＤストリングを選択トラ
ンジスタの働きによりビット線から切り離し、非書き込
みセルのチャネル電位をワード線との容量結合によって
所定の書き込み禁止電位に上昇させるセルフブースト
（Self Boost）法が知られている。
【０００３】以下に、セルフブースト法を用いてメモリ
セルにデータを書き込むようにした従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法について説明す
る。
セルにデータを書き込むようにした従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法について説明す
る。
【０００４】図６および図７は、セルフブースト法を用
いた従来のＮＡＮＤ型フラッシュメモリのデータ書き込
み方法を説明するために用いるメモリセルアレイの等価
回路図およびタイミングチャートである。このＮＡＮＤ
型フラッシュメモリは、１つのビット線につき１つのＮ
ＡＮＤストリングが接続されたメモリセルアレイ構造を
有する。
いた従来のＮＡＮＤ型フラッシュメモリのデータ書き込
み方法を説明するために用いるメモリセルアレイの等価
回路図およびタイミングチャートである。このＮＡＮＤ
型フラッシュメモリは、１つのビット線につき１つのＮ
ＡＮＤストリングが接続されたメモリセルアレイ構造を
有する。
【０００５】図６において、ＮＡＮＤストリングＡ１は
ビット線ＢＬ１と接続され、ＮＡＮＤストリングＡ２は
ビット線ＢＬ２と接続されている。ソース線ＳＬは、Ｎ
ＡＮＤストリングＡ１，Ａ２に共通のものである。これ
らのＮＡＮＤストリングＡ１，Ａ２は、ワード線および
選択ゲート線を共有しており、メモリセルアレイの同一
ブロック内に配列されたＮＡＮＤストリングである。
ビット線ＢＬ１と接続され、ＮＡＮＤストリングＡ２は
ビット線ＢＬ２と接続されている。ソース線ＳＬは、Ｎ
ＡＮＤストリングＡ１，Ａ２に共通のものである。これ
らのＮＡＮＤストリングＡ１，Ａ２は、ワード線および
選択ゲート線を共有しており、メモリセルアレイの同一
ブロック内に配列されたＮＡＮＤストリングである。
【０００６】ＮＡＮＤストリングＡ１，Ａ２が共有する
選択ゲート線のうち、ＳＧＬ１はビット線側の選択ゲー
ト線を示し、ＳＧＬ２はソース線側の選択ゲート線を示
す。また、ＳＷＬは選択ワード線を示し、ＰＷＬはパス
ワード線（非選択ワード線）を示す。
選択ゲート線のうち、ＳＧＬ１はビット線側の選択ゲー
ト線を示し、ＳＧＬ２はソース線側の選択ゲート線を示
す。また、ＳＷＬは選択ワード線を示し、ＰＷＬはパス
ワード線（非選択ワード線）を示す。
【０００７】図７においては、書き込み動作時のビット
線ＢＬ１，ＢＬ２、選択ゲート線ＳＧＬ１，ＳＧＬ２、
選択ワード線ＳＷＬ、パスワード線ＰＷＬ、ソース線Ｓ
Ｌの設定電位が示され、また、ＮＡＮＤストリングＡ
１，Ａ２のノードＮ１，Ｎ２の電位（チャネル電位）が
Ｖch１，Ｖch２で示されている。
線ＢＬ１，ＢＬ２、選択ゲート線ＳＧＬ１，ＳＧＬ２、
選択ワード線ＳＷＬ、パスワード線ＰＷＬ、ソース線Ｓ
Ｌの設定電位が示され、また、ＮＡＮＤストリングＡ
１，Ａ２のノードＮ１，Ｎ２の電位（チャネル電位）が
Ｖch１，Ｖch２で示されている。
【０００８】この図７のタイミングチャートを参照し
て、セルフブースト法を用いた従来のデータ書き込み方
法における具体的な動作について説明する。ここでは、
ビット線ＢＬ１を非書き込みビット線（データ”１”書
き込み）とし、ビット線ＢＬ２を書き込みビット線（デ
ータ”０”書き込み）として説明する。
て、セルフブースト法を用いた従来のデータ書き込み方
法における具体的な動作について説明する。ここでは、
ビット線ＢＬ１を非書き込みビット線（データ”１”書
き込み）とし、ビット線ＢＬ２を書き込みビット線（デ
ータ”０”書き込み）として説明する。
【０００９】図７に示すように、まず、選択ゲート線Ｓ
ＧＬ１、ＳＧＬ２、選択ワード線ＳＷＬ、パスワード線
ＰＷＬおよびソース線ＳＬが電位ＶSS（ＶSSは接地電位
で例えば０Ｖ）に設定された状態で、各ビット線ＢＬ
１，ＢＬ２がセンスアンプ／データラッチ回路（図示せ
ず）と接続され、これらのビット線ＢＬ１，ＢＬ２の電
位がデータラッチ回路に設定された書き込みデータ内容
に応じた電位に設定される（時刻ｔ０）。この場合、デ
ータ”１”書き込みの非書き込みビット線であるビット
線ＢＬ１には電位ＶCC（ＶCCは電源電位で例えば３Ｖ）
が供給され、データ”０”書き込みの書き込みビット線
であるビット線ＢＬ２には電位ＶSSが供給される。この
とき、ビット線側の選択ゲート線ＳＧＬ１と接続された
選択トランジスタがオフ状態であることにより、ＮＡＮ
ＤストリングＡ１，Ａ２のチャンネルは、それぞれビッ
ト線ＢＬ１，ＢＬ２から切り離されており、ノードＮ
１，Ｎ２共に電位ＶSSであるものとする。
ＧＬ１、ＳＧＬ２、選択ワード線ＳＷＬ、パスワード線
ＰＷＬおよびソース線ＳＬが電位ＶSS（ＶSSは接地電位
で例えば０Ｖ）に設定された状態で、各ビット線ＢＬ
１，ＢＬ２がセンスアンプ／データラッチ回路（図示せ
ず）と接続され、これらのビット線ＢＬ１，ＢＬ２の電
位がデータラッチ回路に設定された書き込みデータ内容
に応じた電位に設定される（時刻ｔ０）。この場合、デ
ータ”１”書き込みの非書き込みビット線であるビット
線ＢＬ１には電位ＶCC（ＶCCは電源電位で例えば３Ｖ）
が供給され、データ”０”書き込みの書き込みビット線
であるビット線ＢＬ２には電位ＶSSが供給される。この
とき、ビット線側の選択ゲート線ＳＧＬ１と接続された
選択トランジスタがオフ状態であることにより、ＮＡＮ
ＤストリングＡ１，Ａ２のチャンネルは、それぞれビッ
ト線ＢＬ１，ＢＬ２から切り離されており、ノードＮ
１，Ｎ２共に電位ＶSSであるものとする。
【００１０】この状態で、時刻ｔ１に、ビット線側の選
択ゲート線ＳＧＬ１の電位が電位ＶCCに設定されると、
データ”１”書き込みとされたＮＡＮＤストリングＡ１
のノードＮ１は電位（ＶCC−Ｖthsg）に充電され、デー
タ”０”書き込みとされたＮＡＮＤストリングＡ２のノ
ードＮ２は電位ＶSSに設定される。ここで、Ｖthsgは選
択ゲート線ＳＧＬ１と接続されるビット線側の選択トラ
ンジスタのしきい値電圧であり、例えば１．５Ｖ程度で
ある。したがって、この場合、電位（ＶCC−Ｖthsg）に
充電されるＮＡＤＮストリングＡ１のノードＮ１の電位
は１．５Ｖ程度となる。
択ゲート線ＳＧＬ１の電位が電位ＶCCに設定されると、
データ”１”書き込みとされたＮＡＮＤストリングＡ１
のノードＮ１は電位（ＶCC−Ｖthsg）に充電され、デー
タ”０”書き込みとされたＮＡＮＤストリングＡ２のノ
ードＮ２は電位ＶSSに設定される。ここで、Ｖthsgは選
択ゲート線ＳＧＬ１と接続されるビット線側の選択トラ
ンジスタのしきい値電圧であり、例えば１．５Ｖ程度で
ある。したがって、この場合、電位（ＶCC−Ｖthsg）に
充電されるＮＡＤＮストリングＡ１のノードＮ１の電位
は１．５Ｖ程度となる。
【００１１】次に、時刻ｔ２に、選択ワード線ＳＷＬの
電位を所定のプログラム電位ＶPGM（例えば１６Ｖ程
度）まで上昇させる共に、パスワード線ＰＷＬの電位を
所定のパス電位Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）
まで上昇させることにより、選択されたメモリセルに対
して実質的なデータの書き込みが開始される。このと
き、非書き込み側のＮＡＮＤストリングＡ１において
は、チャネル電位全体が電位（ＶCC−Ｖthsg）になる
と、ビット線側の選択トランジスタがカットオフ状態と
なる。このため、このＮＡＮＤストリングＡ１のチャネ
ルはフローティング状態となり、ワード線、主にパスワ
ード線との容量結合によって書き込み禁止電位に昇圧さ
れる。なお、このとき、書き込み側のＮＡＮＤストリン
グＡ２のチャネル電位は、電位ＶSSに保持される。
電位を所定のプログラム電位ＶPGM（例えば１６Ｖ程
度）まで上昇させる共に、パスワード線ＰＷＬの電位を
所定のパス電位Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）
まで上昇させることにより、選択されたメモリセルに対
して実質的なデータの書き込みが開始される。このと
き、非書き込み側のＮＡＮＤストリングＡ１において
は、チャネル電位全体が電位（ＶCC−Ｖthsg）になる
と、ビット線側の選択トランジスタがカットオフ状態と
なる。このため、このＮＡＮＤストリングＡ１のチャネ
ルはフローティング状態となり、ワード線、主にパスワ
ード線との容量結合によって書き込み禁止電位に昇圧さ
れる。なお、このとき、書き込み側のＮＡＮＤストリン
グＡ２のチャネル電位は、電位ＶSSに保持される。
【００１２】書き込み禁止電位に昇圧されたＮＡＮＤス
トリングＡ１のチャネル電位Ｖch１は、（ＶCC−Ｖths
g）＋αで表される。ここで、この式の１項目は、ブー
スト前（選択トランジスタがカットオフするとき）のチ
ャネル電位である。また、２項目のαはセルフブースト
による昇圧分（＞０）であり、この場合、｛Ｖpass−Ｖ
th−（ＶCC−Ｖthsg）｝×容量結合比で表される。ただ
し、Ｖthは書き込み後のメモリセルのしきい値電圧であ
る。ここで、例えばＶCCが３Ｖ、メモリセルのしきい値
電圧Ｖthが１Ｖで、パス電位Ｖpassが１０Ｖの場合、Ｎ
ＡＮＤストリングのチャネルとワード線との容量結合比
を０．５とすると、（ＶCC−Ｖthsg）＋α＝１．５＋
（１０−１−１．５）×０．５＝５．２５Ｖとなる。し
たがって、非書き込み側のＮＡＮＤストリングＡ１のう
ち、選択ワード線ＳＷＬ上のメモリセルにおいては、そ
のコントロールゲートにプログラム電位ＶPGM ＝１６Ｖ
が印加されても、チャネルとコントロールゲートとの間
の電位差はおよそ１０．７５Ｖ程度であり、フローティ
ングゲートへの電子注入が阻止されるために、データの
書き込みは行われない。一方、書き込み側のＮＡＮＤス
トリングＡ２の選択ワード線ＳＷＬ上のメモリセルにお
いては、コントロールゲートに印加されるプログラム電
位ＶPGM とチャネル電位との電界により、フローティン
グゲートへの電子注入が起こり、データの書き込みが行
われる。
トリングＡ１のチャネル電位Ｖch１は、（ＶCC−Ｖths
g）＋αで表される。ここで、この式の１項目は、ブー
スト前（選択トランジスタがカットオフするとき）のチ
ャネル電位である。また、２項目のαはセルフブースト
による昇圧分（＞０）であり、この場合、｛Ｖpass−Ｖ
th−（ＶCC−Ｖthsg）｝×容量結合比で表される。ただ
し、Ｖthは書き込み後のメモリセルのしきい値電圧であ
る。ここで、例えばＶCCが３Ｖ、メモリセルのしきい値
電圧Ｖthが１Ｖで、パス電位Ｖpassが１０Ｖの場合、Ｎ
ＡＮＤストリングのチャネルとワード線との容量結合比
を０．５とすると、（ＶCC−Ｖthsg）＋α＝１．５＋
（１０−１−１．５）×０．５＝５．２５Ｖとなる。し
たがって、非書き込み側のＮＡＮＤストリングＡ１のう
ち、選択ワード線ＳＷＬ上のメモリセルにおいては、そ
のコントロールゲートにプログラム電位ＶPGM ＝１６Ｖ
が印加されても、チャネルとコントロールゲートとの間
の電位差はおよそ１０．７５Ｖ程度であり、フローティ
ングゲートへの電子注入が阻止されるために、データの
書き込みは行われない。一方、書き込み側のＮＡＮＤス
トリングＡ２の選択ワード線ＳＷＬ上のメモリセルにお
いては、コントロールゲートに印加されるプログラム電
位ＶPGM とチャネル電位との電界により、フローティン
グゲートへの電子注入が起こり、データの書き込みが行
われる。
【００１３】このようにして、所定時間、選択されたメ
モリセルにデータの書き込みを行った後、時刻ｔ３に、
選択ワード線ＳＷＬおよびパスワード線ＰＷＬが電位Ｖ
SSにリセットされる。これにより、書き込み禁止電圧に
充電されたＮＡＮＤストリングＡ１のチャネルは電位Ｖ
SSに放電される。さらに所定時間経過後、時刻ｔ４に、
ビット線側の選択ゲートＳＧＬ１が電位ＶSSにリセット
される。これにより、一連の書き込み動作が終了する。
この後、書き込みベリファイ動作が実行される。
モリセルにデータの書き込みを行った後、時刻ｔ３に、
選択ワード線ＳＷＬおよびパスワード線ＰＷＬが電位Ｖ
SSにリセットされる。これにより、書き込み禁止電圧に
充電されたＮＡＮＤストリングＡ１のチャネルは電位Ｖ
SSに放電される。さらに所定時間経過後、時刻ｔ４に、
ビット線側の選択ゲートＳＧＬ１が電位ＶSSにリセット
される。これにより、一連の書き込み動作が終了する。
この後、書き込みベリファイ動作が実行される。
【００１４】以上のように、セルフブースト法を用いた
従来のデータ書き込み方法における一連の書き込み動作
は、「 選択ゲート線によるＮＡＮＤストリングの選択お
よび書き込みデータに応じたビット線電位の設定」 ステ
ップと、「 ワード線電位上昇に伴うＮＡＮＤストリング
のチャネルのフローティング化および昇圧」のステップ
とに大別される。
従来のデータ書き込み方法における一連の書き込み動作
は、「 選択ゲート線によるＮＡＮＤストリングの選択お
よび書き込みデータに応じたビット線電位の設定」 ステ
ップと、「 ワード線電位上昇に伴うＮＡＮＤストリング
のチャネルのフローティング化および昇圧」のステップ
とに大別される。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
セルフブースト法を用いた従来のデータ書き込み方法
を、複数のＮＡＮＤストリングで１つのビット線を共有
する、いわゆるシェアードビット線（Shared Bit Line
）型のＮＡＮＤ型フラッシュメモリに適用した場合、
データの誤書き込みが起こるなどの不都合が生じる。
セルフブースト法を用いた従来のデータ書き込み方法
を、複数のＮＡＮＤストリングで１つのビット線を共有
する、いわゆるシェアードビット線（Shared Bit Line
）型のＮＡＮＤ型フラッシュメモリに適用した場合、
データの誤書き込みが起こるなどの不都合が生じる。
【００１６】ここで、シェアードビット線型のＮＡＮＤ
型フラッシュメモリに、上述のセルフブースト法を用い
た従来のデータ書き込み方法を適用した場合の問題点に
ついて、例えば、IEICE TRANCE.ELECTRON., Vol.E78-C
No.7に開示されている構成を例にとって具体的に説明す
る。
型フラッシュメモリに、上述のセルフブースト法を用い
た従来のデータ書き込み方法を適用した場合の問題点に
ついて、例えば、IEICE TRANCE.ELECTRON., Vol.E78-C
No.7に開示されている構成を例にとって具体的に説明す
る。
【００１７】図８および図９は、シェアードビット線型
のＮＡＮＤ型フラッシュメモリにおいて、セルフブース
ト法を用いた従来のデータ書き込み方法を適用した場合
の書き込み動作を説明するために用いるメモリセルアレ
イの等価回路図およびタイミングチャートである。
のＮＡＮＤ型フラッシュメモリにおいて、セルフブース
ト法を用いた従来のデータ書き込み方法を適用した場合
の書き込み動作を説明するために用いるメモリセルアレ
イの等価回路図およびタイミングチャートである。
【００１８】図８において、ＮＡＮＤストリングＡ１，
Ａ２は共にビット線ＢＬ１と接続され、ＮＡＮＤストリ
ングＡ３、Ａ４は共にビット線ＢＬ２と接続されてい
る。ソース線ＳＬは、ＮＡＮＤストリングＡ１〜Ａ４に
共通のものである。これらのＮＡＮＤストリングＡ１〜
Ａ４は、ワード線および選択ゲート線を共有しており、
メモリセルアレイの同一ブロック内に配列されたもので
ある。
Ａ２は共にビット線ＢＬ１と接続され、ＮＡＮＤストリ
ングＡ３、Ａ４は共にビット線ＢＬ２と接続されてい
る。ソース線ＳＬは、ＮＡＮＤストリングＡ１〜Ａ４に
共通のものである。これらのＮＡＮＤストリングＡ１〜
Ａ４は、ワード線および選択ゲート線を共有しており、
メモリセルアレイの同一ブロック内に配列されたもので
ある。
【００１９】ＮＡＮＤストリングＡ１〜Ａ４が共有する
選択ゲート線のうち、ＳＧＬ１、ＳＧＬ２はビット線側
の選択ゲート線を示し、ＳＧＬ３はソース線側の選択ゲ
ート線を示す。また、ＳＷＬは選択ワード線を示し、Ｐ
ＷＬはパスワード線を示す。ここで、ＮＡＮＤストリン
グＡ１，Ａ３中、選択ゲート線ＳＧＬ２と接続された選
択トランジスタおよびＮＡＮＤストリングＡ２、Ａ４
中、選択ゲート線ＳＧＬ１と接続された選択トランジス
タは、しきい値電圧がおよそ−１．５Ｖ程度のデプレッ
ション（Depletion ）型トランジスタであり、それ以外
の選択トランジスタはしきい値電圧がおよそ１．５Ｖ程
度のエンハンスメント（Enhancement ）型トランジスタ
である。
選択ゲート線のうち、ＳＧＬ１、ＳＧＬ２はビット線側
の選択ゲート線を示し、ＳＧＬ３はソース線側の選択ゲ
ート線を示す。また、ＳＷＬは選択ワード線を示し、Ｐ
ＷＬはパスワード線を示す。ここで、ＮＡＮＤストリン
グＡ１，Ａ３中、選択ゲート線ＳＧＬ２と接続された選
択トランジスタおよびＮＡＮＤストリングＡ２、Ａ４
中、選択ゲート線ＳＧＬ１と接続された選択トランジス
タは、しきい値電圧がおよそ−１．５Ｖ程度のデプレッ
ション（Depletion ）型トランジスタであり、それ以外
の選択トランジスタはしきい値電圧がおよそ１．５Ｖ程
度のエンハンスメント（Enhancement ）型トランジスタ
である。
【００２０】図９においては、書き込み動作時のビット
線ＢＬ１，ＢＬ２、選択ゲート線ＳＧＬ１〜ＳＧＬ３、
選択ワード線ＳＷＬ、パスワード線ＰＷＬ、ソース線Ｓ
Ｌの設定電位が示され、またＮＡＮＤストリングＡ１，
Ａ４のノードＮ１〜Ｎ４の電位（チャネル電位）がＶch
１〜Ｖch４で示されている。
線ＢＬ１，ＢＬ２、選択ゲート線ＳＧＬ１〜ＳＧＬ３、
選択ワード線ＳＷＬ、パスワード線ＰＷＬ、ソース線Ｓ
Ｌの設定電位が示され、またＮＡＮＤストリングＡ１，
Ａ４のノードＮ１〜Ｎ４の電位（チャネル電位）がＶch
１〜Ｖch４で示されている。
【００２１】この図９のタイミングチャートを参照し
て、シェアードビット線型のＮＡＮＤ型フラッシュメモ
リに、セルフブースト法を用いた従来のデータ書き込み
方法を適用した場合の具体的な動作について説明する。
ここでは、ビット線ＢＬ１を非書き込みビット線（デー
タ”１”書き込み）とし、ビット線ＢＬ２を書き込みビ
ット線（データ”０”書き込み）とすると共に、ビット
線を共有するＮＡＮＤストリング群のうち、選択ゲート
線ＳＧＬ１によって選択されるＮＡＮＤストリングＡ
１，Ａ３を選択ストリングとしてデータの書き込みを行
うものとして説明する。図９に示すように、まず、選択
ゲート線ＳＧＬ１〜ＳＧＬ３、選択ワード線ＳＷＬ、パ
スワード線ＰＷＬおよびソース線ＳＬが電位ＶSSに設定
された状態で、各ビット線ＢＬ１，ＢＬ２がセンスアッ
プ／データラッチ回路（図示せず）と接続され、これら
のビット線ＢＬ１，ＢＬ２の電位がデータラッチ回路に
設定された書き込みデータ内容に応じた電位に設定され
る（時刻ｔ０）。この場合、データ”１”書き込みの非
書き込みビット線であるビット線ＢＬ１には電位ＶCCが
供給され、データ”０”書き込みの書き込みビット線で
あるビット線ＢＬ２には電位ＶSSが供給される。このと
き、ビット線側の選択ゲート線ＳＧＬ１，ＳＧＬ２と接
続された選択トランジスタがオフ状態であることによ
り、ＮＡＮＤストリングＡ１〜Ａ４はビット線ＢＬ１，
ＢＬ２から切り離されており、ノードＮ１〜Ｎ４はいず
れも電位ＶSSであるものとする。
て、シェアードビット線型のＮＡＮＤ型フラッシュメモ
リに、セルフブースト法を用いた従来のデータ書き込み
方法を適用した場合の具体的な動作について説明する。
ここでは、ビット線ＢＬ１を非書き込みビット線（デー
タ”１”書き込み）とし、ビット線ＢＬ２を書き込みビ
ット線（データ”０”書き込み）とすると共に、ビット
線を共有するＮＡＮＤストリング群のうち、選択ゲート
線ＳＧＬ１によって選択されるＮＡＮＤストリングＡ
１，Ａ３を選択ストリングとしてデータの書き込みを行
うものとして説明する。図９に示すように、まず、選択
ゲート線ＳＧＬ１〜ＳＧＬ３、選択ワード線ＳＷＬ、パ
スワード線ＰＷＬおよびソース線ＳＬが電位ＶSSに設定
された状態で、各ビット線ＢＬ１，ＢＬ２がセンスアッ
プ／データラッチ回路（図示せず）と接続され、これら
のビット線ＢＬ１，ＢＬ２の電位がデータラッチ回路に
設定された書き込みデータ内容に応じた電位に設定され
る（時刻ｔ０）。この場合、データ”１”書き込みの非
書き込みビット線であるビット線ＢＬ１には電位ＶCCが
供給され、データ”０”書き込みの書き込みビット線で
あるビット線ＢＬ２には電位ＶSSが供給される。このと
き、ビット線側の選択ゲート線ＳＧＬ１，ＳＧＬ２と接
続された選択トランジスタがオフ状態であることによ
り、ＮＡＮＤストリングＡ１〜Ａ４はビット線ＢＬ１，
ＢＬ２から切り離されており、ノードＮ１〜Ｎ４はいず
れも電位ＶSSであるものとする。
【００２２】この状態で、時刻ｔ１に、ビット線側の選
択ゲート線ＳＧＬ１の電位が電位ＶCCに設定されると、
データ”１”書き込みとされたＮＡＮＤストリングＡ１
のノードＮ１は電位（ＶCC−Ｖthsg）に充電され、デー
タ”０”書き込みとされたＮＡＮＤストリングＡ３のノ
ードＮ３は電位ＶSSに保持される。ここで、Ｖthsgは、
ビット線側の選択トランジスタのしきい値電圧であり、
例えば１．５Ｖ程度である。したがって、この場合、電
位（ＶCC−Ｖthsg）に充電されるＮＡＮＤストリングＡ
１のノードＮ１の電位は１．５Ｖ程度となる。また、Ｎ
ＡＮＤストリングＡ２，Ａ４については、選択ゲート線
ＳＧＬ２の設定電位が電位ＶSSであるため、それと接続
されたエンハンスメント型の選択トランジスタはオフ状
態であり、チャネルはフローティング状態となってい
る。
択ゲート線ＳＧＬ１の電位が電位ＶCCに設定されると、
データ”１”書き込みとされたＮＡＮＤストリングＡ１
のノードＮ１は電位（ＶCC−Ｖthsg）に充電され、デー
タ”０”書き込みとされたＮＡＮＤストリングＡ３のノ
ードＮ３は電位ＶSSに保持される。ここで、Ｖthsgは、
ビット線側の選択トランジスタのしきい値電圧であり、
例えば１．５Ｖ程度である。したがって、この場合、電
位（ＶCC−Ｖthsg）に充電されるＮＡＮＤストリングＡ
１のノードＮ１の電位は１．５Ｖ程度となる。また、Ｎ
ＡＮＤストリングＡ２，Ａ４については、選択ゲート線
ＳＧＬ２の設定電位が電位ＶSSであるため、それと接続
されたエンハンスメント型の選択トランジスタはオフ状
態であり、チャネルはフローティング状態となってい
る。
【００２３】次に、時刻ｔ２に、選択ワード線ＳＷＬの
電位をプログラム電位ＶPGM （例えば１６Ｖ程度）まで
上昇させると共に、パスワード線ＰＷＬの電位をパス電
位Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）まで上昇させ
ることにより、選択されたメモリセルへの実質的なデー
タの書き込みが開始される。このとき、選択ワード線Ｓ
ＷＬおよびパスワード線ＰＷＬの電位がメモリセルのし
きい値電圧分、（ＶCC−Ｖthsg）よりも高い電圧になる
と、ＮＡＮＤストリングＡ１のチャネル電位全体が電位
（ＶCC−Ｖthsg）になり、ビット線側のエンハンスメン
ト型の選択トランジスタがカットオフ状態となる。この
ため、ＮＡＮＤストリングＡ１のチャネルはフローティ
ング状態となり、ワード線、主に非選択ワード線との容
量結合によって書き込み電位に昇圧される。なお、この
とき、ＮＡＮＤストリングＡ３のノードＮ３は、電位Ｖ
SSに保持される。
電位をプログラム電位ＶPGM （例えば１６Ｖ程度）まで
上昇させると共に、パスワード線ＰＷＬの電位をパス電
位Ｖpass（＜ＶPGM 、例えば１０Ｖ程度）まで上昇させ
ることにより、選択されたメモリセルへの実質的なデー
タの書き込みが開始される。このとき、選択ワード線Ｓ
ＷＬおよびパスワード線ＰＷＬの電位がメモリセルのし
きい値電圧分、（ＶCC−Ｖthsg）よりも高い電圧になる
と、ＮＡＮＤストリングＡ１のチャネル電位全体が電位
（ＶCC−Ｖthsg）になり、ビット線側のエンハンスメン
ト型の選択トランジスタがカットオフ状態となる。この
ため、ＮＡＮＤストリングＡ１のチャネルはフローティ
ング状態となり、ワード線、主に非選択ワード線との容
量結合によって書き込み電位に昇圧される。なお、この
とき、ＮＡＮＤストリングＡ３のノードＮ３は、電位Ｖ
SSに保持される。
【００２４】書き込み禁止電位に昇圧されたＮＡＮＤス
トリングＡ１のチャネルの電位Ｖch１は、（ＶCC−Ｖth
sg）＋αで表され、例えばＶCCが３Ｖ、メモリセルのし
きい値電圧Ｖthが１Ｖで、書き込みパス電位Ｖpassが１
０Ｖの場合、ＮＡＮＤストリングのチャネルとワード線
との容量結合比を０．５とすると、（ＶCC−Ｖthsg）＋
α＝１．５Ｖ＋（１０−１−１．５）×０．５＝５．２
５Ｖとなる。したがって、非書き込み側のＮＡＮＤスト
リングＡ１のうち、選択ワード線ＳＷＬ上のメモリセル
においては、そのコントロールゲートにプログラム電位
ＶPGM ＝１６Ｖが印加されても、チャネルとコントロー
ルゲートとの間の電位差はおよそ１０．７５Ｖ程度であ
り、フローティングゲートへの電子注入が阻止されるた
めに、データの書き込みは行われない。また、書き込み
側のＮＡＮＤストリングＡ３の選択ワード線ＳＷＬ上の
メモリセルにおいては、コントロールゲートに印加され
るプログラム電位ＶPGM とチャネル電位との電界によ
り、フローティングゲートへの電子注入が起こり、デー
タの書き込みが行われる。一方、このとき、非選択スト
リングであるＮＡＮＤストリングＡ２，Ａ４のチャネル
もフローティング状態であるため、ワード線との容量結
合によって昇圧されるが、ワード線電位がメモリセルの
しきい値電圧よりも低い場合には、チャネルが形成され
ていないため容量結合比は非常に小さく、実質的な昇圧
動作はワード線電位がメモリセルのしきい値電圧以上に
なった時点から開始される。また、これらのＮＡＮＤス
トリングＡ２，Ａ４はビット線側から充電することがで
きず、したがって、電位ＶSSでフローティングとされた
状態から昇圧動作が開始される。このため、これらのＮ
ＡＮＤストリングＡ２，Ａ４の昇圧後のチャネル電位
は、ＮＡＮＤストリングＡ１の昇圧後のチャネル電位よ
りも低くなる。この場合、昇圧後のＮＡＮＤストリング
Ａ２，Ａ４のチャネル電位Ｖch２，Ｖch４は、ＶSS＋α
´で表される。この式の１項目は、ブースト前のチャネ
ル電位である。また、２項目のα´はセルフブーストに
よる昇圧分（＞０）であり、この場合、（Ｖpass−Ｖth
−ＶSS）×容量結合比と表される。ただし、Ｖthは書き
込み後のメモリセルのしきい値電圧である。ここで、例
えばＶSSが０Ｖ、メモリセルのしきい値電圧Ｖthが１Ｖ
で、パス電位Ｖpassが１０Ｖの場合、ＮＡＮＤストリン
グのチャネルとワード線との容量結合比を０．５とする
と、ＶSS＋α´＝０＋（１０−１−０）×０．５＝４．
５Ｖとなる。
トリングＡ１のチャネルの電位Ｖch１は、（ＶCC−Ｖth
sg）＋αで表され、例えばＶCCが３Ｖ、メモリセルのし
きい値電圧Ｖthが１Ｖで、書き込みパス電位Ｖpassが１
０Ｖの場合、ＮＡＮＤストリングのチャネルとワード線
との容量結合比を０．５とすると、（ＶCC−Ｖthsg）＋
α＝１．５Ｖ＋（１０−１−１．５）×０．５＝５．２
５Ｖとなる。したがって、非書き込み側のＮＡＮＤスト
リングＡ１のうち、選択ワード線ＳＷＬ上のメモリセル
においては、そのコントロールゲートにプログラム電位
ＶPGM ＝１６Ｖが印加されても、チャネルとコントロー
ルゲートとの間の電位差はおよそ１０．７５Ｖ程度であ
り、フローティングゲートへの電子注入が阻止されるた
めに、データの書き込みは行われない。また、書き込み
側のＮＡＮＤストリングＡ３の選択ワード線ＳＷＬ上の
メモリセルにおいては、コントロールゲートに印加され
るプログラム電位ＶPGM とチャネル電位との電界によ
り、フローティングゲートへの電子注入が起こり、デー
タの書き込みが行われる。一方、このとき、非選択スト
リングであるＮＡＮＤストリングＡ２，Ａ４のチャネル
もフローティング状態であるため、ワード線との容量結
合によって昇圧されるが、ワード線電位がメモリセルの
しきい値電圧よりも低い場合には、チャネルが形成され
ていないため容量結合比は非常に小さく、実質的な昇圧
動作はワード線電位がメモリセルのしきい値電圧以上に
なった時点から開始される。また、これらのＮＡＮＤス
トリングＡ２，Ａ４はビット線側から充電することがで
きず、したがって、電位ＶSSでフローティングとされた
状態から昇圧動作が開始される。このため、これらのＮ
ＡＮＤストリングＡ２，Ａ４の昇圧後のチャネル電位
は、ＮＡＮＤストリングＡ１の昇圧後のチャネル電位よ
りも低くなる。この場合、昇圧後のＮＡＮＤストリング
Ａ２，Ａ４のチャネル電位Ｖch２，Ｖch４は、ＶSS＋α
´で表される。この式の１項目は、ブースト前のチャネ
ル電位である。また、２項目のα´はセルフブーストに
よる昇圧分（＞０）であり、この場合、（Ｖpass−Ｖth
−ＶSS）×容量結合比と表される。ただし、Ｖthは書き
込み後のメモリセルのしきい値電圧である。ここで、例
えばＶSSが０Ｖ、メモリセルのしきい値電圧Ｖthが１Ｖ
で、パス電位Ｖpassが１０Ｖの場合、ＮＡＮＤストリン
グのチャネルとワード線との容量結合比を０．５とする
と、ＶSS＋α´＝０＋（１０−１−０）×０．５＝４．
５Ｖとなる。
【００２５】このため、本来書き込み対象として選択さ
れていないＮＡＮＤストリングＡ２，Ａ４中の選択ワー
ド線上のメモリセルに対して、フローティングゲートへ
の電子注入が行われるため、動作マージンが少なくな
り、場合によっては、誤ったデータが書き込まれる可能
性がある。
れていないＮＡＮＤストリングＡ２，Ａ４中の選択ワー
ド線上のメモリセルに対して、フローティングゲートへ
の電子注入が行われるため、動作マージンが少なくな
り、場合によっては、誤ったデータが書き込まれる可能
性がある。
【００２６】したがって、この発明の目的は、シェアー
ドビット線型のメモリセルアレイ構成を採用しつつも、
書き込み動作時にデータの誤書き込みを防止することが
できると共に、動作マージンを大きくすることができる
不揮発性半導体記憶装置およびそのデータ書き込み方法
を提供する事にある。
ドビット線型のメモリセルアレイ構成を採用しつつも、
書き込み動作時にデータの誤書き込みを防止することが
できると共に、動作マージンを大きくすることができる
不揮発性半導体記憶装置およびそのデータ書き込み方法
を提供する事にある。
【００２７】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、チャネルが直列接続され
た所定数のメモリセルによってストリングが構成され、
かつ、ビット線毎にワード線を共有する複数のストリン
グが接続されたシェアードビット線型のメモリセルアレ
イを有し、書き込み動作時に、ビット線を共有するスト
リング群の中から書き込み対象のストリングを選択する
と共に、各ビット線の電位を書き込みデータに応じた電
位に設定し、選択ストリングにおける選択ワード線上の
メモリセルにデータを書き込むようにした不揮発性半導
体記憶装置において、ストリング群中の全ストリングの
チャネルを第１のレベルにプリチャージすると共に、チ
ャネルをフローティング状態にするプリチャージ手段
と、ストリング群中の全ストリングのチャネルをワード
線との容量結合により第１のレベルより高い第２のレベ
ルに昇圧する昇圧手段とを有することを特徴とするもの
である。
に、この発明の第１の発明は、チャネルが直列接続され
た所定数のメモリセルによってストリングが構成され、
かつ、ビット線毎にワード線を共有する複数のストリン
グが接続されたシェアードビット線型のメモリセルアレ
イを有し、書き込み動作時に、ビット線を共有するスト
リング群の中から書き込み対象のストリングを選択する
と共に、各ビット線の電位を書き込みデータに応じた電
位に設定し、選択ストリングにおける選択ワード線上の
メモリセルにデータを書き込むようにした不揮発性半導
体記憶装置において、ストリング群中の全ストリングの
チャネルを第１のレベルにプリチャージすると共に、チ
ャネルをフローティング状態にするプリチャージ手段
と、ストリング群中の全ストリングのチャネルをワード
線との容量結合により第１のレベルより高い第２のレベ
ルに昇圧する昇圧手段とを有することを特徴とするもの
である。
【００２８】この発明の第２の発明は、チャネルが直列
接続された所定数のメモリセルによってストリングが構
成され、かつ、ビット線毎にワード線を共有する複数の
ストリングが接続されたシェアードビット線型のメモリ
セルアレイを有し、書き込み動作時に、ビット線を共有
するストリング群の中から書き込み対象のストリングを
選択すると共に、各ビット線の電位を書き込みデータに
応じた電位に設定し、選択ストリングにおける選択ワー
ド線上のメモリセルにデータを書き込むようにした不揮
発性半導体記憶装置のデータ書き込み方法において、ス
トリング群中の全ストリングのチャネルを第１のレベル
にプリチャージすると共に、チャネルをフローティング
状態にするプリチャージステップと、ストリング群中の
全ストリングのチャネルをワード線との容量結合により
第１のレベルより高い第２のレベルに昇圧する昇圧ステ
ップとを有することを特徴とするものである。
接続された所定数のメモリセルによってストリングが構
成され、かつ、ビット線毎にワード線を共有する複数の
ストリングが接続されたシェアードビット線型のメモリ
セルアレイを有し、書き込み動作時に、ビット線を共有
するストリング群の中から書き込み対象のストリングを
選択すると共に、各ビット線の電位を書き込みデータに
応じた電位に設定し、選択ストリングにおける選択ワー
ド線上のメモリセルにデータを書き込むようにした不揮
発性半導体記憶装置のデータ書き込み方法において、ス
トリング群中の全ストリングのチャネルを第１のレベル
にプリチャージすると共に、チャネルをフローティング
状態にするプリチャージステップと、ストリング群中の
全ストリングのチャネルをワード線との容量結合により
第１のレベルより高い第２のレベルに昇圧する昇圧ステ
ップとを有することを特徴とするものである。
【００２９】この発明において、メモリセルは、ワード
線およびビット線への印加電圧に応じて電荷蓄積部に蓄
積された電荷量が変化し、その変化に応じてしきい値電
圧が変化し、しきい値電圧に応じた値のデータを記憶す
るものであり、電気的書き換え可能である。このメモリ
セルには、ｎビット（ｎ≧１）のデータが記憶され、し
たがって、このメモリセルは、２n −１個のプログラム
状態と１個の消去状態とを有する。このようなメモリセ
ルとしては、典型的には、浮遊ゲート型トランジスタが
用いられる。また、ストリングにおいては、典型的に
は、直列接続されたメモリセルの一端が選択トランジス
タを介してビット線と接続され、選択トランジスタのゲ
ートは選択ゲート線と接続される。
線およびビット線への印加電圧に応じて電荷蓄積部に蓄
積された電荷量が変化し、その変化に応じてしきい値電
圧が変化し、しきい値電圧に応じた値のデータを記憶す
るものであり、電気的書き換え可能である。このメモリ
セルには、ｎビット（ｎ≧１）のデータが記憶され、し
たがって、このメモリセルは、２n −１個のプログラム
状態と１個の消去状態とを有する。このようなメモリセ
ルとしては、典型的には、浮遊ゲート型トランジスタが
用いられる。また、ストリングにおいては、典型的に
は、直列接続されたメモリセルの一端が選択トランジス
タを介してビット線と接続され、選択トランジスタのゲ
ートは選択ゲート線と接続される。
【００３０】この発明の第１の発明および第２の発明に
おいて、メモリセルアレイは、典型的には、行方向およ
び列方向に所定数のストリングがマトリックス状に配列
されたものからなり、列方向に複数のブロックに分割さ
れている。各ブロックは、行方向に配列された複数のス
トリングによって構成され、同一ブロック内のストリン
グはワード線を共有する。書き込み動作時には、複数の
ブロックの中から書き込み対象のブロックが選択され
る。ここで、この発明の第１の発明および第２の発明に
おけるストリング群は、同一ブロック内に配列されたも
のである。この場合、プリチャージ手段（プリチャージ
ステップ）においてストリング群中の全ストリングのチ
ャネルが第１のレベルにプリチャージされると共に、フ
ローティング状態にされる際には、選択ブロック内の全
ストリングのチャネルが第１のレベルにプリチャージさ
れると共に、フローティング状態にされ、同様に、昇圧
手段（昇圧ステップ）においてストリング群中の全スト
リングのチャネルが第２のレベルに昇圧される際には、
選択ブロック内の全ストリングのチャネルが第２のレベ
ルに昇圧される。
おいて、メモリセルアレイは、典型的には、行方向およ
び列方向に所定数のストリングがマトリックス状に配列
されたものからなり、列方向に複数のブロックに分割さ
れている。各ブロックは、行方向に配列された複数のス
トリングによって構成され、同一ブロック内のストリン
グはワード線を共有する。書き込み動作時には、複数の
ブロックの中から書き込み対象のブロックが選択され
る。ここで、この発明の第１の発明および第２の発明に
おけるストリング群は、同一ブロック内に配列されたも
のである。この場合、プリチャージ手段（プリチャージ
ステップ）においてストリング群中の全ストリングのチ
ャネルが第１のレベルにプリチャージされると共に、フ
ローティング状態にされる際には、選択ブロック内の全
ストリングのチャネルが第１のレベルにプリチャージさ
れると共に、フローティング状態にされ、同様に、昇圧
手段（昇圧ステップ）においてストリング群中の全スト
リングのチャネルが第２のレベルに昇圧される際には、
選択ブロック内の全ストリングのチャネルが第２のレベ
ルに昇圧される。
【００３１】この発明の第１の発明において、プリチャ
ージ手段は、典型的には、ビット線側からの充電により
チャネルを第１のレベルにプリチャージする。この発明
の第２の発明において、プリチャージステップでは、典
型的には、ビット線側からの充電によりチャネルを第１
のレベルにプリチャージする。ここで、第１のレベル
は、典型的には、ビット線側からストリングのチャネル
に印加することのできる上限の電位であり、ビット線電
位から選択トランジスタのしきい値電圧分だけ降下した
電位である。このときビット線電位は、好適には、例え
ば電源電位ＶCCに設定される。
ージ手段は、典型的には、ビット線側からの充電により
チャネルを第１のレベルにプリチャージする。この発明
の第２の発明において、プリチャージステップでは、典
型的には、ビット線側からの充電によりチャネルを第１
のレベルにプリチャージする。ここで、第１のレベル
は、典型的には、ビット線側からストリングのチャネル
に印加することのできる上限の電位であり、ビット線電
位から選択トランジスタのしきい値電圧分だけ降下した
電位である。このときビット線電位は、好適には、例え
ば電源電位ＶCCに設定される。
【００３２】この発明の第１の発明において、昇圧手段
は、典型的には、プリチャージ手段にて第１のレベルに
プリチャージされたチャネルを、さらに第２のレベルに
昇圧する。また、昇圧手段は、好適には、ワード線の電
位を、少なくとも書き込み後のメモリセルのしきい値電
圧分だけ第１のレベルより高いパス電位に設定すること
により、チャネルを第２のレベルに昇圧する。この発明
の第２の発明において、昇圧ステップでは、典型的に
は、プリチャージ手段にて第１のレベルにプリチャージ
されたチャネルを、さらに第２のレベルに昇圧する。ま
た、昇圧ステップでは、好適には、ワード線の電位を、
少なくとも書き込み後のメモリセルのしきい値電圧分だ
け第１のレベルより高いパス電位に設定することによ
り、チャネルを第２のレベルに昇圧する。ここで、第２
のレベルは、典型的には、書き込み禁止とされる選択ス
トリング中のメモリセルおよび非選択ストリング中のメ
モリセルに、データの書き込みが行われないようにする
ために必要なチャネル電位（書き込み禁止電位）であ
る。また、パス電位は、書き込み動作時に選択ワード線
に印加するプログラム電位より低い範囲で、非書き込み
側の選択ストリングのチャネルおよび非選択のストリン
グのチャネルを、十分に書き込み禁止電位に昇圧するこ
とができる電位に選ばれる。
は、典型的には、プリチャージ手段にて第１のレベルに
プリチャージされたチャネルを、さらに第２のレベルに
昇圧する。また、昇圧手段は、好適には、ワード線の電
位を、少なくとも書き込み後のメモリセルのしきい値電
圧分だけ第１のレベルより高いパス電位に設定すること
により、チャネルを第２のレベルに昇圧する。この発明
の第２の発明において、昇圧ステップでは、典型的に
は、プリチャージ手段にて第１のレベルにプリチャージ
されたチャネルを、さらに第２のレベルに昇圧する。ま
た、昇圧ステップでは、好適には、ワード線の電位を、
少なくとも書き込み後のメモリセルのしきい値電圧分だ
け第１のレベルより高いパス電位に設定することによ
り、チャネルを第２のレベルに昇圧する。ここで、第２
のレベルは、典型的には、書き込み禁止とされる選択ス
トリング中のメモリセルおよび非選択ストリング中のメ
モリセルに、データの書き込みが行われないようにする
ために必要なチャネル電位（書き込み禁止電位）であ
る。また、パス電位は、書き込み動作時に選択ワード線
に印加するプログラム電位より低い範囲で、非書き込み
側の選択ストリングのチャネルおよび非選択のストリン
グのチャネルを、十分に書き込み禁止電位に昇圧するこ
とができる電位に選ばれる。
【００３３】この発明の第１の発明において、不揮発性
半導体記憶装置は、書き込みデータが格納されるデータ
ラッチ手段と、各ビット線の電位をデータラッチ手段に
格納された書き込みデータに応じた電位に設定するビッ
ト線電位設定手段と、ストリング群の中から１つのスト
リングを選択するストリング選択手段とをさらに有し、
好適には、プリチャージ手段にてチャネルを第１のレベ
ルにプリチャージし、さらに、昇圧手段にてチャネルを
第２のレベルに昇圧した後、ストリング選択手段にてス
トリングの選択を行うと共に、ビット線電位設定手段に
てビット線電位の設定を行う。この発明の第２の発明に
おいては、好適には、プリチャージステップにてチャネ
ルを第１のレベルにプリチャージし、さらに、昇圧ステ
ップにてチャネルを第２のレベルに昇圧した後、ストリ
ング群の中から１つのストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定す
る。
半導体記憶装置は、書き込みデータが格納されるデータ
ラッチ手段と、各ビット線の電位をデータラッチ手段に
格納された書き込みデータに応じた電位に設定するビッ
ト線電位設定手段と、ストリング群の中から１つのスト
リングを選択するストリング選択手段とをさらに有し、
好適には、プリチャージ手段にてチャネルを第１のレベ
ルにプリチャージし、さらに、昇圧手段にてチャネルを
第２のレベルに昇圧した後、ストリング選択手段にてス
トリングの選択を行うと共に、ビット線電位設定手段に
てビット線電位の設定を行う。この発明の第２の発明に
おいては、好適には、プリチャージステップにてチャネ
ルを第１のレベルにプリチャージし、さらに、昇圧ステ
ップにてチャネルを第２のレベルに昇圧した後、ストリ
ング群の中から１つのストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定す
る。
【００３４】上述のように構成されたこの発明の第１の
発明および第２の発明によれば、書き込み動作時に、ビ
ット線を共有するストリング群内の全ストリングを選択
し、これらの全ストリングのチャネルを第１のレベルに
プリチャージすると共に、フローティング状態にし、さ
らに、ワード線との容量結合によって第１のレベルより
高い第２のレベルに昇圧することにより、ビット線を共
有するストリング群内の全ストリングのチャネルを十分
な書き込み禁止電位に充電することができる。そして、
この後に、ストリング群の中から書き込み対象のストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定し、選択ストリングにおける選
択ワード線上のメモリセルにデータを書き込むことによ
り、非選択ストリング中のメモリセルへのデータの誤書
き込みを防止することができると共に、その動作マージ
ンを大きくすることができる。
発明および第２の発明によれば、書き込み動作時に、ビ
ット線を共有するストリング群内の全ストリングを選択
し、これらの全ストリングのチャネルを第１のレベルに
プリチャージすると共に、フローティング状態にし、さ
らに、ワード線との容量結合によって第１のレベルより
高い第２のレベルに昇圧することにより、ビット線を共
有するストリング群内の全ストリングのチャネルを十分
な書き込み禁止電位に充電することができる。そして、
この後に、ストリング群の中から書き込み対象のストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定し、選択ストリングにおける選
択ワード線上のメモリセルにデータを書き込むことによ
り、非選択ストリング中のメモリセルへのデータの誤書
き込みを防止することができると共に、その動作マージ
ンを大きくすることができる。
【００３５】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００３６】図１は、この発明の一実施形態によるＮＡ
ＮＤ型フラッシュメモリの構成例を示す略線図である。
図１に示すように、このＮＡＮＤ型フラッシュメモリに
おいては、メモリセルアレイ１にロウ回路２、カラム回
路３、基板電位制御回路４などが接続されている。
ＮＤ型フラッシュメモリの構成例を示す略線図である。
図１に示すように、このＮＡＮＤ型フラッシュメモリに
おいては、メモリセルアレイ１にロウ回路２、カラム回
路３、基板電位制御回路４などが接続されている。
【００３７】メモリセルアレイ１は、行方向および列方
向にマトリックス状に配列された複数のＮＡＮＤストリ
ングと、これらのＮＡＮＤストリングと接続されたワー
ド線、ビット線、選択ゲート線、ソース線などにより構
成されている。このメモリセルアレイ１の具体的な構成
については、後に図２を参照して詳細に説明する。この
メモリセルアレイ１は、列方法に複数のブロック（ブロ
ック１〜Ｋ）に分割されている。各ブロック内において
は、行方向に、ワード線および選択ゲート線を共有する
所定数のＮＡＮＤストリングが並列に配列されている。
このブロックは、メモリセルに記憶されたデータを消去
する際の消去単位となっている。
向にマトリックス状に配列された複数のＮＡＮＤストリ
ングと、これらのＮＡＮＤストリングと接続されたワー
ド線、ビット線、選択ゲート線、ソース線などにより構
成されている。このメモリセルアレイ１の具体的な構成
については、後に図２を参照して詳細に説明する。この
メモリセルアレイ１は、列方法に複数のブロック（ブロ
ック１〜Ｋ）に分割されている。各ブロック内において
は、行方向に、ワード線および選択ゲート線を共有する
所定数のＮＡＮＤストリングが並列に配列されている。
このブロックは、メモリセルに記憶されたデータを消去
する際の消去単位となっている。
【００３８】ロウ回路２およびカラム回路３は、その動
作によりメモリセルアレイ１中の任意のメモリセルを選
択するためのものである。この場合、ロウ回路２は、各
ブロックのロウデコード回路を含み、動作時に所定のワ
ード線電位を供給する昇圧回路と接続されている。カラ
ム回路３は、カラムデコード回路、各ビット線に接続さ
れたセンスアンプ回路やデータラッチ回路、ビット線電
位設定回路などを含む。基板電位制御回路４は、メモリ
セルアレイ１が形成される半導体基板領域の電位を制御
するためのものである。
作によりメモリセルアレイ１中の任意のメモリセルを選
択するためのものである。この場合、ロウ回路２は、各
ブロックのロウデコード回路を含み、動作時に所定のワ
ード線電位を供給する昇圧回路と接続されている。カラ
ム回路３は、カラムデコード回路、各ビット線に接続さ
れたセンスアンプ回路やデータラッチ回路、ビット線電
位設定回路などを含む。基板電位制御回路４は、メモリ
セルアレイ１が形成される半導体基板領域の電位を制御
するためのものである。
【００３９】さらに、このＮＡＮＤ型フラッシュメモリ
は、書き込み動作、読み出し動作、消去動作などを制御
するための制御回路５を有している。この制御回路５か
らは、ロウ回路２，カラム回路３および基板電位制御回
路４に対して制御信号を供給するための信号線が導出さ
れている。
は、書き込み動作、読み出し動作、消去動作などを制御
するための制御回路５を有している。この制御回路５か
らは、ロウ回路２，カラム回路３および基板電位制御回
路４に対して制御信号を供給するための信号線が導出さ
れている。
【００４０】図２は、このＮＡＮＤ型フラッシュメモリ
のメモリセルアレイ１の構成例を示す等価回路図であ
る。この一実施形態においては、一例として、同一のビ
ット線を共有するＮＡＮＤストリング群が２つのＮＡＮ
Ｄストリングからなり、また、各ＮＡＮＤストリング内
では８個のメモリセルトランジスタが直列接続（ＮＡＮ
Ｄ接続）されている場合について説明する。
のメモリセルアレイ１の構成例を示す等価回路図であ
る。この一実施形態においては、一例として、同一のビ
ット線を共有するＮＡＮＤストリング群が２つのＮＡＮ
Ｄストリングからなり、また、各ＮＡＮＤストリング内
では８個のメモリセルトランジスタが直列接続（ＮＡＮ
Ｄ接続）されている場合について説明する。
【００４１】図２に示すように、メモリセルアレイ１に
おいては、ビット線ＢＬ１にＮＡＮＤストリングＡ１，
Ａ２が接続され、ビット線ＢＬ２にＮＡＮＤストリング
Ａ３，Ａ４が接続されている。これらのＮＡＮＤストリ
ングＡ１〜Ａ４は、ワード線および選択ゲート線を共有
しており、同一ブロック内に配列されたＮＡＮＤストリ
ングである。
おいては、ビット線ＢＬ１にＮＡＮＤストリングＡ１，
Ａ２が接続され、ビット線ＢＬ２にＮＡＮＤストリング
Ａ３，Ａ４が接続されている。これらのＮＡＮＤストリ
ングＡ１〜Ａ４は、ワード線および選択ゲート線を共有
しており、同一ブロック内に配列されたＮＡＮＤストリ
ングである。
【００４２】ビット線ＢＬ１に対して接続されるＮＡＮ
ＤストリングＡ１は、エンハンスメント型の選択トラン
ジスタＳＧＴ１１，デプレション型の選択トランジスタ
ＳＧＴ１２、メモリセルＭ１０〜Ｍ１７およびエンハン
スメント型の選択トランジスタＳＧＴ１３により構成さ
れ、ＮＡＮＤストリングＡ２は、デプレション型の選択
トランジスタＳＧＴ２２、エンハンスメント型の選択ト
ランジスタＳＧＴ２１、メモリセルＭ２０〜Ｍ２７およ
びエンハンスメント型の選択トランジスタＳＧＴ２３に
より構成されている。また、ビット線ＢＬ２に対して接
続されるＮＡＮＤストリングＡ３は、エンハンスメント
型の選択トランジスタＳＧＴ３１、デプレション型の選
択トランジスタＳＧＴ３２、メモリセルＭ３０〜Ｍ３７
およびエンハンスメント型の選択トランジスタＳＧＴ３
３により構成され、ＮＡＮＤストリングＡ４は、デプレ
ッシン型の選択トランジスタＳＧＴ４２，エンハンスメ
ント型の選択トランジスタＳＧＴ４１、メモリセルＭ４
０〜Ｍ４７およびエンハンスメント型の選択トランジス
タＳＧＴ４３により構成されている。エンハンスメント
型の選択トランジスタＳＧＴ１１，ＳＧＴ２１，ＳＧＴ
３１，ＳＧＴ４１のしきい値電圧Ｖthsg1 、並びに、エ
ンハンスメント型の選択トランジスタＳＧＴ１３，ＳＧ
Ｔ２３，ＳＧＴ３３，ＳＧＴ４３のしきい値電圧Ｖthsg
3 は、例えばおよそ１．５Ｖ程度であり、デプレション
型の選択トランジスタＳＧＴ１２，ＳＧＴ２２，ＳＧＴ
３２，ＳＧＴ４２のしきい値電圧Ｖthsg2 は、例えばお
よそ−１．５Ｖ程度である。
ＤストリングＡ１は、エンハンスメント型の選択トラン
ジスタＳＧＴ１１，デプレション型の選択トランジスタ
ＳＧＴ１２、メモリセルＭ１０〜Ｍ１７およびエンハン
スメント型の選択トランジスタＳＧＴ１３により構成さ
れ、ＮＡＮＤストリングＡ２は、デプレション型の選択
トランジスタＳＧＴ２２、エンハンスメント型の選択ト
ランジスタＳＧＴ２１、メモリセルＭ２０〜Ｍ２７およ
びエンハンスメント型の選択トランジスタＳＧＴ２３に
より構成されている。また、ビット線ＢＬ２に対して接
続されるＮＡＮＤストリングＡ３は、エンハンスメント
型の選択トランジスタＳＧＴ３１、デプレション型の選
択トランジスタＳＧＴ３２、メモリセルＭ３０〜Ｍ３７
およびエンハンスメント型の選択トランジスタＳＧＴ３
３により構成され、ＮＡＮＤストリングＡ４は、デプレ
ッシン型の選択トランジスタＳＧＴ４２，エンハンスメ
ント型の選択トランジスタＳＧＴ４１、メモリセルＭ４
０〜Ｍ４７およびエンハンスメント型の選択トランジス
タＳＧＴ４３により構成されている。エンハンスメント
型の選択トランジスタＳＧＴ１１，ＳＧＴ２１，ＳＧＴ
３１，ＳＧＴ４１のしきい値電圧Ｖthsg1 、並びに、エ
ンハンスメント型の選択トランジスタＳＧＴ１３，ＳＧ
Ｔ２３，ＳＧＴ３３，ＳＧＴ４３のしきい値電圧Ｖthsg
3 は、例えばおよそ１．５Ｖ程度であり、デプレション
型の選択トランジスタＳＧＴ１２，ＳＧＴ２２，ＳＧＴ
３２，ＳＧＴ４２のしきい値電圧Ｖthsg2 は、例えばお
よそ−１．５Ｖ程度である。
【００４３】ＮＡＮＤストリングＡ１においては、メモ
リセルＭ１０のドレインが選択トランジスタＳＧＴ１
２，ＳＧＴ１１を介してビット線ＢＬ１と接続され、メ
モリセルＭ１７のソースが選択トランジスタＳＧＴ１３
を介してソース線ＳＬと接続されている。ＮＡＮＤスト
リングＡ２においては、メモリセルＭ２０のドレインが
選択トランジスタＳＧＴ２１，ＳＧＴ２２を介してビッ
ト線ＢＬ１と接続され、メモリセルＭ２７のソースが選
択トランジスタＳＧＴ２３を介してソース線ＳＬと接続
されている。メモリセルＭ１０〜Ｍ１７およびメモリセ
ルＭ２０〜Ｍ２７のコントロールゲートは、それぞれワ
ード線ＷＬ０〜ＷＬ７と接続されている。また、選択ト
ランジスタＳＧＴ１１，ＳＧＴ２２のゲートは選択ゲー
ト線ＳＧＬ１と接続され、選択トランジスタＳＧＴ１
２，ＳＧＴ２１のゲートは選択ゲート線ＳＧＬ２と接続
され、選択トランジスタＳＧＴ１３，ＳＧＴ２３のゲー
トは選択ゲート線ＳＧＬ３と接続されている。
リセルＭ１０のドレインが選択トランジスタＳＧＴ１
２，ＳＧＴ１１を介してビット線ＢＬ１と接続され、メ
モリセルＭ１７のソースが選択トランジスタＳＧＴ１３
を介してソース線ＳＬと接続されている。ＮＡＮＤスト
リングＡ２においては、メモリセルＭ２０のドレインが
選択トランジスタＳＧＴ２１，ＳＧＴ２２を介してビッ
ト線ＢＬ１と接続され、メモリセルＭ２７のソースが選
択トランジスタＳＧＴ２３を介してソース線ＳＬと接続
されている。メモリセルＭ１０〜Ｍ１７およびメモリセ
ルＭ２０〜Ｍ２７のコントロールゲートは、それぞれワ
ード線ＷＬ０〜ＷＬ７と接続されている。また、選択ト
ランジスタＳＧＴ１１，ＳＧＴ２２のゲートは選択ゲー
ト線ＳＧＬ１と接続され、選択トランジスタＳＧＴ１
２，ＳＧＴ２１のゲートは選択ゲート線ＳＧＬ２と接続
され、選択トランジスタＳＧＴ１３，ＳＧＴ２３のゲー
トは選択ゲート線ＳＧＬ３と接続されている。
【００４４】ビット線ＢＬ２と接続されるＮＡＮＤスト
リングＡ３，Ａ４、並びに、図示省略した他のビット線
と接続される２つのＮＡＮＤストリングにおいても、上
述と同様の接続関係とされている。
リングＡ３，Ａ４、並びに、図示省略した他のビット線
と接続される２つのＮＡＮＤストリングにおいても、上
述と同様の接続関係とされている。
【００４５】このメモリセルアレイ１においては、ペー
ジ単位でデータの書き込みおよび読み出しが行われる。
この際、メモリセルアレイ１の各メモリセルには、１ビ
ットからなり２値をとるデータ、すなわち、データ”
０”、”１”が記憶される。図３に、１つのメモリセル
に１ビットからなり２値をとるデータを記憶する場合
の、メモリセルのしきい値電圧の分布とデータ内容との
対応関係を示す。
ジ単位でデータの書き込みおよび読み出しが行われる。
この際、メモリセルアレイ１の各メモリセルには、１ビ
ットからなり２値をとるデータ、すなわち、データ”
０”、”１”が記憶される。図３に、１つのメモリセル
に１ビットからなり２値をとるデータを記憶する場合
の、メモリセルのしきい値電圧の分布とデータ内容との
対応関係を示す。
【００４６】図３に示すようにメモリセルのしきい値線
圧Ｖthは、データ”０”、”１”に対応した２状態をと
る。すなわち、図３において、分布Ａはデータ”０”が
書き込まれて正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、この場合、しきい値電圧Ｖ
thのターゲット値はおよそ１Ｖ程度である。また、分布
Ｂはデータ”１”が書き込まれて負のしきい値電圧の消
去状態とされるメモリセルの分布であり、この場合、し
きい値電圧Ｖthのターゲット値はおよそ−３Ｖ程度であ
る。
圧Ｖthは、データ”０”、”１”に対応した２状態をと
る。すなわち、図３において、分布Ａはデータ”０”が
書き込まれて正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、この場合、しきい値電圧Ｖ
thのターゲット値はおよそ１Ｖ程度である。また、分布
Ｂはデータ”１”が書き込まれて負のしきい値電圧の消
去状態とされるメモリセルの分布であり、この場合、し
きい値電圧Ｖthのターゲット値はおよそ−３Ｖ程度であ
る。
【００４７】次に、上述のように構成されたこの一実施
形態によるＮＡＮＤ型フラッシュメモリのデータ書き込
み方法について説明する。この一実施形態によるＮＡＮ
Ｄ型フラッシュメモリのデータ書き込み方法は、シェア
ードビット線型のメモリセルアレイ構成において、書き
込み選択ブロック内の全ＮＡＮＤストリングを選択し、
これらの全ストリングのチャネルへの充電を行うと共
に、これらのチャネルをフローティング状態とし、さら
に、ワード線との容量結合によって昇圧した後、ビット
線を共有するＮＡＮＤストリング群の中から１つのＮＡ
ＮＤストリングを選択すると共に、各ビット線の電位を
書き込みデータに応じた電位に設定することを特徴とす
る。すなわち、「ワード線電位上昇に伴うＮＡＮＤスト
リングのチャネルのフローティング化および昇圧０を行
った後に、「選択ゲート線によるＮＮＤストリングの選
択および書き込みデータに応じたビット線電位の設定」
を行うことを特徴とする。
形態によるＮＡＮＤ型フラッシュメモリのデータ書き込
み方法について説明する。この一実施形態によるＮＡＮ
Ｄ型フラッシュメモリのデータ書き込み方法は、シェア
ードビット線型のメモリセルアレイ構成において、書き
込み選択ブロック内の全ＮＡＮＤストリングを選択し、
これらの全ストリングのチャネルへの充電を行うと共
に、これらのチャネルをフローティング状態とし、さら
に、ワード線との容量結合によって昇圧した後、ビット
線を共有するＮＡＮＤストリング群の中から１つのＮＡ
ＮＤストリングを選択すると共に、各ビット線の電位を
書き込みデータに応じた電位に設定することを特徴とす
る。すなわち、「ワード線電位上昇に伴うＮＡＮＤスト
リングのチャネルのフローティング化および昇圧０を行
った後に、「選択ゲート線によるＮＮＤストリングの選
択および書き込みデータに応じたビット線電位の設定」
を行うことを特徴とする。
【００４８】図４は、この一実施形態によるＮＡＮＤ型
フラッシュメモリのデータ書き込み方法を説明するため
のタイミングチャートである。図４においては、書き込
み動作時のビット線ＢＬ１，ＢＬ２、選択ゲート線ＳＧ
Ｌ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線Ｓ
Ｌの設定電位が示され、また、ＮＡＮＤストリングＡ１
〜Ａ４のノードＮ１〜Ｎ４の電位（チャネル電位）がＶ
ch１〜Ｖch４で示されている。
フラッシュメモリのデータ書き込み方法を説明するため
のタイミングチャートである。図４においては、書き込
み動作時のビット線ＢＬ１，ＢＬ２、選択ゲート線ＳＧ
Ｌ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線Ｓ
Ｌの設定電位が示され、また、ＮＡＮＤストリングＡ１
〜Ａ４のノードＮ１〜Ｎ４の電位（チャネル電位）がＶ
ch１〜Ｖch４で示されている。
【００４９】以下に、この図４に示すタイミングチャー
トを参照して、この一実施形態によるＮＡＮＤ型フラッ
シュメモリのデータ書き込み方法における具体的な動作
について説明する。
トを参照して、この一実施形態によるＮＡＮＤ型フラッ
シュメモリのデータ書き込み方法における具体的な動作
について説明する。
【００５０】図４に示すように、まず、選択ゲート線Ｓ
ＧＬ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線
ＳＬが電位ＶSSに設定された状態で、選択ブロック内の
全ビット線ＢＬ１，ＢＬ２はカラム回路３のセンスアン
プ／データラッチ回路から切り離されて電位ＶSSに設定
されている（時刻ｔ０）。このとき、ＮＡＮＤストリン
グＡ１〜Ａ４は、それぞれビット線ＢＬ１，ＢＬ２から
切り離されており、ノードＮ１〜Ｎ４の電位Ｖch１〜Ｖ
ch４は、何れも電位ＶSSであるものとする。
ＧＬ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線
ＳＬが電位ＶSSに設定された状態で、選択ブロック内の
全ビット線ＢＬ１，ＢＬ２はカラム回路３のセンスアン
プ／データラッチ回路から切り離されて電位ＶSSに設定
されている（時刻ｔ０）。このとき、ＮＡＮＤストリン
グＡ１〜Ａ４は、それぞれビット線ＢＬ１，ＢＬ２から
切り離されており、ノードＮ１〜Ｎ４の電位Ｖch１〜Ｖ
ch４は、何れも電位ＶSSであるものとする。
【００５１】この状態で、時刻ｔ１に、まず、選択ゲー
ト線ＳＧＬ１，ＳＧＬ２の電位が電位ＶCCに設定され
る。これにより、各ビット線と接続されたストリング群
の全ストリング、したがって、この場合、選択ブロック
内の全ＮＡＮＤストリングが選択される。これと共に、
選択ブロック内の全ビット線ＢＬ１，ＢＬ２の電位が電
位ＶCCに設定され、選択ブロック内の全ＮＡＮＤストリ
ングＡ１〜Ａ４のチャネルへのプリチャージ動作が開始
される。これにより、ＮＡＮＤストリングＡ１〜Ａ４の
ノードＮ１〜Ｎ４は、電位（Ｖth−Ｖthsg1 ）にプリチ
ャージされる。ここで、Ｖthsg1 は、各ＮＡＮＤストリ
ングＡ１〜Ａ４におけるビット線側のエンハンスメント
型選択トランジスタのしきい値電圧であり、例えば１．
５Ｖ程度である。したがって、この場合、ＮＡＮＤスト
リングＡ１〜Ａ４のノードＮ１〜Ｎ４の電位はいずれも
１．５Ｖ程度となる。
ト線ＳＧＬ１，ＳＧＬ２の電位が電位ＶCCに設定され
る。これにより、各ビット線と接続されたストリング群
の全ストリング、したがって、この場合、選択ブロック
内の全ＮＡＮＤストリングが選択される。これと共に、
選択ブロック内の全ビット線ＢＬ１，ＢＬ２の電位が電
位ＶCCに設定され、選択ブロック内の全ＮＡＮＤストリ
ングＡ１〜Ａ４のチャネルへのプリチャージ動作が開始
される。これにより、ＮＡＮＤストリングＡ１〜Ａ４の
ノードＮ１〜Ｎ４は、電位（Ｖth−Ｖthsg1 ）にプリチ
ャージされる。ここで、Ｖthsg1 は、各ＮＡＮＤストリ
ングＡ１〜Ａ４におけるビット線側のエンハンスメント
型選択トランジスタのしきい値電圧であり、例えば１．
５Ｖ程度である。したがって、この場合、ＮＡＮＤスト
リングＡ１〜Ａ４のノードＮ１〜Ｎ４の電位はいずれも
１．５Ｖ程度となる。
【００５２】次に、選択ブロック内の全ビット線が電位
ＶCCに設定され、かつ、全ＮＡＮＤストリングが選択さ
れた状態で、時刻ｔ２に、選択ブロックの全ワード線Ｗ
Ｌ０〜ＷＬ７の電位が所定のパス電位Ｖpassに設定され
る。このパス電位Ｖpassは、後述するプログラム電位Ｖ
PGM より低い電圧であり、かつ、少なくとも書き込み後
のメモリセルのしきい値電圧分だけ、Ｖth−Ｖthsg1 よ
り高い電圧である。ここでは、このパス電位Ｖpassは例
えば１０Ｖ程度に選ばれる。このとき、各ＮＡＮＤスト
リングＡ１〜Ａ４においては、チャネル電位全体が電位
（Ｖth−Ｖthsg1 ）になると、選択トランジスタＳＧＴ
１１，ＳＧＴ２１，ＳＧＴ３１，ＳＧＴ４１はカットオ
フ状態となる。これにより、各ＮＡＮＤストリングＡ１
〜Ａ４のチャネルは、それぞれビット線ＢＬ１，ＢＬ２
から切り離されてフローティング状態となり、ワード線
との容量結合によって所定の書き込み禁止電位に昇圧さ
れる。
ＶCCに設定され、かつ、全ＮＡＮＤストリングが選択さ
れた状態で、時刻ｔ２に、選択ブロックの全ワード線Ｗ
Ｌ０〜ＷＬ７の電位が所定のパス電位Ｖpassに設定され
る。このパス電位Ｖpassは、後述するプログラム電位Ｖ
PGM より低い電圧であり、かつ、少なくとも書き込み後
のメモリセルのしきい値電圧分だけ、Ｖth−Ｖthsg1 よ
り高い電圧である。ここでは、このパス電位Ｖpassは例
えば１０Ｖ程度に選ばれる。このとき、各ＮＡＮＤスト
リングＡ１〜Ａ４においては、チャネル電位全体が電位
（Ｖth−Ｖthsg1 ）になると、選択トランジスタＳＧＴ
１１，ＳＧＴ２１，ＳＧＴ３１，ＳＧＴ４１はカットオ
フ状態となる。これにより、各ＮＡＮＤストリングＡ１
〜Ａ４のチャネルは、それぞれビット線ＢＬ１，ＢＬ２
から切り離されてフローティング状態となり、ワード線
との容量結合によって所定の書き込み禁止電位に昇圧さ
れる。
【００５３】このようにして書き込み禁止電位に昇圧さ
れたＮＡＮＤストリングＡ１〜Ａ４のチャネル電位は、
（Ｖth−Ｖthsg1 ）＋αで表され、例えばＶCCが３Ｖ、
書き込み後のメモリセルのしきい値電圧が１Ｖで、パス
電位Ｖpassが１０Ｖの場合、ＮＡＮＤストリングのチャ
ネルとワード線との容量結合比を０．５とすると、（Ｖ
th−Ｖthsg1 ）＋α＝１．５＋（１０−１−１．５）×
０．５＝５．２５Ｖとなる。
れたＮＡＮＤストリングＡ１〜Ａ４のチャネル電位は、
（Ｖth−Ｖthsg1 ）＋αで表され、例えばＶCCが３Ｖ、
書き込み後のメモリセルのしきい値電圧が１Ｖで、パス
電位Ｖpassが１０Ｖの場合、ＮＡＮＤストリングのチャ
ネルとワード線との容量結合比を０．５とすると、（Ｖ
th−Ｖthsg1 ）＋α＝１．５＋（１０−１−１．５）×
０．５＝５．２５Ｖとなる。
【００５４】以上により、ＮＡＮＤストリングのチャネ
ルのプリチャージ動作および昇圧動作が完了する。この
後、ビット線を共有するＮＡＮＤストリング群の中から
書き込み対象のＮＡＮＤストリングが選択されると共
に、各ビット線の電位が書き込みデータに応じた電位に
設定される。ここでは、例えば、ビット線ＢＬ１を非書
き込みビット線（データ”１”書き込み）、ビット線Ｂ
Ｌ２を書き込みビット線（データ”０”書き込み）とす
ると共に、ビット線を共有するＮＡＮＤストリング群の
うち、選択ゲート線ＳＧＬ１によって選択されるＮＡＮ
ＤストリングＡ１，Ａ３を選択ストリングとしてデータ
を書き込みを行うものとする。また、ワード線ＷＬ０〜
ＷＬ７のうち、ワード線ＷＬ２が選択ワード線として選
択されるものとする。
ルのプリチャージ動作および昇圧動作が完了する。この
後、ビット線を共有するＮＡＮＤストリング群の中から
書き込み対象のＮＡＮＤストリングが選択されると共
に、各ビット線の電位が書き込みデータに応じた電位に
設定される。ここでは、例えば、ビット線ＢＬ１を非書
き込みビット線（データ”１”書き込み）、ビット線Ｂ
Ｌ２を書き込みビット線（データ”０”書き込み）とす
ると共に、ビット線を共有するＮＡＮＤストリング群の
うち、選択ゲート線ＳＧＬ１によって選択されるＮＡＮ
ＤストリングＡ１，Ａ３を選択ストリングとしてデータ
を書き込みを行うものとする。また、ワード線ＷＬ０〜
ＷＬ７のうち、ワード線ＷＬ２が選択ワード線として選
択されるものとする。
【００５５】すなわち、全ＮＡＮＤストリングＡ１〜Ａ
４のチャネルが書き込み禁止電位に充電された状態で、
時刻ｔ３に、ビット線を共有するＮＡＮＤストリング群
の中から所定のＮＡＮＤストリングを選択するため、選
択ゲート線ＳＧＬ１を電位ＶCCに保持したまま、選択ゲ
ート線ＳＧＬ２の電位が電位ＶSSに設定される。これに
より、ＮＡＮＤストリングＡ１，Ａ３のエンハンスメン
ト型の選択トランジスタＳＧＴ１１，ＳＧＴ３１のゲー
トに電位ＶCCが印加され、ＮＡＮＤストリングＡ２，Ａ
４のエンハンスメント型の選択トランジスタＳＧＴ２
１，ＳＧＴ４１に電位ＶSSが印加された状態となる。し
たがって、ビット線を共有するＮＡＮＤストリング群の
うち、ＮＡＮＤストリングＡ１，Ａ３が書き込み対象と
して選択され、非選択ストリングのＮＡＮＤストリング
Ａ２，Ａ４は、ビット線ＢＬ１，ＢＬ２とつながるパス
が遮断される。
４のチャネルが書き込み禁止電位に充電された状態で、
時刻ｔ３に、ビット線を共有するＮＡＮＤストリング群
の中から所定のＮＡＮＤストリングを選択するため、選
択ゲート線ＳＧＬ１を電位ＶCCに保持したまま、選択ゲ
ート線ＳＧＬ２の電位が電位ＶSSに設定される。これに
より、ＮＡＮＤストリングＡ１，Ａ３のエンハンスメン
ト型の選択トランジスタＳＧＴ１１，ＳＧＴ３１のゲー
トに電位ＶCCが印加され、ＮＡＮＤストリングＡ２，Ａ
４のエンハンスメント型の選択トランジスタＳＧＴ２
１，ＳＧＴ４１に電位ＶSSが印加された状態となる。し
たがって、ビット線を共有するＮＡＮＤストリング群の
うち、ＮＡＮＤストリングＡ１，Ａ３が書き込み対象と
して選択され、非選択ストリングのＮＡＮＤストリング
Ａ２，Ａ４は、ビット線ＢＬ１，ＢＬ２とつながるパス
が遮断される。
【００５６】次に、所定時間経過後、時刻ｔ４に、選択
ブロック内の全ビット線がカラム回路３のセンスアンプ
／データラッチ回路と接続され、各ビット線の電位がデ
ータラッチ回路にロードされた書き込みデータに応じた
電位に設定される。この場合、データ”１”書き込みの
非書き込みビット線であるビット線ＢＬ１には電位ＶCC
が供給され、データ”０”書き込みの書き込みビット線
であるビット線ＢＬ２には電位ＶSSが供給される。この
結果、選択ストリングのうち、書き込み側のビット線Ｂ
Ｌ２と接続されたＮＡＮＤストリングＡ３においては、
エンハンスメント型の選択トランジスタＳＧＴ３１がオ
ン状態になることにより、上述のプリチャージ動作およ
び昇圧動作によって書き込み禁止電位に充電されたチャ
ネル電位全体が、電位ＶSSに放電される。一方、選択ス
トリングのうち非書き込み側のビット線ＢＬ１と接続さ
れたＮＡＮＤストリングＡ１においては、エンハンスメ
ント型の選択トランジスタＳＧＴ１１がカットオフ状態
に保持されるため、チャネルは書き込み禁止電位に充電
された状態に保持される。また、非選択ストリングであ
るＮＡＮＤストリングＡ２，Ａ４においては、選択ゲー
ト線ＳＧＬ２（設定電位は電位ＶSS）によってエンハン
スメント型の選択トランジスタＳＧＴ２１，ＳＧＴ４１
がオフ状態とされているため、これらのチャネルも書き
込み禁止電位に充電された状態に保持される。
ブロック内の全ビット線がカラム回路３のセンスアンプ
／データラッチ回路と接続され、各ビット線の電位がデ
ータラッチ回路にロードされた書き込みデータに応じた
電位に設定される。この場合、データ”１”書き込みの
非書き込みビット線であるビット線ＢＬ１には電位ＶCC
が供給され、データ”０”書き込みの書き込みビット線
であるビット線ＢＬ２には電位ＶSSが供給される。この
結果、選択ストリングのうち、書き込み側のビット線Ｂ
Ｌ２と接続されたＮＡＮＤストリングＡ３においては、
エンハンスメント型の選択トランジスタＳＧＴ３１がオ
ン状態になることにより、上述のプリチャージ動作およ
び昇圧動作によって書き込み禁止電位に充電されたチャ
ネル電位全体が、電位ＶSSに放電される。一方、選択ス
トリングのうち非書き込み側のビット線ＢＬ１と接続さ
れたＮＡＮＤストリングＡ１においては、エンハンスメ
ント型の選択トランジスタＳＧＴ１１がカットオフ状態
に保持されるため、チャネルは書き込み禁止電位に充電
された状態に保持される。また、非選択ストリングであ
るＮＡＮＤストリングＡ２，Ａ４においては、選択ゲー
ト線ＳＧＬ２（設定電位は電位ＶSS）によってエンハン
スメント型の選択トランジスタＳＧＴ２１，ＳＧＴ４１
がオフ状態とされているため、これらのチャネルも書き
込み禁止電位に充電された状態に保持される。
【００５７】これと共に、時刻ｔ４に、ワード線ＷＬ０
〜ＷＬ７のうち、選択ワード線であるワード線ＷＬ２の
電位を所定のプログラム電位ＶPGM （例えば１６Ｖ程
度）に上昇させることにより、選択されたメモリセルへ
の実質的なデータの書き込みが開始される。このとき、
ワード線ＷＬ２以外のパスワード線（ワード線ＷＬ０，
ＷＬ１，ＷＬ３〜ＷＬ７）の電位はパス電位Ｖpassに保
持される。これにより、ＮＡＮＤストリングＡ３中の選
択ワード線ＷＬ２上のメモリセルＭ３２においては、そ
のコントロールゲートに印加されるプログラム電圧ＶPG
M とチャネル電位との電界によりフローティングゲート
に電子が注入され、データの書き込みが行われる。一
方、ＮＡＮＤストリングＡ１および非選択のＮＡＮＤス
トリングＡ２，Ａ４のチャネル電位は、上述のプリチャ
ージ動作および昇圧動作によって書き込み禁止電位（例
えば５．２５Ｖ程度）となっているため、これらのＮＡ
ＮＤストリングＡ１，Ａ２，Ａ４中の選択ワード線ＷＬ
２上のメモリセルＭ１２，Ｍ２２，Ｍ４２においては、
コントロールゲートとチャネルとの電位差がおよそ１
０．７５Ｖ程度で、フローティングゲートに電子が注入
されず、データの書き込みは行われない。
〜ＷＬ７のうち、選択ワード線であるワード線ＷＬ２の
電位を所定のプログラム電位ＶPGM （例えば１６Ｖ程
度）に上昇させることにより、選択されたメモリセルへ
の実質的なデータの書き込みが開始される。このとき、
ワード線ＷＬ２以外のパスワード線（ワード線ＷＬ０，
ＷＬ１，ＷＬ３〜ＷＬ７）の電位はパス電位Ｖpassに保
持される。これにより、ＮＡＮＤストリングＡ３中の選
択ワード線ＷＬ２上のメモリセルＭ３２においては、そ
のコントロールゲートに印加されるプログラム電圧ＶPG
M とチャネル電位との電界によりフローティングゲート
に電子が注入され、データの書き込みが行われる。一
方、ＮＡＮＤストリングＡ１および非選択のＮＡＮＤス
トリングＡ２，Ａ４のチャネル電位は、上述のプリチャ
ージ動作および昇圧動作によって書き込み禁止電位（例
えば５．２５Ｖ程度）となっているため、これらのＮＡ
ＮＤストリングＡ１，Ａ２，Ａ４中の選択ワード線ＷＬ
２上のメモリセルＭ１２，Ｍ２２，Ｍ４２においては、
コントロールゲートとチャネルとの電位差がおよそ１
０．７５Ｖ程度で、フローティングゲートに電子が注入
されず、データの書き込みは行われない。
【００５８】次に、ワード線ＷＬ２に関するメモリセル
へのデータの書き込みが終了すると、時刻ｔ５に、ワー
ド線ＷＬ０〜ＷＬ７の電位が電位ＶSSにリセットされ
る。これにより、書き込み禁止電位に充電されているＮ
ＡＮＤストリングＡ１およびＮＡＮＤストリングＡ２，
Ａ４のチャネルは、いずれも電位ＶSSに放電される。次
に、時刻ｔ６に、選択ゲート線ＳＧＬ１およびビット線
ＢＬ１の電位が電位ＶSSにリセットされ、一連の書き込
み動作が終了する。
へのデータの書き込みが終了すると、時刻ｔ５に、ワー
ド線ＷＬ０〜ＷＬ７の電位が電位ＶSSにリセットされ
る。これにより、書き込み禁止電位に充電されているＮ
ＡＮＤストリングＡ１およびＮＡＮＤストリングＡ２，
Ａ４のチャネルは、いずれも電位ＶSSに放電される。次
に、時刻ｔ６に、選択ゲート線ＳＧＬ１およびビット線
ＢＬ１の電位が電位ＶSSにリセットされ、一連の書き込
み動作が終了する。
【００５９】この後、公知の手法により書き込みベリフ
ァイ動作が実行されるが、ここでは説明を省略する。
ァイ動作が実行されるが、ここでは説明を省略する。
【００６０】以上のように、この一実施形態によれば、
書き込み動作時に、まず、書き込み選択ブロック内の全
ＮＡＮＤストリングを選択し、これらの全ＮＡＮＤスト
リングのチャネルをビット線側からの充電によって電位
（ＶCC−Ｖthsg1 ）にプリチャージすると共に、これら
のチャネルをフローティング状態とし、さらに、ワード
線との容量結合によって（ＶCC−Ｖthsg1 ）＋αに昇圧
することにより、選択ブロック内の全ストリングのチャ
ネルを十分な書き込み禁止電位に充電することができ
る。そして、この後に、ビット線を共有するストリング
群の中から書き込み対象のＮＡＮＤストリングを選択す
ると共に、各ビット線の電位を書き込みデータに応じた
電位に設定してメモリセルへの実質的なデータの書き込
み動作を開始することにより、非選択ストリング中の選
択ワード線上のメモリセルのフローティングゲートに誤
った電子注入が行われるなく、選択ストリング中の選択
ワード線上のメモリセルに対してのみ正しいデータを書
き込むことができる。すなわち、「ワード線電位の上昇
に伴うＮＡＮＤストリングのチャネルのフローティング
化および昇圧」を行った後に、「選択ゲート線によるＮ
ＡＮＤストリングの選択および書き込みデータに応じた
ビット線電位の設定」を行うようにしていることによ
り、シェアードビット線型のメモリセルアレイ構造を採
用しつつも、書き込み動作時に、データの誤書き込みを
防止することができると共に、その動作マージンを大き
くすることができるという利点を得ることができる。
書き込み動作時に、まず、書き込み選択ブロック内の全
ＮＡＮＤストリングを選択し、これらの全ＮＡＮＤスト
リングのチャネルをビット線側からの充電によって電位
（ＶCC−Ｖthsg1 ）にプリチャージすると共に、これら
のチャネルをフローティング状態とし、さらに、ワード
線との容量結合によって（ＶCC−Ｖthsg1 ）＋αに昇圧
することにより、選択ブロック内の全ストリングのチャ
ネルを十分な書き込み禁止電位に充電することができ
る。そして、この後に、ビット線を共有するストリング
群の中から書き込み対象のＮＡＮＤストリングを選択す
ると共に、各ビット線の電位を書き込みデータに応じた
電位に設定してメモリセルへの実質的なデータの書き込
み動作を開始することにより、非選択ストリング中の選
択ワード線上のメモリセルのフローティングゲートに誤
った電子注入が行われるなく、選択ストリング中の選択
ワード線上のメモリセルに対してのみ正しいデータを書
き込むことができる。すなわち、「ワード線電位の上昇
に伴うＮＡＮＤストリングのチャネルのフローティング
化および昇圧」を行った後に、「選択ゲート線によるＮ
ＡＮＤストリングの選択および書き込みデータに応じた
ビット線電位の設定」を行うようにしていることによ
り、シェアードビット線型のメモリセルアレイ構造を採
用しつつも、書き込み動作時に、データの誤書き込みを
防止することができると共に、その動作マージンを大き
くすることができるという利点を得ることができる。
【００６１】さらに、この一実施形態によれば、全ＮＡ
ＮＤストリングのチャネルを電位（ＶCC−Ｖthsg1 ）に
プリチャージした後、ＮＡＮＤストリングの選択および
書き込みデータに応じたビット線電位の設定を行う前
に、全ＮＡＮＤストリングのチャネルをワード線との容
量結合によって（ＶCC−Ｖthsg1 ）＋αに昇圧させてい
ることにより、次のような利点をあわせて得ることがで
きる。
ＮＤストリングのチャネルを電位（ＶCC−Ｖthsg1 ）に
プリチャージした後、ＮＡＮＤストリングの選択および
書き込みデータに応じたビット線電位の設定を行う前
に、全ＮＡＮＤストリングのチャネルをワード線との容
量結合によって（ＶCC−Ｖthsg1 ）＋αに昇圧させてい
ることにより、次のような利点をあわせて得ることがで
きる。
【００６２】すなわち、シェアードビット線型のＮＡＮ
Ｄ型フラッシュメモリにおいて、非選択ストリングのチ
ャネルが十分な書き込み禁止電位に充電されないとい
う、従来技術の有する問題点を解決するためには、各ビ
ット線を書き込みデータに応じた電位に設定する前に、
予めビット線を共有するＮＡＮＤストリング群のうち非
選択ストリングのチャネルをプリチャージしておくこと
により、一定の効果が得られると考えられる。したがっ
て、この一実施形態による手法以外に、図５に示すよう
に、時刻ｔ１の時点で非選択ストリングのチャネルを電
位（ＶCC−Ｖthsg1 ）に充電しておき、その後の実質的
なメモリセルへの書き込み動作時（時刻ｔ５〜ｔ６）
に、ワード線との容量結合によってチャネル電位を昇圧
させる手法も考えられる。
Ｄ型フラッシュメモリにおいて、非選択ストリングのチ
ャネルが十分な書き込み禁止電位に充電されないとい
う、従来技術の有する問題点を解決するためには、各ビ
ット線を書き込みデータに応じた電位に設定する前に、
予めビット線を共有するＮＡＮＤストリング群のうち非
選択ストリングのチャネルをプリチャージしておくこと
により、一定の効果が得られると考えられる。したがっ
て、この一実施形態による手法以外に、図５に示すよう
に、時刻ｔ１の時点で非選択ストリングのチャネルを電
位（ＶCC−Ｖthsg1 ）に充電しておき、その後の実質的
なメモリセルへの書き込み動作時（時刻ｔ５〜ｔ６）
に、ワード線との容量結合によってチャネル電位を昇圧
させる手法も考えられる。
【００６３】ここで、比較のため、図５のタイミングチ
ャートに示す動作に従った、ＮＡＮＤ型フラッシュメモ
リのデータ書き込み方法について具体的に説明する。こ
の場合、メモリセルアレイは、この一実施形態の図２に
示すと同様に構成されているものとする。図５において
は、書き込み動作時のビット線ＢＬ１，ＢＬ２、選択ゲ
ート線ＳＧＬ１〜ＳＧＬ３、選択ワード線ＳＷＬ、パス
ワード線ＰＷＬ、ソース線の設定電位が示され、また、
ＮＡＮＤストリングＡ１〜Ａ４のノードＮ１〜Ｎ４の電
位（チャネル電位）がＶch１〜Ｖch４で示されている。
また、ここでは、ビット線ＢＬ１を非書き込みビット線
（データ”１”書き込み）、ビット線ＢＬ２を書き込み
ビット線（データ”０”書き込み）とし、ビット線を共
有するＮＡＮＤストリング群のうち、選択ゲート線ＳＧ
Ｌ１によって選択されるＮＡＮＤストリングＡ１，Ａ３
を選択ストリングとしてデータの書き込みを行うものと
して説明する。
ャートに示す動作に従った、ＮＡＮＤ型フラッシュメモ
リのデータ書き込み方法について具体的に説明する。こ
の場合、メモリセルアレイは、この一実施形態の図２に
示すと同様に構成されているものとする。図５において
は、書き込み動作時のビット線ＢＬ１，ＢＬ２、選択ゲ
ート線ＳＧＬ１〜ＳＧＬ３、選択ワード線ＳＷＬ、パス
ワード線ＰＷＬ、ソース線の設定電位が示され、また、
ＮＡＮＤストリングＡ１〜Ａ４のノードＮ１〜Ｎ４の電
位（チャネル電位）がＶch１〜Ｖch４で示されている。
また、ここでは、ビット線ＢＬ１を非書き込みビット線
（データ”１”書き込み）、ビット線ＢＬ２を書き込み
ビット線（データ”０”書き込み）とし、ビット線を共
有するＮＡＮＤストリング群のうち、選択ゲート線ＳＧ
Ｌ１によって選択されるＮＡＮＤストリングＡ１，Ａ３
を選択ストリングとしてデータの書き込みを行うものと
して説明する。
【００６４】図５に示すように、まず、選択ゲート線Ｓ
ＧＬ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線
ＳＬが電位ＶSSに設定された状態で、選択ブロック内の
全ビット線ＢＬ１，ＢＬ２はカラム回路３のセンスアン
プ／データラッチ回路から切り離されて電位ＶSSに設定
される（時刻ｔ０）。このとき、ＮＡＮＤストリングＡ
１〜Ａ４は、それぞれビット線ＢＬ１，ＢＬ２から切り
離されており、ノードＮ１〜Ｎ４の電位は、いずれも電
位ＶSSであるものとする。
ＧＬ１〜ＳＧＬ３、ワード線ＷＬ０〜ＷＬ７、ソース線
ＳＬが電位ＶSSに設定された状態で、選択ブロック内の
全ビット線ＢＬ１，ＢＬ２はカラム回路３のセンスアン
プ／データラッチ回路から切り離されて電位ＶSSに設定
される（時刻ｔ０）。このとき、ＮＡＮＤストリングＡ
１〜Ａ４は、それぞれビット線ＢＬ１，ＢＬ２から切り
離されており、ノードＮ１〜Ｎ４の電位は、いずれも電
位ＶSSであるものとする。
【００６５】この状態で、時刻ｔ１に、選択ゲート線Ｓ
ＧＬ１，ＳＧＬ２の電位が電位ＶCCに設定される。これ
により、選択ブロック内の全ＮＡＮＤストリングが選択
される。これと共に、選択ブロック内の全ビット線ＢＬ
１，ＢＬ２の電位が電位ＶCCに設定され、選択ブロック
内の全ＮＡＮＤストリングＡ１〜Ａ４のチャネルへのプ
リチャージ動作が開始される。これにより、ＮＡＮＤス
トリングＡ１〜Ａ４のノードＮ１〜Ｎ４は、電位（Ｖth
−Ｖthsg1 ）（例えば１．５Ｖ程度）にプリチャージさ
れる。
ＧＬ１，ＳＧＬ２の電位が電位ＶCCに設定される。これ
により、選択ブロック内の全ＮＡＮＤストリングが選択
される。これと共に、選択ブロック内の全ビット線ＢＬ
１，ＢＬ２の電位が電位ＶCCに設定され、選択ブロック
内の全ＮＡＮＤストリングＡ１〜Ａ４のチャネルへのプ
リチャージ動作が開始される。これにより、ＮＡＮＤス
トリングＡ１〜Ａ４のノードＮ１〜Ｎ４は、電位（Ｖth
−Ｖthsg1 ）（例えば１．５Ｖ程度）にプリチャージさ
れる。
【００６６】次に、時刻ｔ２に、選択ブロック内の全ビ
ット線が電位ＶSSにリセットされると共に、選択ゲート
線ＳＧＬ１，ＳＧＬ２が電位ＶSSにリセットされる。こ
れにより、全ＮＡＮＤストリングＡ１〜Ａ４のチャネル
は、それぞれビット線ＢＬ１，ＢＬ２から切り離され、
電位（ＶCC−Ｖthsg1 ）に充電された状態でフローティ
ング状態とされる。以降、図９に示した従来のデータ書
き込み方法におけると同様な動作に従って、書き込みデ
ータに応じたビット線電位の設定（時刻ｔ３）、選択ゲ
ート線によるＮＡＮＤストリングの選択（時刻ｔ４）を
順次行い、ワード線電位の上昇によるＮＡＮＤストリン
グのチャネルの昇圧および選択されたメモリセルへの実
質的なデータの書き込み（時刻ｔ５）を行う。この後、
選択ワード線ＳＷＬおよびパスワード線ＰＷＬを電位Ｖ
SSにリセットすると共に（時刻ｔ６）、選択ゲート線Ｓ
ＧＬ１を電位ＶSSにリセットし（時刻ｔ７）、一連の書
き込み動作が終了する。
ット線が電位ＶSSにリセットされると共に、選択ゲート
線ＳＧＬ１，ＳＧＬ２が電位ＶSSにリセットされる。こ
れにより、全ＮＡＮＤストリングＡ１〜Ａ４のチャネル
は、それぞれビット線ＢＬ１，ＢＬ２から切り離され、
電位（ＶCC−Ｖthsg1 ）に充電された状態でフローティ
ング状態とされる。以降、図９に示した従来のデータ書
き込み方法におけると同様な動作に従って、書き込みデ
ータに応じたビット線電位の設定（時刻ｔ３）、選択ゲ
ート線によるＮＡＮＤストリングの選択（時刻ｔ４）を
順次行い、ワード線電位の上昇によるＮＡＮＤストリン
グのチャネルの昇圧および選択されたメモリセルへの実
質的なデータの書き込み（時刻ｔ５）を行う。この後、
選択ワード線ＳＷＬおよびパスワード線ＰＷＬを電位Ｖ
SSにリセットすると共に（時刻ｔ６）、選択ゲート線Ｓ
ＧＬ１を電位ＶSSにリセットし（時刻ｔ７）、一連の書
き込み動作が終了する。
【００６７】しかしながら、この場合、各ＮＡＮＤスト
リングにおけるメモリセルのしきい値電圧の状態が、必
ずしも、プリチャージ動作期間中（時刻ｔ１〜ｔ２の
間）にＮＡＮＤストリング全体を十分充電し得るように
なっていない場合がある。すなわち、上述の図５に示す
場合、ＮＡＮＤストリング中のメモリセルは、ワード線
の電位が、少なくともメモリセルのしきい値電圧分だ
け、電位ＶSSより高い電位でなければオン状態とならな
いため、ＮＡＮＤストリング中、ビット線に近い側のメ
モリセルのしきい値電圧が高く、オフ状態であると、そ
のメモリセルよりもソース線側にある（ビット線から遠
い）メモリセルのチャネルにはビット線側からの充電が
行われない。したがって、そのＮＡＮＤストリングに対
しては、上述のようなプリチャージ動作は無効力なもの
となる。このため、特に、ワード線との容量結合による
昇圧動作時に、ビット線側から電位ＶCCを供給すること
のできない非選択ストリングにおいては、場合によって
はＶSS＋α´（例えば４．５Ｖ）までしか昇圧すること
ができず、非選択ストリング中のメモリセルへのデータ
誤書き込み防止の根本的な改善とはならない。
リングにおけるメモリセルのしきい値電圧の状態が、必
ずしも、プリチャージ動作期間中（時刻ｔ１〜ｔ２の
間）にＮＡＮＤストリング全体を十分充電し得るように
なっていない場合がある。すなわち、上述の図５に示す
場合、ＮＡＮＤストリング中のメモリセルは、ワード線
の電位が、少なくともメモリセルのしきい値電圧分だ
け、電位ＶSSより高い電位でなければオン状態とならな
いため、ＮＡＮＤストリング中、ビット線に近い側のメ
モリセルのしきい値電圧が高く、オフ状態であると、そ
のメモリセルよりもソース線側にある（ビット線から遠
い）メモリセルのチャネルにはビット線側からの充電が
行われない。したがって、そのＮＡＮＤストリングに対
しては、上述のようなプリチャージ動作は無効力なもの
となる。このため、特に、ワード線との容量結合による
昇圧動作時に、ビット線側から電位ＶCCを供給すること
のできない非選択ストリングにおいては、場合によって
はＶSS＋α´（例えば４．５Ｖ）までしか昇圧すること
ができず、非選択ストリング中のメモリセルへのデータ
誤書き込み防止の根本的な改善とはならない。
【００６８】これに対して、この一実施形態において
は、選択ブロック内の全ＮＡＮＤストリングを選択し、
これらの全ＮＡＮＤストリングのチャネルを電位（ＶCC
−Ｖthsg1 ）にプリチャージした後、選択ゲート線によ
るＮＡＮＤストリングの選択および書き込みデータに応
じたビット線電位の設定を行う前に、選択ブロック内の
全ＮＡＮＤストリングが選択された状態で、これらの全
ＮＡＮＤストリングのチャネルをワード線との容量結合
によって（ＶCC−Ｖthsg1 ）＋α（例えば５．２５Ｖ）
に昇圧しているため、ＮＡＮＤストリング中にしきい値
電圧が電位ＶSSより高いメモリセルが存在する場合であ
っても、ワード線電位が所定電位より高くなった時点
で、そのＮＡＮＤストリング中の全メモリセルがオン状
態となる。しかも、このとき、ＮＡＮＤストリングとつ
ながるビット線は電位ＶCCに設定されているため、ＮＡ
ＮＤストリングのチャネル全体は、選択トランジスタが
カットオフする電位（ＶCC−Ｖthsg1 ）まで上昇する。
そして、この状態から、ワード線との容量結合による昇
圧動作が開始されるため、ＮＡＮＤストリング中にしき
い値電圧が例えば電位ＶSS以上のメモリセルが含まれる
場合であっても、ＮＡＮＤストリングのチャネル電位全
体を確実に（ＶCC−Ｖthsg1 ）＋α、すなわち書き込み
禁止電位に昇圧することができる。したがって、この一
実施形態によれば、上述の構成を採用することにより、
データの誤書き込み防止効果をより高いものとすること
ができるという利点を得ることができる。
は、選択ブロック内の全ＮＡＮＤストリングを選択し、
これらの全ＮＡＮＤストリングのチャネルを電位（ＶCC
−Ｖthsg1 ）にプリチャージした後、選択ゲート線によ
るＮＡＮＤストリングの選択および書き込みデータに応
じたビット線電位の設定を行う前に、選択ブロック内の
全ＮＡＮＤストリングが選択された状態で、これらの全
ＮＡＮＤストリングのチャネルをワード線との容量結合
によって（ＶCC−Ｖthsg1 ）＋α（例えば５．２５Ｖ）
に昇圧しているため、ＮＡＮＤストリング中にしきい値
電圧が電位ＶSSより高いメモリセルが存在する場合であ
っても、ワード線電位が所定電位より高くなった時点
で、そのＮＡＮＤストリング中の全メモリセルがオン状
態となる。しかも、このとき、ＮＡＮＤストリングとつ
ながるビット線は電位ＶCCに設定されているため、ＮＡ
ＮＤストリングのチャネル全体は、選択トランジスタが
カットオフする電位（ＶCC−Ｖthsg1 ）まで上昇する。
そして、この状態から、ワード線との容量結合による昇
圧動作が開始されるため、ＮＡＮＤストリング中にしき
い値電圧が例えば電位ＶSS以上のメモリセルが含まれる
場合であっても、ＮＡＮＤストリングのチャネル電位全
体を確実に（ＶCC−Ｖthsg1 ）＋α、すなわち書き込み
禁止電位に昇圧することができる。したがって、この一
実施形態によれば、上述の構成を採用することにより、
データの誤書き込み防止効果をより高いものとすること
ができるという利点を得ることができる。
【００６９】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。
【００７０】具体的には、上述の一実施形態において
は、ビット線毎に２つのＮＡＮＤストリングが接続され
ているが、これは、ビット線毎に３つ以上のＮＡＮＤス
トリングを接続するようにしてもよい。
は、ビット線毎に２つのＮＡＮＤストリングが接続され
ているが、これは、ビット線毎に３つ以上のＮＡＮＤス
トリングを接続するようにしてもよい。
【００７１】また、上述の一実施形態においては、書き
込み動作時に、時刻ｔ４にビット線電位を書き込みデー
タに応じた電位に設定すると共に、選択ワード線の電位
をプログラム電位ＶPGM に上昇させているが、これは、
例えば、ビット線電位を書き込みデータに応じた電位に
設定してから所定時間経過後に、選択ワード線の電位を
プログラム電位ＶPGM に上昇させるようにしてもよい。
込み動作時に、時刻ｔ４にビット線電位を書き込みデー
タに応じた電位に設定すると共に、選択ワード線の電位
をプログラム電位ＶPGM に上昇させているが、これは、
例えば、ビット線電位を書き込みデータに応じた電位に
設定してから所定時間経過後に、選択ワード線の電位を
プログラム電位ＶPGM に上昇させるようにしてもよい。
【００７２】また、上述の一実施形態においては、セル
フブースト法と同様の手法によりＮＡＮＤストリングの
チャネルを書き込み禁止電位に昇圧させているが、これ
は、ローカルセルフブースト法と同様の手法によりＮＡ
ＮＤストリングのチャネルを書き込み禁止電位に昇圧さ
せるようにしてもよい。
フブースト法と同様の手法によりＮＡＮＤストリングの
チャネルを書き込み禁止電位に昇圧させているが、これ
は、ローカルセルフブースト法と同様の手法によりＮＡ
ＮＤストリングのチャネルを書き込み禁止電位に昇圧さ
せるようにしてもよい。
【００７３】また、上述の一実施形態においては、この
発明を１つのメモリセルに対して１ビットからなり２値
をとるデータを記憶するＮＡＮＤ型フラッシュメモリに
適用した場合について説明したが、この発明は、１つの
メモリセルに３値以上のデータを記憶する、いわゆる多
値型のＮＡＮＤ型フラッシュメモリに適用することも可
能である。
発明を１つのメモリセルに対して１ビットからなり２値
をとるデータを記憶するＮＡＮＤ型フラッシュメモリに
適用した場合について説明したが、この発明は、１つの
メモリセルに３値以上のデータを記憶する、いわゆる多
値型のＮＡＮＤ型フラッシュメモリに適用することも可
能である。
【００７４】
【発明の効果】以上説明したように、この発明による不
揮発性半導体記憶装置およびそのデータ書き込み方法に
よれば、書き込み動作時に、ビット線を共有するストリ
ング群内の全ストリングを選択し、これらの全ストリン
グのチャネルを第１のレベルにプリチャージすると共
に、フローティング状態にし、さらに、ワード線との容
量結合により第１のレベルより高い第２のレベルに昇圧
することにより、ビット線を共有するストリング群内の
全ストリングのチャネルを十分な書き込み禁止電位に充
電することができ、この後に、ストリング群の中から書
き込み対象のストリングを選択すると共に、各ビット線
の電位を書き込みデータに応じた電位に設定し、選択ス
トリングにおける選択ワード線上のメモリセルにデータ
を書き込むようにすることにより、ビット線毎に複数の
ストリングが接続されるシェアードビット線型のメモリ
セルアレイ構造を採用しつつも、書き込み動作時にデー
タの誤書き込みを防止することができると共に、動作マ
ージンを大きくすることができるという効果がある。
揮発性半導体記憶装置およびそのデータ書き込み方法に
よれば、書き込み動作時に、ビット線を共有するストリ
ング群内の全ストリングを選択し、これらの全ストリン
グのチャネルを第１のレベルにプリチャージすると共
に、フローティング状態にし、さらに、ワード線との容
量結合により第１のレベルより高い第２のレベルに昇圧
することにより、ビット線を共有するストリング群内の
全ストリングのチャネルを十分な書き込み禁止電位に充
電することができ、この後に、ストリング群の中から書
き込み対象のストリングを選択すると共に、各ビット線
の電位を書き込みデータに応じた電位に設定し、選択ス
トリングにおける選択ワード線上のメモリセルにデータ
を書き込むようにすることにより、ビット線毎に複数の
ストリングが接続されるシェアードビット線型のメモリ
セルアレイ構造を採用しつつも、書き込み動作時にデー
タの誤書き込みを防止することができると共に、動作マ
ージンを大きくすることができるという効果がある。
【図１】この発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリの構成例を示す略線図である。
シュメモリの構成例を示す略線図である。
【図２】この発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリのメモリセルアレイの等価回路図である。
シュメモリのメモリセルアレイの等価回路図である。
【図３】この発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリにおいて、１つのメモリセルに１ビットから
なり２値をとるデータを記憶する場合の、メモリセルの
しきい値電圧分布とデータ内容との対応関係を説明する
ための略線図である。
シュメモリにおいて、１つのメモリセルに１ビットから
なり２値をとるデータを記憶する場合の、メモリセルの
しきい値電圧分布とデータ内容との対応関係を説明する
ための略線図である。
【図４】この発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリのデータ書き込み方法を説明するために用い
るタイミングチャートである。
シュメモリのデータ書き込み方法を説明するために用い
るタイミングチャートである。
【図５】この発明の一実施形態によるＮＡＮＤ型フラッ
シュメモリのデータ書き込み方法との比較のために、非
選択ストリングのチャネルをプリチャージした後、実質
的なメモリセルへの書き込み動作時にワード線との容量
結合によってチャネル電位を昇圧させるようにしたデー
タ書き込み方法を説明するために用いるタイミングチャ
ートである。
シュメモリのデータ書き込み方法との比較のために、非
選択ストリングのチャネルをプリチャージした後、実質
的なメモリセルへの書き込み動作時にワード線との容量
結合によってチャネル電位を昇圧させるようにしたデー
タ書き込み方法を説明するために用いるタイミングチャ
ートである。
【図６】セルフブースト法を用いた従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法を説明するために
用いるメモリセルアレイの等価回路図である。
ラッシュメモリのデータ書き込み方法を説明するために
用いるメモリセルアレイの等価回路図である。
【図７】セルフブースト法を用いた従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法を説明するために
用いるタイミングチャートである。
ラッシュメモリのデータ書き込み方法を説明するために
用いるタイミングチャートである。
【図８】セルフブースト法を用いた従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のＮＡＮＤ型フラッシュメモリに適用した場合
の動作を説明するために用いるメモリセルアレイの等価
回路図である。
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のＮＡＮＤ型フラッシュメモリに適用した場合
の動作を説明するために用いるメモリセルアレイの等価
回路図である。
【図９】セルフブースト法を用いた従来のＮＡＮＤ型フ
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のＮＡＮＤ型フラッシュメモリに適用した場合
の動作を説明するために用いるタイミングチャートであ
る。
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のＮＡＮＤ型フラッシュメモリに適用した場合
の動作を説明するために用いるタイミングチャートであ
る。
１・・・メモリセルアレイ、２・・・ロウ回路、３・・
・カラム回路、４・・・基板電位制御回路、５・・・制
御回路、Ａ１〜Ａ４・・・ＮＡＮＤストリング、ＢＬ１
〜ＢＬ４・・・ビット線、ＷＬ０〜ＷＬ７・・・ワード
線、ＳＧＬ１〜ＳＧＬ３・・・選択ゲート線、ＳＬ・・
・ソース線
・カラム回路、４・・・基板電位制御回路、５・・・制
御回路、Ａ１〜Ａ４・・・ＮＡＮＤストリング、ＢＬ１
〜ＢＬ４・・・ビット線、ＷＬ０〜ＷＬ７・・・ワード
線、ＳＧＬ１〜ＳＧＬ３・・・選択ゲート線、ＳＬ・・
・ソース線
Claims (10)
- 【請求項１】 チャネルが直列接続された所定数のメモ
リセルによってストリングが構成され、かつ、ビット線
毎にワード線を共有する複数の上記ストリングが接続さ
れたシェアードビット線型のメモリセルアレイを有し、
書き込み動作時に、ビット線を共有するストリング群の
中から書き込み対象のストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定
し、選択ストリングにおける選択ワード線上のメモリセ
ルにデータを書き込むようにした不揮発性半導体記憶装
置において、 上記ストリング群中の全ストリングのチャネルを第１の
レベルにプリチャージすると共に、上記チャネルをフロ
ーティング状態にするプリチャージ手段と、 上記ストリング群中の全ストリングのチャネルをワード
線との容量結合により上記第１のレベルより高い第２の
レベルに昇圧する昇圧手段とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 上記プリチャージ手段は、ビット線側か
らの充電により上記チャネルを上記第１のレベルにプリ
チャージすることを特徴とする請求項１記載の不揮発性
半導体記憶装置。 - 【請求項３】 上記昇圧手段は、上記プリチャージ手段
にて上記第１のレベルにプリチャージされた上記チャネ
ルを、さらに上記第２のレベルに昇圧することを特徴と
する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記昇圧手段は、上記ワード線の電位
を、少なくとも書き込み後のメモリセルのしきい値電圧
分だけ上記第１のレベルより高いパス電位に設定するこ
とにより、上記チャネルを上記第２のレベルに昇圧する
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項５】 上記不揮発性半導体記憶装置は、書き込
みデータが格納されるデータラッチ手段と、各ビット線
の電位を上記データラッチ手段に格納された書き込みデ
ータに応じた電位に設定するビット線電位設定手段と、
上記ストリング群の中から１つのストリングを選択する
ストリング選択手段とをさらに有し、上記プリチャージ
手段にて上記チャネルを上記第１のレベルにプリチャー
ジし、さらに、上記昇圧手段にて上記チャネルを上記第
２のレベルに昇圧した後、上記ストリング選択手段にて
ストリングの選択を行うと共に、上記ビット線電位設定
手段にてビット線電位の設定を行うことを特徴とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項６】 チャネルが直列接続された所定数のメモ
リセルによってストリングが構成され、かつ、ビット線
毎にワード線を共有する複数の上記ストリングが接続さ
れたシェアードビット線型のメモリセルアレイを有し、
書き込み動作時に、ビット線を共有するストリング群の
中から書き込み対象のストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定
し、選択ストリングにおける選択ワード線上のメモリセ
ルにデータを書き込むようにした不揮発性半導体記憶装
置のデータ書き込み方法において、 上記ストリング群中の全ストリングのチャネルを第１の
レベルにプリチャージすると共に、上記チャネルをフロ
ーティング状態にするプリチャージステップと、 上記ストリング群中の全ストリングのチャネルをワード
線との容量結合により上記第１のレベルより高い第２の
レベルに昇圧する昇圧ステップとを有することを特徴と
する不揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項７】 上記プリチャージステップでは、ビット
線側からの充電により上記チャネルを上記第１のレベル
にプリチャージすることを特徴とする請求項６記載の不
揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項８】 上記昇圧ステップでは、上記プリチャー
ジステップにて上記第１のレベルにプリチャージされた
上記チャネルを、さらに上記第２のレベルに昇圧するこ
とを特徴とする請求項６記載の不揮発性半導体記憶装置
のデータ書き込み方法。 - 【請求項９】 上記昇圧ステップでは、上記ワード線の
電位を、少なくとも書き込み後のメモリセルのしきい値
電圧分だけ上記第１のレベルより高いパス電位に設定し
て上記チャネルを上記第２のレベルに昇圧することを特
徴とする請求項６記載の不揮発性半導体記憶装置のデー
タ書き込み方法。 - 【請求項１０】 上記プリチャージステップにて上記チ
ャネルを上記第１のレベルにプリチャージし、さらに、
上記昇圧ステップにて上記チャネルを上記第２のレベル
に昇圧した後、上記ストリング群の中から１つのストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定することを特徴とする請求項６
記載の不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2873899A JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2873899A JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228097A true JP2000228097A (ja) | 2000-08-15 |
Family
ID=12256779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2873899A Pending JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303396A (ja) * | 2003-03-28 | 2004-10-28 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法 |
| US7379335B2 (en) | 2005-08-01 | 2008-05-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
| US7486557B2 (en) | 2005-07-25 | 2009-02-03 | Samsung Electronics Co., Ltd. | Methods/circuits for programming flash memory devices using overlapping bit line setup and word line enable intervals |
| US9159432B2 (en) | 2012-03-29 | 2015-10-13 | Samsung Electronics Co., Ltd. | Method of programming a nonvolatile memory device |
-
1999
- 1999-02-05 JP JP2873899A patent/JP2000228097A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303396A (ja) * | 2003-03-28 | 2004-10-28 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリテスト構造及びｎａｎｄフラッシュメモリチャネル電圧測定方法 |
| US7486557B2 (en) | 2005-07-25 | 2009-02-03 | Samsung Electronics Co., Ltd. | Methods/circuits for programming flash memory devices using overlapping bit line setup and word line enable intervals |
| US7379335B2 (en) | 2005-08-01 | 2008-05-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
| US9159432B2 (en) | 2012-03-29 | 2015-10-13 | Samsung Electronics Co., Ltd. | Method of programming a nonvolatile memory device |
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