JP2000228097A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JP2000228097A JP2000228097A JP2873899A JP2873899A JP2000228097A JP 2000228097 A JP2000228097 A JP 2000228097A JP 2873899 A JP2873899 A JP 2873899A JP 2873899 A JP2873899 A JP 2873899A JP 2000228097 A JP2000228097 A JP 2000228097A
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Abstract
(57)【要約】
【課題】 シェアードビット線型のメモリセルアレイ構
成を採用しつつも、書き込み動作時にデータの誤書き込
みを防止することができると共に、動作マージンを大き
くすることができる不揮発性半導体記憶装置およびその
データ書き込み方法を提供する。 【解決手段】 シェアードビット線型のメモリセルアレ
イ構造を有するNAND型フラッシュメモリにおいて、
書き込み動作時に、ビット線を共有するNANDストリ
ング群中の全NANDストリングを選択し、全NAND
ストリングのチャネルをビット線側からの充電により第
1のレベルにプリチャージすると共に、チャネルをフロ
ーティング状態にし、ビット線を共有するストリング群
中の全NANDストリングのチャネルをワード線との容
量結合により第1のレベルより高い第2のレベルに昇圧
する。この後に、ビット線を共有するNANDストリン
グ群の中から書き込み対象のNANDストリングを選択
すると共に、各ビット線の電位を書き込みデータに応じ
た電位に設定して、メモリセルへの実効的なデータの書
き込み動作を開始する。
成を採用しつつも、書き込み動作時にデータの誤書き込
みを防止することができると共に、動作マージンを大き
くすることができる不揮発性半導体記憶装置およびその
データ書き込み方法を提供する。 【解決手段】 シェアードビット線型のメモリセルアレ
イ構造を有するNAND型フラッシュメモリにおいて、
書き込み動作時に、ビット線を共有するNANDストリ
ング群中の全NANDストリングを選択し、全NAND
ストリングのチャネルをビット線側からの充電により第
1のレベルにプリチャージすると共に、チャネルをフロ
ーティング状態にし、ビット線を共有するストリング群
中の全NANDストリングのチャネルをワード線との容
量結合により第1のレベルより高い第2のレベルに昇圧
する。この後に、ビット線を共有するNANDストリン
グ群の中から書き込み対象のNANDストリングを選択
すると共に、各ビット線の電位を書き込みデータに応じ
た電位に設定して、メモリセルへの実効的なデータの書
き込み動作を開始する。
Description
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびそのデータ書き込み方法に関し、特に、
複数のNANDストリングで1つのビット線を共有す
る、いわゆるシェアードビット線型のNAND型フラッ
シュメモリに適用して好適なものである。
記憶装置およびそのデータ書き込み方法に関し、特に、
複数のNANDストリングで1つのビット線を共有す
る、いわゆるシェアードビット線型のNAND型フラッ
シュメモリに適用して好適なものである。
【0002】
【従来の技術】従来より、NAND型フラッシュメモリ
の書き込み動作においては、書き込み対象のワード線
(選択ワード線)上に存在する非書き込みセルのフロー
ティングゲートへの電子注入を防ぐ方法として、その非
書き込みセルが含まれるNANDストリングを選択トラ
ンジスタの働きによりビット線から切り離し、非書き込
みセルのチャネル電位をワード線との容量結合によって
所定の書き込み禁止電位に上昇させるセルフブースト
(Self Boost)法が知られている。
の書き込み動作においては、書き込み対象のワード線
(選択ワード線)上に存在する非書き込みセルのフロー
ティングゲートへの電子注入を防ぐ方法として、その非
書き込みセルが含まれるNANDストリングを選択トラ
ンジスタの働きによりビット線から切り離し、非書き込
みセルのチャネル電位をワード線との容量結合によって
所定の書き込み禁止電位に上昇させるセルフブースト
(Self Boost)法が知られている。
【0003】以下に、セルフブースト法を用いてメモリ
セルにデータを書き込むようにした従来のNAND型フ
ラッシュメモリのデータ書き込み方法について説明す
る。
セルにデータを書き込むようにした従来のNAND型フ
ラッシュメモリのデータ書き込み方法について説明す
る。
【0004】図6および図7は、セルフブースト法を用
いた従来のNAND型フラッシュメモリのデータ書き込
み方法を説明するために用いるメモリセルアレイの等価
回路図およびタイミングチャートである。このNAND
型フラッシュメモリは、1つのビット線につき1つのN
ANDストリングが接続されたメモリセルアレイ構造を
有する。
いた従来のNAND型フラッシュメモリのデータ書き込
み方法を説明するために用いるメモリセルアレイの等価
回路図およびタイミングチャートである。このNAND
型フラッシュメモリは、1つのビット線につき1つのN
ANDストリングが接続されたメモリセルアレイ構造を
有する。
【0005】図6において、NANDストリングA1は
ビット線BL1と接続され、NANDストリングA2は
ビット線BL2と接続されている。ソース線SLは、N
ANDストリングA1,A2に共通のものである。これ
らのNANDストリングA1,A2は、ワード線および
選択ゲート線を共有しており、メモリセルアレイの同一
ブロック内に配列されたNANDストリングである。
ビット線BL1と接続され、NANDストリングA2は
ビット線BL2と接続されている。ソース線SLは、N
ANDストリングA1,A2に共通のものである。これ
らのNANDストリングA1,A2は、ワード線および
選択ゲート線を共有しており、メモリセルアレイの同一
ブロック内に配列されたNANDストリングである。
【0006】NANDストリングA1,A2が共有する
選択ゲート線のうち、SGL1はビット線側の選択ゲー
ト線を示し、SGL2はソース線側の選択ゲート線を示
す。また、SWLは選択ワード線を示し、PWLはパス
ワード線(非選択ワード線)を示す。
選択ゲート線のうち、SGL1はビット線側の選択ゲー
ト線を示し、SGL2はソース線側の選択ゲート線を示
す。また、SWLは選択ワード線を示し、PWLはパス
ワード線(非選択ワード線)を示す。
【0007】図7においては、書き込み動作時のビット
線BL1,BL2、選択ゲート線SGL1,SGL2、
選択ワード線SWL、パスワード線PWL、ソース線S
Lの設定電位が示され、また、NANDストリングA
1,A2のノードN1,N2の電位(チャネル電位)が
Vch1,Vch2で示されている。
線BL1,BL2、選択ゲート線SGL1,SGL2、
選択ワード線SWL、パスワード線PWL、ソース線S
Lの設定電位が示され、また、NANDストリングA
1,A2のノードN1,N2の電位(チャネル電位)が
Vch1,Vch2で示されている。
【0008】この図7のタイミングチャートを参照し
て、セルフブースト法を用いた従来のデータ書き込み方
法における具体的な動作について説明する。ここでは、
ビット線BL1を非書き込みビット線(データ”1”書
き込み)とし、ビット線BL2を書き込みビット線(デ
ータ”0”書き込み)として説明する。
て、セルフブースト法を用いた従来のデータ書き込み方
法における具体的な動作について説明する。ここでは、
ビット線BL1を非書き込みビット線(データ”1”書
き込み)とし、ビット線BL2を書き込みビット線(デ
ータ”0”書き込み)として説明する。
【0009】図7に示すように、まず、選択ゲート線S
GL1、SGL2、選択ワード線SWL、パスワード線
PWLおよびソース線SLが電位VSS(VSSは接地電位
で例えば0V)に設定された状態で、各ビット線BL
1,BL2がセンスアンプ/データラッチ回路(図示せ
ず)と接続され、これらのビット線BL1,BL2の電
位がデータラッチ回路に設定された書き込みデータ内容
に応じた電位に設定される(時刻t0)。この場合、デ
ータ”1”書き込みの非書き込みビット線であるビット
線BL1には電位VCC(VCCは電源電位で例えば3V)
が供給され、データ”0”書き込みの書き込みビット線
であるビット線BL2には電位VSSが供給される。この
とき、ビット線側の選択ゲート線SGL1と接続された
選択トランジスタがオフ状態であることにより、NAN
DストリングA1,A2のチャンネルは、それぞれビッ
ト線BL1,BL2から切り離されており、ノードN
1,N2共に電位VSSであるものとする。
GL1、SGL2、選択ワード線SWL、パスワード線
PWLおよびソース線SLが電位VSS(VSSは接地電位
で例えば0V)に設定された状態で、各ビット線BL
1,BL2がセンスアンプ/データラッチ回路(図示せ
ず)と接続され、これらのビット線BL1,BL2の電
位がデータラッチ回路に設定された書き込みデータ内容
に応じた電位に設定される(時刻t0)。この場合、デ
ータ”1”書き込みの非書き込みビット線であるビット
線BL1には電位VCC(VCCは電源電位で例えば3V)
が供給され、データ”0”書き込みの書き込みビット線
であるビット線BL2には電位VSSが供給される。この
とき、ビット線側の選択ゲート線SGL1と接続された
選択トランジスタがオフ状態であることにより、NAN
DストリングA1,A2のチャンネルは、それぞれビッ
ト線BL1,BL2から切り離されており、ノードN
1,N2共に電位VSSであるものとする。
【0010】この状態で、時刻t1に、ビット線側の選
択ゲート線SGL1の電位が電位VCCに設定されると、
データ”1”書き込みとされたNANDストリングA1
のノードN1は電位(VCC−Vthsg)に充電され、デー
タ”0”書き込みとされたNANDストリングA2のノ
ードN2は電位VSSに設定される。ここで、Vthsgは選
択ゲート線SGL1と接続されるビット線側の選択トラ
ンジスタのしきい値電圧であり、例えば1.5V程度で
ある。したがって、この場合、電位(VCC−Vthsg)に
充電されるNADNストリングA1のノードN1の電位
は1.5V程度となる。
択ゲート線SGL1の電位が電位VCCに設定されると、
データ”1”書き込みとされたNANDストリングA1
のノードN1は電位(VCC−Vthsg)に充電され、デー
タ”0”書き込みとされたNANDストリングA2のノ
ードN2は電位VSSに設定される。ここで、Vthsgは選
択ゲート線SGL1と接続されるビット線側の選択トラ
ンジスタのしきい値電圧であり、例えば1.5V程度で
ある。したがって、この場合、電位(VCC−Vthsg)に
充電されるNADNストリングA1のノードN1の電位
は1.5V程度となる。
【0011】次に、時刻t2に、選択ワード線SWLの
電位を所定のプログラム電位VPGM(例えば16V程
度)まで上昇させる共に、パスワード線PWLの電位を
所定のパス電位Vpass(<VPGM 、例えば10V程度)
まで上昇させることにより、選択されたメモリセルに対
して実質的なデータの書き込みが開始される。このと
き、非書き込み側のNANDストリングA1において
は、チャネル電位全体が電位(VCC−Vthsg)になる
と、ビット線側の選択トランジスタがカットオフ状態と
なる。このため、このNANDストリングA1のチャネ
ルはフローティング状態となり、ワード線、主にパスワ
ード線との容量結合によって書き込み禁止電位に昇圧さ
れる。なお、このとき、書き込み側のNANDストリン
グA2のチャネル電位は、電位VSSに保持される。
電位を所定のプログラム電位VPGM(例えば16V程
度)まで上昇させる共に、パスワード線PWLの電位を
所定のパス電位Vpass(<VPGM 、例えば10V程度)
まで上昇させることにより、選択されたメモリセルに対
して実質的なデータの書き込みが開始される。このと
き、非書き込み側のNANDストリングA1において
は、チャネル電位全体が電位(VCC−Vthsg)になる
と、ビット線側の選択トランジスタがカットオフ状態と
なる。このため、このNANDストリングA1のチャネ
ルはフローティング状態となり、ワード線、主にパスワ
ード線との容量結合によって書き込み禁止電位に昇圧さ
れる。なお、このとき、書き込み側のNANDストリン
グA2のチャネル電位は、電位VSSに保持される。
【0012】書き込み禁止電位に昇圧されたNANDス
トリングA1のチャネル電位Vch1は、(VCC−Vths
g)+αで表される。ここで、この式の1項目は、ブー
スト前(選択トランジスタがカットオフするとき)のチ
ャネル電位である。また、2項目のαはセルフブースト
による昇圧分(>0)であり、この場合、{Vpass−V
th−(VCC−Vthsg)}×容量結合比で表される。ただ
し、Vthは書き込み後のメモリセルのしきい値電圧であ
る。ここで、例えばVCCが3V、メモリセルのしきい値
電圧Vthが1Vで、パス電位Vpassが10Vの場合、N
ANDストリングのチャネルとワード線との容量結合比
を0.5とすると、(VCC−Vthsg)+α=1.5+
(10−1−1.5)×0.5=5.25Vとなる。し
たがって、非書き込み側のNANDストリングA1のう
ち、選択ワード線SWL上のメモリセルにおいては、そ
のコントロールゲートにプログラム電位VPGM =16V
が印加されても、チャネルとコントロールゲートとの間
の電位差はおよそ10.75V程度であり、フローティ
ングゲートへの電子注入が阻止されるために、データの
書き込みは行われない。一方、書き込み側のNANDス
トリングA2の選択ワード線SWL上のメモリセルにお
いては、コントロールゲートに印加されるプログラム電
位VPGM とチャネル電位との電界により、フローティン
グゲートへの電子注入が起こり、データの書き込みが行
われる。
トリングA1のチャネル電位Vch1は、(VCC−Vths
g)+αで表される。ここで、この式の1項目は、ブー
スト前(選択トランジスタがカットオフするとき)のチ
ャネル電位である。また、2項目のαはセルフブースト
による昇圧分(>0)であり、この場合、{Vpass−V
th−(VCC−Vthsg)}×容量結合比で表される。ただ
し、Vthは書き込み後のメモリセルのしきい値電圧であ
る。ここで、例えばVCCが3V、メモリセルのしきい値
電圧Vthが1Vで、パス電位Vpassが10Vの場合、N
ANDストリングのチャネルとワード線との容量結合比
を0.5とすると、(VCC−Vthsg)+α=1.5+
(10−1−1.5)×0.5=5.25Vとなる。し
たがって、非書き込み側のNANDストリングA1のう
ち、選択ワード線SWL上のメモリセルにおいては、そ
のコントロールゲートにプログラム電位VPGM =16V
が印加されても、チャネルとコントロールゲートとの間
の電位差はおよそ10.75V程度であり、フローティ
ングゲートへの電子注入が阻止されるために、データの
書き込みは行われない。一方、書き込み側のNANDス
トリングA2の選択ワード線SWL上のメモリセルにお
いては、コントロールゲートに印加されるプログラム電
位VPGM とチャネル電位との電界により、フローティン
グゲートへの電子注入が起こり、データの書き込みが行
われる。
【0013】このようにして、所定時間、選択されたメ
モリセルにデータの書き込みを行った後、時刻t3に、
選択ワード線SWLおよびパスワード線PWLが電位V
SSにリセットされる。これにより、書き込み禁止電圧に
充電されたNANDストリングA1のチャネルは電位V
SSに放電される。さらに所定時間経過後、時刻t4に、
ビット線側の選択ゲートSGL1が電位VSSにリセット
される。これにより、一連の書き込み動作が終了する。
この後、書き込みベリファイ動作が実行される。
モリセルにデータの書き込みを行った後、時刻t3に、
選択ワード線SWLおよびパスワード線PWLが電位V
SSにリセットされる。これにより、書き込み禁止電圧に
充電されたNANDストリングA1のチャネルは電位V
SSに放電される。さらに所定時間経過後、時刻t4に、
ビット線側の選択ゲートSGL1が電位VSSにリセット
される。これにより、一連の書き込み動作が終了する。
この後、書き込みベリファイ動作が実行される。
【0014】以上のように、セルフブースト法を用いた
従来のデータ書き込み方法における一連の書き込み動作
は、「 選択ゲート線によるNANDストリングの選択お
よび書き込みデータに応じたビット線電位の設定」 ステ
ップと、「 ワード線電位上昇に伴うNANDストリング
のチャネルのフローティング化および昇圧」のステップ
とに大別される。
従来のデータ書き込み方法における一連の書き込み動作
は、「 選択ゲート線によるNANDストリングの選択お
よび書き込みデータに応じたビット線電位の設定」 ステ
ップと、「 ワード線電位上昇に伴うNANDストリング
のチャネルのフローティング化および昇圧」のステップ
とに大別される。
【0015】
【発明が解決しようとする課題】しかしながら、上述の
セルフブースト法を用いた従来のデータ書き込み方法
を、複数のNANDストリングで1つのビット線を共有
する、いわゆるシェアードビット線(Shared Bit Line
)型のNAND型フラッシュメモリに適用した場合、
データの誤書き込みが起こるなどの不都合が生じる。
セルフブースト法を用いた従来のデータ書き込み方法
を、複数のNANDストリングで1つのビット線を共有
する、いわゆるシェアードビット線(Shared Bit Line
)型のNAND型フラッシュメモリに適用した場合、
データの誤書き込みが起こるなどの不都合が生じる。
【0016】ここで、シェアードビット線型のNAND
型フラッシュメモリに、上述のセルフブースト法を用い
た従来のデータ書き込み方法を適用した場合の問題点に
ついて、例えば、IEICE TRANCE.ELECTRON., Vol.E78-C
No.7に開示されている構成を例にとって具体的に説明す
る。
型フラッシュメモリに、上述のセルフブースト法を用い
た従来のデータ書き込み方法を適用した場合の問題点に
ついて、例えば、IEICE TRANCE.ELECTRON., Vol.E78-C
No.7に開示されている構成を例にとって具体的に説明す
る。
【0017】図8および図9は、シェアードビット線型
のNAND型フラッシュメモリにおいて、セルフブース
ト法を用いた従来のデータ書き込み方法を適用した場合
の書き込み動作を説明するために用いるメモリセルアレ
イの等価回路図およびタイミングチャートである。
のNAND型フラッシュメモリにおいて、セルフブース
ト法を用いた従来のデータ書き込み方法を適用した場合
の書き込み動作を説明するために用いるメモリセルアレ
イの等価回路図およびタイミングチャートである。
【0018】図8において、NANDストリングA1,
A2は共にビット線BL1と接続され、NANDストリ
ングA3、A4は共にビット線BL2と接続されてい
る。ソース線SLは、NANDストリングA1〜A4に
共通のものである。これらのNANDストリングA1〜
A4は、ワード線および選択ゲート線を共有しており、
メモリセルアレイの同一ブロック内に配列されたもので
ある。
A2は共にビット線BL1と接続され、NANDストリ
ングA3、A4は共にビット線BL2と接続されてい
る。ソース線SLは、NANDストリングA1〜A4に
共通のものである。これらのNANDストリングA1〜
A4は、ワード線および選択ゲート線を共有しており、
メモリセルアレイの同一ブロック内に配列されたもので
ある。
【0019】NANDストリングA1〜A4が共有する
選択ゲート線のうち、SGL1、SGL2はビット線側
の選択ゲート線を示し、SGL3はソース線側の選択ゲ
ート線を示す。また、SWLは選択ワード線を示し、P
WLはパスワード線を示す。ここで、NANDストリン
グA1,A3中、選択ゲート線SGL2と接続された選
択トランジスタおよびNANDストリングA2、A4
中、選択ゲート線SGL1と接続された選択トランジス
タは、しきい値電圧がおよそ−1.5V程度のデプレッ
ション(Depletion )型トランジスタであり、それ以外
の選択トランジスタはしきい値電圧がおよそ1.5V程
度のエンハンスメント(Enhancement )型トランジスタ
である。
選択ゲート線のうち、SGL1、SGL2はビット線側
の選択ゲート線を示し、SGL3はソース線側の選択ゲ
ート線を示す。また、SWLは選択ワード線を示し、P
WLはパスワード線を示す。ここで、NANDストリン
グA1,A3中、選択ゲート線SGL2と接続された選
択トランジスタおよびNANDストリングA2、A4
中、選択ゲート線SGL1と接続された選択トランジス
タは、しきい値電圧がおよそ−1.5V程度のデプレッ
ション(Depletion )型トランジスタであり、それ以外
の選択トランジスタはしきい値電圧がおよそ1.5V程
度のエンハンスメント(Enhancement )型トランジスタ
である。
【0020】図9においては、書き込み動作時のビット
線BL1,BL2、選択ゲート線SGL1〜SGL3、
選択ワード線SWL、パスワード線PWL、ソース線S
Lの設定電位が示され、またNANDストリングA1,
A4のノードN1〜N4の電位(チャネル電位)がVch
1〜Vch4で示されている。
線BL1,BL2、選択ゲート線SGL1〜SGL3、
選択ワード線SWL、パスワード線PWL、ソース線S
Lの設定電位が示され、またNANDストリングA1,
A4のノードN1〜N4の電位(チャネル電位)がVch
1〜Vch4で示されている。
【0021】この図9のタイミングチャートを参照し
て、シェアードビット線型のNAND型フラッシュメモ
リに、セルフブースト法を用いた従来のデータ書き込み
方法を適用した場合の具体的な動作について説明する。
ここでは、ビット線BL1を非書き込みビット線(デー
タ”1”書き込み)とし、ビット線BL2を書き込みビ
ット線(データ”0”書き込み)とすると共に、ビット
線を共有するNANDストリング群のうち、選択ゲート
線SGL1によって選択されるNANDストリングA
1,A3を選択ストリングとしてデータの書き込みを行
うものとして説明する。図9に示すように、まず、選択
ゲート線SGL1〜SGL3、選択ワード線SWL、パ
スワード線PWLおよびソース線SLが電位VSSに設定
された状態で、各ビット線BL1,BL2がセンスアッ
プ/データラッチ回路(図示せず)と接続され、これら
のビット線BL1,BL2の電位がデータラッチ回路に
設定された書き込みデータ内容に応じた電位に設定され
る(時刻t0)。この場合、データ”1”書き込みの非
書き込みビット線であるビット線BL1には電位VCCが
供給され、データ”0”書き込みの書き込みビット線で
あるビット線BL2には電位VSSが供給される。このと
き、ビット線側の選択ゲート線SGL1,SGL2と接
続された選択トランジスタがオフ状態であることによ
り、NANDストリングA1〜A4はビット線BL1,
BL2から切り離されており、ノードN1〜N4はいず
れも電位VSSであるものとする。
て、シェアードビット線型のNAND型フラッシュメモ
リに、セルフブースト法を用いた従来のデータ書き込み
方法を適用した場合の具体的な動作について説明する。
ここでは、ビット線BL1を非書き込みビット線(デー
タ”1”書き込み)とし、ビット線BL2を書き込みビ
ット線(データ”0”書き込み)とすると共に、ビット
線を共有するNANDストリング群のうち、選択ゲート
線SGL1によって選択されるNANDストリングA
1,A3を選択ストリングとしてデータの書き込みを行
うものとして説明する。図9に示すように、まず、選択
ゲート線SGL1〜SGL3、選択ワード線SWL、パ
スワード線PWLおよびソース線SLが電位VSSに設定
された状態で、各ビット線BL1,BL2がセンスアッ
プ/データラッチ回路(図示せず)と接続され、これら
のビット線BL1,BL2の電位がデータラッチ回路に
設定された書き込みデータ内容に応じた電位に設定され
る(時刻t0)。この場合、データ”1”書き込みの非
書き込みビット線であるビット線BL1には電位VCCが
供給され、データ”0”書き込みの書き込みビット線で
あるビット線BL2には電位VSSが供給される。このと
き、ビット線側の選択ゲート線SGL1,SGL2と接
続された選択トランジスタがオフ状態であることによ
り、NANDストリングA1〜A4はビット線BL1,
BL2から切り離されており、ノードN1〜N4はいず
れも電位VSSであるものとする。
【0022】この状態で、時刻t1に、ビット線側の選
択ゲート線SGL1の電位が電位VCCに設定されると、
データ”1”書き込みとされたNANDストリングA1
のノードN1は電位(VCC−Vthsg)に充電され、デー
タ”0”書き込みとされたNANDストリングA3のノ
ードN3は電位VSSに保持される。ここで、Vthsgは、
ビット線側の選択トランジスタのしきい値電圧であり、
例えば1.5V程度である。したがって、この場合、電
位(VCC−Vthsg)に充電されるNANDストリングA
1のノードN1の電位は1.5V程度となる。また、N
ANDストリングA2,A4については、選択ゲート線
SGL2の設定電位が電位VSSであるため、それと接続
されたエンハンスメント型の選択トランジスタはオフ状
態であり、チャネルはフローティング状態となってい
る。
択ゲート線SGL1の電位が電位VCCに設定されると、
データ”1”書き込みとされたNANDストリングA1
のノードN1は電位(VCC−Vthsg)に充電され、デー
タ”0”書き込みとされたNANDストリングA3のノ
ードN3は電位VSSに保持される。ここで、Vthsgは、
ビット線側の選択トランジスタのしきい値電圧であり、
例えば1.5V程度である。したがって、この場合、電
位(VCC−Vthsg)に充電されるNANDストリングA
1のノードN1の電位は1.5V程度となる。また、N
ANDストリングA2,A4については、選択ゲート線
SGL2の設定電位が電位VSSであるため、それと接続
されたエンハンスメント型の選択トランジスタはオフ状
態であり、チャネルはフローティング状態となってい
る。
【0023】次に、時刻t2に、選択ワード線SWLの
電位をプログラム電位VPGM (例えば16V程度)まで
上昇させると共に、パスワード線PWLの電位をパス電
位Vpass(<VPGM 、例えば10V程度)まで上昇させ
ることにより、選択されたメモリセルへの実質的なデー
タの書き込みが開始される。このとき、選択ワード線S
WLおよびパスワード線PWLの電位がメモリセルのし
きい値電圧分、(VCC−Vthsg)よりも高い電圧になる
と、NANDストリングA1のチャネル電位全体が電位
(VCC−Vthsg)になり、ビット線側のエンハンスメン
ト型の選択トランジスタがカットオフ状態となる。この
ため、NANDストリングA1のチャネルはフローティ
ング状態となり、ワード線、主に非選択ワード線との容
量結合によって書き込み電位に昇圧される。なお、この
とき、NANDストリングA3のノードN3は、電位V
SSに保持される。
電位をプログラム電位VPGM (例えば16V程度)まで
上昇させると共に、パスワード線PWLの電位をパス電
位Vpass(<VPGM 、例えば10V程度)まで上昇させ
ることにより、選択されたメモリセルへの実質的なデー
タの書き込みが開始される。このとき、選択ワード線S
WLおよびパスワード線PWLの電位がメモリセルのし
きい値電圧分、(VCC−Vthsg)よりも高い電圧になる
と、NANDストリングA1のチャネル電位全体が電位
(VCC−Vthsg)になり、ビット線側のエンハンスメン
ト型の選択トランジスタがカットオフ状態となる。この
ため、NANDストリングA1のチャネルはフローティ
ング状態となり、ワード線、主に非選択ワード線との容
量結合によって書き込み電位に昇圧される。なお、この
とき、NANDストリングA3のノードN3は、電位V
SSに保持される。
【0024】書き込み禁止電位に昇圧されたNANDス
トリングA1のチャネルの電位Vch1は、(VCC−Vth
sg)+αで表され、例えばVCCが3V、メモリセルのし
きい値電圧Vthが1Vで、書き込みパス電位Vpassが1
0Vの場合、NANDストリングのチャネルとワード線
との容量結合比を0.5とすると、(VCC−Vthsg)+
α=1.5V+(10−1−1.5)×0.5=5.2
5Vとなる。したがって、非書き込み側のNANDスト
リングA1のうち、選択ワード線SWL上のメモリセル
においては、そのコントロールゲートにプログラム電位
VPGM =16Vが印加されても、チャネルとコントロー
ルゲートとの間の電位差はおよそ10.75V程度であ
り、フローティングゲートへの電子注入が阻止されるた
めに、データの書き込みは行われない。また、書き込み
側のNANDストリングA3の選択ワード線SWL上の
メモリセルにおいては、コントロールゲートに印加され
るプログラム電位VPGM とチャネル電位との電界によ
り、フローティングゲートへの電子注入が起こり、デー
タの書き込みが行われる。一方、このとき、非選択スト
リングであるNANDストリングA2,A4のチャネル
もフローティング状態であるため、ワード線との容量結
合によって昇圧されるが、ワード線電位がメモリセルの
しきい値電圧よりも低い場合には、チャネルが形成され
ていないため容量結合比は非常に小さく、実質的な昇圧
動作はワード線電位がメモリセルのしきい値電圧以上に
なった時点から開始される。また、これらのNANDス
トリングA2,A4はビット線側から充電することがで
きず、したがって、電位VSSでフローティングとされた
状態から昇圧動作が開始される。このため、これらのN
ANDストリングA2,A4の昇圧後のチャネル電位
は、NANDストリングA1の昇圧後のチャネル電位よ
りも低くなる。この場合、昇圧後のNANDストリング
A2,A4のチャネル電位Vch2,Vch4は、VSS+α
´で表される。この式の1項目は、ブースト前のチャネ
ル電位である。また、2項目のα´はセルフブーストに
よる昇圧分(>0)であり、この場合、(Vpass−Vth
−VSS)×容量結合比と表される。ただし、Vthは書き
込み後のメモリセルのしきい値電圧である。ここで、例
えばVSSが0V、メモリセルのしきい値電圧Vthが1V
で、パス電位Vpassが10Vの場合、NANDストリン
グのチャネルとワード線との容量結合比を0.5とする
と、VSS+α´=0+(10−1−0)×0.5=4.
5Vとなる。
トリングA1のチャネルの電位Vch1は、(VCC−Vth
sg)+αで表され、例えばVCCが3V、メモリセルのし
きい値電圧Vthが1Vで、書き込みパス電位Vpassが1
0Vの場合、NANDストリングのチャネルとワード線
との容量結合比を0.5とすると、(VCC−Vthsg)+
α=1.5V+(10−1−1.5)×0.5=5.2
5Vとなる。したがって、非書き込み側のNANDスト
リングA1のうち、選択ワード線SWL上のメモリセル
においては、そのコントロールゲートにプログラム電位
VPGM =16Vが印加されても、チャネルとコントロー
ルゲートとの間の電位差はおよそ10.75V程度であ
り、フローティングゲートへの電子注入が阻止されるた
めに、データの書き込みは行われない。また、書き込み
側のNANDストリングA3の選択ワード線SWL上の
メモリセルにおいては、コントロールゲートに印加され
るプログラム電位VPGM とチャネル電位との電界によ
り、フローティングゲートへの電子注入が起こり、デー
タの書き込みが行われる。一方、このとき、非選択スト
リングであるNANDストリングA2,A4のチャネル
もフローティング状態であるため、ワード線との容量結
合によって昇圧されるが、ワード線電位がメモリセルの
しきい値電圧よりも低い場合には、チャネルが形成され
ていないため容量結合比は非常に小さく、実質的な昇圧
動作はワード線電位がメモリセルのしきい値電圧以上に
なった時点から開始される。また、これらのNANDス
トリングA2,A4はビット線側から充電することがで
きず、したがって、電位VSSでフローティングとされた
状態から昇圧動作が開始される。このため、これらのN
ANDストリングA2,A4の昇圧後のチャネル電位
は、NANDストリングA1の昇圧後のチャネル電位よ
りも低くなる。この場合、昇圧後のNANDストリング
A2,A4のチャネル電位Vch2,Vch4は、VSS+α
´で表される。この式の1項目は、ブースト前のチャネ
ル電位である。また、2項目のα´はセルフブーストに
よる昇圧分(>0)であり、この場合、(Vpass−Vth
−VSS)×容量結合比と表される。ただし、Vthは書き
込み後のメモリセルのしきい値電圧である。ここで、例
えばVSSが0V、メモリセルのしきい値電圧Vthが1V
で、パス電位Vpassが10Vの場合、NANDストリン
グのチャネルとワード線との容量結合比を0.5とする
と、VSS+α´=0+(10−1−0)×0.5=4.
5Vとなる。
【0025】このため、本来書き込み対象として選択さ
れていないNANDストリングA2,A4中の選択ワー
ド線上のメモリセルに対して、フローティングゲートへ
の電子注入が行われるため、動作マージンが少なくな
り、場合によっては、誤ったデータが書き込まれる可能
性がある。
れていないNANDストリングA2,A4中の選択ワー
ド線上のメモリセルに対して、フローティングゲートへ
の電子注入が行われるため、動作マージンが少なくな
り、場合によっては、誤ったデータが書き込まれる可能
性がある。
【0026】したがって、この発明の目的は、シェアー
ドビット線型のメモリセルアレイ構成を採用しつつも、
書き込み動作時にデータの誤書き込みを防止することが
できると共に、動作マージンを大きくすることができる
不揮発性半導体記憶装置およびそのデータ書き込み方法
を提供する事にある。
ドビット線型のメモリセルアレイ構成を採用しつつも、
書き込み動作時にデータの誤書き込みを防止することが
できると共に、動作マージンを大きくすることができる
不揮発性半導体記憶装置およびそのデータ書き込み方法
を提供する事にある。
【0027】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第1の発明は、チャネルが直列接続され
た所定数のメモリセルによってストリングが構成され、
かつ、ビット線毎にワード線を共有する複数のストリン
グが接続されたシェアードビット線型のメモリセルアレ
イを有し、書き込み動作時に、ビット線を共有するスト
リング群の中から書き込み対象のストリングを選択する
と共に、各ビット線の電位を書き込みデータに応じた電
位に設定し、選択ストリングにおける選択ワード線上の
メモリセルにデータを書き込むようにした不揮発性半導
体記憶装置において、ストリング群中の全ストリングの
チャネルを第1のレベルにプリチャージすると共に、チ
ャネルをフローティング状態にするプリチャージ手段
と、ストリング群中の全ストリングのチャネルをワード
線との容量結合により第1のレベルより高い第2のレベ
ルに昇圧する昇圧手段とを有することを特徴とするもの
である。
に、この発明の第1の発明は、チャネルが直列接続され
た所定数のメモリセルによってストリングが構成され、
かつ、ビット線毎にワード線を共有する複数のストリン
グが接続されたシェアードビット線型のメモリセルアレ
イを有し、書き込み動作時に、ビット線を共有するスト
リング群の中から書き込み対象のストリングを選択する
と共に、各ビット線の電位を書き込みデータに応じた電
位に設定し、選択ストリングにおける選択ワード線上の
メモリセルにデータを書き込むようにした不揮発性半導
体記憶装置において、ストリング群中の全ストリングの
チャネルを第1のレベルにプリチャージすると共に、チ
ャネルをフローティング状態にするプリチャージ手段
と、ストリング群中の全ストリングのチャネルをワード
線との容量結合により第1のレベルより高い第2のレベ
ルに昇圧する昇圧手段とを有することを特徴とするもの
である。
【0028】この発明の第2の発明は、チャネルが直列
接続された所定数のメモリセルによってストリングが構
成され、かつ、ビット線毎にワード線を共有する複数の
ストリングが接続されたシェアードビット線型のメモリ
セルアレイを有し、書き込み動作時に、ビット線を共有
するストリング群の中から書き込み対象のストリングを
選択すると共に、各ビット線の電位を書き込みデータに
応じた電位に設定し、選択ストリングにおける選択ワー
ド線上のメモリセルにデータを書き込むようにした不揮
発性半導体記憶装置のデータ書き込み方法において、ス
トリング群中の全ストリングのチャネルを第1のレベル
にプリチャージすると共に、チャネルをフローティング
状態にするプリチャージステップと、ストリング群中の
全ストリングのチャネルをワード線との容量結合により
第1のレベルより高い第2のレベルに昇圧する昇圧ステ
ップとを有することを特徴とするものである。
接続された所定数のメモリセルによってストリングが構
成され、かつ、ビット線毎にワード線を共有する複数の
ストリングが接続されたシェアードビット線型のメモリ
セルアレイを有し、書き込み動作時に、ビット線を共有
するストリング群の中から書き込み対象のストリングを
選択すると共に、各ビット線の電位を書き込みデータに
応じた電位に設定し、選択ストリングにおける選択ワー
ド線上のメモリセルにデータを書き込むようにした不揮
発性半導体記憶装置のデータ書き込み方法において、ス
トリング群中の全ストリングのチャネルを第1のレベル
にプリチャージすると共に、チャネルをフローティング
状態にするプリチャージステップと、ストリング群中の
全ストリングのチャネルをワード線との容量結合により
第1のレベルより高い第2のレベルに昇圧する昇圧ステ
ップとを有することを特徴とするものである。
【0029】この発明において、メモリセルは、ワード
線およびビット線への印加電圧に応じて電荷蓄積部に蓄
積された電荷量が変化し、その変化に応じてしきい値電
圧が変化し、しきい値電圧に応じた値のデータを記憶す
るものであり、電気的書き換え可能である。このメモリ
セルには、nビット(n≧1)のデータが記憶され、し
たがって、このメモリセルは、2n −1個のプログラム
状態と1個の消去状態とを有する。このようなメモリセ
ルとしては、典型的には、浮遊ゲート型トランジスタが
用いられる。また、ストリングにおいては、典型的に
は、直列接続されたメモリセルの一端が選択トランジス
タを介してビット線と接続され、選択トランジスタのゲ
ートは選択ゲート線と接続される。
線およびビット線への印加電圧に応じて電荷蓄積部に蓄
積された電荷量が変化し、その変化に応じてしきい値電
圧が変化し、しきい値電圧に応じた値のデータを記憶す
るものであり、電気的書き換え可能である。このメモリ
セルには、nビット(n≧1)のデータが記憶され、し
たがって、このメモリセルは、2n −1個のプログラム
状態と1個の消去状態とを有する。このようなメモリセ
ルとしては、典型的には、浮遊ゲート型トランジスタが
用いられる。また、ストリングにおいては、典型的に
は、直列接続されたメモリセルの一端が選択トランジス
タを介してビット線と接続され、選択トランジスタのゲ
ートは選択ゲート線と接続される。
【0030】この発明の第1の発明および第2の発明に
おいて、メモリセルアレイは、典型的には、行方向およ
び列方向に所定数のストリングがマトリックス状に配列
されたものからなり、列方向に複数のブロックに分割さ
れている。各ブロックは、行方向に配列された複数のス
トリングによって構成され、同一ブロック内のストリン
グはワード線を共有する。書き込み動作時には、複数の
ブロックの中から書き込み対象のブロックが選択され
る。ここで、この発明の第1の発明および第2の発明に
おけるストリング群は、同一ブロック内に配列されたも
のである。この場合、プリチャージ手段(プリチャージ
ステップ)においてストリング群中の全ストリングのチ
ャネルが第1のレベルにプリチャージされると共に、フ
ローティング状態にされる際には、選択ブロック内の全
ストリングのチャネルが第1のレベルにプリチャージさ
れると共に、フローティング状態にされ、同様に、昇圧
手段(昇圧ステップ)においてストリング群中の全スト
リングのチャネルが第2のレベルに昇圧される際には、
選択ブロック内の全ストリングのチャネルが第2のレベ
ルに昇圧される。
おいて、メモリセルアレイは、典型的には、行方向およ
び列方向に所定数のストリングがマトリックス状に配列
されたものからなり、列方向に複数のブロックに分割さ
れている。各ブロックは、行方向に配列された複数のス
トリングによって構成され、同一ブロック内のストリン
グはワード線を共有する。書き込み動作時には、複数の
ブロックの中から書き込み対象のブロックが選択され
る。ここで、この発明の第1の発明および第2の発明に
おけるストリング群は、同一ブロック内に配列されたも
のである。この場合、プリチャージ手段(プリチャージ
ステップ)においてストリング群中の全ストリングのチ
ャネルが第1のレベルにプリチャージされると共に、フ
ローティング状態にされる際には、選択ブロック内の全
ストリングのチャネルが第1のレベルにプリチャージさ
れると共に、フローティング状態にされ、同様に、昇圧
手段(昇圧ステップ)においてストリング群中の全スト
リングのチャネルが第2のレベルに昇圧される際には、
選択ブロック内の全ストリングのチャネルが第2のレベ
ルに昇圧される。
【0031】この発明の第1の発明において、プリチャ
ージ手段は、典型的には、ビット線側からの充電により
チャネルを第1のレベルにプリチャージする。この発明
の第2の発明において、プリチャージステップでは、典
型的には、ビット線側からの充電によりチャネルを第1
のレベルにプリチャージする。ここで、第1のレベル
は、典型的には、ビット線側からストリングのチャネル
に印加することのできる上限の電位であり、ビット線電
位から選択トランジスタのしきい値電圧分だけ降下した
電位である。このときビット線電位は、好適には、例え
ば電源電位VCCに設定される。
ージ手段は、典型的には、ビット線側からの充電により
チャネルを第1のレベルにプリチャージする。この発明
の第2の発明において、プリチャージステップでは、典
型的には、ビット線側からの充電によりチャネルを第1
のレベルにプリチャージする。ここで、第1のレベル
は、典型的には、ビット線側からストリングのチャネル
に印加することのできる上限の電位であり、ビット線電
位から選択トランジスタのしきい値電圧分だけ降下した
電位である。このときビット線電位は、好適には、例え
ば電源電位VCCに設定される。
【0032】この発明の第1の発明において、昇圧手段
は、典型的には、プリチャージ手段にて第1のレベルに
プリチャージされたチャネルを、さらに第2のレベルに
昇圧する。また、昇圧手段は、好適には、ワード線の電
位を、少なくとも書き込み後のメモリセルのしきい値電
圧分だけ第1のレベルより高いパス電位に設定すること
により、チャネルを第2のレベルに昇圧する。この発明
の第2の発明において、昇圧ステップでは、典型的に
は、プリチャージ手段にて第1のレベルにプリチャージ
されたチャネルを、さらに第2のレベルに昇圧する。ま
た、昇圧ステップでは、好適には、ワード線の電位を、
少なくとも書き込み後のメモリセルのしきい値電圧分だ
け第1のレベルより高いパス電位に設定することによ
り、チャネルを第2のレベルに昇圧する。ここで、第2
のレベルは、典型的には、書き込み禁止とされる選択ス
トリング中のメモリセルおよび非選択ストリング中のメ
モリセルに、データの書き込みが行われないようにする
ために必要なチャネル電位(書き込み禁止電位)であ
る。また、パス電位は、書き込み動作時に選択ワード線
に印加するプログラム電位より低い範囲で、非書き込み
側の選択ストリングのチャネルおよび非選択のストリン
グのチャネルを、十分に書き込み禁止電位に昇圧するこ
とができる電位に選ばれる。
は、典型的には、プリチャージ手段にて第1のレベルに
プリチャージされたチャネルを、さらに第2のレベルに
昇圧する。また、昇圧手段は、好適には、ワード線の電
位を、少なくとも書き込み後のメモリセルのしきい値電
圧分だけ第1のレベルより高いパス電位に設定すること
により、チャネルを第2のレベルに昇圧する。この発明
の第2の発明において、昇圧ステップでは、典型的に
は、プリチャージ手段にて第1のレベルにプリチャージ
されたチャネルを、さらに第2のレベルに昇圧する。ま
た、昇圧ステップでは、好適には、ワード線の電位を、
少なくとも書き込み後のメモリセルのしきい値電圧分だ
け第1のレベルより高いパス電位に設定することによ
り、チャネルを第2のレベルに昇圧する。ここで、第2
のレベルは、典型的には、書き込み禁止とされる選択ス
トリング中のメモリセルおよび非選択ストリング中のメ
モリセルに、データの書き込みが行われないようにする
ために必要なチャネル電位(書き込み禁止電位)であ
る。また、パス電位は、書き込み動作時に選択ワード線
に印加するプログラム電位より低い範囲で、非書き込み
側の選択ストリングのチャネルおよび非選択のストリン
グのチャネルを、十分に書き込み禁止電位に昇圧するこ
とができる電位に選ばれる。
【0033】この発明の第1の発明において、不揮発性
半導体記憶装置は、書き込みデータが格納されるデータ
ラッチ手段と、各ビット線の電位をデータラッチ手段に
格納された書き込みデータに応じた電位に設定するビッ
ト線電位設定手段と、ストリング群の中から1つのスト
リングを選択するストリング選択手段とをさらに有し、
好適には、プリチャージ手段にてチャネルを第1のレベ
ルにプリチャージし、さらに、昇圧手段にてチャネルを
第2のレベルに昇圧した後、ストリング選択手段にてス
トリングの選択を行うと共に、ビット線電位設定手段に
てビット線電位の設定を行う。この発明の第2の発明に
おいては、好適には、プリチャージステップにてチャネ
ルを第1のレベルにプリチャージし、さらに、昇圧ステ
ップにてチャネルを第2のレベルに昇圧した後、ストリ
ング群の中から1つのストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定す
る。
半導体記憶装置は、書き込みデータが格納されるデータ
ラッチ手段と、各ビット線の電位をデータラッチ手段に
格納された書き込みデータに応じた電位に設定するビッ
ト線電位設定手段と、ストリング群の中から1つのスト
リングを選択するストリング選択手段とをさらに有し、
好適には、プリチャージ手段にてチャネルを第1のレベ
ルにプリチャージし、さらに、昇圧手段にてチャネルを
第2のレベルに昇圧した後、ストリング選択手段にてス
トリングの選択を行うと共に、ビット線電位設定手段に
てビット線電位の設定を行う。この発明の第2の発明に
おいては、好適には、プリチャージステップにてチャネ
ルを第1のレベルにプリチャージし、さらに、昇圧ステ
ップにてチャネルを第2のレベルに昇圧した後、ストリ
ング群の中から1つのストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定す
る。
【0034】上述のように構成されたこの発明の第1の
発明および第2の発明によれば、書き込み動作時に、ビ
ット線を共有するストリング群内の全ストリングを選択
し、これらの全ストリングのチャネルを第1のレベルに
プリチャージすると共に、フローティング状態にし、さ
らに、ワード線との容量結合によって第1のレベルより
高い第2のレベルに昇圧することにより、ビット線を共
有するストリング群内の全ストリングのチャネルを十分
な書き込み禁止電位に充電することができる。そして、
この後に、ストリング群の中から書き込み対象のストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定し、選択ストリングにおける選
択ワード線上のメモリセルにデータを書き込むことによ
り、非選択ストリング中のメモリセルへのデータの誤書
き込みを防止することができると共に、その動作マージ
ンを大きくすることができる。
発明および第2の発明によれば、書き込み動作時に、ビ
ット線を共有するストリング群内の全ストリングを選択
し、これらの全ストリングのチャネルを第1のレベルに
プリチャージすると共に、フローティング状態にし、さ
らに、ワード線との容量結合によって第1のレベルより
高い第2のレベルに昇圧することにより、ビット線を共
有するストリング群内の全ストリングのチャネルを十分
な書き込み禁止電位に充電することができる。そして、
この後に、ストリング群の中から書き込み対象のストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定し、選択ストリングにおける選
択ワード線上のメモリセルにデータを書き込むことによ
り、非選択ストリング中のメモリセルへのデータの誤書
き込みを防止することができると共に、その動作マージ
ンを大きくすることができる。
【0035】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【0036】図1は、この発明の一実施形態によるNA
ND型フラッシュメモリの構成例を示す略線図である。
図1に示すように、このNAND型フラッシュメモリに
おいては、メモリセルアレイ1にロウ回路2、カラム回
路3、基板電位制御回路4などが接続されている。
ND型フラッシュメモリの構成例を示す略線図である。
図1に示すように、このNAND型フラッシュメモリに
おいては、メモリセルアレイ1にロウ回路2、カラム回
路3、基板電位制御回路4などが接続されている。
【0037】メモリセルアレイ1は、行方向および列方
向にマトリックス状に配列された複数のNANDストリ
ングと、これらのNANDストリングと接続されたワー
ド線、ビット線、選択ゲート線、ソース線などにより構
成されている。このメモリセルアレイ1の具体的な構成
については、後に図2を参照して詳細に説明する。この
メモリセルアレイ1は、列方法に複数のブロック(ブロ
ック1〜K)に分割されている。各ブロック内において
は、行方向に、ワード線および選択ゲート線を共有する
所定数のNANDストリングが並列に配列されている。
このブロックは、メモリセルに記憶されたデータを消去
する際の消去単位となっている。
向にマトリックス状に配列された複数のNANDストリ
ングと、これらのNANDストリングと接続されたワー
ド線、ビット線、選択ゲート線、ソース線などにより構
成されている。このメモリセルアレイ1の具体的な構成
については、後に図2を参照して詳細に説明する。この
メモリセルアレイ1は、列方法に複数のブロック(ブロ
ック1〜K)に分割されている。各ブロック内において
は、行方向に、ワード線および選択ゲート線を共有する
所定数のNANDストリングが並列に配列されている。
このブロックは、メモリセルに記憶されたデータを消去
する際の消去単位となっている。
【0038】ロウ回路2およびカラム回路3は、その動
作によりメモリセルアレイ1中の任意のメモリセルを選
択するためのものである。この場合、ロウ回路2は、各
ブロックのロウデコード回路を含み、動作時に所定のワ
ード線電位を供給する昇圧回路と接続されている。カラ
ム回路3は、カラムデコード回路、各ビット線に接続さ
れたセンスアンプ回路やデータラッチ回路、ビット線電
位設定回路などを含む。基板電位制御回路4は、メモリ
セルアレイ1が形成される半導体基板領域の電位を制御
するためのものである。
作によりメモリセルアレイ1中の任意のメモリセルを選
択するためのものである。この場合、ロウ回路2は、各
ブロックのロウデコード回路を含み、動作時に所定のワ
ード線電位を供給する昇圧回路と接続されている。カラ
ム回路3は、カラムデコード回路、各ビット線に接続さ
れたセンスアンプ回路やデータラッチ回路、ビット線電
位設定回路などを含む。基板電位制御回路4は、メモリ
セルアレイ1が形成される半導体基板領域の電位を制御
するためのものである。
【0039】さらに、このNAND型フラッシュメモリ
は、書き込み動作、読み出し動作、消去動作などを制御
するための制御回路5を有している。この制御回路5か
らは、ロウ回路2,カラム回路3および基板電位制御回
路4に対して制御信号を供給するための信号線が導出さ
れている。
は、書き込み動作、読み出し動作、消去動作などを制御
するための制御回路5を有している。この制御回路5か
らは、ロウ回路2,カラム回路3および基板電位制御回
路4に対して制御信号を供給するための信号線が導出さ
れている。
【0040】図2は、このNAND型フラッシュメモリ
のメモリセルアレイ1の構成例を示す等価回路図であ
る。この一実施形態においては、一例として、同一のビ
ット線を共有するNANDストリング群が2つのNAN
Dストリングからなり、また、各NANDストリング内
では8個のメモリセルトランジスタが直列接続(NAN
D接続)されている場合について説明する。
のメモリセルアレイ1の構成例を示す等価回路図であ
る。この一実施形態においては、一例として、同一のビ
ット線を共有するNANDストリング群が2つのNAN
Dストリングからなり、また、各NANDストリング内
では8個のメモリセルトランジスタが直列接続(NAN
D接続)されている場合について説明する。
【0041】図2に示すように、メモリセルアレイ1に
おいては、ビット線BL1にNANDストリングA1,
A2が接続され、ビット線BL2にNANDストリング
A3,A4が接続されている。これらのNANDストリ
ングA1〜A4は、ワード線および選択ゲート線を共有
しており、同一ブロック内に配列されたNANDストリ
ングである。
おいては、ビット線BL1にNANDストリングA1,
A2が接続され、ビット線BL2にNANDストリング
A3,A4が接続されている。これらのNANDストリ
ングA1〜A4は、ワード線および選択ゲート線を共有
しており、同一ブロック内に配列されたNANDストリ
ングである。
【0042】ビット線BL1に対して接続されるNAN
DストリングA1は、エンハンスメント型の選択トラン
ジスタSGT11,デプレション型の選択トランジスタ
SGT12、メモリセルM10〜M17およびエンハン
スメント型の選択トランジスタSGT13により構成さ
れ、NANDストリングA2は、デプレション型の選択
トランジスタSGT22、エンハンスメント型の選択ト
ランジスタSGT21、メモリセルM20〜M27およ
びエンハンスメント型の選択トランジスタSGT23に
より構成されている。また、ビット線BL2に対して接
続されるNANDストリングA3は、エンハンスメント
型の選択トランジスタSGT31、デプレション型の選
択トランジスタSGT32、メモリセルM30〜M37
およびエンハンスメント型の選択トランジスタSGT3
3により構成され、NANDストリングA4は、デプレ
ッシン型の選択トランジスタSGT42,エンハンスメ
ント型の選択トランジスタSGT41、メモリセルM4
0〜M47およびエンハンスメント型の選択トランジス
タSGT43により構成されている。エンハンスメント
型の選択トランジスタSGT11,SGT21,SGT
31,SGT41のしきい値電圧Vthsg1 、並びに、エ
ンハンスメント型の選択トランジスタSGT13,SG
T23,SGT33,SGT43のしきい値電圧Vthsg
3 は、例えばおよそ1.5V程度であり、デプレション
型の選択トランジスタSGT12,SGT22,SGT
32,SGT42のしきい値電圧Vthsg2 は、例えばお
よそ−1.5V程度である。
DストリングA1は、エンハンスメント型の選択トラン
ジスタSGT11,デプレション型の選択トランジスタ
SGT12、メモリセルM10〜M17およびエンハン
スメント型の選択トランジスタSGT13により構成さ
れ、NANDストリングA2は、デプレション型の選択
トランジスタSGT22、エンハンスメント型の選択ト
ランジスタSGT21、メモリセルM20〜M27およ
びエンハンスメント型の選択トランジスタSGT23に
より構成されている。また、ビット線BL2に対して接
続されるNANDストリングA3は、エンハンスメント
型の選択トランジスタSGT31、デプレション型の選
択トランジスタSGT32、メモリセルM30〜M37
およびエンハンスメント型の選択トランジスタSGT3
3により構成され、NANDストリングA4は、デプレ
ッシン型の選択トランジスタSGT42,エンハンスメ
ント型の選択トランジスタSGT41、メモリセルM4
0〜M47およびエンハンスメント型の選択トランジス
タSGT43により構成されている。エンハンスメント
型の選択トランジスタSGT11,SGT21,SGT
31,SGT41のしきい値電圧Vthsg1 、並びに、エ
ンハンスメント型の選択トランジスタSGT13,SG
T23,SGT33,SGT43のしきい値電圧Vthsg
3 は、例えばおよそ1.5V程度であり、デプレション
型の選択トランジスタSGT12,SGT22,SGT
32,SGT42のしきい値電圧Vthsg2 は、例えばお
よそ−1.5V程度である。
【0043】NANDストリングA1においては、メモ
リセルM10のドレインが選択トランジスタSGT1
2,SGT11を介してビット線BL1と接続され、メ
モリセルM17のソースが選択トランジスタSGT13
を介してソース線SLと接続されている。NANDスト
リングA2においては、メモリセルM20のドレインが
選択トランジスタSGT21,SGT22を介してビッ
ト線BL1と接続され、メモリセルM27のソースが選
択トランジスタSGT23を介してソース線SLと接続
されている。メモリセルM10〜M17およびメモリセ
ルM20〜M27のコントロールゲートは、それぞれワ
ード線WL0〜WL7と接続されている。また、選択ト
ランジスタSGT11,SGT22のゲートは選択ゲー
ト線SGL1と接続され、選択トランジスタSGT1
2,SGT21のゲートは選択ゲート線SGL2と接続
され、選択トランジスタSGT13,SGT23のゲー
トは選択ゲート線SGL3と接続されている。
リセルM10のドレインが選択トランジスタSGT1
2,SGT11を介してビット線BL1と接続され、メ
モリセルM17のソースが選択トランジスタSGT13
を介してソース線SLと接続されている。NANDスト
リングA2においては、メモリセルM20のドレインが
選択トランジスタSGT21,SGT22を介してビッ
ト線BL1と接続され、メモリセルM27のソースが選
択トランジスタSGT23を介してソース線SLと接続
されている。メモリセルM10〜M17およびメモリセ
ルM20〜M27のコントロールゲートは、それぞれワ
ード線WL0〜WL7と接続されている。また、選択ト
ランジスタSGT11,SGT22のゲートは選択ゲー
ト線SGL1と接続され、選択トランジスタSGT1
2,SGT21のゲートは選択ゲート線SGL2と接続
され、選択トランジスタSGT13,SGT23のゲー
トは選択ゲート線SGL3と接続されている。
【0044】ビット線BL2と接続されるNANDスト
リングA3,A4、並びに、図示省略した他のビット線
と接続される2つのNANDストリングにおいても、上
述と同様の接続関係とされている。
リングA3,A4、並びに、図示省略した他のビット線
と接続される2つのNANDストリングにおいても、上
述と同様の接続関係とされている。
【0045】このメモリセルアレイ1においては、ペー
ジ単位でデータの書き込みおよび読み出しが行われる。
この際、メモリセルアレイ1の各メモリセルには、1ビ
ットからなり2値をとるデータ、すなわち、データ”
0”、”1”が記憶される。図3に、1つのメモリセル
に1ビットからなり2値をとるデータを記憶する場合
の、メモリセルのしきい値電圧の分布とデータ内容との
対応関係を示す。
ジ単位でデータの書き込みおよび読み出しが行われる。
この際、メモリセルアレイ1の各メモリセルには、1ビ
ットからなり2値をとるデータ、すなわち、データ”
0”、”1”が記憶される。図3に、1つのメモリセル
に1ビットからなり2値をとるデータを記憶する場合
の、メモリセルのしきい値電圧の分布とデータ内容との
対応関係を示す。
【0046】図3に示すようにメモリセルのしきい値線
圧Vthは、データ”0”、”1”に対応した2状態をと
る。すなわち、図3において、分布Aはデータ”0”が
書き込まれて正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、この場合、しきい値電圧V
thのターゲット値はおよそ1V程度である。また、分布
Bはデータ”1”が書き込まれて負のしきい値電圧の消
去状態とされるメモリセルの分布であり、この場合、し
きい値電圧Vthのターゲット値はおよそ−3V程度であ
る。
圧Vthは、データ”0”、”1”に対応した2状態をと
る。すなわち、図3において、分布Aはデータ”0”が
書き込まれて正のしきい値電圧のプログラム状態とされ
るメモリセルの分布であり、この場合、しきい値電圧V
thのターゲット値はおよそ1V程度である。また、分布
Bはデータ”1”が書き込まれて負のしきい値電圧の消
去状態とされるメモリセルの分布であり、この場合、し
きい値電圧Vthのターゲット値はおよそ−3V程度であ
る。
【0047】次に、上述のように構成されたこの一実施
形態によるNAND型フラッシュメモリのデータ書き込
み方法について説明する。この一実施形態によるNAN
D型フラッシュメモリのデータ書き込み方法は、シェア
ードビット線型のメモリセルアレイ構成において、書き
込み選択ブロック内の全NANDストリングを選択し、
これらの全ストリングのチャネルへの充電を行うと共
に、これらのチャネルをフローティング状態とし、さら
に、ワード線との容量結合によって昇圧した後、ビット
線を共有するNANDストリング群の中から1つのNA
NDストリングを選択すると共に、各ビット線の電位を
書き込みデータに応じた電位に設定することを特徴とす
る。すなわち、「ワード線電位上昇に伴うNANDスト
リングのチャネルのフローティング化および昇圧0を行
った後に、「選択ゲート線によるNNDストリングの選
択および書き込みデータに応じたビット線電位の設定」
を行うことを特徴とする。
形態によるNAND型フラッシュメモリのデータ書き込
み方法について説明する。この一実施形態によるNAN
D型フラッシュメモリのデータ書き込み方法は、シェア
ードビット線型のメモリセルアレイ構成において、書き
込み選択ブロック内の全NANDストリングを選択し、
これらの全ストリングのチャネルへの充電を行うと共
に、これらのチャネルをフローティング状態とし、さら
に、ワード線との容量結合によって昇圧した後、ビット
線を共有するNANDストリング群の中から1つのNA
NDストリングを選択すると共に、各ビット線の電位を
書き込みデータに応じた電位に設定することを特徴とす
る。すなわち、「ワード線電位上昇に伴うNANDスト
リングのチャネルのフローティング化および昇圧0を行
った後に、「選択ゲート線によるNNDストリングの選
択および書き込みデータに応じたビット線電位の設定」
を行うことを特徴とする。
【0048】図4は、この一実施形態によるNAND型
フラッシュメモリのデータ書き込み方法を説明するため
のタイミングチャートである。図4においては、書き込
み動作時のビット線BL1,BL2、選択ゲート線SG
L1〜SGL3、ワード線WL0〜WL7、ソース線S
Lの設定電位が示され、また、NANDストリングA1
〜A4のノードN1〜N4の電位(チャネル電位)がV
ch1〜Vch4で示されている。
フラッシュメモリのデータ書き込み方法を説明するため
のタイミングチャートである。図4においては、書き込
み動作時のビット線BL1,BL2、選択ゲート線SG
L1〜SGL3、ワード線WL0〜WL7、ソース線S
Lの設定電位が示され、また、NANDストリングA1
〜A4のノードN1〜N4の電位(チャネル電位)がV
ch1〜Vch4で示されている。
【0049】以下に、この図4に示すタイミングチャー
トを参照して、この一実施形態によるNAND型フラッ
シュメモリのデータ書き込み方法における具体的な動作
について説明する。
トを参照して、この一実施形態によるNAND型フラッ
シュメモリのデータ書き込み方法における具体的な動作
について説明する。
【0050】図4に示すように、まず、選択ゲート線S
GL1〜SGL3、ワード線WL0〜WL7、ソース線
SLが電位VSSに設定された状態で、選択ブロック内の
全ビット線BL1,BL2はカラム回路3のセンスアン
プ/データラッチ回路から切り離されて電位VSSに設定
されている(時刻t0)。このとき、NANDストリン
グA1〜A4は、それぞれビット線BL1,BL2から
切り離されており、ノードN1〜N4の電位Vch1〜V
ch4は、何れも電位VSSであるものとする。
GL1〜SGL3、ワード線WL0〜WL7、ソース線
SLが電位VSSに設定された状態で、選択ブロック内の
全ビット線BL1,BL2はカラム回路3のセンスアン
プ/データラッチ回路から切り離されて電位VSSに設定
されている(時刻t0)。このとき、NANDストリン
グA1〜A4は、それぞれビット線BL1,BL2から
切り離されており、ノードN1〜N4の電位Vch1〜V
ch4は、何れも電位VSSであるものとする。
【0051】この状態で、時刻t1に、まず、選択ゲー
ト線SGL1,SGL2の電位が電位VCCに設定され
る。これにより、各ビット線と接続されたストリング群
の全ストリング、したがって、この場合、選択ブロック
内の全NANDストリングが選択される。これと共に、
選択ブロック内の全ビット線BL1,BL2の電位が電
位VCCに設定され、選択ブロック内の全NANDストリ
ングA1〜A4のチャネルへのプリチャージ動作が開始
される。これにより、NANDストリングA1〜A4の
ノードN1〜N4は、電位(Vth−Vthsg1 )にプリチ
ャージされる。ここで、Vthsg1 は、各NANDストリ
ングA1〜A4におけるビット線側のエンハンスメント
型選択トランジスタのしきい値電圧であり、例えば1.
5V程度である。したがって、この場合、NANDスト
リングA1〜A4のノードN1〜N4の電位はいずれも
1.5V程度となる。
ト線SGL1,SGL2の電位が電位VCCに設定され
る。これにより、各ビット線と接続されたストリング群
の全ストリング、したがって、この場合、選択ブロック
内の全NANDストリングが選択される。これと共に、
選択ブロック内の全ビット線BL1,BL2の電位が電
位VCCに設定され、選択ブロック内の全NANDストリ
ングA1〜A4のチャネルへのプリチャージ動作が開始
される。これにより、NANDストリングA1〜A4の
ノードN1〜N4は、電位(Vth−Vthsg1 )にプリチ
ャージされる。ここで、Vthsg1 は、各NANDストリ
ングA1〜A4におけるビット線側のエンハンスメント
型選択トランジスタのしきい値電圧であり、例えば1.
5V程度である。したがって、この場合、NANDスト
リングA1〜A4のノードN1〜N4の電位はいずれも
1.5V程度となる。
【0052】次に、選択ブロック内の全ビット線が電位
VCCに設定され、かつ、全NANDストリングが選択さ
れた状態で、時刻t2に、選択ブロックの全ワード線W
L0〜WL7の電位が所定のパス電位Vpassに設定され
る。このパス電位Vpassは、後述するプログラム電位V
PGM より低い電圧であり、かつ、少なくとも書き込み後
のメモリセルのしきい値電圧分だけ、Vth−Vthsg1 よ
り高い電圧である。ここでは、このパス電位Vpassは例
えば10V程度に選ばれる。このとき、各NANDスト
リングA1〜A4においては、チャネル電位全体が電位
(Vth−Vthsg1 )になると、選択トランジスタSGT
11,SGT21,SGT31,SGT41はカットオ
フ状態となる。これにより、各NANDストリングA1
〜A4のチャネルは、それぞれビット線BL1,BL2
から切り離されてフローティング状態となり、ワード線
との容量結合によって所定の書き込み禁止電位に昇圧さ
れる。
VCCに設定され、かつ、全NANDストリングが選択さ
れた状態で、時刻t2に、選択ブロックの全ワード線W
L0〜WL7の電位が所定のパス電位Vpassに設定され
る。このパス電位Vpassは、後述するプログラム電位V
PGM より低い電圧であり、かつ、少なくとも書き込み後
のメモリセルのしきい値電圧分だけ、Vth−Vthsg1 よ
り高い電圧である。ここでは、このパス電位Vpassは例
えば10V程度に選ばれる。このとき、各NANDスト
リングA1〜A4においては、チャネル電位全体が電位
(Vth−Vthsg1 )になると、選択トランジスタSGT
11,SGT21,SGT31,SGT41はカットオ
フ状態となる。これにより、各NANDストリングA1
〜A4のチャネルは、それぞれビット線BL1,BL2
から切り離されてフローティング状態となり、ワード線
との容量結合によって所定の書き込み禁止電位に昇圧さ
れる。
【0053】このようにして書き込み禁止電位に昇圧さ
れたNANDストリングA1〜A4のチャネル電位は、
(Vth−Vthsg1 )+αで表され、例えばVCCが3V、
書き込み後のメモリセルのしきい値電圧が1Vで、パス
電位Vpassが10Vの場合、NANDストリングのチャ
ネルとワード線との容量結合比を0.5とすると、(V
th−Vthsg1 )+α=1.5+(10−1−1.5)×
0.5=5.25Vとなる。
れたNANDストリングA1〜A4のチャネル電位は、
(Vth−Vthsg1 )+αで表され、例えばVCCが3V、
書き込み後のメモリセルのしきい値電圧が1Vで、パス
電位Vpassが10Vの場合、NANDストリングのチャ
ネルとワード線との容量結合比を0.5とすると、(V
th−Vthsg1 )+α=1.5+(10−1−1.5)×
0.5=5.25Vとなる。
【0054】以上により、NANDストリングのチャネ
ルのプリチャージ動作および昇圧動作が完了する。この
後、ビット線を共有するNANDストリング群の中から
書き込み対象のNANDストリングが選択されると共
に、各ビット線の電位が書き込みデータに応じた電位に
設定される。ここでは、例えば、ビット線BL1を非書
き込みビット線(データ”1”書き込み)、ビット線B
L2を書き込みビット線(データ”0”書き込み)とす
ると共に、ビット線を共有するNANDストリング群の
うち、選択ゲート線SGL1によって選択されるNAN
DストリングA1,A3を選択ストリングとしてデータ
を書き込みを行うものとする。また、ワード線WL0〜
WL7のうち、ワード線WL2が選択ワード線として選
択されるものとする。
ルのプリチャージ動作および昇圧動作が完了する。この
後、ビット線を共有するNANDストリング群の中から
書き込み対象のNANDストリングが選択されると共
に、各ビット線の電位が書き込みデータに応じた電位に
設定される。ここでは、例えば、ビット線BL1を非書
き込みビット線(データ”1”書き込み)、ビット線B
L2を書き込みビット線(データ”0”書き込み)とす
ると共に、ビット線を共有するNANDストリング群の
うち、選択ゲート線SGL1によって選択されるNAN
DストリングA1,A3を選択ストリングとしてデータ
を書き込みを行うものとする。また、ワード線WL0〜
WL7のうち、ワード線WL2が選択ワード線として選
択されるものとする。
【0055】すなわち、全NANDストリングA1〜A
4のチャネルが書き込み禁止電位に充電された状態で、
時刻t3に、ビット線を共有するNANDストリング群
の中から所定のNANDストリングを選択するため、選
択ゲート線SGL1を電位VCCに保持したまま、選択ゲ
ート線SGL2の電位が電位VSSに設定される。これに
より、NANDストリングA1,A3のエンハンスメン
ト型の選択トランジスタSGT11,SGT31のゲー
トに電位VCCが印加され、NANDストリングA2,A
4のエンハンスメント型の選択トランジスタSGT2
1,SGT41に電位VSSが印加された状態となる。し
たがって、ビット線を共有するNANDストリング群の
うち、NANDストリングA1,A3が書き込み対象と
して選択され、非選択ストリングのNANDストリング
A2,A4は、ビット線BL1,BL2とつながるパス
が遮断される。
4のチャネルが書き込み禁止電位に充電された状態で、
時刻t3に、ビット線を共有するNANDストリング群
の中から所定のNANDストリングを選択するため、選
択ゲート線SGL1を電位VCCに保持したまま、選択ゲ
ート線SGL2の電位が電位VSSに設定される。これに
より、NANDストリングA1,A3のエンハンスメン
ト型の選択トランジスタSGT11,SGT31のゲー
トに電位VCCが印加され、NANDストリングA2,A
4のエンハンスメント型の選択トランジスタSGT2
1,SGT41に電位VSSが印加された状態となる。し
たがって、ビット線を共有するNANDストリング群の
うち、NANDストリングA1,A3が書き込み対象と
して選択され、非選択ストリングのNANDストリング
A2,A4は、ビット線BL1,BL2とつながるパス
が遮断される。
【0056】次に、所定時間経過後、時刻t4に、選択
ブロック内の全ビット線がカラム回路3のセンスアンプ
/データラッチ回路と接続され、各ビット線の電位がデ
ータラッチ回路にロードされた書き込みデータに応じた
電位に設定される。この場合、データ”1”書き込みの
非書き込みビット線であるビット線BL1には電位VCC
が供給され、データ”0”書き込みの書き込みビット線
であるビット線BL2には電位VSSが供給される。この
結果、選択ストリングのうち、書き込み側のビット線B
L2と接続されたNANDストリングA3においては、
エンハンスメント型の選択トランジスタSGT31がオ
ン状態になることにより、上述のプリチャージ動作およ
び昇圧動作によって書き込み禁止電位に充電されたチャ
ネル電位全体が、電位VSSに放電される。一方、選択ス
トリングのうち非書き込み側のビット線BL1と接続さ
れたNANDストリングA1においては、エンハンスメ
ント型の選択トランジスタSGT11がカットオフ状態
に保持されるため、チャネルは書き込み禁止電位に充電
された状態に保持される。また、非選択ストリングであ
るNANDストリングA2,A4においては、選択ゲー
ト線SGL2(設定電位は電位VSS)によってエンハン
スメント型の選択トランジスタSGT21,SGT41
がオフ状態とされているため、これらのチャネルも書き
込み禁止電位に充電された状態に保持される。
ブロック内の全ビット線がカラム回路3のセンスアンプ
/データラッチ回路と接続され、各ビット線の電位がデ
ータラッチ回路にロードされた書き込みデータに応じた
電位に設定される。この場合、データ”1”書き込みの
非書き込みビット線であるビット線BL1には電位VCC
が供給され、データ”0”書き込みの書き込みビット線
であるビット線BL2には電位VSSが供給される。この
結果、選択ストリングのうち、書き込み側のビット線B
L2と接続されたNANDストリングA3においては、
エンハンスメント型の選択トランジスタSGT31がオ
ン状態になることにより、上述のプリチャージ動作およ
び昇圧動作によって書き込み禁止電位に充電されたチャ
ネル電位全体が、電位VSSに放電される。一方、選択ス
トリングのうち非書き込み側のビット線BL1と接続さ
れたNANDストリングA1においては、エンハンスメ
ント型の選択トランジスタSGT11がカットオフ状態
に保持されるため、チャネルは書き込み禁止電位に充電
された状態に保持される。また、非選択ストリングであ
るNANDストリングA2,A4においては、選択ゲー
ト線SGL2(設定電位は電位VSS)によってエンハン
スメント型の選択トランジスタSGT21,SGT41
がオフ状態とされているため、これらのチャネルも書き
込み禁止電位に充電された状態に保持される。
【0057】これと共に、時刻t4に、ワード線WL0
〜WL7のうち、選択ワード線であるワード線WL2の
電位を所定のプログラム電位VPGM (例えば16V程
度)に上昇させることにより、選択されたメモリセルへ
の実質的なデータの書き込みが開始される。このとき、
ワード線WL2以外のパスワード線(ワード線WL0,
WL1,WL3〜WL7)の電位はパス電位Vpassに保
持される。これにより、NANDストリングA3中の選
択ワード線WL2上のメモリセルM32においては、そ
のコントロールゲートに印加されるプログラム電圧VPG
M とチャネル電位との電界によりフローティングゲート
に電子が注入され、データの書き込みが行われる。一
方、NANDストリングA1および非選択のNANDス
トリングA2,A4のチャネル電位は、上述のプリチャ
ージ動作および昇圧動作によって書き込み禁止電位(例
えば5.25V程度)となっているため、これらのNA
NDストリングA1,A2,A4中の選択ワード線WL
2上のメモリセルM12,M22,M42においては、
コントロールゲートとチャネルとの電位差がおよそ1
0.75V程度で、フローティングゲートに電子が注入
されず、データの書き込みは行われない。
〜WL7のうち、選択ワード線であるワード線WL2の
電位を所定のプログラム電位VPGM (例えば16V程
度)に上昇させることにより、選択されたメモリセルへ
の実質的なデータの書き込みが開始される。このとき、
ワード線WL2以外のパスワード線(ワード線WL0,
WL1,WL3〜WL7)の電位はパス電位Vpassに保
持される。これにより、NANDストリングA3中の選
択ワード線WL2上のメモリセルM32においては、そ
のコントロールゲートに印加されるプログラム電圧VPG
M とチャネル電位との電界によりフローティングゲート
に電子が注入され、データの書き込みが行われる。一
方、NANDストリングA1および非選択のNANDス
トリングA2,A4のチャネル電位は、上述のプリチャ
ージ動作および昇圧動作によって書き込み禁止電位(例
えば5.25V程度)となっているため、これらのNA
NDストリングA1,A2,A4中の選択ワード線WL
2上のメモリセルM12,M22,M42においては、
コントロールゲートとチャネルとの電位差がおよそ1
0.75V程度で、フローティングゲートに電子が注入
されず、データの書き込みは行われない。
【0058】次に、ワード線WL2に関するメモリセル
へのデータの書き込みが終了すると、時刻t5に、ワー
ド線WL0〜WL7の電位が電位VSSにリセットされ
る。これにより、書き込み禁止電位に充電されているN
ANDストリングA1およびNANDストリングA2,
A4のチャネルは、いずれも電位VSSに放電される。次
に、時刻t6に、選択ゲート線SGL1およびビット線
BL1の電位が電位VSSにリセットされ、一連の書き込
み動作が終了する。
へのデータの書き込みが終了すると、時刻t5に、ワー
ド線WL0〜WL7の電位が電位VSSにリセットされ
る。これにより、書き込み禁止電位に充電されているN
ANDストリングA1およびNANDストリングA2,
A4のチャネルは、いずれも電位VSSに放電される。次
に、時刻t6に、選択ゲート線SGL1およびビット線
BL1の電位が電位VSSにリセットされ、一連の書き込
み動作が終了する。
【0059】この後、公知の手法により書き込みベリフ
ァイ動作が実行されるが、ここでは説明を省略する。
ァイ動作が実行されるが、ここでは説明を省略する。
【0060】以上のように、この一実施形態によれば、
書き込み動作時に、まず、書き込み選択ブロック内の全
NANDストリングを選択し、これらの全NANDスト
リングのチャネルをビット線側からの充電によって電位
(VCC−Vthsg1 )にプリチャージすると共に、これら
のチャネルをフローティング状態とし、さらに、ワード
線との容量結合によって(VCC−Vthsg1 )+αに昇圧
することにより、選択ブロック内の全ストリングのチャ
ネルを十分な書き込み禁止電位に充電することができ
る。そして、この後に、ビット線を共有するストリング
群の中から書き込み対象のNANDストリングを選択す
ると共に、各ビット線の電位を書き込みデータに応じた
電位に設定してメモリセルへの実質的なデータの書き込
み動作を開始することにより、非選択ストリング中の選
択ワード線上のメモリセルのフローティングゲートに誤
った電子注入が行われるなく、選択ストリング中の選択
ワード線上のメモリセルに対してのみ正しいデータを書
き込むことができる。すなわち、「ワード線電位の上昇
に伴うNANDストリングのチャネルのフローティング
化および昇圧」を行った後に、「選択ゲート線によるN
ANDストリングの選択および書き込みデータに応じた
ビット線電位の設定」を行うようにしていることによ
り、シェアードビット線型のメモリセルアレイ構造を採
用しつつも、書き込み動作時に、データの誤書き込みを
防止することができると共に、その動作マージンを大き
くすることができるという利点を得ることができる。
書き込み動作時に、まず、書き込み選択ブロック内の全
NANDストリングを選択し、これらの全NANDスト
リングのチャネルをビット線側からの充電によって電位
(VCC−Vthsg1 )にプリチャージすると共に、これら
のチャネルをフローティング状態とし、さらに、ワード
線との容量結合によって(VCC−Vthsg1 )+αに昇圧
することにより、選択ブロック内の全ストリングのチャ
ネルを十分な書き込み禁止電位に充電することができ
る。そして、この後に、ビット線を共有するストリング
群の中から書き込み対象のNANDストリングを選択す
ると共に、各ビット線の電位を書き込みデータに応じた
電位に設定してメモリセルへの実質的なデータの書き込
み動作を開始することにより、非選択ストリング中の選
択ワード線上のメモリセルのフローティングゲートに誤
った電子注入が行われるなく、選択ストリング中の選択
ワード線上のメモリセルに対してのみ正しいデータを書
き込むことができる。すなわち、「ワード線電位の上昇
に伴うNANDストリングのチャネルのフローティング
化および昇圧」を行った後に、「選択ゲート線によるN
ANDストリングの選択および書き込みデータに応じた
ビット線電位の設定」を行うようにしていることによ
り、シェアードビット線型のメモリセルアレイ構造を採
用しつつも、書き込み動作時に、データの誤書き込みを
防止することができると共に、その動作マージンを大き
くすることができるという利点を得ることができる。
【0061】さらに、この一実施形態によれば、全NA
NDストリングのチャネルを電位(VCC−Vthsg1 )に
プリチャージした後、NANDストリングの選択および
書き込みデータに応じたビット線電位の設定を行う前
に、全NANDストリングのチャネルをワード線との容
量結合によって(VCC−Vthsg1 )+αに昇圧させてい
ることにより、次のような利点をあわせて得ることがで
きる。
NDストリングのチャネルを電位(VCC−Vthsg1 )に
プリチャージした後、NANDストリングの選択および
書き込みデータに応じたビット線電位の設定を行う前
に、全NANDストリングのチャネルをワード線との容
量結合によって(VCC−Vthsg1 )+αに昇圧させてい
ることにより、次のような利点をあわせて得ることがで
きる。
【0062】すなわち、シェアードビット線型のNAN
D型フラッシュメモリにおいて、非選択ストリングのチ
ャネルが十分な書き込み禁止電位に充電されないとい
う、従来技術の有する問題点を解決するためには、各ビ
ット線を書き込みデータに応じた電位に設定する前に、
予めビット線を共有するNANDストリング群のうち非
選択ストリングのチャネルをプリチャージしておくこと
により、一定の効果が得られると考えられる。したがっ
て、この一実施形態による手法以外に、図5に示すよう
に、時刻t1の時点で非選択ストリングのチャネルを電
位(VCC−Vthsg1 )に充電しておき、その後の実質的
なメモリセルへの書き込み動作時(時刻t5〜t6)
に、ワード線との容量結合によってチャネル電位を昇圧
させる手法も考えられる。
D型フラッシュメモリにおいて、非選択ストリングのチ
ャネルが十分な書き込み禁止電位に充電されないとい
う、従来技術の有する問題点を解決するためには、各ビ
ット線を書き込みデータに応じた電位に設定する前に、
予めビット線を共有するNANDストリング群のうち非
選択ストリングのチャネルをプリチャージしておくこと
により、一定の効果が得られると考えられる。したがっ
て、この一実施形態による手法以外に、図5に示すよう
に、時刻t1の時点で非選択ストリングのチャネルを電
位(VCC−Vthsg1 )に充電しておき、その後の実質的
なメモリセルへの書き込み動作時(時刻t5〜t6)
に、ワード線との容量結合によってチャネル電位を昇圧
させる手法も考えられる。
【0063】ここで、比較のため、図5のタイミングチ
ャートに示す動作に従った、NAND型フラッシュメモ
リのデータ書き込み方法について具体的に説明する。こ
の場合、メモリセルアレイは、この一実施形態の図2に
示すと同様に構成されているものとする。図5において
は、書き込み動作時のビット線BL1,BL2、選択ゲ
ート線SGL1〜SGL3、選択ワード線SWL、パス
ワード線PWL、ソース線の設定電位が示され、また、
NANDストリングA1〜A4のノードN1〜N4の電
位(チャネル電位)がVch1〜Vch4で示されている。
また、ここでは、ビット線BL1を非書き込みビット線
(データ”1”書き込み)、ビット線BL2を書き込み
ビット線(データ”0”書き込み)とし、ビット線を共
有するNANDストリング群のうち、選択ゲート線SG
L1によって選択されるNANDストリングA1,A3
を選択ストリングとしてデータの書き込みを行うものと
して説明する。
ャートに示す動作に従った、NAND型フラッシュメモ
リのデータ書き込み方法について具体的に説明する。こ
の場合、メモリセルアレイは、この一実施形態の図2に
示すと同様に構成されているものとする。図5において
は、書き込み動作時のビット線BL1,BL2、選択ゲ
ート線SGL1〜SGL3、選択ワード線SWL、パス
ワード線PWL、ソース線の設定電位が示され、また、
NANDストリングA1〜A4のノードN1〜N4の電
位(チャネル電位)がVch1〜Vch4で示されている。
また、ここでは、ビット線BL1を非書き込みビット線
(データ”1”書き込み)、ビット線BL2を書き込み
ビット線(データ”0”書き込み)とし、ビット線を共
有するNANDストリング群のうち、選択ゲート線SG
L1によって選択されるNANDストリングA1,A3
を選択ストリングとしてデータの書き込みを行うものと
して説明する。
【0064】図5に示すように、まず、選択ゲート線S
GL1〜SGL3、ワード線WL0〜WL7、ソース線
SLが電位VSSに設定された状態で、選択ブロック内の
全ビット線BL1,BL2はカラム回路3のセンスアン
プ/データラッチ回路から切り離されて電位VSSに設定
される(時刻t0)。このとき、NANDストリングA
1〜A4は、それぞれビット線BL1,BL2から切り
離されており、ノードN1〜N4の電位は、いずれも電
位VSSであるものとする。
GL1〜SGL3、ワード線WL0〜WL7、ソース線
SLが電位VSSに設定された状態で、選択ブロック内の
全ビット線BL1,BL2はカラム回路3のセンスアン
プ/データラッチ回路から切り離されて電位VSSに設定
される(時刻t0)。このとき、NANDストリングA
1〜A4は、それぞれビット線BL1,BL2から切り
離されており、ノードN1〜N4の電位は、いずれも電
位VSSであるものとする。
【0065】この状態で、時刻t1に、選択ゲート線S
GL1,SGL2の電位が電位VCCに設定される。これ
により、選択ブロック内の全NANDストリングが選択
される。これと共に、選択ブロック内の全ビット線BL
1,BL2の電位が電位VCCに設定され、選択ブロック
内の全NANDストリングA1〜A4のチャネルへのプ
リチャージ動作が開始される。これにより、NANDス
トリングA1〜A4のノードN1〜N4は、電位(Vth
−Vthsg1 )(例えば1.5V程度)にプリチャージさ
れる。
GL1,SGL2の電位が電位VCCに設定される。これ
により、選択ブロック内の全NANDストリングが選択
される。これと共に、選択ブロック内の全ビット線BL
1,BL2の電位が電位VCCに設定され、選択ブロック
内の全NANDストリングA1〜A4のチャネルへのプ
リチャージ動作が開始される。これにより、NANDス
トリングA1〜A4のノードN1〜N4は、電位(Vth
−Vthsg1 )(例えば1.5V程度)にプリチャージさ
れる。
【0066】次に、時刻t2に、選択ブロック内の全ビ
ット線が電位VSSにリセットされると共に、選択ゲート
線SGL1,SGL2が電位VSSにリセットされる。こ
れにより、全NANDストリングA1〜A4のチャネル
は、それぞれビット線BL1,BL2から切り離され、
電位(VCC−Vthsg1 )に充電された状態でフローティ
ング状態とされる。以降、図9に示した従来のデータ書
き込み方法におけると同様な動作に従って、書き込みデ
ータに応じたビット線電位の設定(時刻t3)、選択ゲ
ート線によるNANDストリングの選択(時刻t4)を
順次行い、ワード線電位の上昇によるNANDストリン
グのチャネルの昇圧および選択されたメモリセルへの実
質的なデータの書き込み(時刻t5)を行う。この後、
選択ワード線SWLおよびパスワード線PWLを電位V
SSにリセットすると共に(時刻t6)、選択ゲート線S
GL1を電位VSSにリセットし(時刻t7)、一連の書
き込み動作が終了する。
ット線が電位VSSにリセットされると共に、選択ゲート
線SGL1,SGL2が電位VSSにリセットされる。こ
れにより、全NANDストリングA1〜A4のチャネル
は、それぞれビット線BL1,BL2から切り離され、
電位(VCC−Vthsg1 )に充電された状態でフローティ
ング状態とされる。以降、図9に示した従来のデータ書
き込み方法におけると同様な動作に従って、書き込みデ
ータに応じたビット線電位の設定(時刻t3)、選択ゲ
ート線によるNANDストリングの選択(時刻t4)を
順次行い、ワード線電位の上昇によるNANDストリン
グのチャネルの昇圧および選択されたメモリセルへの実
質的なデータの書き込み(時刻t5)を行う。この後、
選択ワード線SWLおよびパスワード線PWLを電位V
SSにリセットすると共に(時刻t6)、選択ゲート線S
GL1を電位VSSにリセットし(時刻t7)、一連の書
き込み動作が終了する。
【0067】しかしながら、この場合、各NANDスト
リングにおけるメモリセルのしきい値電圧の状態が、必
ずしも、プリチャージ動作期間中(時刻t1〜t2の
間)にNANDストリング全体を十分充電し得るように
なっていない場合がある。すなわち、上述の図5に示す
場合、NANDストリング中のメモリセルは、ワード線
の電位が、少なくともメモリセルのしきい値電圧分だ
け、電位VSSより高い電位でなければオン状態とならな
いため、NANDストリング中、ビット線に近い側のメ
モリセルのしきい値電圧が高く、オフ状態であると、そ
のメモリセルよりもソース線側にある(ビット線から遠
い)メモリセルのチャネルにはビット線側からの充電が
行われない。したがって、そのNANDストリングに対
しては、上述のようなプリチャージ動作は無効力なもの
となる。このため、特に、ワード線との容量結合による
昇圧動作時に、ビット線側から電位VCCを供給すること
のできない非選択ストリングにおいては、場合によって
はVSS+α´(例えば4.5V)までしか昇圧すること
ができず、非選択ストリング中のメモリセルへのデータ
誤書き込み防止の根本的な改善とはならない。
リングにおけるメモリセルのしきい値電圧の状態が、必
ずしも、プリチャージ動作期間中(時刻t1〜t2の
間)にNANDストリング全体を十分充電し得るように
なっていない場合がある。すなわち、上述の図5に示す
場合、NANDストリング中のメモリセルは、ワード線
の電位が、少なくともメモリセルのしきい値電圧分だ
け、電位VSSより高い電位でなければオン状態とならな
いため、NANDストリング中、ビット線に近い側のメ
モリセルのしきい値電圧が高く、オフ状態であると、そ
のメモリセルよりもソース線側にある(ビット線から遠
い)メモリセルのチャネルにはビット線側からの充電が
行われない。したがって、そのNANDストリングに対
しては、上述のようなプリチャージ動作は無効力なもの
となる。このため、特に、ワード線との容量結合による
昇圧動作時に、ビット線側から電位VCCを供給すること
のできない非選択ストリングにおいては、場合によって
はVSS+α´(例えば4.5V)までしか昇圧すること
ができず、非選択ストリング中のメモリセルへのデータ
誤書き込み防止の根本的な改善とはならない。
【0068】これに対して、この一実施形態において
は、選択ブロック内の全NANDストリングを選択し、
これらの全NANDストリングのチャネルを電位(VCC
−Vthsg1 )にプリチャージした後、選択ゲート線によ
るNANDストリングの選択および書き込みデータに応
じたビット線電位の設定を行う前に、選択ブロック内の
全NANDストリングが選択された状態で、これらの全
NANDストリングのチャネルをワード線との容量結合
によって(VCC−Vthsg1 )+α(例えば5.25V)
に昇圧しているため、NANDストリング中にしきい値
電圧が電位VSSより高いメモリセルが存在する場合であ
っても、ワード線電位が所定電位より高くなった時点
で、そのNANDストリング中の全メモリセルがオン状
態となる。しかも、このとき、NANDストリングとつ
ながるビット線は電位VCCに設定されているため、NA
NDストリングのチャネル全体は、選択トランジスタが
カットオフする電位(VCC−Vthsg1 )まで上昇する。
そして、この状態から、ワード線との容量結合による昇
圧動作が開始されるため、NANDストリング中にしき
い値電圧が例えば電位VSS以上のメモリセルが含まれる
場合であっても、NANDストリングのチャネル電位全
体を確実に(VCC−Vthsg1 )+α、すなわち書き込み
禁止電位に昇圧することができる。したがって、この一
実施形態によれば、上述の構成を採用することにより、
データの誤書き込み防止効果をより高いものとすること
ができるという利点を得ることができる。
は、選択ブロック内の全NANDストリングを選択し、
これらの全NANDストリングのチャネルを電位(VCC
−Vthsg1 )にプリチャージした後、選択ゲート線によ
るNANDストリングの選択および書き込みデータに応
じたビット線電位の設定を行う前に、選択ブロック内の
全NANDストリングが選択された状態で、これらの全
NANDストリングのチャネルをワード線との容量結合
によって(VCC−Vthsg1 )+α(例えば5.25V)
に昇圧しているため、NANDストリング中にしきい値
電圧が電位VSSより高いメモリセルが存在する場合であ
っても、ワード線電位が所定電位より高くなった時点
で、そのNANDストリング中の全メモリセルがオン状
態となる。しかも、このとき、NANDストリングとつ
ながるビット線は電位VCCに設定されているため、NA
NDストリングのチャネル全体は、選択トランジスタが
カットオフする電位(VCC−Vthsg1 )まで上昇する。
そして、この状態から、ワード線との容量結合による昇
圧動作が開始されるため、NANDストリング中にしき
い値電圧が例えば電位VSS以上のメモリセルが含まれる
場合であっても、NANDストリングのチャネル電位全
体を確実に(VCC−Vthsg1 )+α、すなわち書き込み
禁止電位に昇圧することができる。したがって、この一
実施形態によれば、上述の構成を採用することにより、
データの誤書き込み防止効果をより高いものとすること
ができるという利点を得ることができる。
【0069】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態において挙
げた構成、数値、動作タイミングなどは一例にすぎず、
必要に応じてこれらと異なる構成、数値、動作タイミン
グとしてもよい。
【0070】具体的には、上述の一実施形態において
は、ビット線毎に2つのNANDストリングが接続され
ているが、これは、ビット線毎に3つ以上のNANDス
トリングを接続するようにしてもよい。
は、ビット線毎に2つのNANDストリングが接続され
ているが、これは、ビット線毎に3つ以上のNANDス
トリングを接続するようにしてもよい。
【0071】また、上述の一実施形態においては、書き
込み動作時に、時刻t4にビット線電位を書き込みデー
タに応じた電位に設定すると共に、選択ワード線の電位
をプログラム電位VPGM に上昇させているが、これは、
例えば、ビット線電位を書き込みデータに応じた電位に
設定してから所定時間経過後に、選択ワード線の電位を
プログラム電位VPGM に上昇させるようにしてもよい。
込み動作時に、時刻t4にビット線電位を書き込みデー
タに応じた電位に設定すると共に、選択ワード線の電位
をプログラム電位VPGM に上昇させているが、これは、
例えば、ビット線電位を書き込みデータに応じた電位に
設定してから所定時間経過後に、選択ワード線の電位を
プログラム電位VPGM に上昇させるようにしてもよい。
【0072】また、上述の一実施形態においては、セル
フブースト法と同様の手法によりNANDストリングの
チャネルを書き込み禁止電位に昇圧させているが、これ
は、ローカルセルフブースト法と同様の手法によりNA
NDストリングのチャネルを書き込み禁止電位に昇圧さ
せるようにしてもよい。
フブースト法と同様の手法によりNANDストリングの
チャネルを書き込み禁止電位に昇圧させているが、これ
は、ローカルセルフブースト法と同様の手法によりNA
NDストリングのチャネルを書き込み禁止電位に昇圧さ
せるようにしてもよい。
【0073】また、上述の一実施形態においては、この
発明を1つのメモリセルに対して1ビットからなり2値
をとるデータを記憶するNAND型フラッシュメモリに
適用した場合について説明したが、この発明は、1つの
メモリセルに3値以上のデータを記憶する、いわゆる多
値型のNAND型フラッシュメモリに適用することも可
能である。
発明を1つのメモリセルに対して1ビットからなり2値
をとるデータを記憶するNAND型フラッシュメモリに
適用した場合について説明したが、この発明は、1つの
メモリセルに3値以上のデータを記憶する、いわゆる多
値型のNAND型フラッシュメモリに適用することも可
能である。
【0074】
【発明の効果】以上説明したように、この発明による不
揮発性半導体記憶装置およびそのデータ書き込み方法に
よれば、書き込み動作時に、ビット線を共有するストリ
ング群内の全ストリングを選択し、これらの全ストリン
グのチャネルを第1のレベルにプリチャージすると共
に、フローティング状態にし、さらに、ワード線との容
量結合により第1のレベルより高い第2のレベルに昇圧
することにより、ビット線を共有するストリング群内の
全ストリングのチャネルを十分な書き込み禁止電位に充
電することができ、この後に、ストリング群の中から書
き込み対象のストリングを選択すると共に、各ビット線
の電位を書き込みデータに応じた電位に設定し、選択ス
トリングにおける選択ワード線上のメモリセルにデータ
を書き込むようにすることにより、ビット線毎に複数の
ストリングが接続されるシェアードビット線型のメモリ
セルアレイ構造を採用しつつも、書き込み動作時にデー
タの誤書き込みを防止することができると共に、動作マ
ージンを大きくすることができるという効果がある。
揮発性半導体記憶装置およびそのデータ書き込み方法に
よれば、書き込み動作時に、ビット線を共有するストリ
ング群内の全ストリングを選択し、これらの全ストリン
グのチャネルを第1のレベルにプリチャージすると共
に、フローティング状態にし、さらに、ワード線との容
量結合により第1のレベルより高い第2のレベルに昇圧
することにより、ビット線を共有するストリング群内の
全ストリングのチャネルを十分な書き込み禁止電位に充
電することができ、この後に、ストリング群の中から書
き込み対象のストリングを選択すると共に、各ビット線
の電位を書き込みデータに応じた電位に設定し、選択ス
トリングにおける選択ワード線上のメモリセルにデータ
を書き込むようにすることにより、ビット線毎に複数の
ストリングが接続されるシェアードビット線型のメモリ
セルアレイ構造を採用しつつも、書き込み動作時にデー
タの誤書き込みを防止することができると共に、動作マ
ージンを大きくすることができるという効果がある。
【図1】この発明の一実施形態によるNAND型フラッ
シュメモリの構成例を示す略線図である。
シュメモリの構成例を示す略線図である。
【図2】この発明の一実施形態によるNAND型フラッ
シュメモリのメモリセルアレイの等価回路図である。
シュメモリのメモリセルアレイの等価回路図である。
【図3】この発明の一実施形態によるNAND型フラッ
シュメモリにおいて、1つのメモリセルに1ビットから
なり2値をとるデータを記憶する場合の、メモリセルの
しきい値電圧分布とデータ内容との対応関係を説明する
ための略線図である。
シュメモリにおいて、1つのメモリセルに1ビットから
なり2値をとるデータを記憶する場合の、メモリセルの
しきい値電圧分布とデータ内容との対応関係を説明する
ための略線図である。
【図4】この発明の一実施形態によるNAND型フラッ
シュメモリのデータ書き込み方法を説明するために用い
るタイミングチャートである。
シュメモリのデータ書き込み方法を説明するために用い
るタイミングチャートである。
【図5】この発明の一実施形態によるNAND型フラッ
シュメモリのデータ書き込み方法との比較のために、非
選択ストリングのチャネルをプリチャージした後、実質
的なメモリセルへの書き込み動作時にワード線との容量
結合によってチャネル電位を昇圧させるようにしたデー
タ書き込み方法を説明するために用いるタイミングチャ
ートである。
シュメモリのデータ書き込み方法との比較のために、非
選択ストリングのチャネルをプリチャージした後、実質
的なメモリセルへの書き込み動作時にワード線との容量
結合によってチャネル電位を昇圧させるようにしたデー
タ書き込み方法を説明するために用いるタイミングチャ
ートである。
【図6】セルフブースト法を用いた従来のNAND型フ
ラッシュメモリのデータ書き込み方法を説明するために
用いるメモリセルアレイの等価回路図である。
ラッシュメモリのデータ書き込み方法を説明するために
用いるメモリセルアレイの等価回路図である。
【図7】セルフブースト法を用いた従来のNAND型フ
ラッシュメモリのデータ書き込み方法を説明するために
用いるタイミングチャートである。
ラッシュメモリのデータ書き込み方法を説明するために
用いるタイミングチャートである。
【図8】セルフブースト法を用いた従来のNAND型フ
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のNAND型フラッシュメモリに適用した場合
の動作を説明するために用いるメモリセルアレイの等価
回路図である。
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のNAND型フラッシュメモリに適用した場合
の動作を説明するために用いるメモリセルアレイの等価
回路図である。
【図9】セルフブースト法を用いた従来のNAND型フ
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のNAND型フラッシュメモリに適用した場合
の動作を説明するために用いるタイミングチャートであ
る。
ラッシュメモリのデータ書き込み方法を、シェアードビ
ット線型のNAND型フラッシュメモリに適用した場合
の動作を説明するために用いるタイミングチャートであ
る。
1・・・メモリセルアレイ、2・・・ロウ回路、3・・
・カラム回路、4・・・基板電位制御回路、5・・・制
御回路、A1〜A4・・・NANDストリング、BL1
〜BL4・・・ビット線、WL0〜WL7・・・ワード
線、SGL1〜SGL3・・・選択ゲート線、SL・・
・ソース線
・カラム回路、4・・・基板電位制御回路、5・・・制
御回路、A1〜A4・・・NANDストリング、BL1
〜BL4・・・ビット線、WL0〜WL7・・・ワード
線、SGL1〜SGL3・・・選択ゲート線、SL・・
・ソース線
Claims (10)
- 【請求項1】 チャネルが直列接続された所定数のメモ
リセルによってストリングが構成され、かつ、ビット線
毎にワード線を共有する複数の上記ストリングが接続さ
れたシェアードビット線型のメモリセルアレイを有し、
書き込み動作時に、ビット線を共有するストリング群の
中から書き込み対象のストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定
し、選択ストリングにおける選択ワード線上のメモリセ
ルにデータを書き込むようにした不揮発性半導体記憶装
置において、 上記ストリング群中の全ストリングのチャネルを第1の
レベルにプリチャージすると共に、上記チャネルをフロ
ーティング状態にするプリチャージ手段と、 上記ストリング群中の全ストリングのチャネルをワード
線との容量結合により上記第1のレベルより高い第2の
レベルに昇圧する昇圧手段とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項2】 上記プリチャージ手段は、ビット線側か
らの充電により上記チャネルを上記第1のレベルにプリ
チャージすることを特徴とする請求項1記載の不揮発性
半導体記憶装置。 - 【請求項3】 上記昇圧手段は、上記プリチャージ手段
にて上記第1のレベルにプリチャージされた上記チャネ
ルを、さらに上記第2のレベルに昇圧することを特徴と
する請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 上記昇圧手段は、上記ワード線の電位
を、少なくとも書き込み後のメモリセルのしきい値電圧
分だけ上記第1のレベルより高いパス電位に設定するこ
とにより、上記チャネルを上記第2のレベルに昇圧する
ことを特徴とする請求項1記載の不揮発性半導体記憶装
置。 - 【請求項5】 上記不揮発性半導体記憶装置は、書き込
みデータが格納されるデータラッチ手段と、各ビット線
の電位を上記データラッチ手段に格納された書き込みデ
ータに応じた電位に設定するビット線電位設定手段と、
上記ストリング群の中から1つのストリングを選択する
ストリング選択手段とをさらに有し、上記プリチャージ
手段にて上記チャネルを上記第1のレベルにプリチャー
ジし、さらに、上記昇圧手段にて上記チャネルを上記第
2のレベルに昇圧した後、上記ストリング選択手段にて
ストリングの選択を行うと共に、上記ビット線電位設定
手段にてビット線電位の設定を行うことを特徴とする請
求項1記載の不揮発性半導体記憶装置。 - 【請求項6】 チャネルが直列接続された所定数のメモ
リセルによってストリングが構成され、かつ、ビット線
毎にワード線を共有する複数の上記ストリングが接続さ
れたシェアードビット線型のメモリセルアレイを有し、
書き込み動作時に、ビット線を共有するストリング群の
中から書き込み対象のストリングを選択すると共に、各
ビット線の電位を書き込みデータに応じた電位に設定
し、選択ストリングにおける選択ワード線上のメモリセ
ルにデータを書き込むようにした不揮発性半導体記憶装
置のデータ書き込み方法において、 上記ストリング群中の全ストリングのチャネルを第1の
レベルにプリチャージすると共に、上記チャネルをフロ
ーティング状態にするプリチャージステップと、 上記ストリング群中の全ストリングのチャネルをワード
線との容量結合により上記第1のレベルより高い第2の
レベルに昇圧する昇圧ステップとを有することを特徴と
する不揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項7】 上記プリチャージステップでは、ビット
線側からの充電により上記チャネルを上記第1のレベル
にプリチャージすることを特徴とする請求項6記載の不
揮発性半導体記憶装置のデータ書き込み方法。 - 【請求項8】 上記昇圧ステップでは、上記プリチャー
ジステップにて上記第1のレベルにプリチャージされた
上記チャネルを、さらに上記第2のレベルに昇圧するこ
とを特徴とする請求項6記載の不揮発性半導体記憶装置
のデータ書き込み方法。 - 【請求項9】 上記昇圧ステップでは、上記ワード線の
電位を、少なくとも書き込み後のメモリセルのしきい値
電圧分だけ上記第1のレベルより高いパス電位に設定し
て上記チャネルを上記第2のレベルに昇圧することを特
徴とする請求項6記載の不揮発性半導体記憶装置のデー
タ書き込み方法。 - 【請求項10】 上記プリチャージステップにて上記チ
ャネルを上記第1のレベルにプリチャージし、さらに、
上記昇圧ステップにて上記チャネルを上記第2のレベル
に昇圧した後、上記ストリング群の中から1つのストリ
ングを選択すると共に、各ビット線の電位を書き込みデ
ータに応じた電位に設定することを特徴とする請求項6
記載の不揮発性半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2873899A JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2873899A JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000228097A true JP2000228097A (ja) | 2000-08-15 |
Family
ID=12256779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2873899A Pending JP2000228097A (ja) | 1999-02-05 | 1999-02-05 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000228097A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004303396A (ja) * | 2003-03-28 | 2004-10-28 | Hynix Semiconductor Inc | Nandフラッシュメモリテスト構造及びnandフラッシュメモリチャネル電圧測定方法 |
US7379335B2 (en) | 2005-08-01 | 2008-05-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and a method for programming NAND type flash memory |
US7486557B2 (en) | 2005-07-25 | 2009-02-03 | Samsung Electronics Co., Ltd. | Methods/circuits for programming flash memory devices using overlapping bit line setup and word line enable intervals |
US9159432B2 (en) | 2012-03-29 | 2015-10-13 | Samsung Electronics Co., Ltd. | Method of programming a nonvolatile memory device |
-
1999
- 1999-02-05 JP JP2873899A patent/JP2000228097A/ja active Pending
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