JPH08190800A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 デコーダ素子のレイアウトをメモリセルの微
細化に適合させた高速動作可能な不揮発性記憶装置を提
供すること。 【構成】 高速化を図るために階層化されたワードデコ
ーダ回路において、各デコーダ素子（例えば、ＳＤ０）
の出力とｎ行のワード線（例えば、Ｗ００，Ｗ０１）と
の間に選択的に制御可能なスイッチ（例えば、ＳＷ０
０，ＳＷ０１）を設け、ｎ行のワード線で１つのデコー
ダ素子を共有する。この構成によって、デコーダ素子の
レイアウトピッチをワード線のピッチのｎ倍にすること
ができる。また、ワード線の数に対してデコーダ素子を
減らすことができ、ワード線方向への配線を低減でき
る。このため、高速化と同時にメモリセルの微細化に適
した不揮発性記憶装置を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリなど
の不揮発性記憶装置に関し、特にデコーダ回路を構成す
るデコーダ素子のレイアウトピッチをワード線のレイア
ウトピッチより大きくして高集積化および高速化を可能
にした不揮発性記憶装置に関する。

【０００２】

【従来の技術】電気的に書込みおよび消去が可能な不揮
発性記憶装置の一種であるフラッシュメモリは、そのメ
モリセルが制御ゲートと浮遊ゲートからなる単純な構造
を有するため、同一微細加工技術を用いた場合には通常
のダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）
よりも小さなメモリセル面積で構成でき、その結果高密
度化が可能であり、最近活発に研究発表がなされてい
る。図１１に、１９９４ シンポジウム オン ブイエ
ルエスアイ サーキッツ、ダイジェスト オブ テクニ
カル ペーパーズ，第６１〜６２頁（１９９４ Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄ
ｉｇｅｓｔ ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，
ｐｐ．６１〜６２）に記載された従来のフラッシュメモ
リにおけるアレイ構成の一例を示す。同図において、Ｃ
００〜Ｃ１ｍはメモリセルであり、１ブロック内のサブ
アレイには１データ線（Ｄ０あるいはＤ１）上にｍ個の
メモリセルが存在している。また、Ｗ００〜Ｗ１ｍはワ
ード線である。１ブロック内におけるメモリセルのソー
ス（Ｓ０あるいはＳ１）およびドレイン（Ｄ０あるいは
Ｄ１）は拡散層を用いて共通に接続されている。このソ
ースは、Ｓ０ＳあるいはＳ１Ｓで制御されるブロック選
択ＭＯＳ（ＳＴ０ＳあるいはＳＴ１Ｓ）を介して共通ソ
ース線（ＳＬ０）に接続されている。また、ドレインは
Ｓ０ＤあるいはＳ１Ｄで制御されるブロック選択ＭＯＳ
（ＳＴ０ＤあるいはＳＴ１Ｄ）を介してグローバルデー
タ線（ＤＬ０）に接続されている。このように拡散層配
線を使用することにより、ｍ個のメモリセルで金属配線
への１個のコンタクト孔を共有でき、メモリセル面積の
微細化が可能である。

【０００３】また、ワードデコーダ回路は高速化を図る
ために、ブロックを選択するブロックデコーダと選択さ
れたブロック内の特定のワードを選択するためのゲート
デコーダおよびサブデコーダとに階層化されている。サ
ブデコーダを構成する複数のサブデコーダ素子の各々は
相補型ＭＯＳ（ＣＭＯＳ）のインバータからなり、その
各出力がワード線に接続されている。図１２にＣＭＯＳ
からなるサブデコーダ素子の構成例を示す。Ｇ００〜Ｇ
０ｍは各サブデコーダ素子へ入力されるワード線選択用
のゲート信号、Ｂ０ＰとＢ１Ｐは各サブデコーダ素子の
Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）の電極への電源、Ｂ０ＮとＢ１Ｎは各サブデコーダ
素子のＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）の電極への電源である。このサブデコーダ素
子のゲート信号、およびＰＭＯＳの電源信号とＮＭＯＳ
の電源信号は、階層化されたゲートデコーダ回路および
ブロックデコーダ回路によって各々独立に制御すること
ができる。上述した従来のサブデコーダ素子は各ワード
線毎に１つ設けられ、各サブデコーダ素子を構成するイ
ンバータのＰＭＯＳとＮＭＯＳは、ワード線方向に直列
接続するように並べてレイアウトされている。このた
め、ワード線以外にインバータの電源となるＢ０Ｐ、Ｂ
０Ｎ、Ｂ１Ｐ、Ｂ１Ｎの配線、およびＰＭＯＳとＮＭＯ
Ｓのゲート同志、あるいはドレイン同志を結ぶ配線は、
ワード線方向に配線されていた。

【０００４】

【発明が解決しようとする課題】記憶装置におけるメモ
リセルは、上述したような拡散層配線の使用によって面
積を微細化できるため、最小加工寸法の２倍程度のピッ
チでレイアウトが可能となり、ワード線も同程度のピッ
チでレイアウトすることが可能になってきた。それに対
して、ワードデコーダ回路は、図１１に示したように、
高速化を図るために階層化され、また、ワード線を直接
制御するサブデコーダ回路を構成する複数のサブデコー
ダ素子は、レイアウト面積縮小のために単純なＣＭＯＳ
によるインバータ構成が採用されていた。しかしなが
ら、このような構成にした場合においても、サブデコー
ダ素子のレイアウトはワード線方向への配線数が多いた
め、配線や拡散層間のレイアウトルールによって、メモ
リセルの微細化に追随しきれないという問題が生じてき
た。本発明は、上述した問題を解決し、デコーダ素子の
レイアウトをメモリセルの微細化に適合させた不揮発性
記憶装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のメモリセルと、該メモリセルに接
続されたワード線と、ワード線を駆動する複数のデコー
ダ素子からなるデコーダ回路とを有する不揮発性記憶装
置において、複数のデコーダ素子の各々は、選択的に制
御される第１のスイッチング手段を介して複数のワード
線に接続されるようにしたこと、デコーダ素子の各々
を、コンプリメンタリ形ＭＯＳトランジスタ（ＣＭＯ
Ｓ）からなるインバータで構成することを特徴としてい
る。さらに、第１のスイッチング手段を各ワード線につ
きＮＭＯＳトランジスタ１個で構成すること、共通のデ
コーダ素子に接続される複数のＮＭＯＳトランジスタを
デコーダ素子と接続する側の拡散層を共通にし、ゲート
がワード線と直交するようにレイアウトすることを特徴
としている。

【０００６】

【作用】本発明は、上記構成により、各デコーダ素子の
出力と複数（ｎ行）のワード線との間に選択的に制御可
能なスイッチを設け、複数（ｎ行）のワード線で１つの
デコーダ素子を共有できるようにしたため、デコーダ素
子のレイアウトピッチを大きく（ｎ倍）することができ
る。すなわち、ワード線の数に対してデコーダ素子の数
を減らす（１／ｎ）ことができる。また、デコーダ素子
を構成するＣＯＭＳインバータのゲートあるいはドレイ
ン同志を結ぶワード線方向への配線は、デコーダ素子を
減らした分だけ低減できる。なお、デコーダ素子の出力
と複数のワード線との間のスイッチング手段（ＮＭＯ
Ｓ）は、デコーダ側の拡散層を共通にして、ゲートがワ
ード線と直交するようにレイアウトする。これにより、
スイッチング手段（ＮＭＯＳ）のゲート信号は、ワード
線と直交するゲート上を利用し、ゲートと同じ方向に配
線が可能となるため、ワード線ピッチあるいはワード線
方向への面積を増大する要因とはならない。従って、メ
モリセルの微細化に適したワードデコーダ回路を実現で
きる。

【０００７】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の第１の実施例のブロック図で
ある。同図において、サブアレイ内におけるＷ００〜Ｗ
０３はワード線、Ｄ０はデータ線であり、ワード線とデ
ータ線の各交点にはメモリセル（Ｃ００〜Ｃ０３）が設
置されている。ここでは、簡単のために１データ線当た
り４ケのメモリセルの場合を示す。ワード線はメモリセ
ルと同一のピッチでレイアウトされる。メモリアレイ内
の構成は、図１１の従来の例で示した構成と同様でよ
い。また、サブデコーダ素子ＳＤ０は切換えスイッチＳ
Ｗ００とＳＷ０１によって２本のワード線Ｗ００とＷ０
１に接続され、サブデコーダ素子ＳＤ１は切換えスイッ
チＳＷ１０とＳＷ１１によって２本のワード線Ｗ０２と
Ｗ０３に接続される。すなわち、サブデコーダ素子の各
々はワード線２本で共有され、ワード線２本分のピッチ
でレイアウトされている。例えば、サブデコーダ素子Ｓ
Ｄ０はワード線Ｗ００とＷ０１とで共有され、スイッチ
ＳＷ００とＳＷ０１によって、選択ワード線がＷ００あ
るいはＷ０１に切換えられる。図１に示したスイッチＳ
Ｗ００〜ＳＷ１１の接続状態は、斜線で示したメモリセ
ルＣ００が選択されたときの例である。サブデコーダ素
子ＳＤ０による選択信号は、スイッチＳＷ００をオンと
しスイッチＳＷ０１をオフとすることにより、ワード線
Ｗ００のみを選択する。一方、スイッチＳＷ１０とＳＷ
１１を共にオンとすることにより、非選択ワード線にデ
ィスターブ阻止電圧を印加する。本例の場合に、ワード
線Ｗ０１はフローティング状態となる。

【０００８】図２は本発明の第２の実施例のブロック図
である。本実施例は、図１の構成に加え、更に各ワード
線の各々にスイッチＳＷＲ００〜ＳＷＲ１１を設けたも
のである。これにより、書込み動作時にワード線Ｗ０１
を含めた全ての非選択ワード線にディスターブ阻止電圧
を印加することができる。例えば、サブデコーダ素子Ｓ
Ｄ０はワード線Ｗ００とＷ０１とによって共有されてお
り、選択ワード線はスイッチＳＷ００とＳＷ０１によっ
てＷ００あるいはＷ０１に切換えられる。図２は、斜線
で示したメモリセルＣ００が選択された場合の例であ
る。サブデコーダ素子ＳＤ０による選択信号は、スイッ
チＳＷ００をオンにし、スイッチＳＷＲ００をオフとす
ることにより、ワード線Ｗ００を選択する。一方、スイ
ッチＳＷ０１〜ＳＷ１１を共にオフとするとともに、ス
イッチＳＷＲ０１〜ＳＷＲ１１をオンとすることによ
り、非選択ワード線Ｗ０１〜Ｗ０３の全てにディスター
ブ阻止電圧を印加することができる。これら図１および
図２に示す発明では、サブデコーダ素子のレイアウトが
例えばワード線２本分のレイアウトピッチで可能となる
ため、メモリアレイの微細化に整合させることができる
という特徴を有している。

【０００９】図３は本発明の第３の実施例を示す図であ
り、図１に示した第１の実施例のブロックを複数（図３
は２個の場合を示している）用いて構成した具体化した
回路例である。本実施例の書込み動作例を図４に、消去
動作例を図５に、読出し動作例を図６に示す。本実施例
では、図１における各スイッチをＮＭＯＳで構成してい
る。図３において、Ｃ００〜Ｃ１３はメモリセル、Ｗ０
０〜Ｗ１３はワード線、Ｓ０およびＳ１はメモリセルの
ソース、Ｄ０およびＤ１はメモリセルのドレイン、ＳＬ
０は共通ソース線、ＤＬ０はグローバルデータ線、ＳＴ
０ＳおよびＳＴ１Ｓはソース側ブロック選択ＭＯＳ、Ｓ
Ｔ０ＤおよびＳＴ１Ｄはドレイン側ブロック選択ＭＯ
Ｓ、Ｓ０ＳおよびＳ１Ｓはソース側ブロック選択ＭＯＳ
のゲート信号、Ｓ０ＤおよびＳ１Ｄはドレイン側ブロッ
ク選択ＭＯＳのゲート信号、Ｂ０ＰおよびＢ１Ｐはサブ
デコーダ素子のＰＭＯＳの電源線、Ｂ０ＮおよびＢ１Ｎ
はサブデコーダ素子のＮＭＯＳの電源線、Ｇ００〜Ｇ０
１はサブデコーダ素子のゲート信号、ＳＷＧ００〜ＳＷ
Ｇ１１は選択ワード線切換えＭＯＳのゲート信号であ
る。本実施例では、階層化したワードデコーダ回路のサ
ブデコーダ素子部を、ＮＭＯＳで構成したスイッチを切
換えることによって、例えばワード線２本で共有し、ワ
ード線２本分のピッチでレイアウトすることが可能にな
る。以下、本実施例における書込み動作、消去動作、読
出し動作を詳細に説明する。なお、本説明では選択され
るメモリセルはＣ００と仮定する。

【００１０】まず初めに、図４を用いて書込み動作を詳
細に説明する。書込み動作時のメモリセル（Ｃ００〜Ｃ
０３およびＣ１０〜Ｃ１３）とブロック選択ＭＯＳ（Ｓ
Ｔ０Ｓ、ＳＴ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は０Ｖ
にする。選択ブロック内におけるサブデコーダ素子のＰ
ＭＯＳの電源Ｂ０Ｐを３Ｖ、ＮＭＯＳの電源Ｂ０Ｎを−
９Ｖにする。選択ワード線となるＷ００に接続するサブ
デコーダ素子のゲート信号Ｇ００は３Ｖ、非選択ワード
線となるＷ０２とＷ０３に接続するサブデコーダ素子の
ゲート信号Ｇ０１は−９Ｖにする。この時、スイッチＭ
ＯＳのゲート信号ＳＷＧ００を３Ｖ、ＳＷＧ０１を−９
Ｖ、ＳＷＧ１０とＳＷＧ１１を３Ｖにすることにより、
選択ブロックにおいてはワード線Ｗ００だけに書込みゲ
ート電圧−９Ｖが印加され、非選択ワード線Ｗ０２とＷ
０３にはディスターブ阻止電圧３Ｖが印加される。ワー
ド線Ｗ０１はフローティング状態となる。非選択ブロッ
ク内におけるサブデコーダ素子のＰＭＯＳの電源Ｂ１
Ｐ、ＮＭＯＳの電源Ｂ１Ｎは０Ｖにする。サブデコーダ
素子のゲート信号Ｇ００は３Ｖ、Ｇ０１は−９Ｖである
ため、非選択ワード線Ｗ１０とＷ１２とＷ１３は０Ｖ、
Ｗ１１はフローティング状態となる。この時、共通ソー
ス線ＳＬ０およびソース側のブロック選択ＭＯＳ（ＳＴ
０ＳとＳＴ１Ｓ）のゲート信号Ｓ０ＳとＳ１Ｓを０Ｖに
することにより、メモリセルのソースＳ０とＳ１はフロ
ーティング状態となる。グローバルデータ線ＤＬ０は４
Ｖにし、ドレイン側のブロック選択ＭＯＳ（ＳＴ０Ｄと
ＳＴ１Ｄ）のゲート信号Ｓ０ＤとＳ１Ｄは、各々５Ｖと
０Ｖにする。その結果、選択ブロックのメモリセルのド
レインＤ０は４Ｖ、非選択ブロックのメモリセルのドレ
インＤ１はフローティング状態となる。以上の動作によ
り、メモリセルＣ００が選択され書込みが行なわれる。

【００１１】次に、図５を用いて消去動作を詳細に説明
する。消去動作時のメモリセル（Ｃ００〜Ｃ０３および
Ｃ１０〜Ｃ１３）とブロック選択ＭＯＳ（ＳＴ０Ｓ、Ｓ
Ｔ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は−４Ｖにする。
選択ブロック内におけるサブデコーダ素子のＰＭＯＳの
電源Ｂ０Ｐを１２Ｖ、ＮＭＯＳの電源Ｂ０Ｎを０Ｖにす
る。選択ワード線となるＷ００に接続するサブデコーダ
素子のゲート信号Ｇ００は０Ｖ、非選択ワード線となる
Ｗ０２とＷ０３に接続するサブデコーダ素子のゲート信
号Ｇ０１は１２Ｖにする。この時、スイッチＭＯＳのゲ
ート信号ＳＷＧ００を１３Ｖ、ＳＷＧ０１を０Ｖ、ＳＷ
Ｇ１０とＳＷＧ１１を３Ｖにすることにより、選択ブロ
ックにおいてはワード線Ｗ００だけに消去ゲート電圧１
２Ｖが印加され、非選択ワード線Ｗ０２とＷ０３は０Ｖ
となる。ワード線Ｗ０１はフローティング状態となる。
非選択ブロック内におけるサブデコーダ素子のＰＭＯＳ
の電源Ｂ１Ｐ、ＮＭＯＳの電源Ｂ１Ｎは０Ｖにする。サ
ブデコーダ素子のゲート信号Ｇ００は０Ｖ、Ｇ０１は１
２Ｖであるため、非選択ワード線Ｗ１２とＷ１３は０
Ｖ、Ｗ１０とＷ１１はフローティング状態となる。この
時、共通ソース線ＳＬ０を−４Ｖ、ソース側のブロック
選択ＭＯＳ（ＳＴ０ＳとＳＴ１Ｓ）のゲート信号Ｓ０Ｓ
とＳ１Ｓを０Ｖにすることにより、メモリセルのソース
Ｓ０とＳ１は−４Ｖとなる。グローバルデータ線ＤＬ０
は−４Ｖにし、ドレイン側のブロック選択ＭＯＳ（ＳＴ
０ＤとＳＴ１Ｄ）のゲート信号Ｓ０ＤとＳ１Ｄは０Ｖに
する。その結果、選択ブロックのメモリセルのドレイン
Ｄ０、および非選択ブロックのメモリセルのドレインＤ
１は−４Ｖとなる。以上の動作により、メモリセルＣ０
０が選択され消去が行なわれる。

【００１２】次に、図６を用いて読出し動作を詳細に説
明する。読出し動作時のメモリセル（Ｃ００〜Ｃ０３お
よびＣ１０〜Ｃ１３）とブロック選択ＭＯＳ（ＳＴ０
Ｓ、ＳＴ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は０Ｖにす
る。選択ブロック内におけるサブデコーダ素子のＰＭＯ
Ｓの電源Ｂ０Ｐを３Ｖ、ＮＭＯＳの電源Ｂ０Ｎを０Ｖに
する。選択ワード線となるＷ００に接続するサブデコー
ダ素子のゲート信号Ｇ００は０Ｖ、非選択ワード線とな
るＷ０２とＷ０３に接続するサブデコーダ素子のゲート
信号Ｇ０１は３Ｖにする。この時、スイッチＭＯＳのゲ
ート信号ＳＷＧ００を３Ｖ、ＳＷＧ０１を０Ｖ、ＳＷＧ
１０とＳＷＧ１１を３Ｖにすることにより、選択ブロッ
クにおいてはワード線Ｗ００だけに読出しゲート電圧３
Ｖが印加され、非選択ワード線Ｗ０２とＷ０３は０Ｖと
なる。ワード線Ｗ０１はフローティング状態となる。非
選択ブロック内におけるサブデコーダ素子のＰＭＯＳの
電源Ｂ１Ｐ、ＮＭＯＳの電源Ｂ１Ｎは０Ｖにする。サブ
デコーダ素子のゲート信号Ｇ００は０Ｖ、Ｇ０１は３Ｖ
であるため、非選択ワード線Ｗ１２とＷ１３は０Ｖ、Ｗ
１０とＷ１１はフローティング状態となる。この時、共
通ソース線ＳＬ０を０Ｖ、ソース側のブロック選択ＭＯ
Ｓ（ＳＴ０ＳとＳＴ１Ｓ）のゲート信号Ｓ０ＳとＳ１Ｓ
を各々３Ｖと０Ｖにすることにより、メモリセルのソー
スＳ０とＳ１は各々０Ｖとフローティング状態となる。
グローバルデータ線ＤＬ０は２Ｖにし、ドレイン側のブ
ロック選択ＭＯＳ（ＳＴ０ＤとＳＴ１Ｄ）のゲート信号
Ｓ０ＤとＳ１Ｄは各々３Ｖと０Ｖにする。その結果、選
択ブロックのメモリセルのドレインＤ０は１Ｖ、非選択
ブロックのメモリセルのドレインＤ１はフローティング
状態となる。以上の動作により、メモリセルＣ００が選
択され読出しが行なわれる。

【００１３】図７は本発明の第４の実施例を示す図であ
り、図２に示した第２の実施例のブロックを複数（図７
は２個の場合を示している）用いて構成した具体化した
回路例である。本実施例の書込み動作例を図８に、消去
動作例を図９に、読出し動作例を図１０に示す。本実施
例では、図２における各スイッチをＮＭＯＳで構成して
いる。図７において、Ｃ００〜Ｃ１３はメモリセル、Ｗ
００〜Ｗ１３はワード線、Ｓ０およびＳ１はメモリセル
のソース、Ｄ０およびＤ１はメモリセルのドレイン、Ｓ
Ｌ０は共通ソース線、ＤＬ０はグローバルデータ線、Ｓ
Ｔ０ＳおよびＳＴ１Ｓはソース側ブロック選択ＭＯＳ、
ＳＴ０ＤおよびＳＴ１Ｄはドレイン側ブロック選択ＭＯ
Ｓ、Ｓ０ＳおよびＳ１Ｓはソース側ブロック選択ＭＯＳ
のゲート信号、Ｓ０ＤおよびＳ１Ｄはドレイン側ブロッ
ク選択ＭＯＳのゲート信号、Ｂ０ＰおよびＢ１Ｐはサブ
デコーダ素子のＰＭＯＳの電源線、Ｂ０ＮおよびＢ１Ｎ
はサブデコーダ素子のＮＭＯＳの電源線、Ｇ００および
Ｇ０１はサブデコーダ素子のゲート信号、ＳＷＧ００〜
ＳＷＧ１１は選択ワード線切換えＭＯＳのゲート信号、
ＳＷＲＧ００〜ＳＷＲＧ１１はディスターブ阻止電圧切
換えＭＯＳのゲート信号、ＶＳＷ０とＶＳＷ１はディス
ターブ阻止電圧である。本実施例では、階層化したワー
ドデコーダ素子のサブデコーダ回路部を、ＮＭＯＳで構
成したスイッチを切換えることによって、例えばワード
線２本で共有し、ワード線２本分のピッチでレイアウト
することが可能になる。更に、ＮＭＯＳで構成したスイ
ッチをメモリセルを挾んで反対側にも１つ設けることに
より、非選択ワード線全てにディスターブ阻止電圧を印
加することができる。以下、本実施例における書込み動
作、消去動作、読出し動作を詳細に説明する。なお、本
説明では選択されるメモリセルはＣ００と仮定する。

【００１４】まず初めに、図８を用いて書込み動作を詳
細に説明する。書込み動作時のメモリセル（Ｃ００〜Ｃ
０３およびＣ１０〜Ｃ１３）とブロック選択ＭＯＳ（Ｓ
Ｔ０Ｓ、ＳＴ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は０Ｖ
にする。選択ブロック内におけるサブデコーダ素子のＰ
ＭＯＳの電源Ｂ０Ｐを３Ｖ、ＮＭＯＳの電源Ｂ０Ｎを−
９Ｖにする。選択ワード線となるＷ００に接続するサブ
デコーダ素子のゲート信号Ｇ００は３Ｖ、非選択ワード
線となるＷ０２とＷ０３に接続するサブデコーダ素子の
ゲート信号Ｇ０１は−９Ｖにする。この時、ディスター
ブ阻止電圧ＶＳＷ０を３Ｖにし、スイッチＭＯＳのゲー
ト信号ＳＷＧ００を３Ｖ、ＳＷＧ０１とＳＷＧ１０とＳ
ＷＧ１１を−９Ｖ、ＳＷＲＧ００を−９Ｖ、ＳＷＲＧ０
１とＳＷＲＧ１０とＳＷＲＧ１１を３Ｖにすることによ
り、選択ブロックにおいてはワード線Ｗ００だけに書込
みゲート電圧−９Ｖが印加され、非選択ワード線Ｗ０１
とＷ０２とＷ０３にはディスターブ阻止電圧３Ｖが印加
される。非選択ブロック内におけるサブデコーダ素子の
ＰＭＯＳの電源Ｂ１Ｐ、ＮＭＯＳの電源Ｂ１Ｎ、ディス
ターブ阻止電圧ＶＳＷ１は０Ｖにする。サブデコーダ素
子のゲート信号Ｇ００は３Ｖ、Ｇ０１は−９Ｖであるた
め、非選択ワード線Ｗ１０とＷ１１とＷ１２とＷ１３は
０Ｖとなる。この時、共通ソース線ＳＬ０およびソース
側のブロック選択ＭＯＳ（ＳＴ０ＳとＳＴ１Ｓ）のゲー
ト信号Ｓ０ＳとＳ１Ｓを０Ｖにすることにより、メモリ
セルのソースＳ０とＳ１はフローティング状態となる。
グローバルデータ線ＤＬ０は４Ｖにし、ドレイン側のブ
ロック選択ＭＯＳ（ＳＴ０ＤとＳＴ１Ｄ）のゲート信号
Ｓ０ＤとＳ１Ｄは、各々５Ｖと０Ｖにする。その結果、
選択ブロックのメモリセルのドレインＤ０は４Ｖ、非選
択ブロックのメモリセルのドレインＤ１はフローティン
グ状態となる。以上の動作により、メモリセルＣ００が
選択され書込みが行なわれる。

【００１５】次に、図９を用いて消去動作を詳細に説明
する。消去動作時のメモリセル（Ｃ００〜Ｃ０３および
Ｃ１０〜Ｃ１３）とブロック選択ＭＯＳ（ＳＴ０Ｓ、Ｓ
Ｔ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は−４Ｖにする。
選択ブロック内におけるサブデコーダ素子のＰＭＯＳの
電源Ｂ０Ｐを１２Ｖ、ＮＭＯＳの電源Ｂ０Ｎを０Ｖにす
る。選択ワード線となるＷ００に接続するサブデコーダ
素子のゲート信号Ｇ００は０Ｖ、非選択ワード線となる
Ｗ０２とＷ０３に接続するサブデコーダ素子のゲート信
号Ｇ０１は１２Ｖにする。この時、ディスターブ阻止電
圧ＶＳＷ０を０Ｖにし、スイッチＭＯＳのゲート信号Ｓ
ＷＧ００を１３Ｖ、ＳＷＧ０１とＳＷＧ１０とＳＷＧ１
１を０Ｖ、ＳＷＲＧ００を０Ｖ、ＳＷＲＧ０１とＳＷＲ
Ｇ１０とＳＷＲＧ１１を３Ｖにすることにより、選択ブ
ロックにおいてはワード線Ｗ００だけに消去ゲート電圧
１２Ｖが印加され、非選択ワード線Ｗ０１とＷ０２とＷ
０３は０Ｖとなる。非選択ブロック内におけるサブデコ
ーダ素子のＰＭＯＳの電源Ｂ１Ｐ、ＮＭＯＳの電源Ｂ１
Ｎ、ディスターブ阻止電圧ＶＳＷ１は０Ｖにする。サブ
デコーダ素子のゲート信号Ｇ００は０Ｖ、Ｇ０１は１２
Ｖであるため、非選択ワード線Ｗ１０はフローティング
状態、Ｗ１１とＷ１２とＷ１３は０Ｖとなる。この時、
共通ソース線ＳＬ０を−４Ｖ、ソース側のブロック選択
ＭＯＳ（ＳＴ０ＳとＳＴ１Ｓ）のゲート信号Ｓ０ＳとＳ
１Ｓを０Ｖにすることにより、メモリセルのソースＳ０
とＳ１は−４Ｖとなる。グローバルデータ線ＤＬ０は−
４Ｖにし、ドレイン側のブロック選択ＭＯＳ（ＳＴ０Ｄ
とＳＴ１Ｄ）のゲート信号Ｓ０ＤとＳ１Ｄは０Ｖにす
る。その結果、選択ブロックのメモリセルのドレインＤ
０、および非選択ブロックのメモリセルのドレインＤ１
は−４Ｖとなる。以上の動作により、メモリセルＣ００
が選択され消去が行なわれる。

【００１６】次に、図１０を用いて読出し動作を詳細に
説明する。読出し動作時のメモリセル（Ｃ００〜Ｃ０３
およびＣ１０〜Ｃ１３）とブロック選択ＭＯＳ（ＳＴ０
Ｓ、ＳＴ１Ｓ、ＳＴ０Ｄ、ＳＴ１Ｄ）の基板は０Ｖにす
る。選択ブロック内におけるサブデコーダ素子のＰＭＯ
Ｓの電源Ｂ０Ｐを３Ｖ、ＮＭＯＳの電源Ｂ０Ｎを０Ｖに
する。選択ワード線となるＷ００に接続するサブデコー
ダ素子のゲート信号Ｇ００は０Ｖ、非選択ワード線とな
るＷ０２とＷ０３に接続するサブデコーダ素子のゲート
信号Ｇ０１は３Ｖにする。この時、ディスターブ阻止電
圧ＶＳＷ０を０Ｖにし、スイッチＭＯＳのゲート信号Ｓ
ＷＧ００を３Ｖ、ＳＷＧ０１とＳＷＧ１０とＳＷＧ１１
を０Ｖ、ＳＷＲＧ００を０Ｖ、ＳＷＲＧ０１とＳＷＲＧ
１０とＳＷＲＧ１１を３Ｖにすることにより、選択ブロ
ックにおいてはワード線Ｗ００だけに読出しゲート電圧
３Ｖが印加され、非選択ワード線Ｗ０１とＷ０２とＷ０
３は０Ｖとなる。非選択ブロック内におけるサブデコー
ダ素子のＰＭＯＳの電源Ｂ１Ｐ、ＮＭＯＳの電源Ｂ１
Ｎ、ディスターブ阻止電圧ＶＳＷ１は０Ｖにする。ま
た、サブデコーダ素子のゲート信号Ｇ００は０Ｖ、Ｇ０
１３Ｖであるため、非選択ワード線Ｗ１０はフローティ
ング状態、Ｗ１１とＷ１２とＷ１３は０Ｖとなる。この
時、共通ソース線ＳＬ０を０Ｖ、ソース側のブロック選
択ＭＯＳ（ＳＴ０ＳとＳＴ１Ｓ）のゲート信号Ｓ０Ｓと
Ｓ１Ｓを各々３Ｖと０Ｖにすることにより、メモリセル
のソースＳ０とＳ１は各々０Ｖとフローティング状態と
なる。グローバルデータ線ＤＬ０は２Ｖにし、ドレイン
側のブロック選択ＭＯＳ（ＳＴ０ＤとＳＴ１Ｄ）のゲー
ト信号Ｓ０ＤとＳ１Ｄは各々３Ｖと０Ｖにする。その結
果、選択ブロックのメモリセルのドレインＤ０は１Ｖ、
非選択ブロックのメモリセルのドレインＤ１はフローテ
ィング状態となる。以上の動作により、メモリセルＣ０
０が選択され読出しが行なわれる。以上、フラッシュメ
モリを例に説明してきたが、本発明の特徴は高速化と同
時にメモリセルの微細化に適したワードデコーダ回路を
実現できることであり、他のＥＰＲＯＭ（Ｅrasable an
d Ｐrogramable ＲＯＭ）、ＥＥＰＲＯＭ（Ｅlectrical
ly Ｅrasable and Ｐrogramable ＲＯＭ）あるいは強誘
電体メモリ（駆動のための印加電圧は異なる）等のワー
ドデコーダ回路にも適用できる。

【００１７】

【発明の効果】本発明によれば、高速化を図るために階
層化されたワードデコーダ回路において、デコーダ素子
の出力と複数のワード線との間に選択的に制御可能なス
イッチを設け、ｎ行のワード線でサブデコーダ素子を共
有するようにしたので、デコーダ素子のレイアウトピッ
チをｎ倍にできる。また、ワード線の数に対してデコー
ダ素子を減らすことができ、ワード線方向への配線を低
減できる。このため、高速化と同時にメモリセルの微細
化に適した不揮発性記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】本発明の第２の実施例を示す回路図である。

【図３】本発明の第３の実施例を示す回路図である。

【図４】本発明の第３の実施例の書込み動作例を示す図
である。

【図５】本発明の第３の実施例の消去動作例を示す図で
ある。

【図６】本発明の第３の実施例の読出し動作例を示す図
である。

【図７】本発明の第４の実施例を示す回路図である。

【図８】本発明の第４の実施例の書込み動作例を示す図
である。

【図９】本発明の第４の実施例の消去動作例を示す図で
ある。

【図１０】本発明の第４の実施例の読出し動作例を示す
図である。

【図１１】従来の不揮発性記憶装置の回路例を示す図で
ある。

【図１２】ＣＭＯＳからなるサブデコーダ素子の構成例
である。

【符号の説明】

ＳＤ０〜ＳＤ１：サブデコーダ素子、ＳＷ００〜ＳＷ１
１：選択ワード線切換えスイッチ、ＳＷＲ００〜ＳＷＲ
１１：ディスターブ阻止電圧切換えスイッチ、Ｃ００〜
Ｃ１ｍ：メモリセル、Ｗ００〜Ｗ１ｍ：ワード線、ＳＬ
０：共通ソース線、ＤＬ０：グローバルデータ線、ＳＴ
０Ｓ〜ＳＴ１Ｓ：ソース側ブロック選択ＭＯＳ、ＳＴ０
Ｄ〜ＳＴ１Ｄ：ドレイン側ブロック選択ＭＯＳ、Ｓ０Ｓ
〜Ｓ１Ｓ：ソース側ブロック選択ＭＯＳのゲート信号、
Ｓ０Ｄ〜Ｓ１Ｄ：ドレイン側ブロック選択ＭＯＳのゲー
ト信号、Ｂ０Ｐ〜Ｂ１Ｐ：サブデコーダ素子のＰＭＯＳ
の電源線、Ｂ０Ｎ〜Ｂ１Ｎ：サブデコーダ素子のＮＭＯ
Ｓの電源線、Ｄ０〜Ｄ１：メモリセルのドレイン、Ｓ０
〜Ｓ１：メモリセルのソース、Ｇ００〜Ｇ０ｍ：サブデ
コーダ素子のゲート信号、ＳＷＧ００〜ＳＷＧ１１：選
択ワード線切換えＭＯＳのゲート信号、ＳＷＲＧ００〜
ＳＷＲＧ１１：ディスターブ阻止電圧切換えＭＯＳのゲ
ート信号、ＶＳＷ０〜ＶＳＷ１：ディスターブ阻止電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、該メモリセルに接
   続されたワード線と、該ワード線を駆動する複数のデコ
   ーダ素子からなるデコーダ回路とを有する不揮発性記憶
   装置において、 上記複数のデコーダ素子の各々は、選択的に制御される
   第１のスイッチング手段を介して複数のワード線に接続
   されることを特徴とする不揮発性記憶装置。
2. 【請求項２】 上記メモリセルは、制御ゲートと浮遊ゲ
   ートを有する構造であることを特徴とする請求項１に記
   載の不揮発性記憶装置。
3. 【請求項３】 上記複数のメモリセルのソースとドレイ
   ンは、埋め込み拡散層によって接続されていることを特
   徴とする請求項１または請求項２に記載の不揮発性記憶
   装置。
4. 【請求項４】 上記デコーダ素子の各々は、コンプリメ
   ンタリ形ＭＯＳからなるインバータから構成され、か
   つ、該インバータのゲート信号と該インバータの高電位
   側電源信号と該インバータの低電位側電源信号とを独立
   に制御する手段を設けたことを特徴とする請求項１乃至
   請求項３のいずれか１項に記載の不揮発性記憶装置。
5. 【請求項５】 上記第１のスイッチング手段は、各ワー
   ド線につきＮチャネル形ＭＯＳトランジスタ１個で構成
   されることを特徴とする請求項１乃至請求項４のいずれ
   か１項に記載の不揮発性記憶装置。
6. 【請求項６】 共通の上記デコーダ素子に接続される複
   数のＮチャネル形ＭＯＳトランジスタは、デコーダ素子
   と接続する側の拡散層を共通にして、ゲートがワード線
   と直交するようにレイアウトされたことを特徴とする請
   求項５に記載の不揮発性記憶装置。
7. 【請求項７】 上記メモリセルに対して上記第１のスイ
   ッチング手段と反対側に、非選択ワード線全てに特定の
   非選択ワード電圧を印加するための第２のスイッチング
   手段を設けたことを特徴とする請求項１乃至請求項６の
   いずれか１項に記載の不揮発性記憶装置。
8. 【請求項８】 上記第２のスイッチング手段は、各ワー
   ド線につきＮチャネル形ＭＯＳトランジスタ１個で構成
   されることを特徴とする請求項１乃至請求項７のいずれ
   か１項に記載の不揮発性記憶装置。
9. 【請求項９】 上記第２のスイッチング手段を構成する
   Ｎチャネル形ＭＯＳトランジスタは、非選択ワード電圧
   が直接印加される側の拡散層を共通にして、ゲートがワ
   ード線と直交するようにレイアウトされたことを特徴と
   する請求項１乃至請求項８のいずれか１項に記載の不揮
   発性記憶装置。
10. 【請求項１０】 上記メモリセルは、強誘電体メモリセ
    ルであることを特徴とする請求項１記載の不揮発性記憶
    装置。