JPH08190800A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH08190800A JPH08190800A JP168795A JP168795A JPH08190800A JP H08190800 A JPH08190800 A JP H08190800A JP 168795 A JP168795 A JP 168795A JP 168795 A JP168795 A JP 168795A JP H08190800 A JPH08190800 A JP H08190800A
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Abstract
(57)【要約】
【目的】 デコーダ素子のレイアウトをメモリセルの微
細化に適合させた高速動作可能な不揮発性記憶装置を提
供すること。 【構成】 高速化を図るために階層化されたワードデコ
ーダ回路において、各デコーダ素子(例えば、SD0)
の出力とn行のワード線(例えば、W00,W01)と
の間に選択的に制御可能なスイッチ(例えば、SW0
0,SW01)を設け、n行のワード線で1つのデコー
ダ素子を共有する。この構成によって、デコーダ素子の
レイアウトピッチをワード線のピッチのn倍にすること
ができる。また、ワード線の数に対してデコーダ素子を
減らすことができ、ワード線方向への配線を低減でき
る。このため、高速化と同時にメモリセルの微細化に適
した不揮発性記憶装置を実現できる。
細化に適合させた高速動作可能な不揮発性記憶装置を提
供すること。 【構成】 高速化を図るために階層化されたワードデコ
ーダ回路において、各デコーダ素子(例えば、SD0)
の出力とn行のワード線(例えば、W00,W01)と
の間に選択的に制御可能なスイッチ(例えば、SW0
0,SW01)を設け、n行のワード線で1つのデコー
ダ素子を共有する。この構成によって、デコーダ素子の
レイアウトピッチをワード線のピッチのn倍にすること
ができる。また、ワード線の数に対してデコーダ素子を
減らすことができ、ワード線方向への配線を低減でき
る。このため、高速化と同時にメモリセルの微細化に適
した不揮発性記憶装置を実現できる。
Description
【0001】
【産業上の利用分野】本発明は、フラッシュメモリなど
の不揮発性記憶装置に関し、特にデコーダ回路を構成す
るデコーダ素子のレイアウトピッチをワード線のレイア
ウトピッチより大きくして高集積化および高速化を可能
にした不揮発性記憶装置に関する。
の不揮発性記憶装置に関し、特にデコーダ回路を構成す
るデコーダ素子のレイアウトピッチをワード線のレイア
ウトピッチより大きくして高集積化および高速化を可能
にした不揮発性記憶装置に関する。
【0002】
【従来の技術】電気的に書込みおよび消去が可能な不揮
発性記憶装置の一種であるフラッシュメモリは、そのメ
モリセルが制御ゲートと浮遊ゲートからなる単純な構造
を有するため、同一微細加工技術を用いた場合には通常
のダイナミック型ランダムアクセスメモリ(DRAM)
よりも小さなメモリセル面積で構成でき、その結果高密
度化が可能であり、最近活発に研究発表がなされてい
る。図11に、1994 シンポジウム オン ブイエ
ルエスアイ サーキッツ、ダイジェスト オブ テクニ
カル ペーパーズ,第61〜62頁(1994 Sym
posium on VLSI Circuits,D
igest ofTechnical Papers,
pp.61〜62)に記載された従来のフラッシュメモ
リにおけるアレイ構成の一例を示す。同図において、C
00〜C1mはメモリセルであり、1ブロック内のサブ
アレイには1データ線(D0あるいはD1)上にm個の
メモリセルが存在している。また、W00〜W1mはワ
ード線である。1ブロック内におけるメモリセルのソー
ス(S0あるいはS1)およびドレイン(D0あるいは
D1)は拡散層を用いて共通に接続されている。このソ
ースは、S0SあるいはS1Sで制御されるブロック選
択MOS(ST0SあるいはST1S)を介して共通ソ
ース線(SL0)に接続されている。また、ドレインは
S0DあるいはS1Dで制御されるブロック選択MOS
(ST0DあるいはST1D)を介してグローバルデー
タ線(DL0)に接続されている。このように拡散層配
線を使用することにより、m個のメモリセルで金属配線
への1個のコンタクト孔を共有でき、メモリセル面積の
微細化が可能である。
発性記憶装置の一種であるフラッシュメモリは、そのメ
モリセルが制御ゲートと浮遊ゲートからなる単純な構造
を有するため、同一微細加工技術を用いた場合には通常
のダイナミック型ランダムアクセスメモリ(DRAM)
よりも小さなメモリセル面積で構成でき、その結果高密
度化が可能であり、最近活発に研究発表がなされてい
る。図11に、1994 シンポジウム オン ブイエ
ルエスアイ サーキッツ、ダイジェスト オブ テクニ
カル ペーパーズ,第61〜62頁(1994 Sym
posium on VLSI Circuits,D
igest ofTechnical Papers,
pp.61〜62)に記載された従来のフラッシュメモ
リにおけるアレイ構成の一例を示す。同図において、C
00〜C1mはメモリセルであり、1ブロック内のサブ
アレイには1データ線(D0あるいはD1)上にm個の
メモリセルが存在している。また、W00〜W1mはワ
ード線である。1ブロック内におけるメモリセルのソー
ス(S0あるいはS1)およびドレイン(D0あるいは
D1)は拡散層を用いて共通に接続されている。このソ
ースは、S0SあるいはS1Sで制御されるブロック選
択MOS(ST0SあるいはST1S)を介して共通ソ
ース線(SL0)に接続されている。また、ドレインは
S0DあるいはS1Dで制御されるブロック選択MOS
(ST0DあるいはST1D)を介してグローバルデー
タ線(DL0)に接続されている。このように拡散層配
線を使用することにより、m個のメモリセルで金属配線
への1個のコンタクト孔を共有でき、メモリセル面積の
微細化が可能である。
【0003】また、ワードデコーダ回路は高速化を図る
ために、ブロックを選択するブロックデコーダと選択さ
れたブロック内の特定のワードを選択するためのゲート
デコーダおよびサブデコーダとに階層化されている。サ
ブデコーダを構成する複数のサブデコーダ素子の各々は
相補型MOS(CMOS)のインバータからなり、その
各出力がワード線に接続されている。図12にCMOS
からなるサブデコーダ素子の構成例を示す。G00〜G
0mは各サブデコーダ素子へ入力されるワード線選択用
のゲート信号、B0PとB1Pは各サブデコーダ素子の
Pチャネル形MOSトランジスタ(以下、PMOSとい
う)の電極への電源、B0NとB1Nは各サブデコーダ
素子のNチャネル形MOSトランジスタ(以下、NMO
Sという)の電極への電源である。このサブデコーダ素
子のゲート信号、およびPMOSの電源信号とNMOS
の電源信号は、階層化されたゲートデコーダ回路および
ブロックデコーダ回路によって各々独立に制御すること
ができる。上述した従来のサブデコーダ素子は各ワード
線毎に1つ設けられ、各サブデコーダ素子を構成するイ
ンバータのPMOSとNMOSは、ワード線方向に直列
接続するように並べてレイアウトされている。このた
め、ワード線以外にインバータの電源となるB0P、B
0N、B1P、B1Nの配線、およびPMOSとNMO
Sのゲート同志、あるいはドレイン同志を結ぶ配線は、
ワード線方向に配線されていた。
ために、ブロックを選択するブロックデコーダと選択さ
れたブロック内の特定のワードを選択するためのゲート
デコーダおよびサブデコーダとに階層化されている。サ
ブデコーダを構成する複数のサブデコーダ素子の各々は
相補型MOS(CMOS)のインバータからなり、その
各出力がワード線に接続されている。図12にCMOS
からなるサブデコーダ素子の構成例を示す。G00〜G
0mは各サブデコーダ素子へ入力されるワード線選択用
のゲート信号、B0PとB1Pは各サブデコーダ素子の
Pチャネル形MOSトランジスタ(以下、PMOSとい
う)の電極への電源、B0NとB1Nは各サブデコーダ
素子のNチャネル形MOSトランジスタ(以下、NMO
Sという)の電極への電源である。このサブデコーダ素
子のゲート信号、およびPMOSの電源信号とNMOS
の電源信号は、階層化されたゲートデコーダ回路および
ブロックデコーダ回路によって各々独立に制御すること
ができる。上述した従来のサブデコーダ素子は各ワード
線毎に1つ設けられ、各サブデコーダ素子を構成するイ
ンバータのPMOSとNMOSは、ワード線方向に直列
接続するように並べてレイアウトされている。このた
め、ワード線以外にインバータの電源となるB0P、B
0N、B1P、B1Nの配線、およびPMOSとNMO
Sのゲート同志、あるいはドレイン同志を結ぶ配線は、
ワード線方向に配線されていた。
【0004】
【発明が解決しようとする課題】記憶装置におけるメモ
リセルは、上述したような拡散層配線の使用によって面
積を微細化できるため、最小加工寸法の2倍程度のピッ
チでレイアウトが可能となり、ワード線も同程度のピッ
チでレイアウトすることが可能になってきた。それに対
して、ワードデコーダ回路は、図11に示したように、
高速化を図るために階層化され、また、ワード線を直接
制御するサブデコーダ回路を構成する複数のサブデコー
ダ素子は、レイアウト面積縮小のために単純なCMOS
によるインバータ構成が採用されていた。しかしなが
ら、このような構成にした場合においても、サブデコー
ダ素子のレイアウトはワード線方向への配線数が多いた
め、配線や拡散層間のレイアウトルールによって、メモ
リセルの微細化に追随しきれないという問題が生じてき
た。本発明は、上述した問題を解決し、デコーダ素子の
レイアウトをメモリセルの微細化に適合させた不揮発性
記憶装置を提供することを目的としている。
リセルは、上述したような拡散層配線の使用によって面
積を微細化できるため、最小加工寸法の2倍程度のピッ
チでレイアウトが可能となり、ワード線も同程度のピッ
チでレイアウトすることが可能になってきた。それに対
して、ワードデコーダ回路は、図11に示したように、
高速化を図るために階層化され、また、ワード線を直接
制御するサブデコーダ回路を構成する複数のサブデコー
ダ素子は、レイアウト面積縮小のために単純なCMOS
によるインバータ構成が採用されていた。しかしなが
ら、このような構成にした場合においても、サブデコー
ダ素子のレイアウトはワード線方向への配線数が多いた
め、配線や拡散層間のレイアウトルールによって、メモ
リセルの微細化に追随しきれないという問題が生じてき
た。本発明は、上述した問題を解決し、デコーダ素子の
レイアウトをメモリセルの微細化に適合させた不揮発性
記憶装置を提供することを目的としている。
【0005】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のメモリセルと、該メモリセルに接
続されたワード線と、ワード線を駆動する複数のデコー
ダ素子からなるデコーダ回路とを有する不揮発性記憶装
置において、複数のデコーダ素子の各々は、選択的に制
御される第1のスイッチング手段を介して複数のワード
線に接続されるようにしたこと、デコーダ素子の各々
を、コンプリメンタリ形MOSトランジスタ(CMO
S)からなるインバータで構成することを特徴としてい
る。さらに、第1のスイッチング手段を各ワード線につ
きNMOSトランジスタ1個で構成すること、共通のデ
コーダ素子に接続される複数のNMOSトランジスタを
デコーダ素子と接続する側の拡散層を共通にし、ゲート
がワード線と直交するようにレイアウトすることを特徴
としている。
成するために、複数のメモリセルと、該メモリセルに接
続されたワード線と、ワード線を駆動する複数のデコー
ダ素子からなるデコーダ回路とを有する不揮発性記憶装
置において、複数のデコーダ素子の各々は、選択的に制
御される第1のスイッチング手段を介して複数のワード
線に接続されるようにしたこと、デコーダ素子の各々
を、コンプリメンタリ形MOSトランジスタ(CMO
S)からなるインバータで構成することを特徴としてい
る。さらに、第1のスイッチング手段を各ワード線につ
きNMOSトランジスタ1個で構成すること、共通のデ
コーダ素子に接続される複数のNMOSトランジスタを
デコーダ素子と接続する側の拡散層を共通にし、ゲート
がワード線と直交するようにレイアウトすることを特徴
としている。
【0006】
【作用】本発明は、上記構成により、各デコーダ素子の
出力と複数(n行)のワード線との間に選択的に制御可
能なスイッチを設け、複数(n行)のワード線で1つの
デコーダ素子を共有できるようにしたため、デコーダ素
子のレイアウトピッチを大きく(n倍)することができ
る。すなわち、ワード線の数に対してデコーダ素子の数
を減らす(1/n)ことができる。また、デコーダ素子
を構成するCOMSインバータのゲートあるいはドレイ
ン同志を結ぶワード線方向への配線は、デコーダ素子を
減らした分だけ低減できる。なお、デコーダ素子の出力
と複数のワード線との間のスイッチング手段(NMO
S)は、デコーダ側の拡散層を共通にして、ゲートがワ
ード線と直交するようにレイアウトする。これにより、
スイッチング手段(NMOS)のゲート信号は、ワード
線と直交するゲート上を利用し、ゲートと同じ方向に配
線が可能となるため、ワード線ピッチあるいはワード線
方向への面積を増大する要因とはならない。従って、メ
モリセルの微細化に適したワードデコーダ回路を実現で
きる。
出力と複数(n行)のワード線との間に選択的に制御可
能なスイッチを設け、複数(n行)のワード線で1つの
デコーダ素子を共有できるようにしたため、デコーダ素
子のレイアウトピッチを大きく(n倍)することができ
る。すなわち、ワード線の数に対してデコーダ素子の数
を減らす(1/n)ことができる。また、デコーダ素子
を構成するCOMSインバータのゲートあるいはドレイ
ン同志を結ぶワード線方向への配線は、デコーダ素子を
減らした分だけ低減できる。なお、デコーダ素子の出力
と複数のワード線との間のスイッチング手段(NMO
S)は、デコーダ側の拡散層を共通にして、ゲートがワ
ード線と直交するようにレイアウトする。これにより、
スイッチング手段(NMOS)のゲート信号は、ワード
線と直交するゲート上を利用し、ゲートと同じ方向に配
線が可能となるため、ワード線ピッチあるいはワード線
方向への面積を増大する要因とはならない。従って、メ
モリセルの微細化に適したワードデコーダ回路を実現で
きる。
【0007】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図1は本発明の第1の実施例のブロック図で
ある。同図において、サブアレイ内におけるW00〜W
03はワード線、D0はデータ線であり、ワード線とデ
ータ線の各交点にはメモリセル(C00〜C03)が設
置されている。ここでは、簡単のために1データ線当た
り4ケのメモリセルの場合を示す。ワード線はメモリセ
ルと同一のピッチでレイアウトされる。メモリアレイ内
の構成は、図11の従来の例で示した構成と同様でよ
い。また、サブデコーダ素子SD0は切換えスイッチS
W00とSW01によって2本のワード線W00とW0
1に接続され、サブデコーダ素子SD1は切換えスイッ
チSW10とSW11によって2本のワード線W02と
W03に接続される。すなわち、サブデコーダ素子の各
々はワード線2本で共有され、ワード線2本分のピッチ
でレイアウトされている。例えば、サブデコーダ素子S
D0はワード線W00とW01とで共有され、スイッチ
SW00とSW01によって、選択ワード線がW00あ
るいはW01に切換えられる。図1に示したスイッチS
W00〜SW11の接続状態は、斜線で示したメモリセ
ルC00が選択されたときの例である。サブデコーダ素
子SD0による選択信号は、スイッチSW00をオンと
しスイッチSW01をオフとすることにより、ワード線
W00のみを選択する。一方、スイッチSW10とSW
11を共にオンとすることにより、非選択ワード線にデ
ィスターブ阻止電圧を印加する。本例の場合に、ワード
線W01はフローティング状態となる。
説明する。図1は本発明の第1の実施例のブロック図で
ある。同図において、サブアレイ内におけるW00〜W
03はワード線、D0はデータ線であり、ワード線とデ
ータ線の各交点にはメモリセル(C00〜C03)が設
置されている。ここでは、簡単のために1データ線当た
り4ケのメモリセルの場合を示す。ワード線はメモリセ
ルと同一のピッチでレイアウトされる。メモリアレイ内
の構成は、図11の従来の例で示した構成と同様でよ
い。また、サブデコーダ素子SD0は切換えスイッチS
W00とSW01によって2本のワード線W00とW0
1に接続され、サブデコーダ素子SD1は切換えスイッ
チSW10とSW11によって2本のワード線W02と
W03に接続される。すなわち、サブデコーダ素子の各
々はワード線2本で共有され、ワード線2本分のピッチ
でレイアウトされている。例えば、サブデコーダ素子S
D0はワード線W00とW01とで共有され、スイッチ
SW00とSW01によって、選択ワード線がW00あ
るいはW01に切換えられる。図1に示したスイッチS
W00〜SW11の接続状態は、斜線で示したメモリセ
ルC00が選択されたときの例である。サブデコーダ素
子SD0による選択信号は、スイッチSW00をオンと
しスイッチSW01をオフとすることにより、ワード線
W00のみを選択する。一方、スイッチSW10とSW
11を共にオンとすることにより、非選択ワード線にデ
ィスターブ阻止電圧を印加する。本例の場合に、ワード
線W01はフローティング状態となる。
【0008】図2は本発明の第2の実施例のブロック図
である。本実施例は、図1の構成に加え、更に各ワード
線の各々にスイッチSWR00〜SWR11を設けたも
のである。これにより、書込み動作時にワード線W01
を含めた全ての非選択ワード線にディスターブ阻止電圧
を印加することができる。例えば、サブデコーダ素子S
D0はワード線W00とW01とによって共有されてお
り、選択ワード線はスイッチSW00とSW01によっ
てW00あるいはW01に切換えられる。図2は、斜線
で示したメモリセルC00が選択された場合の例であ
る。サブデコーダ素子SD0による選択信号は、スイッ
チSW00をオンにし、スイッチSWR00をオフとす
ることにより、ワード線W00を選択する。一方、スイ
ッチSW01〜SW11を共にオフとするとともに、ス
イッチSWR01〜SWR11をオンとすることによ
り、非選択ワード線W01〜W03の全てにディスター
ブ阻止電圧を印加することができる。これら図1および
図2に示す発明では、サブデコーダ素子のレイアウトが
例えばワード線2本分のレイアウトピッチで可能となる
ため、メモリアレイの微細化に整合させることができる
という特徴を有している。
である。本実施例は、図1の構成に加え、更に各ワード
線の各々にスイッチSWR00〜SWR11を設けたも
のである。これにより、書込み動作時にワード線W01
を含めた全ての非選択ワード線にディスターブ阻止電圧
を印加することができる。例えば、サブデコーダ素子S
D0はワード線W00とW01とによって共有されてお
り、選択ワード線はスイッチSW00とSW01によっ
てW00あるいはW01に切換えられる。図2は、斜線
で示したメモリセルC00が選択された場合の例であ
る。サブデコーダ素子SD0による選択信号は、スイッ
チSW00をオンにし、スイッチSWR00をオフとす
ることにより、ワード線W00を選択する。一方、スイ
ッチSW01〜SW11を共にオフとするとともに、ス
イッチSWR01〜SWR11をオンとすることによ
り、非選択ワード線W01〜W03の全てにディスター
ブ阻止電圧を印加することができる。これら図1および
図2に示す発明では、サブデコーダ素子のレイアウトが
例えばワード線2本分のレイアウトピッチで可能となる
ため、メモリアレイの微細化に整合させることができる
という特徴を有している。
【0009】図3は本発明の第3の実施例を示す図であ
り、図1に示した第1の実施例のブロックを複数(図3
は2個の場合を示している)用いて構成した具体化した
回路例である。本実施例の書込み動作例を図4に、消去
動作例を図5に、読出し動作例を図6に示す。本実施例
では、図1における各スイッチをNMOSで構成してい
る。図3において、C00〜C13はメモリセル、W0
0〜W13はワード線、S0およびS1はメモリセルの
ソース、D0およびD1はメモリセルのドレイン、SL
0は共通ソース線、DL0はグローバルデータ線、ST
0SおよびST1Sはソース側ブロック選択MOS、S
T0DおよびST1Dはドレイン側ブロック選択MO
S、S0SおよびS1Sはソース側ブロック選択MOS
のゲート信号、S0DおよびS1Dはドレイン側ブロッ
ク選択MOSのゲート信号、B0PおよびB1Pはサブ
デコーダ素子のPMOSの電源線、B0NおよびB1N
はサブデコーダ素子のNMOSの電源線、G00〜G0
1はサブデコーダ素子のゲート信号、SWG00〜SW
G11は選択ワード線切換えMOSのゲート信号であ
る。本実施例では、階層化したワードデコーダ回路のサ
ブデコーダ素子部を、NMOSで構成したスイッチを切
換えることによって、例えばワード線2本で共有し、ワ
ード線2本分のピッチでレイアウトすることが可能にな
る。以下、本実施例における書込み動作、消去動作、読
出し動作を詳細に説明する。なお、本説明では選択され
るメモリセルはC00と仮定する。
り、図1に示した第1の実施例のブロックを複数(図3
は2個の場合を示している)用いて構成した具体化した
回路例である。本実施例の書込み動作例を図4に、消去
動作例を図5に、読出し動作例を図6に示す。本実施例
では、図1における各スイッチをNMOSで構成してい
る。図3において、C00〜C13はメモリセル、W0
0〜W13はワード線、S0およびS1はメモリセルの
ソース、D0およびD1はメモリセルのドレイン、SL
0は共通ソース線、DL0はグローバルデータ線、ST
0SおよびST1Sはソース側ブロック選択MOS、S
T0DおよびST1Dはドレイン側ブロック選択MO
S、S0SおよびS1Sはソース側ブロック選択MOS
のゲート信号、S0DおよびS1Dはドレイン側ブロッ
ク選択MOSのゲート信号、B0PおよびB1Pはサブ
デコーダ素子のPMOSの電源線、B0NおよびB1N
はサブデコーダ素子のNMOSの電源線、G00〜G0
1はサブデコーダ素子のゲート信号、SWG00〜SW
G11は選択ワード線切換えMOSのゲート信号であ
る。本実施例では、階層化したワードデコーダ回路のサ
ブデコーダ素子部を、NMOSで構成したスイッチを切
換えることによって、例えばワード線2本で共有し、ワ
ード線2本分のピッチでレイアウトすることが可能にな
る。以下、本実施例における書込み動作、消去動作、読
出し動作を詳細に説明する。なお、本説明では選択され
るメモリセルはC00と仮定する。
【0010】まず初めに、図4を用いて書込み動作を詳
細に説明する。書込み動作時のメモリセル(C00〜C
03およびC10〜C13)とブロック選択MOS(S
T0S、ST1S、ST0D、ST1D)の基板は0V
にする。選択ブロック内におけるサブデコーダ素子のP
MOSの電源B0Pを3V、NMOSの電源B0Nを−
9Vにする。選択ワード線となるW00に接続するサブ
デコーダ素子のゲート信号G00は3V、非選択ワード
線となるW02とW03に接続するサブデコーダ素子の
ゲート信号G01は−9Vにする。この時、スイッチM
OSのゲート信号SWG00を3V、SWG01を−9
V、SWG10とSWG11を3Vにすることにより、
選択ブロックにおいてはワード線W00だけに書込みゲ
ート電圧−9Vが印加され、非選択ワード線W02とW
03にはディスターブ阻止電圧3Vが印加される。ワー
ド線W01はフローティング状態となる。非選択ブロッ
ク内におけるサブデコーダ素子のPMOSの電源B1
P、NMOSの電源B1Nは0Vにする。サブデコーダ
素子のゲート信号G00は3V、G01は−9Vである
ため、非選択ワード線W10とW12とW13は0V、
W11はフローティング状態となる。この時、共通ソー
ス線SL0およびソース側のブロック選択MOS(ST
0SとST1S)のゲート信号S0SとS1Sを0Vに
することにより、メモリセルのソースS0とS1はフロ
ーティング状態となる。グローバルデータ線DL0は4
Vにし、ドレイン側のブロック選択MOS(ST0Dと
ST1D)のゲート信号S0DとS1Dは、各々5Vと
0Vにする。その結果、選択ブロックのメモリセルのド
レインD0は4V、非選択ブロックのメモリセルのドレ
インD1はフローティング状態となる。以上の動作によ
り、メモリセルC00が選択され書込みが行なわれる。
細に説明する。書込み動作時のメモリセル(C00〜C
03およびC10〜C13)とブロック選択MOS(S
T0S、ST1S、ST0D、ST1D)の基板は0V
にする。選択ブロック内におけるサブデコーダ素子のP
MOSの電源B0Pを3V、NMOSの電源B0Nを−
9Vにする。選択ワード線となるW00に接続するサブ
デコーダ素子のゲート信号G00は3V、非選択ワード
線となるW02とW03に接続するサブデコーダ素子の
ゲート信号G01は−9Vにする。この時、スイッチM
OSのゲート信号SWG00を3V、SWG01を−9
V、SWG10とSWG11を3Vにすることにより、
選択ブロックにおいてはワード線W00だけに書込みゲ
ート電圧−9Vが印加され、非選択ワード線W02とW
03にはディスターブ阻止電圧3Vが印加される。ワー
ド線W01はフローティング状態となる。非選択ブロッ
ク内におけるサブデコーダ素子のPMOSの電源B1
P、NMOSの電源B1Nは0Vにする。サブデコーダ
素子のゲート信号G00は3V、G01は−9Vである
ため、非選択ワード線W10とW12とW13は0V、
W11はフローティング状態となる。この時、共通ソー
ス線SL0およびソース側のブロック選択MOS(ST
0SとST1S)のゲート信号S0SとS1Sを0Vに
することにより、メモリセルのソースS0とS1はフロ
ーティング状態となる。グローバルデータ線DL0は4
Vにし、ドレイン側のブロック選択MOS(ST0Dと
ST1D)のゲート信号S0DとS1Dは、各々5Vと
0Vにする。その結果、選択ブロックのメモリセルのド
レインD0は4V、非選択ブロックのメモリセルのドレ
インD1はフローティング状態となる。以上の動作によ
り、メモリセルC00が選択され書込みが行なわれる。
【0011】次に、図5を用いて消去動作を詳細に説明
する。消去動作時のメモリセル(C00〜C03および
C10〜C13)とブロック選択MOS(ST0S、S
T1S、ST0D、ST1D)の基板は−4Vにする。
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B0Pを12V、NMOSの電源B0Nを0Vにす
る。選択ワード線となるW00に接続するサブデコーダ
素子のゲート信号G00は0V、非選択ワード線となる
W02とW03に接続するサブデコーダ素子のゲート信
号G01は12Vにする。この時、スイッチMOSのゲ
ート信号SWG00を13V、SWG01を0V、SW
G10とSWG11を3Vにすることにより、選択ブロ
ックにおいてはワード線W00だけに消去ゲート電圧1
2Vが印加され、非選択ワード線W02とW03は0V
となる。ワード線W01はフローティング状態となる。
非選択ブロック内におけるサブデコーダ素子のPMOS
の電源B1P、NMOSの電源B1Nは0Vにする。サ
ブデコーダ素子のゲート信号G00は0V、G01は1
2Vであるため、非選択ワード線W12とW13は0
V、W10とW11はフローティング状態となる。この
時、共通ソース線SL0を−4V、ソース側のブロック
選択MOS(ST0SとST1S)のゲート信号S0S
とS1Sを0Vにすることにより、メモリセルのソース
S0とS1は−4Vとなる。グローバルデータ線DL0
は−4Vにし、ドレイン側のブロック選択MOS(ST
0DとST1D)のゲート信号S0DとS1Dは0Vに
する。その結果、選択ブロックのメモリセルのドレイン
D0、および非選択ブロックのメモリセルのドレインD
1は−4Vとなる。以上の動作により、メモリセルC0
0が選択され消去が行なわれる。
する。消去動作時のメモリセル(C00〜C03および
C10〜C13)とブロック選択MOS(ST0S、S
T1S、ST0D、ST1D)の基板は−4Vにする。
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B0Pを12V、NMOSの電源B0Nを0Vにす
る。選択ワード線となるW00に接続するサブデコーダ
素子のゲート信号G00は0V、非選択ワード線となる
W02とW03に接続するサブデコーダ素子のゲート信
号G01は12Vにする。この時、スイッチMOSのゲ
ート信号SWG00を13V、SWG01を0V、SW
G10とSWG11を3Vにすることにより、選択ブロ
ックにおいてはワード線W00だけに消去ゲート電圧1
2Vが印加され、非選択ワード線W02とW03は0V
となる。ワード線W01はフローティング状態となる。
非選択ブロック内におけるサブデコーダ素子のPMOS
の電源B1P、NMOSの電源B1Nは0Vにする。サ
ブデコーダ素子のゲート信号G00は0V、G01は1
2Vであるため、非選択ワード線W12とW13は0
V、W10とW11はフローティング状態となる。この
時、共通ソース線SL0を−4V、ソース側のブロック
選択MOS(ST0SとST1S)のゲート信号S0S
とS1Sを0Vにすることにより、メモリセルのソース
S0とS1は−4Vとなる。グローバルデータ線DL0
は−4Vにし、ドレイン側のブロック選択MOS(ST
0DとST1D)のゲート信号S0DとS1Dは0Vに
する。その結果、選択ブロックのメモリセルのドレイン
D0、および非選択ブロックのメモリセルのドレインD
1は−4Vとなる。以上の動作により、メモリセルC0
0が選択され消去が行なわれる。
【0012】次に、図6を用いて読出し動作を詳細に説
明する。読出し動作時のメモリセル(C00〜C03お
よびC10〜C13)とブロック選択MOS(ST0
S、ST1S、ST0D、ST1D)の基板は0Vにす
る。選択ブロック内におけるサブデコーダ素子のPMO
Sの電源B0Pを3V、NMOSの電源B0Nを0Vに
する。選択ワード線となるW00に接続するサブデコー
ダ素子のゲート信号G00は0V、非選択ワード線とな
るW02とW03に接続するサブデコーダ素子のゲート
信号G01は3Vにする。この時、スイッチMOSのゲ
ート信号SWG00を3V、SWG01を0V、SWG
10とSWG11を3Vにすることにより、選択ブロッ
クにおいてはワード線W00だけに読出しゲート電圧3
Vが印加され、非選択ワード線W02とW03は0Vと
なる。ワード線W01はフローティング状態となる。非
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B1P、NMOSの電源B1Nは0Vにする。サブ
デコーダ素子のゲート信号G00は0V、G01は3V
であるため、非選択ワード線W12とW13は0V、W
10とW11はフローティング状態となる。この時、共
通ソース線SL0を0V、ソース側のブロック選択MO
S(ST0SとST1S)のゲート信号S0SとS1S
を各々3Vと0Vにすることにより、メモリセルのソー
スS0とS1は各々0Vとフローティング状態となる。
グローバルデータ線DL0は2Vにし、ドレイン側のブ
ロック選択MOS(ST0DとST1D)のゲート信号
S0DとS1Dは各々3Vと0Vにする。その結果、選
択ブロックのメモリセルのドレインD0は1V、非選択
ブロックのメモリセルのドレインD1はフローティング
状態となる。以上の動作により、メモリセルC00が選
択され読出しが行なわれる。
明する。読出し動作時のメモリセル(C00〜C03お
よびC10〜C13)とブロック選択MOS(ST0
S、ST1S、ST0D、ST1D)の基板は0Vにす
る。選択ブロック内におけるサブデコーダ素子のPMO
Sの電源B0Pを3V、NMOSの電源B0Nを0Vに
する。選択ワード線となるW00に接続するサブデコー
ダ素子のゲート信号G00は0V、非選択ワード線とな
るW02とW03に接続するサブデコーダ素子のゲート
信号G01は3Vにする。この時、スイッチMOSのゲ
ート信号SWG00を3V、SWG01を0V、SWG
10とSWG11を3Vにすることにより、選択ブロッ
クにおいてはワード線W00だけに読出しゲート電圧3
Vが印加され、非選択ワード線W02とW03は0Vと
なる。ワード線W01はフローティング状態となる。非
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B1P、NMOSの電源B1Nは0Vにする。サブ
デコーダ素子のゲート信号G00は0V、G01は3V
であるため、非選択ワード線W12とW13は0V、W
10とW11はフローティング状態となる。この時、共
通ソース線SL0を0V、ソース側のブロック選択MO
S(ST0SとST1S)のゲート信号S0SとS1S
を各々3Vと0Vにすることにより、メモリセルのソー
スS0とS1は各々0Vとフローティング状態となる。
グローバルデータ線DL0は2Vにし、ドレイン側のブ
ロック選択MOS(ST0DとST1D)のゲート信号
S0DとS1Dは各々3Vと0Vにする。その結果、選
択ブロックのメモリセルのドレインD0は1V、非選択
ブロックのメモリセルのドレインD1はフローティング
状態となる。以上の動作により、メモリセルC00が選
択され読出しが行なわれる。
【0013】図7は本発明の第4の実施例を示す図であ
り、図2に示した第2の実施例のブロックを複数(図7
は2個の場合を示している)用いて構成した具体化した
回路例である。本実施例の書込み動作例を図8に、消去
動作例を図9に、読出し動作例を図10に示す。本実施
例では、図2における各スイッチをNMOSで構成して
いる。図7において、C00〜C13はメモリセル、W
00〜W13はワード線、S0およびS1はメモリセル
のソース、D0およびD1はメモリセルのドレイン、S
L0は共通ソース線、DL0はグローバルデータ線、S
T0SおよびST1Sはソース側ブロック選択MOS、
ST0DおよびST1Dはドレイン側ブロック選択MO
S、S0SおよびS1Sはソース側ブロック選択MOS
のゲート信号、S0DおよびS1Dはドレイン側ブロッ
ク選択MOSのゲート信号、B0PおよびB1Pはサブ
デコーダ素子のPMOSの電源線、B0NおよびB1N
はサブデコーダ素子のNMOSの電源線、G00および
G01はサブデコーダ素子のゲート信号、SWG00〜
SWG11は選択ワード線切換えMOSのゲート信号、
SWRG00〜SWRG11はディスターブ阻止電圧切
換えMOSのゲート信号、VSW0とVSW1はディス
ターブ阻止電圧である。本実施例では、階層化したワー
ドデコーダ素子のサブデコーダ回路部を、NMOSで構
成したスイッチを切換えることによって、例えばワード
線2本で共有し、ワード線2本分のピッチでレイアウト
することが可能になる。更に、NMOSで構成したスイ
ッチをメモリセルを挾んで反対側にも1つ設けることに
より、非選択ワード線全てにディスターブ阻止電圧を印
加することができる。以下、本実施例における書込み動
作、消去動作、読出し動作を詳細に説明する。なお、本
説明では選択されるメモリセルはC00と仮定する。
り、図2に示した第2の実施例のブロックを複数(図7
は2個の場合を示している)用いて構成した具体化した
回路例である。本実施例の書込み動作例を図8に、消去
動作例を図9に、読出し動作例を図10に示す。本実施
例では、図2における各スイッチをNMOSで構成して
いる。図7において、C00〜C13はメモリセル、W
00〜W13はワード線、S0およびS1はメモリセル
のソース、D0およびD1はメモリセルのドレイン、S
L0は共通ソース線、DL0はグローバルデータ線、S
T0SおよびST1Sはソース側ブロック選択MOS、
ST0DおよびST1Dはドレイン側ブロック選択MO
S、S0SおよびS1Sはソース側ブロック選択MOS
のゲート信号、S0DおよびS1Dはドレイン側ブロッ
ク選択MOSのゲート信号、B0PおよびB1Pはサブ
デコーダ素子のPMOSの電源線、B0NおよびB1N
はサブデコーダ素子のNMOSの電源線、G00および
G01はサブデコーダ素子のゲート信号、SWG00〜
SWG11は選択ワード線切換えMOSのゲート信号、
SWRG00〜SWRG11はディスターブ阻止電圧切
換えMOSのゲート信号、VSW0とVSW1はディス
ターブ阻止電圧である。本実施例では、階層化したワー
ドデコーダ素子のサブデコーダ回路部を、NMOSで構
成したスイッチを切換えることによって、例えばワード
線2本で共有し、ワード線2本分のピッチでレイアウト
することが可能になる。更に、NMOSで構成したスイ
ッチをメモリセルを挾んで反対側にも1つ設けることに
より、非選択ワード線全てにディスターブ阻止電圧を印
加することができる。以下、本実施例における書込み動
作、消去動作、読出し動作を詳細に説明する。なお、本
説明では選択されるメモリセルはC00と仮定する。
【0014】まず初めに、図8を用いて書込み動作を詳
細に説明する。書込み動作時のメモリセル(C00〜C
03およびC10〜C13)とブロック選択MOS(S
T0S、ST1S、ST0D、ST1D)の基板は0V
にする。選択ブロック内におけるサブデコーダ素子のP
MOSの電源B0Pを3V、NMOSの電源B0Nを−
9Vにする。選択ワード線となるW00に接続するサブ
デコーダ素子のゲート信号G00は3V、非選択ワード
線となるW02とW03に接続するサブデコーダ素子の
ゲート信号G01は−9Vにする。この時、ディスター
ブ阻止電圧VSW0を3Vにし、スイッチMOSのゲー
ト信号SWG00を3V、SWG01とSWG10とS
WG11を−9V、SWRG00を−9V、SWRG0
1とSWRG10とSWRG11を3Vにすることによ
り、選択ブロックにおいてはワード線W00だけに書込
みゲート電圧−9Vが印加され、非選択ワード線W01
とW02とW03にはディスターブ阻止電圧3Vが印加
される。非選択ブロック内におけるサブデコーダ素子の
PMOSの電源B1P、NMOSの電源B1N、ディス
ターブ阻止電圧VSW1は0Vにする。サブデコーダ素
子のゲート信号G00は3V、G01は−9Vであるた
め、非選択ワード線W10とW11とW12とW13は
0Vとなる。この時、共通ソース線SL0およびソース
側のブロック選択MOS(ST0SとST1S)のゲー
ト信号S0SとS1Sを0Vにすることにより、メモリ
セルのソースS0とS1はフローティング状態となる。
グローバルデータ線DL0は4Vにし、ドレイン側のブ
ロック選択MOS(ST0DとST1D)のゲート信号
S0DとS1Dは、各々5Vと0Vにする。その結果、
選択ブロックのメモリセルのドレインD0は4V、非選
択ブロックのメモリセルのドレインD1はフローティン
グ状態となる。以上の動作により、メモリセルC00が
選択され書込みが行なわれる。
細に説明する。書込み動作時のメモリセル(C00〜C
03およびC10〜C13)とブロック選択MOS(S
T0S、ST1S、ST0D、ST1D)の基板は0V
にする。選択ブロック内におけるサブデコーダ素子のP
MOSの電源B0Pを3V、NMOSの電源B0Nを−
9Vにする。選択ワード線となるW00に接続するサブ
デコーダ素子のゲート信号G00は3V、非選択ワード
線となるW02とW03に接続するサブデコーダ素子の
ゲート信号G01は−9Vにする。この時、ディスター
ブ阻止電圧VSW0を3Vにし、スイッチMOSのゲー
ト信号SWG00を3V、SWG01とSWG10とS
WG11を−9V、SWRG00を−9V、SWRG0
1とSWRG10とSWRG11を3Vにすることによ
り、選択ブロックにおいてはワード線W00だけに書込
みゲート電圧−9Vが印加され、非選択ワード線W01
とW02とW03にはディスターブ阻止電圧3Vが印加
される。非選択ブロック内におけるサブデコーダ素子の
PMOSの電源B1P、NMOSの電源B1N、ディス
ターブ阻止電圧VSW1は0Vにする。サブデコーダ素
子のゲート信号G00は3V、G01は−9Vであるた
め、非選択ワード線W10とW11とW12とW13は
0Vとなる。この時、共通ソース線SL0およびソース
側のブロック選択MOS(ST0SとST1S)のゲー
ト信号S0SとS1Sを0Vにすることにより、メモリ
セルのソースS0とS1はフローティング状態となる。
グローバルデータ線DL0は4Vにし、ドレイン側のブ
ロック選択MOS(ST0DとST1D)のゲート信号
S0DとS1Dは、各々5Vと0Vにする。その結果、
選択ブロックのメモリセルのドレインD0は4V、非選
択ブロックのメモリセルのドレインD1はフローティン
グ状態となる。以上の動作により、メモリセルC00が
選択され書込みが行なわれる。
【0015】次に、図9を用いて消去動作を詳細に説明
する。消去動作時のメモリセル(C00〜C03および
C10〜C13)とブロック選択MOS(ST0S、S
T1S、ST0D、ST1D)の基板は−4Vにする。
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B0Pを12V、NMOSの電源B0Nを0Vにす
る。選択ワード線となるW00に接続するサブデコーダ
素子のゲート信号G00は0V、非選択ワード線となる
W02とW03に接続するサブデコーダ素子のゲート信
号G01は12Vにする。この時、ディスターブ阻止電
圧VSW0を0Vにし、スイッチMOSのゲート信号S
WG00を13V、SWG01とSWG10とSWG1
1を0V、SWRG00を0V、SWRG01とSWR
G10とSWRG11を3Vにすることにより、選択ブ
ロックにおいてはワード線W00だけに消去ゲート電圧
12Vが印加され、非選択ワード線W01とW02とW
03は0Vとなる。非選択ブロック内におけるサブデコ
ーダ素子のPMOSの電源B1P、NMOSの電源B1
N、ディスターブ阻止電圧VSW1は0Vにする。サブ
デコーダ素子のゲート信号G00は0V、G01は12
Vであるため、非選択ワード線W10はフローティング
状態、W11とW12とW13は0Vとなる。この時、
共通ソース線SL0を−4V、ソース側のブロック選択
MOS(ST0SとST1S)のゲート信号S0SとS
1Sを0Vにすることにより、メモリセルのソースS0
とS1は−4Vとなる。グローバルデータ線DL0は−
4Vにし、ドレイン側のブロック選択MOS(ST0D
とST1D)のゲート信号S0DとS1Dは0Vにす
る。その結果、選択ブロックのメモリセルのドレインD
0、および非選択ブロックのメモリセルのドレインD1
は−4Vとなる。以上の動作により、メモリセルC00
が選択され消去が行なわれる。
する。消去動作時のメモリセル(C00〜C03および
C10〜C13)とブロック選択MOS(ST0S、S
T1S、ST0D、ST1D)の基板は−4Vにする。
選択ブロック内におけるサブデコーダ素子のPMOSの
電源B0Pを12V、NMOSの電源B0Nを0Vにす
る。選択ワード線となるW00に接続するサブデコーダ
素子のゲート信号G00は0V、非選択ワード線となる
W02とW03に接続するサブデコーダ素子のゲート信
号G01は12Vにする。この時、ディスターブ阻止電
圧VSW0を0Vにし、スイッチMOSのゲート信号S
WG00を13V、SWG01とSWG10とSWG1
1を0V、SWRG00を0V、SWRG01とSWR
G10とSWRG11を3Vにすることにより、選択ブ
ロックにおいてはワード線W00だけに消去ゲート電圧
12Vが印加され、非選択ワード線W01とW02とW
03は0Vとなる。非選択ブロック内におけるサブデコ
ーダ素子のPMOSの電源B1P、NMOSの電源B1
N、ディスターブ阻止電圧VSW1は0Vにする。サブ
デコーダ素子のゲート信号G00は0V、G01は12
Vであるため、非選択ワード線W10はフローティング
状態、W11とW12とW13は0Vとなる。この時、
共通ソース線SL0を−4V、ソース側のブロック選択
MOS(ST0SとST1S)のゲート信号S0SとS
1Sを0Vにすることにより、メモリセルのソースS0
とS1は−4Vとなる。グローバルデータ線DL0は−
4Vにし、ドレイン側のブロック選択MOS(ST0D
とST1D)のゲート信号S0DとS1Dは0Vにす
る。その結果、選択ブロックのメモリセルのドレインD
0、および非選択ブロックのメモリセルのドレインD1
は−4Vとなる。以上の動作により、メモリセルC00
が選択され消去が行なわれる。
【0016】次に、図10を用いて読出し動作を詳細に
説明する。読出し動作時のメモリセル(C00〜C03
およびC10〜C13)とブロック選択MOS(ST0
S、ST1S、ST0D、ST1D)の基板は0Vにす
る。選択ブロック内におけるサブデコーダ素子のPMO
Sの電源B0Pを3V、NMOSの電源B0Nを0Vに
する。選択ワード線となるW00に接続するサブデコー
ダ素子のゲート信号G00は0V、非選択ワード線とな
るW02とW03に接続するサブデコーダ素子のゲート
信号G01は3Vにする。この時、ディスターブ阻止電
圧VSW0を0Vにし、スイッチMOSのゲート信号S
WG00を3V、SWG01とSWG10とSWG11
を0V、SWRG00を0V、SWRG01とSWRG
10とSWRG11を3Vにすることにより、選択ブロ
ックにおいてはワード線W00だけに読出しゲート電圧
3Vが印加され、非選択ワード線W01とW02とW0
3は0Vとなる。非選択ブロック内におけるサブデコー
ダ素子のPMOSの電源B1P、NMOSの電源B1
N、ディスターブ阻止電圧VSW1は0Vにする。ま
た、サブデコーダ素子のゲート信号G00は0V、G0
13Vであるため、非選択ワード線W10はフローティ
ング状態、W11とW12とW13は0Vとなる。この
時、共通ソース線SL0を0V、ソース側のブロック選
択MOS(ST0SとST1S)のゲート信号S0Sと
S1Sを各々3Vと0Vにすることにより、メモリセル
のソースS0とS1は各々0Vとフローティング状態と
なる。グローバルデータ線DL0は2Vにし、ドレイン
側のブロック選択MOS(ST0DとST1D)のゲー
ト信号S0DとS1Dは各々3Vと0Vにする。その結
果、選択ブロックのメモリセルのドレインD0は1V、
非選択ブロックのメモリセルのドレインD1はフローテ
ィング状態となる。以上の動作により、メモリセルC0
0が選択され読出しが行なわれる。以上、フラッシュメ
モリを例に説明してきたが、本発明の特徴は高速化と同
時にメモリセルの微細化に適したワードデコーダ回路を
実現できることであり、他のEPROM(Erasable an
d Programable ROM)、EEPROM(Electrical
ly Erasable and Programable ROM)あるいは強誘
電体メモリ(駆動のための印加電圧は異なる)等のワー
ドデコーダ回路にも適用できる。
説明する。読出し動作時のメモリセル(C00〜C03
およびC10〜C13)とブロック選択MOS(ST0
S、ST1S、ST0D、ST1D)の基板は0Vにす
る。選択ブロック内におけるサブデコーダ素子のPMO
Sの電源B0Pを3V、NMOSの電源B0Nを0Vに
する。選択ワード線となるW00に接続するサブデコー
ダ素子のゲート信号G00は0V、非選択ワード線とな
るW02とW03に接続するサブデコーダ素子のゲート
信号G01は3Vにする。この時、ディスターブ阻止電
圧VSW0を0Vにし、スイッチMOSのゲート信号S
WG00を3V、SWG01とSWG10とSWG11
を0V、SWRG00を0V、SWRG01とSWRG
10とSWRG11を3Vにすることにより、選択ブロ
ックにおいてはワード線W00だけに読出しゲート電圧
3Vが印加され、非選択ワード線W01とW02とW0
3は0Vとなる。非選択ブロック内におけるサブデコー
ダ素子のPMOSの電源B1P、NMOSの電源B1
N、ディスターブ阻止電圧VSW1は0Vにする。ま
た、サブデコーダ素子のゲート信号G00は0V、G0
13Vであるため、非選択ワード線W10はフローティ
ング状態、W11とW12とW13は0Vとなる。この
時、共通ソース線SL0を0V、ソース側のブロック選
択MOS(ST0SとST1S)のゲート信号S0Sと
S1Sを各々3Vと0Vにすることにより、メモリセル
のソースS0とS1は各々0Vとフローティング状態と
なる。グローバルデータ線DL0は2Vにし、ドレイン
側のブロック選択MOS(ST0DとST1D)のゲー
ト信号S0DとS1Dは各々3Vと0Vにする。その結
果、選択ブロックのメモリセルのドレインD0は1V、
非選択ブロックのメモリセルのドレインD1はフローテ
ィング状態となる。以上の動作により、メモリセルC0
0が選択され読出しが行なわれる。以上、フラッシュメ
モリを例に説明してきたが、本発明の特徴は高速化と同
時にメモリセルの微細化に適したワードデコーダ回路を
実現できることであり、他のEPROM(Erasable an
d Programable ROM)、EEPROM(Electrical
ly Erasable and Programable ROM)あるいは強誘
電体メモリ(駆動のための印加電圧は異なる)等のワー
ドデコーダ回路にも適用できる。
【0017】
【発明の効果】本発明によれば、高速化を図るために階
層化されたワードデコーダ回路において、デコーダ素子
の出力と複数のワード線との間に選択的に制御可能なス
イッチを設け、n行のワード線でサブデコーダ素子を共
有するようにしたので、デコーダ素子のレイアウトピッ
チをn倍にできる。また、ワード線の数に対してデコー
ダ素子を減らすことができ、ワード線方向への配線を低
減できる。このため、高速化と同時にメモリセルの微細
化に適した不揮発性記憶装置を実現できる。
層化されたワードデコーダ回路において、デコーダ素子
の出力と複数のワード線との間に選択的に制御可能なス
イッチを設け、n行のワード線でサブデコーダ素子を共
有するようにしたので、デコーダ素子のレイアウトピッ
チをn倍にできる。また、ワード線の数に対してデコー
ダ素子を減らすことができ、ワード線方向への配線を低
減できる。このため、高速化と同時にメモリセルの微細
化に適した不揮発性記憶装置を実現できる。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】本発明の第3の実施例を示す回路図である。
【図4】本発明の第3の実施例の書込み動作例を示す図
である。
である。
【図5】本発明の第3の実施例の消去動作例を示す図で
ある。
ある。
【図6】本発明の第3の実施例の読出し動作例を示す図
である。
である。
【図7】本発明の第4の実施例を示す回路図である。
【図8】本発明の第4の実施例の書込み動作例を示す図
である。
である。
【図9】本発明の第4の実施例の消去動作例を示す図で
ある。
ある。
【図10】本発明の第4の実施例の読出し動作例を示す
図である。
図である。
【図11】従来の不揮発性記憶装置の回路例を示す図で
ある。
ある。
【図12】CMOSからなるサブデコーダ素子の構成例
である。
である。
SD0〜SD1:サブデコーダ素子、SW00〜SW1
1:選択ワード線切換えスイッチ、SWR00〜SWR
11:ディスターブ阻止電圧切換えスイッチ、C00〜
C1m:メモリセル、W00〜W1m:ワード線、SL
0:共通ソース線、DL0:グローバルデータ線、ST
0S〜ST1S:ソース側ブロック選択MOS、ST0
D〜ST1D:ドレイン側ブロック選択MOS、S0S
〜S1S:ソース側ブロック選択MOSのゲート信号、
S0D〜S1D:ドレイン側ブロック選択MOSのゲー
ト信号、B0P〜B1P:サブデコーダ素子のPMOS
の電源線、B0N〜B1N:サブデコーダ素子のNMO
Sの電源線、D0〜D1:メモリセルのドレイン、S0
〜S1:メモリセルのソース、G00〜G0m:サブデ
コーダ素子のゲート信号、SWG00〜SWG11:選
択ワード線切換えMOSのゲート信号、SWRG00〜
SWRG11:ディスターブ阻止電圧切換えMOSのゲ
ート信号、VSW0〜VSW1:ディスターブ阻止電圧
1:選択ワード線切換えスイッチ、SWR00〜SWR
11:ディスターブ阻止電圧切換えスイッチ、C00〜
C1m:メモリセル、W00〜W1m:ワード線、SL
0:共通ソース線、DL0:グローバルデータ線、ST
0S〜ST1S:ソース側ブロック選択MOS、ST0
D〜ST1D:ドレイン側ブロック選択MOS、S0S
〜S1S:ソース側ブロック選択MOSのゲート信号、
S0D〜S1D:ドレイン側ブロック選択MOSのゲー
ト信号、B0P〜B1P:サブデコーダ素子のPMOS
の電源線、B0N〜B1N:サブデコーダ素子のNMO
Sの電源線、D0〜D1:メモリセルのドレイン、S0
〜S1:メモリセルのソース、G00〜G0m:サブデ
コーダ素子のゲート信号、SWG00〜SWG11:選
択ワード線切換えMOSのゲート信号、SWRG00〜
SWRG11:ディスターブ阻止電圧切換えMOSのゲ
ート信号、VSW0〜VSW1:ディスターブ阻止電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 直樹 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項1】 複数のメモリセルと、該メモリセルに接
続されたワード線と、該ワード線を駆動する複数のデコ
ーダ素子からなるデコーダ回路とを有する不揮発性記憶
装置において、 上記複数のデコーダ素子の各々は、選択的に制御される
第1のスイッチング手段を介して複数のワード線に接続
されることを特徴とする不揮発性記憶装置。 - 【請求項2】 上記メモリセルは、制御ゲートと浮遊ゲ
ートを有する構造であることを特徴とする請求項1に記
載の不揮発性記憶装置。 - 【請求項3】 上記複数のメモリセルのソースとドレイ
ンは、埋め込み拡散層によって接続されていることを特
徴とする請求項1または請求項2に記載の不揮発性記憶
装置。 - 【請求項4】 上記デコーダ素子の各々は、コンプリメ
ンタリ形MOSからなるインバータから構成され、か
つ、該インバータのゲート信号と該インバータの高電位
側電源信号と該インバータの低電位側電源信号とを独立
に制御する手段を設けたことを特徴とする請求項1乃至
請求項3のいずれか1項に記載の不揮発性記憶装置。 - 【請求項5】 上記第1のスイッチング手段は、各ワー
ド線につきNチャネル形MOSトランジスタ1個で構成
されることを特徴とする請求項1乃至請求項4のいずれ
か1項に記載の不揮発性記憶装置。 - 【請求項6】 共通の上記デコーダ素子に接続される複
数のNチャネル形MOSトランジスタは、デコーダ素子
と接続する側の拡散層を共通にして、ゲートがワード線
と直交するようにレイアウトされたことを特徴とする請
求項5に記載の不揮発性記憶装置。 - 【請求項7】 上記メモリセルに対して上記第1のスイ
ッチング手段と反対側に、非選択ワード線全てに特定の
非選択ワード電圧を印加するための第2のスイッチング
手段を設けたことを特徴とする請求項1乃至請求項6の
いずれか1項に記載の不揮発性記憶装置。 - 【請求項8】 上記第2のスイッチング手段は、各ワー
ド線につきNチャネル形MOSトランジスタ1個で構成
されることを特徴とする請求項1乃至請求項7のいずれ
か1項に記載の不揮発性記憶装置。 - 【請求項9】 上記第2のスイッチング手段を構成する
Nチャネル形MOSトランジスタは、非選択ワード電圧
が直接印加される側の拡散層を共通にして、ゲートがワ
ード線と直交するようにレイアウトされたことを特徴と
する請求項1乃至請求項8のいずれか1項に記載の不揮
発性記憶装置。 - 【請求項10】 上記メモリセルは、強誘電体メモリセ
ルであることを特徴とする請求項1記載の不揮発性記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP168795A JPH08190800A (ja) | 1995-01-10 | 1995-01-10 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP168795A JPH08190800A (ja) | 1995-01-10 | 1995-01-10 | 不揮発性記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08190800A true JPH08190800A (ja) | 1996-07-23 |
Family
ID=11508437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP168795A Pending JPH08190800A (ja) | 1995-01-10 | 1995-01-10 | 不揮発性記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08190800A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007042165A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1995
- 1995-01-10 JP JP168795A patent/JPH08190800A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007042165A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
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