KR101552211B1

KR101552211B1 - 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템

Info

Publication number: KR101552211B1
Application number: KR1020090025332A
Authority: KR
Inventors: 권오석
Original assignee: 삼성전자주식회사
Priority date: 2009-03-25
Filing date: 2009-03-25
Publication date: 2015-09-10
Also published as: CN101847438B; KR20100107176A; CN101847438A; US8339845B2; US20100246259A1

Abstract

본 발명의 실시 예에 따른 플래시 메모리 장치의 프로그램 방법은 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압을 인가하고, 비선택 워드 라인에 로컬 전압을 인가하고, 선택 워드 라인에 제 2 패스 전압을 인가하고, 그리고 선택 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.

Description

플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE, PROGRAMMING METHOD THEREOF AND MEMORY SYSTEM INCLDING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 목적은 향상된 부스팅 효율을 갖는 플래시 메모리 장치를 제공하는 데에 있다.

본 발명의 다른 목적은 패스 전압에 의한 스트레스가 감소되는 플래시 메모리 장치를 제공하는 데에 있다.

본 발명의 다른 목적은 게이트 유도 드래인 누설(GIDL, Gate Induced Drain Leakage)에 의한 소프트 프로그램을 방지하는 플래시 메모리 장치를 제공하는 데에 있다.

본 발명의 실시 예에 따른 플래시 메모리 장치의 프로그램 방법은 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압을 인가하고; 상기 비선택 워드 라인에 로컬 전압을 인가하고; 상기 선택 워드 라인에 제 2 패스 전압을 인가하고; 그리고 상기 선택 워드 라인에 프로그램 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 비선택 워드 라인에 로컬 전압을 인가하는 것과 상기 선택 워드 라인에 상기 제 2 패스 전압을 인가하는 것은 동시에 수행된다.

실시 예로서, 상기 제 2 패스 전압의 레벨은 상기 제 1 패스 전압의 레벨보다 높다.

실시 예로서, 상기 선택 및 비선택 워드 라인에 상기 제 1 패스 전압을 인가 하는 것은 제 1 및 제 2 선택 라인들 사이의 워드 라인들에 상기 제 1 패스 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 선택 워드 라인은 상기 비선택 워드 라인 및 상기 제 2 선택 라인 사이에 위치하고, 상기 선택 워드 라인에 상기 제 2 패스 전압을 인가하는 것은 상기 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상기 제 2 패스 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 선택 워드 라인에 상기 제 2 패스 전압이 인가될 때, 상기 비선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들에 상기 제 1 패스 전압이 인가된다.

실시 예로서, 상기 선택 워드 라인 및 상기 비선택 워드 라인에 상기 제 1 패스 전압을 인가하는 것은 상기 선택 워드 라인 및 제 1 선택 라인 사이의 워드 라인들, 그리고 상기 선택 워드 라인에 상기 제 1 패스 전압을 인가하고; 그리고 상기 선택 워드 라인 및 제 2 선택 라인 사이의 워드 라인들에 접지 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 비선택 워드 라인은 상기 제 1 선택 라인 및 상기 선택 워드 라인 사이에 위치하고, 상기 선택 워드 라인에 상기 제 2 패스 전압을 인가하는 것은 상기 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상기 제 2 패스 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 선택 워드 라인에 상기 제 2 패스 전압이 인가될 때, 상기 비선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들에 상기 제 1 패 스 전압이 인가된다.

실시 예로서, 상기 선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들, 그리고 상기 선택 워드 라인에 상기 제 1 패스 전압을 인가하는 것과 상기 선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 접지 전압을 인가하는 것은 동시에 수행된다.

실시 예로서, 제 1 워드 라인에 연결된 메모리 셀들은 상기 제 1 워드 라인 및 상기 제 2 선택 라인 사이에 위치하는 제 2 워드 라인에 연결된 메모리 셀들보다 먼저 프로그램된다.

실시 예로서, 상기 선택 워드 라인 및 상기 비선택 워드 라인에 상기 제 1 패스 전압을 인가하는 것은 상기 선택 워드 라인 및 제 1 선택 라인 사이의 워드 라인들, 상기 선택 워드 라인, 그리고 상기 선택 워드 라인 및 제 2 선택 라인 사이에 위치하며 상기 선택 워드 라인에 인접한 적어도 하나의 워드 라인을 포함하는 워드 라인 그룹에 상기 제 1 패스 전압을 인가하고; 그리고 상기 워드 라인 그룹 및 제 2 선택 라인 사이의 워드 라인들에 접지 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 플래시 메모리 장치는 셀 당 복수의 비트를 저장하고, 상기 워드 라인 그룹의 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들은 셀 당 적어도 하나의 비트를 미리 저장하는 메모리 셀들이다.

실시 예로서, 상기 비선택 워드 라인은 상기 제 1 선택 라인 및 상기 선택 워드 라인 사이에 위치하고, 상기 선택 워드 라인에 상기 제 2 패스 전압을 인가하는 것은 상기 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상 기 제 2 패스 전압을 인가하는 것을 포함한다.

실시 예로서, 제 1 워드 라인의 최하위 페이지(Least Significatn Page)는 상기 제 1 워드 라인 및 상기 제 2 선택 라인 사이에 위치하는 제 2 워드 라인의 최하위 페이지보다 먼저 프로그램된다.

실시 예로서, 상기 제 2 워드 라인의 최하위 페이지는 상기 제 1 워드 라인의 최상위 페이지(Most Significant Page)보다 먼저 프로그램된다.

본 발명의 실시 예에 따른 플래시 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에 프로그램 동작을 위한 전압들을 바이어스 하도록 구성되는 바이어스 회로; 그리고 상기 바이어스 회로를 제어하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은 상기 메모리 셀 어레이의 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압이 인가되고, 상기 비선택 워드 라인에 로컬 전압이 인가되고, 상기 선택 워드 라인에 제 2 패스 전압이 인가되고, 그리고 상기 선택 워드 라인에 프로그램 전압이 인가되도록 제어한다.

본 발명의 실시 예에 따른 메모리 시스템은 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고 상기 플래시 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에 프로그램 동작을 위한 전압들을 바이어스 하도록 구성되는 바이어스 회로; 그리고 상기 바이어스 회로를 제어하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은 상기 메모리 셀 어레이의 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압이 인가되고, 상기 비선택 워드 라인에 로컬 전압이 인가되고, 상기 선택 워드 라인에 제 2 패스 전압 이 인가되고, 그리고 상기 선택 워드 라인에 프로그램 전압이 인가되도록 제어한다.

실시 예로서, 상기 플래시 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 형성한다.

실시 예로서, 상기 플래시 메모리 장치 및 상기 컨트롤러는 메모리 카드를 형성한다.

본 발명의 실시 예에 따른 플래시 메모리 장치는, 제 1 패스 전압을 인가하여 채널을 형성하고, 로컬 전압을 인가하여 채널을 지역화(localize)한다. 그리고. 선택 워드 라인에 대응하는 채널 영역을 포함하는 선택 채널에 제 2 패스 전압을 인가하여 부스팅을 수행한다.

선택 채널에 제 2 패스 전압을 인가하여 부스팅을 수행하므로, 플래시 메모리 장치의 부스팅 효율이 향상된다.

또한, 비선택 채널에 제 1 패스 전압은 인가되지만 제 2 패스 전압은 인가되지 않으므로, 패스 전압에 의한 스트레스가 감소된다.

또한, 비선택 채널은 제 1 패스 전압에 의해서만 부스팅되므로, 로컬 전압이 인가되는 메모리 셀 및 비선택 채널 사이의 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)이 방지된다.

본 발명의 실시 예에 따른 플래시 메모리 장치는 메모리 셀 어레이, 메모리 셀 어레이에 프로그램 동작을 위한 전압들을 바이어스 하도록 구성되는 바이어스 회로, 그리고 바이어스 회로를 제어하도록 구성되는 제어 로직을 포함하고, 제어 로직은 메모리 셀 어레이의 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압이 인가되고, 비선택 워드 라인에 로컬 전압이 인가되고, 선택 워드 라인에 제 2 패스 전압이 인가되고, 그리고 선택 워드 라인에 프로그램 전압이 인가되도록 제어한다.

본 발명의 실시 예에 따른 메모리 시스템은 플래시 메모리 장치, 그리고 플래시 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고 플래시 메모리 장치는 메모리 셀 어레이, 메모리 셀 어레이에 프로그램 동작을 위한 전압들을 바이어스 하도록 구성되는 바이어스 회로, 그리고 바이어스 회로를 제어하도록 구성되는 제어 로직을 포함하고, 제어 로직은 메모리 셀 어레이의 선택 워드 라인 및 비선택 워드 라인에 제 1 패스 전압이 인가되고, 비선택 워드 라인에 로컬 전압이 인가되고, 선택 워드 라인에 제 2 패스 전압이 인가되고, 그리고 선택 워드 라인에 프로그램 전압이 인가되도록 제어한다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발 명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.

컨트롤러(100)는 호스트(Host) 및 플래시 메모리 장치(200)에 연결된다. 컨트롤러(100)는 플래시 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 플래시 메모리 장치(200)에 저장하도록 구성된다.

컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다.

메모리 인터페이스는 플래시 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 플래시 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.

플래시 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 플래시 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 도 2를 참조하여 더 상세하게 설명된다.

컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.

다른 예로서, 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.

다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC, 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디 지털 카메라(digital camera), 디지털 음성 녹음기/재생기(digital audio recorder/player), 디지털 정지/동 영상 녹화기/재생기(digital picture/video recorder/player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, 또는 반도체 드라이브(SSD, Solid State Drive) 또는 메모리 카드와 같은 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나에 적용될 것이다.

다른 예로서, 플래시 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 플래시 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.

이하에서, 간결한 설명을 위하여, 낸드 플래시 메모리 장치의 예를 참조하여, 본 발명의 기술적 사상이 설명된다. 그러나, 본 발명의 기술적 사상은 낸드 플 래시 메모리 장치에 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등을 포함하는 불휘발성 메모리 장치에 응용 및 적용될 수 있다.

도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기/쓰기 회로(230), 데이터 입출력 회로(240), 그리고 제어 로직(250)을 포함한다.

메모리 셀 어레이(210)는 워드 라인들(WL)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL)을 통해 읽기/쓰기 회로(230)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 워드 라인들(WL)을 및 비트 라인들(BL)에 연결된다. 예시적으로, 메모리 셀 어레이(210)의 메모리 셀들은 셀 당 적어도 하나의 비트를 저장하도록 구성될 것이다. 메모리 셀 어레이(210)는 도 3을 참조하여 더 상세하게 설명된다.

어드레스 디코더(220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 어드레스 디코더(220)는 제어 로직(250)의 제어에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 전달받는다. 예시적으로, 어드레스(ADDR)는 도 1의 컨트롤러(100)로부터 전달될 것이다.

어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드 라인들(WL)을 선택한다. 선택된 워드 라인들을 통해, 프로그램 동작을 위한 전압들, 읽기 동작을 위한 전압들, 또는 소거 동작을 위한 전압들이 메모리 셀 어레이(210)에 바이어스될 것이다. 예를 들면, 어드레스 디코더(220)는 메모리 셀 어레이(210)의 워드 라인들(WL)을 바이어스하는 동작을 수행할 것이다.

어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하여, 읽기/쓰기 회로(230)에 전달한다. 예시적으로, 어드레스 디코더(220)는 행 디코더, 열 디코더, 어드레스 버터 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.

읽기/쓰기 회로(230)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(240)에 연결된다. 읽기/쓰기 회로(230)는 제어 로직(250)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(230)는 어드레스 디코더(220)로부터 전달되는 디코딩된 열 어드레스에 응답하여 비트 라인들(BL)을 선택한다. 선택된 비트 라인들에 프로그램 동작, 읽기 동작, 또는 소거 동작을 위한 전압들이 바이어스될 것이다. 예를 들면, 읽기/쓰기 회로(230)는 비트 라인들(BL)을 바이어스하는 동작을 수행할 것이다.

예시적으로, 읽기/쓰기 회로(230)는 데이터 입출력 회로(240)로부터 전달되는 데이터를 메모리 셀 어레이(210)에 저장할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 메모리 셀 어레이(210)로부터 읽어지는 데이터를 데이터 입출력 회로(240)에 전달할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 메모리 셀 어레이(210)의 제 1 저장 영역으로부터 읽어지는 데이터를, 메모리 셀 어레이(210)의 제 2 저장 영역에 저장할 것이다. 예를 들면, 읽기/쓰기 회로(230)는 카피-백(copy-back) 동작을 수행할 것이다.

예시적으로, 읽기/쓰기 회로(230)는 페이지 버퍼, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로서, 읽기/쓰기 회로(230)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.

데이터 입출력 회로(240)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(230)에 연결된다. 데이터 입출력 회로(240)는 제어 로직(250)의 제어에 응답하여 동작한다. 데이터 입출력 회로(240)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(240)는 도 1의 컨트롤러(100)와 데이터를 교환할 것이다. 외부로부터 전달되는 데이터(DATA)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(230)에 전달될 것이다. 읽기/쓰기 회로로부터 전달되는 데이터(DATA)는 외부로 출력될 것이다. 예시적으로, 데이터 입출력 회로(240)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함할 것이다.

제어 로직(250)은 어드레스 디코더(220), 읽기/쓰기 회로(230), 그리고 데이터 입출력 회로(240)에 연결된다. 제어 로직(250)은 플래시 메모리 장치(200)의 제반 동작을 제어한다. 제어 로직(250)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 전달될 것이다. 제어 로직(250)은 프로그램 제어부(251)를 포함한다. 프로그램 제어부(251)는 메모리 셀 어레이(210)에 대한 프로그램 동작을 제어하도록 구성된다. 프로그램 제어부(251)는 도 5를 참조하여 더 상세하게 설명된다.

도 2에서, 프로그램 제어부(251)는 제어 로직(250)의 구성 요소인 것으로 도 시되어 있다. 그러나, 프로그램 제어부(251)는 제어 로직(250)의 구성 요소인 것으로 한정되지 않는다. 예시적으로, 프로그램 제어부(251)는 제어 로직(250)과 별도의 기능 블록을 형성할 수 있음이 이해될 것이다.

예시적으로, 프로그램 제어부(251)는 디지털 회로, 아날로그 회로, 또는 디지털 및 아날로그 회로들이 결합된 형태의 하드 웨어로 구현될 것이다. 다른 예로서, 프로그램 제어부(251)는 플래시 메모리 장치(200)에서 구동되는 소프트 웨어의 형태로 구현될 것이다. 다른 예로서, 프로그램 제어부(251)는 하드 웨어 및 소프트 웨어가 조합된 형태로 구현될 수 있음이 이해될 것이다.

도 3은 도 2의 메모리 셀 어레이(210)를 보여주는 회로도이다. 예시적으로, 메모리 셀 어레이(210)는 복수의 메모리 블록들을 포함할 것이다. 간결한 설명을 위하여, 메모리 셀 어레이(210)의 하나의 메모리 블록이 도 3에 도시되어 있다.

도 3을 참조하면, 복수의 메모리 셀들(MC1~MCn)이 직렬 연결되어 스트링 구조를 형성한다. 메모리 셀들(MC1~MCn) 및 대응하는 비트 라인(BL2) 사이에 스트링 선택 트랜지스터(SST)가 연결된다. 메모리 셀들(MC1~MCn) 및 공통 소스 라인(CSL) 사이에 접지 선택 트랜지스터(GST)가 연결된다. 스트링 선택 트랜지스터(SST), 메모리 셀들(MC1~MCn), 그리고 접지 선택 트랜지스터(GST)는 셀 스트링(211)을 형성한다.

메모리 셀 어레이(210)는 복수의 셀 스트링들을 포함한다. 복수의 셀 스트링들의 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 복수의 셀 스트링들의 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다. 복수의 셀 스트링들의 메모리 셀들(MC1~MCn)의 제어 게이트들은 대응하는 워드 라인들(WL1~WLn)에 각각 연결된다. 워드 라인들(WL1~WLn), 접지 선택 라인(GSL), 그리고 스트링 선택 라인(SSL)은 도 2의 어드레스 디코더(220)에 연결될 것이다. 비트 라인들(BL1~BLm)은 도 2의 읽기/쓰기 회로(230)에 연결될 것이다.

도 4는 도 3의 메모리 셀 어레이(210)의 셀 스트링(211)의 단면도를 보여준다. 도 4를 참조하면, 벌크 영역(212)에 소스/드레인 영역(213)이 제공된다. 예시적으로, 벌크 영역(212)은 p-타입 웰(p-well, pocket p-well)일 것이다. 예시적으로, 소스/드레인 영역(213)은 n-타입 웰(n-well)일 것이다. 소스/드레인 영역(213)은 메모리 셀들(MC1~MCn)의 소스 영역 및 드레인 영역으로서 제공될 것이다.

벌크 영역(212) 상에 게이트 구조물들이 제공된다. 각각의 게이트 구조물은 터널 절연막(214), 전하 저장층(215), 블로킹 절연막(216), 그리고 제어 게이트(217)를 포함한다.

스트링 선택 트랜지스터(SST)의 드레인/소스 영역에, 대응하는 비트 라인(BL2, 도 3 참조)이 연결될 것이다. 예시적으로, 비트 라인(BL2)은 텅스텐(W) 등과 같은 도전체를 포함할 것이다. 접지 선택 트랜지스터(GST)의 소스/드레인 영역에, 공통 소스 라인(CSL, 도 3 참조)이 연결될 것이다. 예시적으로, 공통 소스 라인(CSL)은 폴리 실리콘 등과 같은 도전체를 포함할 것이다.

터널 절연막(214)에서, 메모리 셀들(MC1~MCn)의 채널 영역으로부터 대응하는 전하 저장층(215)으로의 F-N 터널링이 발생될 것이다. 예시적으로, 메모리 셀들(MC1~MCn)의 채널 영역 상의 캐리어(carrier, 예를 들면, 전자(electron) 또는 정공(hole))는 대응하는 제어 게이트(217)로부터의 전기장(electric field)에 의해, 대응하는 전하 저장층(215)에 축적(accumulated) 또는 포획(trapped)될 것이다. 예시적으로, 터널 절연막은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체를 포함할 것이다.

예시적으로, 전하 저장층(215)은 폴리 실리콘 등과 같은 도전체를 포함할 것이다. 즉, 전하 저장층(215)은 전하를 축적하는 부유 게이트(floating gate)일 것이다. 다른 예로서, 전하 저장층(215)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연체를 포함할 것이다. 즉, 전하 저장층(215)은 전하를 포획하는 전하 트랩일 것이다.

블로킹 절연막(216)은 전하 저장층(215) 및 제어 게이트(217) 사이의 전하의 흐름을 차단하기 위해 제공된다. 예시적으로, 블로킹 절연막(216)은 ONO (oxide/nitride/oxide) 등과 같은 절연체를 포함할 것이다. 제어 게이트(217)는 워드 라인들(WL1~WLn) 및 선택 라인들(SSL, GSL)을 통해 전압을 제공받는다. 예시적으로, 제어 게이트(217)는 폴리 실리콘 등과 같은 도전체를 포함할 것이다. 예시적으로, 제어 게이트(217)는 비트 라인들(BL1~BLm)과 교차하는 방향으로 확장되어, 워드 라인들(WL1~WLn) 및 선택 라인들(SSL, GSL)을 형성할 것이다.

예시적으로, 선택 트랜지스터들(SST, GST)의 전하 저장층(215) 및 제어 게이트(217)는 비아(218)를 통해 전기적으로 연결될 것이다. 즉, 선택 트랜지스터들(SST, GST)은 NMOS 트랜지스터와 같이 동작하도록 구성될 것이다. 그 러나, 선택 트랜지스터들(SST, GST)의 전하 저장층(215) 및 제어 게이트(217)는 전기적으로 분리되도록 구성될 수도 있음이 이해될 것이다.

예시적으로, 선택 트랜지스터들(SST, GST)의 폭은 메모리 셀들(MC1~MCn)의 폭보다 큰 것으로 도시되어 있다. 그러나, 선택 트랜지스터들(SST, GST)의 폭은 메모리 셀들(MC1~MCn)의 폭보다 큰 것으로 한정되지 않음이 이해될 것이다.

예시적으로, 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(SST, GST)의 게이트 구조물은 터널 절연막(214), 전하 저장층(215), 블로킹 절연막(216), 그리고 제어 게이트(217)를 포함하는 것으로 도시되어 있다. 그러나, 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(SST, GST)의 게이트 구조물은 한정되지 않음이 이해될 것이다. 예시적으로, 제어 게이트(217) 상의 캐핑막 또는 게이트 구조물 측면에 제공되는 측면 스페이서 등이 추가적으로 제공될 수 있음이 이해될 것이다.

도 5는 도 2의 프로그램 제어부(251)의 동작을 설명하기 위한 순서도이다. 간결한 설명을 위하여, 워드 라인(WL6)이 프로그램을 위해 선택된 워드 라인이고, 비트 라인(BL2)은 프로그램 금지된 것으로 가정하자. 즉, 셀 스트링(211)은 프로그램 금지된 것으로 가정하자. 따라서, 프로그램 동작 시에, 비트 라인(BL2)에 전압(Vcc)이 셋업되고, 셀 스트링(211)의 채널은 부스팅될 것이다.

이하에서, 제 2 패스 전압(Vpass2)은, 메모리 셀의 채널 전압을 부스팅하여 프로그램 금지되도록 하는 전압을 나타낼 것이다. 제 1 패스 전압(Vpass1)은 제 2 패스 전압(Vpass2)보다 낮은 레벨을 갖는 전압을 나타낼 것이다. 제 1 패스 전압(Vpass1)은 프로그램 금지된 메모리 셀의 채널을 형성 및 부스팅하기 위한 전압 을 나타낼 것이다. 메모리 셀의 채널 전압이 제 1 패스 전압(Vpass1)에 의해 부스팅되어, 프로그램 금지되는지의 여부는 한정되지 않는다.

도 2 및 5를 참조하면, S110 단계에서, 프로그램 제어부(251)는 제 1 패스 전압(Vpass1)이 선택 워드 라인(예를 들면, WL6) 및 선택 워드 라인(WL6)과 제1 선택 라인(GSL) 사이의 적어도 하나의 비선택 워드 라인(예를 들면, WL3)에 인가되도록 제어한다. 예시적으로, 프로그램 제어부(251)의 제어에 응답하여, 어드레스 디코더(220)는 선택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 제 1 패스 전압(Vpass1)을 전달할 것이다. 비트 라인(BL2)이 전압(Vcc)으로 셋업되므로, 제 1 패스 전압(Vpass1)에 의해 셀 스트링(211)의 채널이 형성되고 부스팅될 것이다.

프로그램 제어부(251)는 제 1 패스 전압(Vpass1)을 이용하여 셀 스트링(211)에 채널을 형성할 것이다. 형성되는 채널은 선택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 대응하는 채널 영역을 포함할 것이다. 예시적으로, 프로그램 제어부(251)는 선택 라인들(GSL, SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가되도록 제어할 것이다. 다른 예로서, 프로그램 제어부(251)는 선택 워드 라인(WL6), 그리고 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이의 워드 라인들(WL1~WL6)에 제 1 패스 전압(Vpass1)이 인가되도록 제어할 것이다.

S120 단계에서, 프로그램 제어부(251)는 선택 워드 라인(WL6)과 제 1 선택 라인(GSL) 사이의 적어도 하나의 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가되도록 제어한다. 로컬 전압(Vlocal)은 셀 스트링(211)의 채널을 분리하기 위한 전압일 것이다. 예시적으로, 로컬 전압(Vlocal)은 접지 전압보다 높은 레벨을 가질 것이다. 예시적으로, 로컬 전압(Vlocal)은 제 1 패스 전압(Vpass1)에 의해 부스팅된 채널 전압보다 낮은 레벨을 가질 것이다. 예시적으로, 프로그램 제어부(251)의 제어에 응답하여, 어드레스 디코더(220)는 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 전달할 것이다.

프로그램 제어부(251)는 로컬 전압(Vlocal)을 이용하여, 제 1 패스 전압(Vpass1)에 의해 형성된 채널을 분리할 것이다. 로컬 전압(Vlocal)에 의해 분리되어 형성되는 채널들 중, 선택 워드 라인(WL6)에 대응하는 채널 영역을 포함하는 채널을 선택 채널이라 부르기로 한다. 로컬 전압(Vlocal)에 의해 분리되어 형성되는 채널들 중, 선택 워드 라인(WL6)에 대응하는 채널 영역으로부터 분리되는 채널들을 비선택 채널들이라 부르기로 한다.

S130 단계에서, 프로그램 제어부(251)는 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가되도록 제어한다. 예시적으로, 제 2 패스 전압(Vpass2)은 제 1 패스 전압(Vpass1)보다 높은 레벨을 가질 것이다. 예시적으로, 프로그램 제어부(251)의 제어에 응답하여, 어드레스 디코더(220)는 제 2 패스 전압(Vpass2)을 선택 워드 라인(WL6)에 전달할 것이다.

프로그램 제어부(251)는 제 2 패스 전압(Vpass2)을 이용하여 선택 채널의 전압을 부스팅할 것이다. 예시적으로, 선택 채널에 대응하는 워드 라인들에 제 2 패스 전압(Vpass2)이 인가될 것이다. 예시적으로, 비선택 채널들에 대응하는 워드 라인들의 전압은 제 1 패스 전압(Vpass1)으로 유지될 것이다.

S140 단계에서, 프로그램 제어부(251)는 선택 워드 라인(Vpgm)에 프로그램 전압(Vpgm)이 인가되도록 제어한다. 예시적으로, 프로그램 제어부(251)의 제어에 응답하여, 어드레스 디코더(220)는 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)을 전달할 것이다. 선택 워드 라인(WL6)에 대응하는 채널 영역을 포함하는 선택 채널의 전압은 제 1 패스 전압(Vpass1), 제 2 패스 전압(Vpass2), 그리고 프로그램 전압(Vpgm)에 의해 부스팅된 레벨을 갖는다. 따라서, 선택 워드 라인(WL6)에 대응하는 메모리 셀(MC6)은 프로그램 금지될 것이다.

상술한 바와 같이, 선택 채널은 제 1 패스 전압(Vpass1)에 의해 부스팅되고, 로컬 전압(Vlocal)에 의해 지역화(localize)되고, 이후에 제 2 패스 전압(Vpass2) 및 프로그램 전압(Vpgm)에 의해 부스팅된다. 지역화(localize)된 후에 제 2 패스 전압(Vpass2)에 의해 부스팅되므로, 부스팅 효율이 향상될 수 있음이 이해될 것이다.

또한, 비선택 채널에 제 1 패스 전압(Vpass1)은 인가되지만, 제 2 패스 전압(Vpass2)은 인가되지 않는다. 따라서, 패스 전압에 의한 스트레스가 감소됨이 이해될 것이다.

또한, 비선택 채널의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅되지만, 제 2 패스 전압(Vpass2)에 의해 부스팅되지 않는다. 즉, 비선택 채널의 전압은 선택 채널의 전압보다 낮다. 따라서, 비선택 채널 및 로컬 전압(Vlocal)이 인가되는 메모리 셀 사이의 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)이 감소됨이 이해될 것이다. 즉, 로컬 전압(Vlocal)이 인가되는 메모리 셀이, 게이트 유도 드레인 누설(GIDL)로 인해 소프트 프로그램되는 것이 방지될 것이다.

도 6은 도 5를 참조하여 설명된 프로그램 방법의 제 1 실시 예를 설명하기 위한 타이밍도이다. 도 7 내지 10은 도 6의 타이밍에 따른 셀 스트링(211)의 채널의 상태를 보여주는 다이어그램이다.

도 6을 참조하면, 시점(T1)에, 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되고, 제 1 선택 라인(GSL)에 접지 전압(Vss)이 인가된다. 그리고, 선택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 제 1 및 제 2 선택 라인들(GSL, SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가된다. 셀 스트링(211)이 프로그램 금지된 스트링이므로, 대응하는 비트 라인(BL2)에 전압(Vcc)이 셋업될 것이다. 즉, 셀 스트링(211)에서, 제 1 패스 전압(Vpass1)에 의해 채널이 형성되고 부스팅될 것이다. 제 1 패스 전압(Vpass1)에 의해 형성되는 채널은 도 7에 도시되어 있다.

도 7에서, 간결한 설명을 위하여, 메모리 셀들(MC1~MCn) 및 선택 트랜지스터들(SST, GST)의 소스/드레인 영역들은 생략되어 있으며, 제 1 패스 전압(Vpass1)에 의해 형성되는 채널(219)이 도시되어 있다. 도 7을 참조하면, 제 1 및 제 2 선택 라인들(GSL, SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 바이어스되어 있다. 그리고, 제 1 패스 전압(Vpass1)에 의해 채널(219)이 형성되어 있다. 채널(219)의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅된 레벨을 가질 것이다.

다시 도 6을 참조하면, 시점(T2)에, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 로컬 전압(Vlocal)은 제 1 패스 전압(Vpass1)에 의해 형성된 채널(219, 도 7 참조)을 분리하기 위한 레벨을 갖는다. 예시적으로, 로컬 전 압(Vlocal)은 접지 전압(Vss)보다 높은 레벨을 가질 것이다. 예시적으로, 로컬 전압(Vlocal)은 제 1 패스 전압(Vpass1)에 의해 부스팅된 채널(219)의 전압보다 낮은 레벨을 가질 것이다. 제 1 패스 전압(Vpass1)에 의해 부스팅된 채널(219)의 전압은 메모리 셀(MC3)의 소스 및 드레인 영역의 전압일 것이다. 메모리 셀(MC3)의 제어 게이트 전압이 소스 및 드레인 영역의 전압보다 낮으면, 메모리 셀(MC3)은 턴 오프될 것이다. 제 1 패스 전압(Vpass1)에 의해 형성된 채널이, 로컬 전압(Vlocal)에 의해 분리된 상태가 도 8에 도시되어 있다.

도 8을 참조하면, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 바이어스되어 있다. 로컬 전압(Vlocal)이 인가되는 비선택 워드 라인(WL3)을 기준으로, 제 1 패스 전압(Vpass1)에 의해 형성된 채널(219)이 복수의 채널들(219a, 219b)로 분리되어 있다. 채널(219a)은 선택 워드 라인(WL6)에 대응하는 채널 영영으로부터 분리되어 있다. 즉, 채널(219a)은 비선택 채널일 것이다. 채널(219b)은 선택 워드 라인(WL6)에 대응하는 채널 영역을 포함한다. 즉, 채널(219b)은 선택 채널일 것이다.

다시 도 6을 참조하면, 시점(T3)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가된다. 예시적으로, 비선택 워드 라인(WL3) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가된다. 즉, 선택 채널(219b)에 대응하는 워드 라인(WL4~WLn) 전압이 제 1 패스 전압(Vpass1)으로부터 제 2 패스 전압(Vpass2)으로 상승한다. 선택 채널(219b)은 비선택 채널(219a)과 분리된 상태로 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다. 그리고, 비선택 채널(219a)은 제 2 패스 전압(Vpass2)에 의해 부스팅되지 않을 것이다.

선택 채널(219b)이 제 2 패스 전압(Vpass2)에 의해 부스팅된 상태가 도 9에 도시되어 있다. 도 9를 참조하면, 비선택 채널(219a)에 대응하는 워드 라인들(WL1~WL2)에 제 1 패스 전압(Vpass1)이 인가되어 있다. 선택 채널(219b)에 대응하는 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가되어 있다. 선택 채널(219b)의 전압은 제 2 패스 전압(Vpass2) 및 제 1 패스 전압(Vpass1)의 차이에 대응하는 만큼 더 부스팅될 것이다. 또한, 지역화(localize)된 선택 채널(219b)에서 부스팅되므로, 부스팅 효율이 증가됨이 이해될 것이다.

커플링을 방지하기 위하여, 메모리 셀 어레이(210, 도 3 참조)은 미리 설정된 패턴에 따라 프로그램된다. 예시적으로, 메모리 셀 어레이(210)에서, 제 1 선택 라인(GSL)에 인접한 메모리 셀들(예를 들면, MC1을 포함하는)로부터 제 2 선택 라인(SSL)에 인접한 메모리 셀들(예를 들면, MCn을 포함하는)의 순서로 데이터가 저장될 것이다.

예시적으로, 워드 라인(WL6)이 선택 워드 라인이면, 선택 워드 라인(WL6) 및 제 1 선택 라인(SSL) 사이의 워드 라인들(WL1~WL5)에 연결된 메모리 셀들(예를 들면, MC1~MC5)은 이미 데이터를 저장하고 있을 것이다. 즉, 메모리 셀들(MC1~MC5) 중 프로그램된 상태의 메모리 셀들의 문턱 전압은 소거 상태의 메모리 셀들의 문턱 전압보다 낮을 것이다.

예시적으로, 워드 라인(WL6)이 선택 워드 라인이면, 선택 워드 라인(WL6) 및 제 2 선택 라인(GSL) 사이의 워드 라인들(WL7~WLn)에 연결된 메모리 셀들(예를 들면, MC7~MCn)은 소거 상태일 것이다.

메모리 셀들의 문턱 전압은 패스 전압에 의한 부스팅 효율에 영향을 줄 것이다. 예시적으로, 제 1 메모리 셀은 제 1 문턱 전압을 갖고, 제 2 메모리 셀은 제 1 문턱 전압보다 높은 제 2 문턱 전압을 갖는 것으로 가정하자. 제 1 및 제 2 메모리 셀들의 제어 게이트들에 인가되는 전압은 제 1 및 제 2 메모리 셀에서 채널을 형성하고, 유지하고, 그리고 채널 전압을 부스팅할 것이다. 제 1 및 제 2 메모리 셀의 제어 게이트들에 동일한 전압이 인가될 때, 제 1 메모리 셀에서 채널을 형성 및 유지하기 위한 전압 레벨은 제 2 메모리 셀에서 채널을 형성 및 유지하기 위한 전압 레벨보다 낮을 것이다. 따라서, 제 1 메모리 셀의 부스팅 효율이 제 2 메모리 셀의 부스팅 효율보다 높음이 이해될 것이다.

본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)을 인가하여 채널을 형성하고, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하여 채널을 분리한다. 선택 채널(219b)로부터 분리되는 비선택 채널(219a)은 미리 프로그램된 메모리 셀들에 대응한다. 즉, 미리 프로그램된 메모리 셀들에 대응하는 채널이 로컬 전압(Vlocal)에 의해 분리된다. 선택 채널은 제 2 패스 전압(Vpass2)에 의해 추가적으로 부스팅된다. 따라서, 부스팅 효율이 향상될 수 있음이 이해될 것이다.

부스팅 효율이 향상되면, 패스 전압(예를 들면, Vpass2)의 레벨을 낮추는 것이 가능하다. 예시적으로, 패스 전압의 레벨은 패스 전압(Vpass) 교란 및 프로그램 전압(Vpgm) 교란 및 을 방지하기 위한 레벨로 설정될 것이다. 패스 전압(Vpass) 교란은, 프로그램될 메모리 셀과 비트 라인을 공유하는 비선택 메모리 셀들이, 패스 전압(Vpass2)에 의해 소프트 프로그램되는 것을 나타낸다. 패스 전압(Vpass) 교란은 패스 전압(Vpass)의 레벨의 미리 설정된 값보다 높아지면 발생된다.

프로그램 전압(Vpgm) 교란은 프로그램 전압(Vpgm)에 의해 프로그램 금지된 메모리 셀이 프로그램되는 것을 나타낸다. 프로그램 전압, 그리고 프로그램 금지된 메모리 셀의 채널 전압의 전압 차이가 미리 설정된 값보다 커지면, 프로그램 금지된 메모리 셀이 프로그램 전압(Vpgm)에 의해 소프트 프로그램될 것이다.

부스팅 효율이 향상되면, 프로그램 전압(Vpgm) 교란이 발생되지 않도록, 프로그램 금지된 메모리 셀의 채널 전압을 부스팅하기 위해 요구되는 패스 전압(Vpass)의 레벨이 낮아질 것이다. 즉, 본 발명의 실시 예에 따라 부스팅 효율이 향상되면, 제 2 패스 전압(Vpass2)의 레벨을 종래의 패스 전압(Vpass)의 레벨보다 낮추는 것이 가능함이 이해될 것이다.

비선택 채널(219a)에 대응하는 워드 라인들(WL1~WL2)에 제 1 패스 전압(Vpass1)은 인가되지만, 제 2 패스 전압(Vpass2)은 인가되지 않는다. 제 1 패스 전압(Vpass1)은 제 2 패스 전압(Vpass2)보다 낮은 레벨을 갖는다. 따라서, 패스 전압으로 인한 스트레스가 감소됨이 이해될 것이다.

비선택 채널(219a)의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅되지만, 제 2 패스 전압(Vpass2)에 의해 부스팅되지는 않는다. 즉, 비선택 채널(219a)의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅된 레벨을 갖는다. 비선택 채널(219a)의 전압이 낮아지므로, 비선택 채널(219a) 및 비선택 워드 라인(WL6) 사이의 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage) 현상이 감소됨이 이해될 것이다.

다시 도 6을 참조하면, 시점(T4)에 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)이 인가된다. 즉, 선택 채널(219b)이 프로그램 전압(Vpgm)에 의해 부스팅된다. 선택 워드 라인(WL6)에 프로그램 전압이 인가된 때의 셀 스트링(211)의 채널이 도 10에 도시되어 있다. 선택 채널(219b)의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅되고, 로컬 전압(Vlocal)에 의해 지역화 된 후에 제 2 패스 전압(Vpass2) 및 프로그램 전압(Vpgm)에 의해 부스팅된다. 따라서, 메모리 셀(MC6)은 프로그램 금지될 것이다.

상술한 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(200)는 선택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 제 1 패스 전압(Vpass1)을 인가하고, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하고, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하고, 그리고 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)을 인가하도록 구성된다. 따라서, 부스팅 효율이 향상되고, 패스 전압 스트레스가 감소되고, 그리고 게이트 유도 드레인 누설(GIDL)이 감소됨이 이해될 것이다.

도 11은 도 5를 참조하여 설명된 프로그램 방법의 제 2 실시 예를 설명하기 위한 타이밍도이다. 도 4 및 11을 참조하면, 시점(T1)에, 선택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 제 1 및 제 2 선택 라인들(GSL, SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 즉, 제 1 패스 전압(Vpass1)에 의해, 셀 스트링(211) 에 채널이 형성된다.

시점(T2)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가되고, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 예시적으로, 비선택 워드 라인(WL3) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가될 것이다. 그리고, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가될 것이다. 즉, 제 1 패스 전압(Vpass1)에 의해 형성된 채널이 로컬 전압(Vlocal)에 의해 분리될 것이다. 그리고, 분리되는 채널들 중 선택 채널의 전압은 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다.

시점(T3)에, 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)이 인가된다. 즉, 선택 채널의 전압이 프로그램 전압(Vpgm)에 의해 부스팅된다.

도 6을 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 제 2 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하는 것을 동시에 수행한다. 따라서, 본 발명의 제 2 실시 예에 따른 프로그램 방법은 단축된 프로그램 시간을 가짐이 이해될 것이다.

도 12는 도 5를 참조하여 설명된 프로그램 방법의 제 3 실시 예를 설명하기 위한 타이밍도이다. 도 4 및 12를 참조하면, 시점(T1)에, 선택 워드 라인(WL6) 및 선택 워드 라인(WL6)과 제1 선택 라인(GSL) 사이의 비선택 워드 라인들(WL2, WL3)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 제 1 및 제 2 선택 라인들(GSL, SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 즉, 제 1 패스 전압(Vpass1)에 의해, 셀 스트링(211)에 채널이 형성된다.

시점(T2)에, 선택 워드 라인(WL6)과 제1 선택 라인(GSL) 사이의 비선택 워드 라인들(WL2, WL3)에 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)이 인가된다. 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)은 제 1 패스 전압(Vpass1)에 의해 형성된 채널을 분리하기 위한 전압들이다. 예시적으로, 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)은 인접한 워드 라인들(WL2, WL3)에 인가될 것이다. 예시적으로, 제 2 로컬 전압(Vlocal)은 제 1 로컬 전압(Vlocal1)이 인가되는 워드 라인(WL3) 및 제 1 선택 라인(GSL) 사이의 워드 라인(WL2)에 인가될 것이다. 예시적으로, 제 2 로컬 전압(Vlocal2)의 레벨은 제 1 로컬 전압(Vlocal1)의 레벨보다 낮을 것이다. 즉, 제 1 패스 전압(Vpass1)에 의해 형성된 채널은 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)에 의해 분리될 것이다.

시점(T3)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가된다. 예시적으로, 비선택 워드 라인들(WL2, WL3) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가된다. 즉, 분리된 채널들 중 선택 채널의 전압은 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다.

시점(T4)에, 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)이 인가된다. 즉, 선택 채널의 전압이 프로그램 전압(Vpgm)에 의해 부스팅된다.

도 6을 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 제 3 실시 예에 따른 프로그램 방법은 비선택 워드 라인들(WL2, WL3)에 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)을 인가한다.

비선택 채널은 제 1 패스 전압(Vpass1)에 의해 부스팅된다. 선택 채널은 제 1 패스 전압(Vpass1)에 의해 부스팅되고, 로컬 전압(Vlocal)에 의해 지역화(localize)되고, 그리고 제 2 패스 전압(Vpass2) 및 프로그램 전압(Vpgm)에 의해 부스팅된다. 즉, 선택 채널의 전압은 비선택 채널의 전압보다 높을 것이다.

비선택 워드 라인들(WL2, WL3) 및 선택 채널 사이의 게이트 유도 드레인 누설(GIDL)은 비선택 워드 라인들(WL2, WL3) 및 비선택 채널 사이의 게이트 유도 드레인 누설(GIDL)보다 클 것이다. 따라서, 비선택 워드 라인들(WL2, WL3) 중 선택 채널에 인접한 워드 라인(WL3)에 제 2 로컬 전압(Vlocal2)보다 높은 제 1 로컬 전압(Vlocal1)을 인가하면, 게이트 유도 드레인 누설(GIDL)이 감소됨이 이해될 것이다.

또한, 비선택 채널에 인접한 비선택 워드 라인(WL2)에 제 1 로컬 전압(Vlocal1)보다 낮은 제 2 로컬 전압(Vlocal2)을 인가하면, 선택 채널 및 비선택 채널을 분리하는 특성이 향상될 수 있음이 이해될 것이다.

도 11을 참조하여 설명된 바와 마찬가지로, 본 발명의 제 3 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인들(WL2, WL3)에 제 1 및 제 2 로컬 전압들(Vlocal1, Vlocal2)을 인가하는 것을 동시에 수행하도록 응용될 수 있음이 이해될 것이다.

도 13은 도 5를 참조하여 설명된 프로그램 방법의 제 4 실시 예를 설명하기 위한 타이밍도이다. 도 4 및 13을 참조하면, 시점(T1)에, 선택 워드 라인(WL6) 및 선택 워드 라인(WL6)과 제2 선택 라인(SSL) 사이의 적어도 하나의 비선택 워드 라인(WL9)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 제 1 및 제 2 선택 라인들(SSL, GSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가된다. 즉, 제 1 패스 전압(Vpass1)에 의해 셀 스트링(211)에 채널이 형성된다.

시점(T2)에, 선택 워드 라인(WL6)과 제2 선택 라인(SSL) 사이의 적어도 하나의 비선택 워드 라인(WL9)에 로컬 전압(Vlocal)이 인가된다. 즉, 제 1 패스 전압(Vpass1)에 의해 형성된 채널이 로컬 전압(Vlocal)에 의해 분리된다.

시점(T3)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가된다. 예시적으로, 비선택 워드 라인(WL9) 및 제 2 선택 라인(GSL) 사이의 워드 라인들(WL1~WL8)에 제 2 패스 전압(Vpass2)이 인가된다. 즉, 선택 채널의 전압이 제 2 패스 전압(Vpass2)에 의해 부스팅된다.

도 6을 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 제 4 실시 예에 따른 프로그램 방법은, 로컬 전압(Vlocal)을 선택 워드 라인(WL6) 및 제 1 선택 라인(SSL) 사이의 비선택 워드 라인(WL9)에 인가한다. 즉, 본 발명의 실시 예에 따른 프로그램 방법은 선택 워드 라인 및 스트링 선택 트랜지스터 사이의 워드 라인에 로컬 전압을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 11을 참조하여 설명된 바와 같이, 본 발명의 제 4 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인(WL9)에 로컬 전압(Vlocal)을 인가하는 것을 동시에 수행되도록 응용될 수 있음이 이해될 것이다.

도 12를 참조하여 설명된 바와 같이, 본 발명의 제 4 실시 예에 따른 프로그램 방법은, 제 1 비선택 워드 라인에 제 1 로컬 전압(Vlocal1)을 인가하고, 제 1 비선택 워드 라인에 인접한 제 2 비선택 워드 라인에 제 2 로컬 전압(Vlocal2)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 14는 도 5를 참조하여 설명된 프로그램 방법의 제 5 실시 예를 설명하기 위한 타이밍도이다. 도 4 및 14를 참조하면, 시점(T1)에, 선택 워드 라인(WL6) 및 선택 워드 라인(WL6)과 제1 선택 라인(GSL) 그리고 선택 워드 라인(WL6)과 제2 선택 라인(SSL) 사이의 비선택 워드 라인들(WL3, WL9)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 제 1 및 제 2 선택 라인들(GSL,SSL) 사이의 워드 라인들(WL1~WLn)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 즉, 제 1 패스 전압(Vpass1)에 의해 셀 스트링(211)에 채널이 형성된다.

시점(T2)에, 선택 워드 라인(WL6)과 제1 선택 라인(GSL) 그리고 선택 워드 라인(WL6)과 제2 선택 라인(SSL) 사이의 비선택 워드 라인들(WL3, WL9)에 로컬 전압(Vlocal)이 인가된다. 로컬 전압(Vlocal)이 인가되는 워드 라인들 중 하나(WL3)는 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이에 위치하며, 다른 하나(WL9)는 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이에 위치한다. 즉, 셀 스트링(211)의 채널은 로컬 전압(Vlocal)에 의해 세 개로 분리된다.

시점(T3)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가된다. 예시적으로, 비선택 워드 라인들(WL3, WL9) 사이의 워드 라인들(WL4~WL8)에 제 2 패스 전압(Vpass2)이 인가될 것이다. 즉, 선택 채널의 전압은 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다.

시점(T4)에, 선택 워드 라인(WL6)에 프로그램 전압(Vpgm)이 인가된다. 즉, 선택 채널의 전압이 프로그램 전압(Vpgm)에 의해 부스팅될 것이다.

도 6을 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 제 5 실시 예에 따른 프로그램 방법은 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL)의 사이, 그리고 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 비선택 워드 라인들(WL3, WL9)에 로컬 전압(Vlocal)을 인가한다. 즉, 본 발명의 실시 예에 따른 프로그램 방법은, 선택 워드 라인 및 스트링 선택 라인, 그리고 선택 워드 라인 및 제 1 선택 라인 사이에서 지역화(localize)되는 것으로 응용될 수 있음이 이해될 것이다.

도 11을 참조하여 설명된 바와 같이, 본 발명의 제 5 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인들(WL3, WL9)에 로컬 전압(Vlocal)을 인가하는 것을 동시에 수행하는 것으로 응용될 수 있음이 이해될 것이다.

도 12를 참조하여 설명된 바와 같이, 본 발명의 제 5 실시 예에 따른 프로그램 방법은, 제 1 비선택 워드 라인(WL3 또는 WL9)에 제 1 로컬 전압(Vlocal1)을 인가하고, 제 1 비선택 워드 라인(WL3 또는 WL9)에 인접한 제 2 비선택 워드 라인(WL2 또는 WL10)에 제 2 로컬 전압(Vlocal2)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 15는 도 5를 참조하여 설명된 프로그램 방법의 제 6 실시 예를 설명하기 위한 타이밍도이다. 도 16은 도 15에 타이밍에 따른 셀 스트링(211, 도 4 참조)의 채널의 상태를 보여주는 다이어그램이다. 도 4 및 15를 참조하면, 시점(T1)에, 선 택 워드 라인(WL6) 및 비선택 워드 라인(WL3)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 선택 워드 라인(WL6), 그리고 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이의 워드 라인들(WL1~WL5)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 그리고, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL7~WLn)에 접지 전압(Vss)이 인가될 것이다.

상술한 바와 같이, 프로그램 동작 시의 커플링을 방지하기 위하여, 메모리 셀들은 제 1 선택 라인(GSL)에 인접한 메모리 셀들로부터, 제 2 선택 라인(SSL)에 인접한 메모리 셀들의 순서로 프로그램될 것이다. 워드 라인(WL6)이 선택 워드 라인이면, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL7~WLn)에 연결된 메모리 셀들은 소거 상태일 것이다. 즉, 워드 라인들(WL7~WLn)에 접지 전압(Vss)이 인가되면, 워드 라인들(WL7~WLn)에 대응하는 채널 영역에 채널이 형성될 것이다.

워드 라인들(WL1~WL6)에 제 1 패스 전압(Vpass1)이 인가되고, 워드 라인들(WL7~WLn)에 접지 전압(Vss)이 인가된 때의 셀 스트링(211)의 채널의 상태가 도 16에 도시되어 있다. 도 16을 참조하면, 제 1 패스 전압(Vpass1)이 인가되는 워드 라인들(WL1~WL6)에 대응하는 채널 영역(219a)은, 접지 전압(Vss)이 인가되는 워드 라인들(Wl7~WLn)에 대응하는 채널 영역(219b)과 비교하여, 상대적으로 깊게 형성되어 있다.

채널 영역(219a)의 전압은 제 1 패스 전압(Vpass1)에 의해 부스팅될 것이다. 채널 영역(219a)에서 제 1 패스 전압(Vpass1)에 의해 부스팅된 캐리어(예를 들면, 전자 또는 정공)는, 전하 공유(charge sharing)에 의해 채널 영역(219b)으로 이동될 것이다. 즉, 채널 영역(219b)의 전압은 전하 공유(charge sharing)에 의해 상승할 것이다. 그리고, 채널 영역(219a)의 전압은 전하 공유(charge sharing)에 의해 상승할 것이다.

예시적으로, 선택 워드 라인(WL6)에 대응하는 채널 영역의 전압은 전하 공유(charge sharing)에 의해 제 1 전압(V1)에 도달하는 것으로 가정하자. 예시적으로, 제 1 전압(V1)은 접지 전압(Vss)보다 높은 전압일 것이다. 예시적으로, 제 1 전압(V1)의 레벨은, 전압(Vcc)으로부터 스트링 선택 트랜지스터(SST)의 문턱 전압을 감한 값보다 높을 것이다.

다시 도 4 및 15를 참조하면, 시점(T2)에, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 즉, 제 1 패스 전압(Vpass1) 및 접지 전압(Vss)에 의해 형성된 채널이 로컬 전압(Vlocal)에 의해 선택 채널 및 비선택 채널로 분리될 것이다.

시점(T3)에, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)이 인가될 것이다. 예시적으로, 비선택 워드 라인(WL3) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가될 것이다. 즉, 선택 채널의 전압이 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다.

선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL7~WLn)의 전압은 접지 전압(Vss)으로부터 제 2 패스 전압(Vpass2)으로 상승한다. 즉, 선택 채널의 전압은, 제 2 패스 전압(Vpass2) 및 접지 전압(Vss)의 차이에 대응하는 만큼 부스팅될 것이다. 그리고, 선택 채널의 전압은 제 1 전압(V1)으로부터 부스팅될 것이다.

도 6을 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 제 6 실시 예에 따른 프로그램 방법에서, 선택 채널의 전압은 제 1 전압(V1)으로부터, 제 2 패스 전압(Vpass2) 및 접지 전압(Vss)의 차이에 대응하는 만큼 부스팅된다. 따라서, 부스팅 효율이 향상될 수 있음이 이해될 것이다.

도 15에서, 채널 영역(219a)에 대응하는 워드 라인들(WL1, WL2)에 제 1 패스 전압(Vpass1)이 인가되고, 채널 영역(219b)에 대응하는 워드 라인들(WL4~WLn)에 접지 전압(Vss)이 인가된다. 이후에, 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 도 6에서, 채널 영역들(219a, 219b)에 대응하는 워드 라인들(WL1, WL2, WL4~WLn)에 제 1 패스 전압(Vpass1)이 인가된다. 이후에, 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다.

도 6을 참조하여 설명된 채널 영역(219b)의 깊이는 도 15를 참조하여 설명된 채널 영역(219b)보다 깊다. 즉, 도 6을 참조하여 설명된 채널 영역(219b)의 전하의 수 보다, 도 15를 참조하여 설명된 채널 영역(219b)의 전하의 수가 적음이 이해될 것이다. 채널 영역(219b)에 대응하는 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가될 때, 도 6을 참조하여 설명된 채널 영역(219b) 및 도 15를 참조하여 설명된 채널 영역(219b)은 유사한 깊이를 가질 것이다. 이때, 도 6을 참조 하여 설명된 채널 영역(219b)의 전하 밀도는 도 15를 참조하여 설명된 채널 영역(219b)의 전하 밀도보다 높을 것이다. 따라서, 도 6을 참조하여 설명된 프로그램 방법과 비교하여, 도 15를 참조하여 설명된 프로그램 방법의 부스팅 효율이 향상될 수 있음이 이해될 것이다.

도 11을 참조하여 설명된 바와 같이, 본 발명의 제 6 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하는 것을 동시에 수행하는 것으로 응용될 수 있음이 이해될 것이다.

도 12를 참조하여 설명된 바와 같이, 본 발명의 제 6 실시 예에 따른 프로그램 방법은, 제 1 비선택 워드 라인(WL3)에 제 1 로컬 전압(Vlocal1)을 인가하고, 제 1 비선택 워드 라인(WL3)에 인접한 제 2 비선택 워드 라인(WL2)에 제 2 로컬 전압(Vlocal2)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 14를 참조하여 설명된 바와 같이, 본 발명의 제 6 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이의 제 1 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하고, 그리고 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 제 2 비선택 워드 라인(WL9)에 로컬 전압(Vlocal)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 17 내지 19는 도 5를 참조하여 설명된 프로그램 방법의 제 7 실시 예를 설명하기 위한 다이어그램들이다.

도 17은 메모리 셀 어레이(210, 도 3 참조)의 프로그램 패턴의 실시 예를 보 여준다. 예시적으로, 메모리 셀 어레이(210)는 셀 당 두 개의 비트를 저장하는 것으로 가정하자. 하나의 워드 라인에 연결된 메모리 셀들에 저장되는 최하위 비트들(LSB, Least Significant Bits)은 하나의 페이지(예를 들면, 최하위 페이지)를 형성할 것이다. 해당 워드 라인에 연결된 메모리 셀들에 저장되는 최상위 비트들(MSB, Most Significant Bits)은 다른 하나의 페이지(예를 들면, 최상위 페이지)를 형성할 것이다. 즉, 도 17에 도시된 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 두 개의 페이지(예를 들면, 최상위 및 최하위 페이지들)를 형성할 것이다.

도 17에서, 간결한 설명을 위하여, 메모리 셀들은 생략되어 있으며, 메모리 셀들에 의해 형성되는 페이지들이 도시되어 있다. 워드 라인(WL1)은 대응하는 페이지들(MSB1, LSB1)에 연결된다. 워드 라인(WL2)은 대응하는 페이지들(MSB2, LSB2)에 연결된다. 워드 라인(WL3)은 대응하는 페이지들(MSB3, LSB3)에 연결된다. 워드 라인(WLn)은 대응하는 페이지들(MSBn, LSBn)에 연결된다.

프로그램 동작 시의 커플링을 방지하기 위하여, 각각의 페이지는 도 17에 도시된 바와 같은 순서로 수행될 것이다. 우선, 워드 라인(WL1)에 연결된 최하위 페이지(LSB1)가 프로그램될 것이다. 이후에, 워드 라인(WL2)에 연결된 최하위 페이지(LSB2)가 프로그램될 것이다. 이후에, 워드 라인(WL1)에 연결된 최상위 페이지(MSB1)가 프로그램될 것이다. 이후에, 워드 라인(WL3)에 연결된 최하위 페이지(LSB3)가 프로그램될 것이다. 이후에, 워드 라인(WL2)에 연결된 최상위 페이지(MSB2)가 프로그램될 것이다.

즉, 워드 라인들(WL1~WLn)에 연결된 최하위 페이지들(LSB1~LSBn)은 제 1 선택 라인(GSL, 도 3 참조)에 인접한 페이지(LSB1)로부터 제 2 선택 라인(SSL)에 인접한 페이지(LSBn)의 순서로 프로그램될 것이다. 마찬가지로, 워드 라인들(WL1~WLn)에 연결된 최상위 페이지들(MSB1~MSBn)은 제 1 선택 라인(GSL)에 인접한 페이지(MSB1)로부터 제 2 선택 라인(SSL)에 인접한 페이지(MSBn)의 순서로 프로그램될 것이다. 그리고, 제 1 워드 라인의 최하위 페이지는, 제 1 워드 라인 및 제 1 선택 라인(GSL) 사이에 위치하는 제 2 워드 라인의 최상위 페이지보다 먼저 프로그램될 것이다.

즉, 워드 라인(WL6, 도 3 참조)이 선택된 워드 라인이고, 선택 워드 라인(WL6)의 최상위 페이지가 프로그램될 때, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인(예를 들면, WL7)에 연결된 메모리 셀들이 프로그램 상태, 더 상세하게는 최하위 비트가 프로그램된 상태일 수 있음이 이해될 것이다.

도 18은 메모리 셀 어레이(210, 도 3 참조)의 프로그램 패턴의 다른 실시 예를 보여준다. 예시적으로, 메모리 셀 어레이(210)는 셀 당 세 개의 비트를 저장하는 것으로 가정하자. 하나의 워드 라인에 연결된 메모리 셀들에 저장되는 최하위 비트들(LSB, Least Significant Bits)은 하나의 페이지(예를 들면, 최하위 페이지)를 형성할 것이다. 해당 워드 라인에 연결된 메모리 셀들에 저장되는 최상위 비트들(MSB, Most Significant Bits)은 다른 하나의 페이지(예를 들면, 최상위 페이지)를 형성할 것이다. 해당 워드 라인에 연결된 메모리 셀들에 저장되는 중간 비트들(CSB, Central Significant Vits)은 다른 하나의 페이지(예를 들면, 중간 페이 지)를 형성할 것이다.

즉, 도 18에 도시된 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 세 개의 페이지(예를 들면, 최상위, 중간, 그리고 최하위 페이지들)를 형성할 것이다.

도 18에서, 간결한 설명을 위하여, 메모리 셀들은 생략되어 있으며, 메모리 셀들에 의해 형성되는 페이지들이 도시되어 있다. 도 18에 도시된 바와 같이, 워드 라인들(WL1~WLn)은 각각 대응하는 페이지들(LSB1~LSBn, CSB1~CSBn, MSB1~MSBn)에 연결되어 있다.

프로그램 동작 시의 커플링을 방지하기 위하여, 각각의 페이지는 도 17에 도시된 바와 같은 순서로 수행될 것이다. 우선, 워드 라인(WL1)에 연결된 최하위 페이지(LSB1)가 프로그램될 것이다. 이후에, 워드 라인(WL2)에 연결된 최하위 페이지(LSB2)가 프로그램될 것이다. 이후에, 워드 라인(WL1)에 연결된 중간 페이지(CSB1)가 프로그램될 것이다. 이후에, 워드 라인(WL3)에 연결된 최하위 페이지(LSB3)가 프로그램될 것이다. 이후에, 워드 라인(WL2)에 연결된 중간 페이지(CSB2)가 프로그램될 것이다. 이후에, 워드 라인(WL1)에 연결된 최상위 페이지(MSB1)가 프로그램될 것이다.

즉, 워드 라인들(WL1~WLn)에 연결된 최하위 페이지들(LSB1~LSBn)은 제 1 선택 라인(GSL, 도 3 참조)에 인접한 페이지(LSB1)로부터 제 2 선택 라인(SSL)에 인접한 페이지(LSBn)의 순서로 프로그램될 것이다. 워드 라인들(WL1~WLn)에 연결된 중간 페이지들(CSB1~CSBn)은 제 1 선택 라인(GSL)에 인접한 페이지(CSB1)로부터 제 2 선택 라인(SSL)에 인접한 페이지(CSBn)의 순서로 프로그램될 것이다. 워드 라인들(WL1~WLn)에 연결된 최상위 페이지들(MSB1~MSBn)은 제 1 선택 라인(GSL)에 인접한 페이지(MSB1)로부터 제 2 선택 라인(SSL)에 인접한 페이지(MSBn)의 순서로 프로그램될 것이다.

제 1 워드 라인의 최하위 페이지는, 제 1 워드 라인 및 제 1 선택 라인(GSL) 사이에 위치하는 제 2 워드 라인의 중간 페이지보다 먼저 프로그램될 것이다. 그리고, 제 1 워드 라인의 중간 페이지는, 제 2 워드 라인의 최상위 페이지보다 먼저 프로그램될 것이다.

즉, 워드 라인(WL6, 도 3 참조)이 선택된 워드 라인이고, 선택 워드 라인(WL6)의 최상위 페이지가 프로그램될 때, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(예를 들면, WL7, WL8)에 연결된 메모리 셀들이 프로그램 상태, 더 상세하게는 중간 비트 및 최하위 비트가 프로그램된 상태일 수 있음이 이해될 것이다.

도 17 및 18을 참조하여 설명된 바와 같이, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL7~WLn)에 연결된 메모리 셀들 중 프로그램된 메모리 셀들은 접지 전압(Vss)에 응답하여 채널을 형성하지 않을 것이다. 이와 같은 문제를 방지하기 위하여, 본 발명의 제 7 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 적어도 하나의 워드 라인을 포함하는 워드 라인 그룹에 제 1 패스 전압(Vpass1)을 인가하는 것을 포함한다.

도 4 및 19를 참조하면, 시점(T1)에 선택 워드 라인(WL6) 및 비선택 워드 라 인(WL3)에 제 1 패스 전압(Vpass1)이 인가된다. 예시적으로, 선택 워드 라인(WL6), 그리고 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이의 워드 라인들(WL1~WL5)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 그리고, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 적어도 하나의 워드 라인(예를 들면, WL7)을 포함하는 워드 라인 그룹(WL7)에 제 1 패스 전압(Vpass1)이 인가될 것이다. 워드 라인 그룹(WL7) 및 제 2 선택 라인(Vss) 사이의 워드 라인들(WL8~WLn)에 접지 전압(Vss)이 인가될 것이다.

워드 라인 그룹(WL7)에 연결된 메모리 셀들은 셀 당 적어도 하나의 비트를 미리 저장하는 메모리 셀들일 것이다. 예시적으로, 도 17을 참조하여 설명된 바와 같은 경우, 워드 라인 그룹(WL7)에 연결된 메모리 셀들은 최하위 비트(LSB)를 미리 저장할 것이다.

다른 예로서, 도 18을 참조하여 설명된 바와 같은 경우, 워드 라인(WL7)에 연결된 메모리 셀들은 최하위 비트(LSB) 또는 중간 비트(CSB)를 미리 저장할 것이다. 워드 라인(WL7)에 연결된 메모리 셀들이 중간 비트(CSB)를 저장하면, 워드 라인(WL8)에 연결된 메모리 셀들은 최하위 비트(LSB)를 미리 저장할 것이다. 이때, 채널을 형성하기 위하여, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 적어도 하나의 워드 라인(WL7, WL8)을 포함하는 워드 라인 그룹(WL7, WL8)에 제 1 패스 전압(Vpass1)이 인가될 것이다.

즉, 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL7~WLn)에 연결된 메모리 셀들 중 프로그램된 메모리 셀들이 존재하면, 해당 워드 라인들은 워드 라인 그룹에 포함될 것이다. 즉, 프로그램된 메모리 셀들에 연결되는 워드 라인들에 제 1 패스 전압(Vpass1)이 인가될 것이다. 그리고, 워드 라인 그룹 및 제 2 선택 라인(SSL) 사이의 워드 라인들에 접지 전압(Vss)이 인가될 것이다.

제 1 패스 전압(Vpass1) 및 접지 전압(Vss)에 의해 셀 스트링(211)에 채널이 형성될 것이다. 도 15 및 16을 참조하여 설명된 바와 같이, 선택 워드 라인(WL6)에 대응하는 채널 영역의 전압은 전하 공유(charge sharing)에 의해 제 2 전압(V2)에 도달하는 것으로 가정한다. 예시적으로, 제 2 전압(V2)의 레벨은 접지 전압(Vss)보다 높을 것이다. 예시적으로, 제 2 전압(V2)의 레벨은, 전압(Vcc)으로부터 스트링 선택 트랜지스터(SST)의 문턱 전압을 감한 값보다 높을 것이다.

시점(T2)에, 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)이 인가된다. 즉, 제 1 패스 전압(Vpass1) 및 접지 전압(Vss)에 의해 형성된 채널이 로컬 전압(Vlocal)에 의해 선택 채널 및 비선택 채널로 분리된다.

시점(T3)에, 비선택 워드 라인(WL3) 및 제 2 선택 라인(SSL) 사이의 워드 라인들(WL4~WLn)에 제 2 패스 전압(Vpass2)이 인가된다. 즉, 선택 채널의 전압은 제 2 전압(V2)으로부터 제 2 패스 전압(Vpass2)에 의해 부스팅될 것이다.

즉, 선택 채널의 전압은 제 2 전압(V2)으로부터, 제 2 패스 전압(Vpass2) 및 접지 전압(Vss)의 차이에 대응하는 만큼 부스팅될 것이다. 따라서, 부스팅 효율이 향상될 수 있음이 이해될 것이다.

도 15를 참조하여 설명된 바와 같이, 도 19를 참조하여 설명된 채널 영역(219b)의 전하 밀도는 도 6을 참조하여 설명된 채널 영역(219b)의 전하 밀도보다 낮을 수 있음이 이해될 것이다. 따라서, 도 6을 참조하여 설명된 프로그램 방법과 비교하여, 도 19를 참조하여 설명된 프로그램 방법의 부스팅 효율이 향상될 수 있음이 이해될 것이다.

도 11을 참조하여 설명된 바와 같이, 본 발명의 제 7 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6)에 제 2 패스 전압(Vpass2)을 인가하는 것과 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하는 것을 동시에 수행하는 것으로 응용될 수 있음이 이해될 것이다.

도 12를 참조하여 설명된 바와 같이, 본 발명의 제 7 실시 예에 따른 프로그램 방법은, 제 1 비선택 워드 라인(WL3)에 제 1 로컬 전압(Vlocal1)을 인가하고, 제 1 비선택 워드 라인(WL3)에 인접한 제 2 비선택 워드 라인(WL2)에 제 2 로컬 전압(Vlocal2)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

도 14를 참조하여 설명된 바와 같이, 본 발명의 제 7 실시 예에 따른 프로그램 방법은, 선택 워드 라인(WL6) 및 제 1 선택 라인(GSL) 사이의 제 1 비선택 워드 라인(WL3)에 로컬 전압(Vlocal)을 인가하고, 그리고 선택 워드 라인(WL6) 및 제 2 선택 라인(SSL) 사이의 제 2 비선택 워드 라인(WL9)에 로컬 전압(Vlocal)을 인가하는 것으로 응용될 수 있음이 이해될 것이다.

상술한 실시 예에서, 셀 당 두 개의 비트 그리고 셀 당 세 개의 비트를 저장 하는 플래시 메모리 장치(200)의 프로그램 방법이 설명되었다. 그러나, 본 발명의 실시 예에 따른 프로그램 방법은 셀 당 저장되는 비트 수에 한정되지 않음이 이해될 것이다.

상술한 실시 예에서, 워드 라인들에 제 1 패스 전압(Vpass1)이 인가될 때, 스트링 선택 라인(SSL)에 전압(Vcc)이 인가되는 것으로 설명되었다. 그러나, 스트링 선택 라인(SSL)에 인가되는 전압(Vcc)은 채널을 부스팅하기 위한 것이며, 스트링 선택 라인(SSL)이 전압(Vcc)이 인가되는 시점은 한정되지 않는다.

상술한 실시 예에서, 낸드 플래시 메모리의 예를 참조하여 본 발명의 실시 예가 설명되었다. 그러나, 본 발명의 실시 예는 낸드 플래시 메모리에 한정되지 않는다. 예시적으로, 본 발명의 실시 예는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치에 적용될 수 있음이 이해될 것이다.

도 20은 도 3의 메모리 셀 어레이(210)의 셀 스트링(211)의 단면도의 다른 실시 예(211')를 보여준다. 도 20을 참조하면, 벌크 영역(212)에 소스/드레인 영역(213)이 제공된다. 예시적으로, 벌크 영역(212)은 p-타입 웰(p-well, pocket p-well)일 것이다. 예시적으로, 소스/드레인 영역(213)은 n-타입 웰(n-well)일 것이다. 소스/드레인 영역(213)은 메모리 셀들(MC1~MCn)의 소스 영역 및 드레인 영역으로서 제공될 것이다.

벌크 영역(212) 상에 게이트 구조물들이 제공된다. 각각의 게이트 구조물은 터널 절연막(214), 전하 저장층(215), 블로킹 절연막(216), 그리고 제어 게이 트(217)를 포함한다. 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 구조를 제외하면, 셀 스트링(211')의 구조는 도 4를 참조하여 설명된 셀 스트링(211)의 구조외 동일하다. 따라서, 더 이상의 상세한 설명은 생략된다.

도 4를 참조하여 설명된 셀 스트링(211)과 비교하면, 본 발명의 다른 실시 예에 따른 셀 스트링(211')에서, 스트링 선택 트랜지스터(SST)의 전하 저장층(215) 및 제어 게이트(217)가 전기적으로 분리된다. 그리고, 접지 선택 트랜지스터(GST)의 전하 저장층(215) 및 제어 게이트(217)가 전기적으로 분리된다. 즉, 선택 트랜지스터들(SST, GST)의 블로킹 절연막(216')에 비아 콘택이 제공되지 않는다.

도 21은 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)의 실시 예를 보여주는 블록도이다. 도 21을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, RAM, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.

메모리 시스템(10)은 시스템 버스(350)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데 이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.

메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.

도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.

도 3은 도 2의 메모리 셀 어레이를 보여주는 회로도이다.

도 4는 도 3의 메모리 셀 어레이의 셀 스트링의 단면도를 보여준다.

도 5는 도 2의 프로그램 제어부의 동작을 설명하기 위한 순서도이다.

도 6은 도 5를 참조하여 설명된 프로그램 방법의 제 1 실시 예를 설명하기 위한 타이밍도이다.

도 7 내지 10은 도 6의 타이밍에 따른 셀 스트링의 채널의 상태를 보여주는 다이어그램이다.

도 11은 도 5를 참조하여 설명된 프로그램 방법의 제 2 실시 예를 설명하기 위한 타이밍도이다.

도 12는 도 5를 참조하여 설명된 프로그램 방법의 제 3 실시 예를 설명하기 위한 타이밍도이다.

도 13은 도 5를 참조하여 설명된 프로그램 방법의 제 4 실시 예를 설명하기 위한 타이밍도이다.

도 14는 도 5를 참조하여 설명된 프로그램 방법의 제 5 실시 예를 설명하기 위한 타이밍도이다.

도 15는 도 5를 참조하여 설명된 프로그램 방법의 제 6 실시 예를 설명하기 위한 타이밍도이다.

도 16은 도 15에 타이밍에 따른 셀 스트링의 채널의 상태를 보여주는 다이어그램이다.

도 20은 도 3의 메모리 셀 어레이의 셀 스트링의 단면도의 다른 실시 예를 보여준다.

Claims

제 1 선택 라인, 제 2 선택 라인, 그리고 상기 제 1 선택 라인과 상기 제 2 선택 라인 사이에 배치되는 워드 라인들을 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:

선택 워드 라인 및 상기 선택 워드 라인과 상기 제 1 선택 라인 사이의 적어도 하나의 비선택 워드 라인에 제 1 패스 전압을 인가하고;

상기 적어도 하나의 비선택 워드 라인에 로컬 전압을 인가하고;

상기 선택 워드 라인에 제 2 패스 전압을 인가하고; 그리고

상기 선택 워드 라인에 프로그램 전압을 인가하는 것을 포함하고,

상기 로컬 전압은 상기 제 1 패스 전압보다 낮은 프로그램 방법.
제 1 항에 있어서,

상기 적어도 하나의 비선택 워드 라인에 상기 로컬 전압을 인가하는 것과 상기 선택 워드 라인에 상기 제 2 패스 전압을 인가하는 것은 동시에 수행되는 프로그램 방법.
제 1 항에 있어서,

상기 제 2 패스 전압의 레벨은 상기 제 1 패스 전압의 레벨보다 높은 프로그램 방법.
제 1 항에 있어서,

상기 선택 워드 라인 및 적어도 하나의 비선택 워드 라인에 상기 제 1 패스 전압이 인가될 때에, 상기 제 1 선택 라인 및 상기 제 2 선택 라인 사이의 상기 워드 라인들에 상기 제 1 패스 전압이 인가되고,

상기 선택 워드 라인에 상기 제 2 패스 전압이 인가될 때에, 상기 적어도 하나의 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상기 제 2 패스 전압이 인가되고, 상기 적어도 하나의 비선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들에 상기 제 1 패스 전압이 인가되는 프로그램 방법.
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제 1 항에 있어서,

상기 선택 워드 라인 및 상기 적어도 하나의 비선택 워드 라인에 상기 제 1 패스 전압이 인가될 때에, 상기 선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들, 그리고 상기 선택 워드 라인에 상기 제 1 패스 전압이 인가되고, 상기 선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 접지 전압이 인가되는 프로그램 방법.
제 7 항에 있어서,

상기 선택 워드 라인에 상기 제 2 패스 전압이 인가될 때에, 상기 적어도 하나의 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상기 제 2 패스 전압이 인가되고, 상기 적어도 하나의 비선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들에 상기 제 1 패스 전압이 인가되는 프로그램 방법.
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제 7 항에 있어서,

상기 선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들, 그리고 상기 선택 워드 라인에 상기 제 1 패스 전압이 인가되는 것과 상기 선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 접지 전압이 인가되는 것은 동시에 수행되는 프로그램 방법.
제 7 항에 있어서,

제 1 워드 라인 및 제 2 워드 라인 중에서 상기 제 1 선택 라인에 더 인접한 상기 제 1 워드 라인에 연결된 메모리 셀들은 상기 제 2 선택 라인에 더 인접한 상기 제 2 워드 라인에 연결된 메모리 셀들보다 먼저 프로그램되는 프로그램 방법.
제 1 항에 있어서,

상기 선택 워드 라인 및 상기 적어도 하나의 비선택 워드 라인에 상기 제 1 패스 전압이 인가될 때에, 상기 선택 워드 라인 및 상기 제 1 선택 라인 사이의 워드 라인들, 상기 선택 워드 라인, 그리고 상기 선택 워드 라인 및 상기 제 2 선택 라인 사이에 위치하며 상기 선택 워드 라인에 인접한 적어도 하나의 워드 라인을 포함하는 워드 라인 그룹에 상기 제 1 패스 전압을 인가되고, 상기 워드 라인 그룹 및 상기 제 2 선택 라인 사이의 워드 라인들에 접지 전압이 인가되고,

상기 선택 워드 라인에 상기 제 2 패스 전압이 인가될 때에, 상기 적어도 하나의 비선택 워드 라인 및 상기 제 2 선택 라인 사이의 워드 라인들에 상기 제 2 패스 전압이 인가되는 프로그램 방법.
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제 1 선택 라인, 제 2 선택 라인, 그리고 상기 제 1 선택 라인과 상기 제 2 선택 라인의 사이에 배치되는 워드 라인들을 포함하는 메모리 셀 어레이;

상기 메모리 셀 어레이에 프로그램 동작을 위한 전압들을 바이어스 하도록 구성되는 바이어스 회로; 그리고

상기 바이어스 회로를 제어하도록 구성되는 제어 로직을 포함하고,

상기 제어 로직은

상기 메모리 셀 어레이의 선택 워드 라인 및 상기 선택 워드 라인과 상기 제 1 선택 라인 사이의 적어도 하나의 비선택 워드 라인에 제 1 패스 전압이 인가되고, 상기 적어도 하나의 비선택 워드 라인에 로컬 전압이 인가되고, 상기 선택 워드 라인에 제 2 패스 전압이 인가되고, 그리고 상기 선택 워드 라인에 프로그램 전압이 인가되도록 제어하고,

상기 로컬 전압은 상기 제 1 패스 전압보다 낮은 플래시 메모리 장치.
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