JP2000149577A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルフブーストまたはローカルセルフブース
トを採用しながらも、書き込みデータに対応した理想的
な電圧を書き込み対象のメモリセルのチャネルに印加
し、書き込み時間を短縮する。 【解決手段】 ８値型のＮＡＮＤ型フラッシュメモリの
書き込み動作時において、ドレイン側選択ゲート線ＤＳ
ＧをＶ_CCレベルに設定し、セルフブーストを用いて多値
並列書き込みを行う。選択ビット線を書き込みデータに
応じたビット線電圧に設定した後、ワード線電圧ＶWLを
３段のステップで昇圧する。この際、ワード線電圧ＶWL
の昇圧ステップに対応させて、所定のタイミングで、ビ
ット線電圧ＶＢ３（＝１．５Ｖ）を供給するビット線電
圧供給ラインＶＢＬ３、ビット線電圧ＶＢ２（＝１．５
Ｖ）を供給するビット線電圧供給ラインＶＢＬ２の電圧
を、順次、Ｖ_CCレベルに切り換え、メモリセルのチャネ
ルをビット線から切り離す。これにより、書き込みデー
タが「１１０」のメモリセルのチャネル電圧、「１０
ｘ」のメモリセルのチャネル電圧を、ワード線との容量
結合によって所定の書き込み電位にブーストする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびそのデータ書き込み方法に関し、特に、
１つのメモリセルに２ビット以上の多値データを記憶す
る多値型の不揮発性半導体記憶装置およびそのデータ書
き込みに適用して好適なものである。

【０００２】

【従来の技術】近年、各種記録装置やハードディスク装
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からＮＯＲ型とＮＡＮＤ
型とに分けられる。また、フラッシュメモリ等の不揮発
性半導体記憶装置においては、１個のメモリセルに対し
て「０」，「１」の２つの値をとるデータを記憶する２
値型のものが通常であるが、最近では、半導体記憶装置
の大容量化の要求に伴い、１個のメモリセルに３値以上
（２ビット以上）の多値データを記憶するいわゆる多値
型の不揮発性半導体記憶装置が提案されている。

【０００３】そのような多値型の不揮発性半導体記憶装
置としては、例えば、１個のメモリセルトランジスタに
２ビットからなり４値をとるデータを記憶する４値型の
ＮＡＮＤ型フラッシュメモリや、１個のメモリセルトラ
ンジスタに３ビットからなり８値をとるデータを記憶す
る８値型のＮＡＮＤ型フラッシュメモリなどがある。図
７に、８値型のＮＡＮＤ型フラッシュメモリにおけるメ
モリセルトランジスタのしきい値電圧Ｖthの分布とデー
タ内容との対応関係を示す。図７において、グラフの縦
軸はメモリセルトランジスタのしきい値電圧Ｖthを示
し、グラフの横軸はメモリセルトランジスタの分布頻度
を示す。

【０００４】図７に示すように、８値型のＮＡＮＤ型フ
ラッシュメモリにおいて、メモリセルトランジスタのし
きい値電圧Ｖthは、「０００」、「００１」、「０１
０」、「０１１」、「１００」、「１０１」、「１１
０」、「１１１」の各データ内容に対応する８状態（分
布７〜分布０）をとる。図７中、ＶVF1,ＶVF2,ＶVF3,Ｖ
VF4,ＶVF5,ＶVF6,ＶVF7 は各状態に対応するベリファイ
動作における読み出し時の選択ワード線電圧を表し、Ｖ
RD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7 は各状態に
対応する通常読み出し動作における選択ワード線電圧を
表す。その大小関係は、ＶVF7 ＞ＶRD7 ＞ＶVF6 ＞ＶRD
6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF3 ＞ＶRD3
＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 とされ、一例を挙げ
ると、ＶVF7＝３．８Ｖ，ＶRD7 ＝３．６Ｖ，ＶVF6 ＝
３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5＝２．６Ｖ，ＶRD5
＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4 ＝１．８Ｖ，
ＶVF3＝１．４Ｖ，ＶRD3 ＝１．２Ｖ，ＶVF2 ＝０．８
Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1＝０．２Ｖ，ＶRD1 ＝０
Ｖである。

【０００５】ところで、一般に、多値型のＮＡＮＤ型フ
ラッシュメモリにおいては、メモリセルへのデータの書
き込み方法として、書き込みデータに応じてビット線電
圧を変えて、多値データを一括（並列）に書き込む、い
わゆる多値並列書き込みがその書き込み動作の高速化を
図る観点から採用される。この８値型のＮＡＮＤ型フラ
ッシュメモリの場合、理想的には、図７中（ａ）に示す
ように、例えば、書き込みデータが「０００」の場合の
ビット線電圧を０Ｖに、書き込みデータが「００１」の
場合のビット線電圧を０．６Ｖに、書き込みデータが
「０１０」の場合のビット線電圧を１．２Ｖに、書き込
みデータが「０１１」の場合のビット線電圧を１．８Ｖ
に、書き込みデータが「１００」の場合のビット線電圧
を２．４Ｖに、書き込みデータが「１０１」の場合のビ
ット線電圧を３．０Ｖに、書き込みデータが「１１０」
の場合のビット線電圧を３．６Ｖに、書き込みデータが
「１１１」の場合のビット線電圧を８．０Ｖに設定すれ
ば、書き込みレベルの異なる全てのデータの書き込みを
ほぼ同時に終了させることが可能である。

【０００６】

【発明が解決しようとする課題】しかしながら、実際の
ＮＡＮＤ型フラッシュメモリの書き込み動作において
は、省電力化および素子面積の低減を図る観点から、い
わゆるセルフブーストまたはローカルセルフブーストと
いう手法が用いられる。

【０００７】ここで、図８を参照して、セルフブースト
を用いた書き込み方法について説明する。ＮＡＮＤ型フ
ラッシュメモリにおけるメモリセルは、フローティング
ゲート（ＦＧ）およびコントロールゲート（ＣＧ）を有
するＭＯＳトランジスタにより構成されている。そし
て、このメモリセルトランジスタが所定の複数個直列に
接続されたものによりメモリストリングが構成されてい
る。ＮＡＮＤ型フラッシュメモリのメモリセルアレイに
おいては、メモリストリングが複数個並列に配置され、
同一行のメモリセルトランジスタが共通のワード線によ
って接続されている。図８に示す例では、８個の直列に
接続されたメモリセルトランジスタＭ₀ 〜Ｍ₇ によって
一つのメモリストリングが構成されている。メモリスト
リングの一端（メモリセルトランジスタＭ₇ のドレイ
ン）は選択トランジスタＤＳを介してビット線ＢＬと接
続され、メモリストリングの他端（メモリセルトランジ
スタＭ₀ のソース）は選択トランジスタＳＳを介してソ
ース線ＳＬと接続されている。そして、メモリセルトラ
ンジスタＭ₀ 〜Ｍ₇ のコントロールゲートがそれぞれワ
ード線ＷＬ０〜ＷＬ７と接続され、選択トランジスタＤ
Ｓのゲートがドレイン側選択ゲート線ＤＳＧと接続さ
れ、選択トランジスタＳＳのゲートがソース側選択ゲー
ト線ＳＳＧと接続されている。

【０００８】セルフブーストを用いた書き込み方法にお
いては、ドレイン側選択ゲート線ＤＳＧの電圧がＶ_CCレ
ベルに設定されると共に、ソース側選択ゲート線ＳＳＧ
の電圧がＧＮＤレベルに設定される。そして、アドレス
デコード信号によって書き込み対象とされるメモリスト
リングが選択されると、選択されたメモリストリングと
接続されたビット線が書き込みデータに応じた電圧ＶBL
に設定されると共に、非選択のメモリストリングと接続
されたビット線がプリチャージレベルのままフローティ
ング状態にされる。この後、書き込み対象ページとされ
た選択ワード線（図８に示す例ではワード線ＷＬ４）が
所定の書き込み電圧ＶPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPG
M ）に設定され、書き込み対象のメモリセルトランジス
タにデータの書き込みがなされる。

【０００９】このとき、書き込みデータが消去状態と同
じ（書き込みデータが「１１１」）のメモリセルトラン
ジスタのチャネルおよび非選択側のメモリストリングの
メモリセルトランジスタのチャネルは、そのメモリスト
リングのドレイン側の選択トランジスタＤＳによって対
応するビット線ＢＬから切り離され、ワード線（主に非
選択ワード線）との容量結合により非書き込み電位にブ
ーストされる。

【００１０】しかしながら、セルフブーストまたはロー
カルセルフブーストを用いた書き込み方法では、上述し
たように、ドレイン側選択ゲート線ＤＳＧがＶ_CCレベル
に設定されるため、ビット線ＢＬを介してメモリストリ
ングのメモリセルトランジスタのチャネルに供給できる
電圧は、メモリストリングのドレイン側の選択トランジ
スタＤＳによってＶ_CC−ＶthDSG （ＶthDSG は選択トラ
ンジスタＤＳのしきい値電圧）に制限される。したがっ
て、書き込み時にビット線ＢＬに印加できる電圧の上限
は、Ｖ_CC−ＶthDSG からマージンを見た電圧、例えば
１．５Ｖとなる。

【００１１】また、多値型のＮＡＮＤ型フラッシュメモ
リにおいては、書き込み速度の点からは、書き込みデー
タに応じて設定されるビット線電圧が書き込みデータと
１対１に対応していることが望ましい。しかしながら、
８値型のＮＡＮＤ型フラッシュメモリにおいては、８値
のラッチ回路をビット線数本分のピッチに収める必要が
あるため、現実的には、書き込みデータが「００ｘ」
（ｘ：０または１）の場合のビット線電圧を０Ｖ、書き
込みデータが「０１ｘ」（ｘ：０または１）の場合のビ
ット線電圧をＶＢ１、書き込みデータが「１０ｘ」
（ｘ：０または１）の場合のビット線電圧をＶＢ２、書
き込みデータが「１１０」の場合の電圧をＶＢ３、書き
込みデータが「１１１」の場合のビット線電圧をＶ
_CC（ただし、ＶＢ１，ＶＢ２，ＶＢ３は０Ｖより大きく
Ｖ_CCより小さい電圧）といった具合に、複数のデータに
対して１つのビット線電圧を設定することが行われてい
る。

【００１２】したがって、これまで、８値型のＮＡＮＤ
型フラッシュメモリにおける実際の書き込み時には、例
えば図７中（ｂ）に示すように、書き込みデータが「０
０ｘ」（ｘ：０または１）の場合のビット線電圧が０Ｖ
に、書き込みデータが「０１ｘ」（ｘ：０または１）の
場合のビット線電圧が１．２Ｖに、書き込みデータが
「１０ｘ」（ｘ：０または１）の場合のビット線電圧が
１．５Ｖに、書き込みデータが「１１０」の場合のビッ
ト線電圧が１．５Ｖに、書き込みデータが「１１１」の
場合のビット線電圧がＶ_CCに設定され、これによって多
値並列書き込みが行われている。

【００１３】以下に、図面を参照して、多値並列書き込
みを行うようにした８値型のＮＡＮＤ型フラッシュメモ
リの構成およびその書き込み動作について説明する。

【００１４】図９は、先に本願出願人により提案されて
いる８値型のＮＡＮＤ型フラッシュメモリの主要部を示
す。図９において、符号１０１はメモリセルアレイを示
し、符号１０２はビット線電圧発生回路を示す。

【００１５】図９に示すように、メモリセルアレイ１０
１は、例えば、フローティングゲート（ＦＧ）およびコ
ントロールゲート（ＣＧ）を有し、それぞれが３ビット
のメモリセルとして機能するＭＯＳトランジスタ（メモ
リセルトランジスタ）がマトリクス状に配置されたもの
であり、同一行のメモリセルトランジスタのコントロー
ルゲートが共通のワード線ＷＬ０〜ＷＬ１５に接続され
たメモリストリングＡ０〜Ａｎにより構成されている。
なお、図９においては、メモリストリングＡ２以降が図
示省略されている。

【００１６】メモリストリングは、メモリセルトランジ
スタが直列に複数個接続されたものである。メモリスト
リングＡ０は、メモリセルトランジスタＭ_0-0 〜Ｍ_15-0
により構成されている。メモリセルトランジスタＭ_15-0
のドレインが選択トランジスタＤＳ０のソースと接続さ
れ、選択トランジスタＤＳ０のドレインがビット線ＢＬ
０と接続されている。一方、メモリセルトランジスタＭ
_0-0 のソースが選択トランジスタＳＳ０のドレインと接
続され、選択トランジスタＳＳ０のソースがソース線Ｓ
Ｌと接続されている。また、メモリセルトランジスタＭ
_0-0 〜Ｍ_15-0のコントロールゲートが、それぞれワード
線ＷＬ０〜ＷＬ１５と接続されている。同様に、メモリ
ストリングＡ１は、メモリセルトランジスタＭ_0-1 〜Ｍ
_15-1により構成されている。メモリセルトランジスタＭ
_15-1のドレインが選択トランジスタＤＳ１のソースと接
続され、選択トランジスタＤＳ１のドレインがビット線
ＢＬ１と接続されている。一方、メモリセルトランジス
タＭ_0-1 のソースが選択トランジスタＳＳ１のドレイン
と接続され、選択トランジスタＳＳ１のソースがソース
線ＳＬと接続されている。また、メモリセルトランジス
タＭ_0-1 〜Ｍ_15-1のコントロールゲートが、それぞれワ
ード線ＷＬ０〜ＷＬ１５と接続されている。

【００１７】このようにメモリストリングＡ０，Ａ１と
各線とが接続され、他のメモリストリングＡ２〜Ａｎに
関しても同様の接続関係とされている。したがって、メ
モリストリングＡ０〜Ａｎの一端は、選択トランジスタ
ＤＳ０〜ＤＳｎを介してビット線ＢＬ０〜ＢＬｎと接続
され、メモリストリングＡ０〜Ａｎの他端は、選択トラ
ンジスタＳＳ０〜ＳＳｎを介してソース線ＳＬと接続さ
れている。そして、選択トランジスタＤＳ０〜ＤＳｎの
ゲートが共通のドレイン側選択ゲート線ＤＳＧと接続さ
れ、選択トランジスタＳＳ０〜ＳＳｎのゲートが共通の
ソース側選択ゲート線ＳＳＧと接続されている。メモリ
セルアレイ１０１においては、上述のようなメモリスト
リングＡ０〜Ａｎが並列に配置されている。

【００１８】ビット線ＢＬ０およびＢＬ１に対応して設
けられているビット線電圧発生回路１０２は、ｎチャネ
ルＭＯＳトランジスタからなるトランジスタＮ１０１〜
Ｎ１１１、インバータの入出力同士を結合してなるラッ
チ回路ＬＱ２，ＬＱ１，ＬＱ０およびｐチャネルＭＯＳ
トランジスタからなるトランジスタＰ１０１により構成
されている。また、ビット線電圧発生回路１０２から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンＶＢＬ１，ＶＢＬ２，ＶＢＬ３が導出されている。こ
のＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路
ＬＱ２〜ＬＱ０を含む１つのビット線電圧発生回路１０
２に対して２本のビット線が選択的に接続される構成
（ビット線shared）を採っている。なお、ビット線ＢＬ
２以降に対応するビット線電圧発生回路も同様の構成と
されており、これらの部分に関する説明は、説明を簡単
とするため省略する。

【００１９】ビット線電圧発生回路１０２により、書き
込み時に、書き込みデータに応じたビット線電圧が発生
され、そのビット線電圧がビット線ＢＬ０，ＢＬ１を通
じてメモリセルアレイ１０１のメモリセルトランジスタ
のチャネルに与えられる。

【００２０】ビット線ＢＬ０とノードＳＡとの間には、
高耐圧のｎチャネルＭＯＳトランジスタからなるトラン
ジスタＨＮ１０１およびＨＮ１０３が直列に接続されて
いる。また、ビット線ＢＬ１とノードＳＡとの間には、
高耐圧のｎチャネルＭＯＳトランジスタからなるトラン
ジスタＨＮ１０２およびＨＮ１０４が直列に接続されて
いる。トランジスタＨＮ１０１，ＨＮ１０２のゲートに
共通の制御信号ＴＲＮが供給される。トランジスタＨＮ
１０３のゲートにアドレスデコード信号ＡｉＢが供給さ
れ、トランジスタＨＮ１０４のゲートにアドレスデコー
ド信号ＡｉＮが供給される。

【００２１】ビット線電圧発生回路１０２においては、
ノードＳＡと電源電圧Ｖcc（Ｖ_CCは例えば３．３Ｖ）の
供給ラインとの間にトランジスタＰ１０１が接続されて
いる。トランジスタＰ１０１のゲートには制御信号Ｖre
f が供給される。また、ノードＳＡと接地ラインとの間
にトランジスタＮ１０１が接続されている。トランジス
タＮ１０１のゲートには制御信号ＤＩＳが供給される。

【００２２】また、ビット線電圧発生回路１０２におい
ては、トランジスタＮ１０２のドレインがノードＳＡと
接続されている。トランジスタＮ１０２のソースがトラ
ンジスタＮ１０３，Ｎ１０５、Ｎ１０７、Ｎ１０９のド
レインと接続されている。トランジスタＮ１０２のゲー
トには制御信号ＰＧＭが供給される。

【００２３】トランジスタＮ１０２のソースと接地ライ
ンとの間にトランジスタＮ１０３，Ｎ１０４が直列に接
続されている。トランジスタＮ１０２のソースとビット
線電圧供給ラインＶＢＬ１との間にトランジスタＮ１０
５，Ｎ１０６が直列に接続されている。トランジスタＮ
１０２のソースとビット線電圧供給ラインＶＢＬ２との
間にトランジスタＮ１０７，Ｎ１０８が直列に接続され
ている。トランジスタＮ１０２のソースとビット線電圧
供給ラインＶＢＬ３との間にトランジスタＮ１０９，Ｎ
１１０，Ｎ１１１が直列に接続されている。

【００２４】ラッチ回路ＬＱ２，ＬＱ１，ＬＱ０はそれ
ぞれ記憶ノードＱ２，Ｑ１，Ｑ０と、その反転記憶ノー
ド／Ｑ２，／Ｑ１，／Ｑ０とを有している。なお、／は
反転を示すバーを意味している。

【００２５】ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２
はトランジスタＮ１０４，Ｎ１０６のゲートと接続さ
れ、記憶ノードＱ２はトランジスタＮ１０７，Ｎ１０９
のゲートと接続されている。ラッチ回路ＬＱ１の反転記
憶ノード／Ｑ１はトランジスタＮ１０３，Ｎ１０８のゲ
ートと接続され、記憶ノードＱ１はトランジスタＮ１０
５，Ｎ１１０のゲートと接続されている。ラッチ回路Ｌ
Ｑ０の反転記憶ノード／Ｑ０はトランジスタＮ１１１の
ゲートと接続されている。

【００２６】次に、この８値型のＮＡＮＤ型フラッシュ
メモリの書き込み動作について、図１０のタイミングチ
ャートを参照して説明する。

【００２７】書き込み動作の前には、制御信号ＰＧＭが
ローレベル（ＧＮＤレベル）に設定されてトランジスタ
Ｎ１０２がオフされ、ビット線ＢＬ０，ＢＬ１と書き込
み制御回路１０２とが切り離されている。そして、制御
信号ＤＩＳがハイレベル（Ｖccレベル）に、制御信号Ｔ
ＲＮおよびアドレスデコード信号ＡｉＢ，ＡｉＮが（Ｖ
cc−Ｖth）レベルに設定されている。このときトランジ
スタＨＮ１０１，ＨＮ１０２，ＨＮ１０３，ＨＮ１０４
およびトランジスタＮ１０１がオンしていることによ
り、全ビット線は接地されている。また、ビット線電圧
供給ラインＶＢＬ１は電圧ＶＢ１に、ビット線電圧供給
ラインＶＢＬ２は電圧ＶＢ２に、ビット線電圧供給ライ
ンＶＢＬ３は電圧ＶＢ３に設定されている。これらの電
圧ＶＢ１，ＶＢ２，ＶＢ３は０Ｖより大きくＶ_CCより小
さい電圧であり、一例をあげると、電圧ＶＢ１＝１．２
Ｖ、電圧ＶＢ２＝１．５Ｖ、電圧ＶＢ３＝１．５Ｖであ
る。

【００２８】この状態で書き込みが起動された場合に
は、書き込みデータがデータバスを介してビット線電圧
発生回路１０２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に
供給され、そして、その書き込みデータがラッチ回路Ｌ
Ｑ２，ＬＱ１，ＬＱ０に取り込まれて保持される。その
後、制御信号ＤＩＳがローレベルに切り換えられ、ビッ
ト線ＢＬ０，ＢＬ１が接地ラインと切り離される。そし
て、制御信号ＴＲＮおよびアドレスデコード信号Ａｉ
Ｂ，ＡｉＮがＶ_CC以上の所定のハイレベル、例えばＰ５
Ｖ（読み出し時のパス電圧で５〜６Ｖ程度の電圧）レベ
ルに設定されると共に、制御信号Ｖref がローレベル
（ＧＮＤレベル）に設定される。これにより、全ビット
線がＶccに充電される。また、メモリセルアレイ１０１
のドレイン側選択ゲート線ＤＳＧがＶ_CCレベルに、ソー
ス側選択ゲート線ＳＳＧがＧＮＤレベルに設定される。
メモリストリングＡ０のメモリセルトランジスタのチャ
ネルＣＨ０およびメモリストリングＡ１のメモリセルト
ランジスタのチャネルＣＨ１は、（Ｖ_CC−ＶthDSG ）に
充電される。ＶthDSG は選択トランジスタＤＳ０〜ＤＳ
ｎのしきい値電圧である。

【００２９】その後、アドレスデコード信号ＡｉＢ，Ａ
ｉＮで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングＡ０が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Ｖref がビット線ＢＬ０などのリー
ク電流を補償するだけの電流をトランジスタＰ１０１が
流すことが可能な所定レベルの電圧（例えば２Ｖ）に設
定される。また、アドレスデコード信号ＡｉＮがローレ
ベル（ＧＮＤレベル）に設定され、トランジスタＨＮ１
０４がオフ状態に切り換えられ、非選択側のビット線Ｂ
Ｌ１がＶccに充電された状態でフローティング状態に保
持され、メモリストリングＡ１のメモリセルトランジス
タのチャネルＣＨ１が（Ｖ_CC−ＶthDSG ）に保持され
る。

【００３０】そして、一定時間経過後、制御信号ＰＧＭ
がハイレベルに設定されてトランジスタＮ１０２がオン
に切り換えられる。このことで、選択ビット線ＢＬ０と
ビット線電圧発生回路１０２とが接続され、選択ビット
線ＢＬ０が書き込みデータに応じた電圧に設定される。

【００３１】書き込みデータが「００ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ１０３，Ｎ１０４が
オンし、図９においてＰＡＴＨ１で示される電流路が形
成され、ビット線ＢＬ０は接地ラインと接続される。し
たがって、ビット線ＢＬ０およびメモリストリングＡ０
のメモリセルトランジスタのチャネルＣＨ０はＧＮＤレ
ベルに放電される。

【００３２】書き込みデータが「０１ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ１０５，Ｎ１０６が
オンし、図９においてＰＡＴＨ２で示される電流路が形
成され、ビット線ＢＬ０はビット線電圧供給ラインＶＢ
Ｌ１と接続される。したがって、ビット線ＢＬ０および
メモリストリングＡ０のメモリセルトランジスタのチャ
ネルＣＨ０は電圧ＶＢ１（＝１．２Ｖ）に放電される。

【００３３】書き込みデータが「１０ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ１０７，Ｎ１０８が
オンし、図９においてＰＡＴＨ３で示される電流路が形
成され、ビット線ＢＬ０はビット線電圧供給ラインＶＢ
Ｌ２と接続される。したがって、ビット線ＢＬ０および
メモリストリングＡ０のメモリセルトランジスタのチャ
ネルＣＨ０は電圧ＶＢ２（＝１．５Ｖ）に放電される。

【００３４】書き込みデータが「１１０」の場合には、
トランジスタＮ１０９，Ｎ１１０，Ｎ１１１がオンし、
図９においてＰＡＴＨ４で示される電流路が形成され、
ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ３と接
続される。したがって、ビット線ＢＬ０およびメモリス
トリングＡ０のメモリセルトランジスタのチャネルＣＨ
０は電圧ＶＢ３（＝１．５Ｖ）に放電される。

【００３５】なお、書き込みデータが「１１１」の場合
には、電流路が形成されず、ビット線ＢＬ０は、接地ラ
インおよびビット線供給ラインＶＢＬ１〜ＶＢＬ３のい
ずれにも接続されない。したがって、ビット線ＢＬ０は
Ｖccに充電された状態でフローティング状態にされ、メ
モリストリングＡ０のメモリセルトランジスタのチャネ
ルＣＨ０はＶ_CC−ＶthDSG に保持される。

【００３６】上述したように選択されたメモリストリン
グＡ０と接続されている選択ビット線ＢＬ０が書き込み
データに応じた電圧に設定された後、ワード線ＷＬ０〜
ＷＬ１５のうち、書き込み対象ページとされる選択ワー
ド線が書き込み電圧ＶPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Ｖpass（＜ＶPG
M ）に設定され、所定のメモリセルトランジスタに対し
て書き込みがなされる。

【００３７】このとき、書き込みデータが「１１１」以
外のメモリセルトランジスタにおいては、選択ワード線
に印加された書き込み電圧ＶPGM とメモリセルトランジ
スタのチャネル電圧との電界によりファウラーノードハ
イムトンネリング（Fowler-Nordheim Tunneling ：以後
ＦＮトンネリング）現象が起こり、データの書き込みが
なされる。また、書き込みデータが「１１１」のメモリ
セルトランジスタのチャネルおよび非選択側のメモリス
トリングＡ１のメモリセルトランジスタのチャネルＣＨ
１は、ドレイン側の選択トランジスタＤＳ０，ＤＳ１に
よってビット線ＢＬ０，ＢＬ１から切り離され、ワード
線との容量結合により非書き込み電位にブーストされ、
これらのメモリセルトランジスタにはデータの書き込み
がなされないようになっている。

【００３８】上述のように構成された８値型のＮＡＮＤ
型フラッシュメモリにおいては、書き込みレベルの異な
る書き込みデータが並列に書き込まれるため、各レベル
の書き込みデータをステップ毎に書き込む場合に比べて
書き込み時間が短縮されるという利点がある。

【００３９】しかしながら、上述した８値型のＮＡＮＤ
型フラッシュメモリの書き込み動作においては、書き込
むべきデータの書き込みレベルが浅いメモリセルトラン
ジスタほど、理想的なビット線電圧と実際のビット線電
圧との差（メモリセルトランジスタのチャネル電圧の理
想値と実際の値との差）が大きくなっている。また、実
際の書き込み動作は、選択ワード線に印加される書き込
み電圧ＶPGM が所定の初期電圧から開始され、徐々に所
定のステップ幅で段階的に書き込み電圧ＶPGMを増加さ
せながら書き込みを順次行うＩＳＰＰ（Incremental St
ep Pulse Programming）と称される方法によりなされ
る。

【００４０】このため、多値並列書き込みを行う場合
は、書き込みレベルが最も浅く、理想的なビット線電圧
と実際のビット線電圧との差が最も大きい、書き込みデ
ータが「１１０」のメモリセルトランジスタが過剰書き
込みとならないようにする必要がある。このため、書き
込み開始時の書き込み電圧ＶPGM は、この書き込みデー
タが「１１０」のメモリセルのうち書き込み速度が最も
速いメモリセルが１回目の書き込みで丁度書き込みレベ
ルに達するような電圧に設定する必要がある。この場
合、書き込み電圧ＶPGM が、理想的な初期電圧よりも書
き込みデータが「１１０」の場合の理想的なビット線電
圧と実際のビット線電圧との差分だけ低い電圧から書き
込みが開始されるため、データ「１１０」よりも書き込
みレベルが深いメモリセルでは、書き込み開始時の電界
が理想的な場合に比べて低く設定されることになり、そ
の結果、書き込み回数が増えてトータルの書き込み時間
が長くなるという不都合が生じる。

【００４１】したがって、この発明の目的は、セルフブ
ーストまたはローカルセルフブーストを採用しながら
も、書き込みデータに対応した理想的な電圧を書き込み
対象のメモリセルのチャネルに印加することができ、書
き込み時間を短縮することができる不揮発性半導体記憶
装置およびそのデータ書き込み方法を提供することにあ
る。

【００４２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルが複
数個接続され、その一端および他端がゲート電圧に応じ
て導通状態が制御される選択トランジスタを介してビッ
ト線およびソース線に接続されたメモリストリングが並
列に配置されていると共に、同一行のメモリセルの制御
ゲートが共通のワード線に接続され、ｎビット（ｎ≧
２）の多値データを並列にかつページ単位でメモリセル
に書き込み、この際、書き込み禁止のメモリセルのチャ
ネルをビット線から切り離してワード線との容量結合に
より非書き込み電位に昇圧させるようにした不揮発性半
導体記憶装置であって、書き込み動作時に、書き込み対
象のメモリセルが接続された選択ビット線を書き込みデ
ータに応じたビット線電圧に設定した後、ワード線電圧
を複数のステップで段階的に昇圧させ、この際、ワード
線電圧の昇圧ステップに対応させて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換えて、書き込み対象のメモリセルのチャネル
を、書き込みデータの書き込みレベルが浅いものから、
順次、選択ビット線から切り離してワード線との容量結
合によって昇圧させるようにした書き込み制御手段を有
することを特徴とするものである。

【００４３】この発明の第２の発明は、ワード線および
ビット線への印加電圧に応じて電荷蓄積部に蓄積された
電荷量が変化し、その変化に応じてしきい値電圧が変化
し、しきい値電圧に応じた値のデータを記憶するメモリ
セルが複数個接続され、その一端および他端がゲート電
圧に応じて導通状態が制御される選択トランジスタを介
してビット線およびソース線に接続されたメモリストリ
ングが並列に配置されていると共に、同一行のメモリセ
ルの制御ゲートが共通のワード線に接続され、ｎビット
（ｎ≧２）の多値データを並列にかつページ単位でメモ
リセルに書き込み、この際、書き込み禁止のメモリセル
のチャネルをビット線から切り離してワード線との容量
結合により非書き込み電位に昇圧させるようにした不揮
発性半導体記憶装置のデータ書き込み方法であって、書
き込み対象のメモリセルと接続された選択ビット線を書
き込みデータに応じたビット線電圧に設定するステップ
と、ワード線電圧を複数のステップで段階的に昇圧さ
せ、この際、ワード線電圧の昇圧ステップに対応させ
て、所定のタイミングで、選択ビット線の電圧を、書き
込みデータの書き込みレベルが浅いものから、順次、メ
モリストリングとビット線との間の選択トランジスタを
カットオフさせる電圧に切り換えて、書き込み対象のメ
モリセルのチャネルを、書き込みデータの書き込みレベ
ルが浅いものから、順次、選択ビット線から切り離して
ワード線との容量結合によって昇圧させるステップとを
有することを特徴とするものである。

【００４４】この発明において、不揮発性半導体記憶装
置は、典型的には、ＮＡＮＤ型フラッシュメモリであ
り、メモリセルは、フローティングゲートおよびコント
ロールゲートを有するＭＯＳトランジスタからなる。

【００４５】この発明による不揮発性半導体記憶装置に
おいて、書き込み制御手段は、書き込み動作時にｎビッ
トの書き込みデータがラッチされるｎ個のラッチ回路
と、選択ビット線に書き込みデータに応じた所定のビッ
ト線電圧を供給するための複数のビット線電圧供給源
と、ラッチ回路にラッチされているデータに基づいて選
択ビット線と複数のビット線電圧供給源との接続状態を
切り換えるスイッチング回路とを有するものである。選
択ビット線の電圧を、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
える処理は、その選択ビット線と接続されているビット
線電圧供給源の電圧を切り換えることによりなされる。

【００４６】この発明において、書き込み制御手段は、
書き込み対象のメモリセルのチャネルを、書き込みデー
タの書き込みレベルが浅いものから、順次、ワード線と
の容量結合によって昇圧させる処理を、書き込み対象の
メモリセルのうち、そのチャネル電圧をビット線からチ
ャネルに印加することができる電圧の上限以上に設定す
る必要のあるものに対してのみ行う。これにより、ワー
ド線電圧の昇圧ステップは必要最低限に抑えられる。

【００４７】この発明において、書き込み制御手段は、
ワード線電圧の昇圧ステップの１段目のステップで、書
き込み禁止のメモリセルのチャネルをワード線との容量
結合により非書き込み電位に昇圧させる処理を開始し、
ワード線電圧の昇圧ステップの２段目以降のステップ
で、書き込み対象のメモリセルのチャネルを、書き込み
データの書き込みレベルが浅いものから、順次、ワード
線との容量結合によって昇圧させる処理を開始する。こ
れにより、書き込み禁止のメモリセルのチャネルが非書
き込み電位に設定されると共に、書き込み対象のメモリ
セルのチャネルが書き込みデータに応じた書き込み時の
チャネル電圧に設定される。

【００４８】この発明において、書き込み制御手段は、
選択ビット線を書き込みデータに応じたビット線電圧に
設定する処理を、全ビット線を所定の電圧にプリチャー
ジした後に行う。

【００４９】この発明においては、ワード線電圧を複数
のステップで段階的に昇圧させることにより、最終的
に、選択ワード線が所定の書き込み電圧に設定されると
共に、非選択ワード線が書き込み電圧より低い書き込み
パス電圧に設定される。これらの書き込み電圧および書
き込みパス電圧は、不揮発性半導体記憶装置に設けられ
た所定の昇圧回路により発生される。この場合、書き込
み電圧発生用の昇圧回路およびその制御回路、ならび
に、書き込みパス電圧発生用の昇圧回路およびその制御
回路は、電圧を複数のステップで段階的に昇圧させるこ
とができるように構成される。書き込み動作は、好適に
は、書き込み電圧を所定の初期電圧から開始し、徐々に
所定のステップ幅で段階的に書き込み電圧を増加させな
がら書き込みを順次行うＩＳＰＰ法によりなされる。

【００５０】この発明においては、書き込み動作時に、
メモリストリングとビット線との間の選択トランジスタ
のゲート電圧は、例えばＶ_CCレベル（Ｖ_CCは電源電圧）
に設定される。この場合、書き込み制御手段において
は、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換える処理を行う際に、選択ビット線の電圧がＶ
_CCレベルに切り換えられる。

【００５１】この発明において、メモリセルには、例え
ば、３ビットからなり８値をとるデータが記憶される。
メモリセルに３ビットのデータが記憶される不揮発性半
導体記憶装置において、選択トランジスタのゲート電圧
がＶ_CCレベルに設定される場合、書き込み制御手段は、
例えば、選択ビット線を書き込みデータに応じたビット
線電圧に設定する際に、書き込みデータが「００ｘ」
（ｘ：０または１）の場合のビット線電圧を０Ｖ、書き
込みデータが「０１ｘ」（ｘ：０または１）の場合のビ
ット線電圧を電圧ＶＢ１（０＜ＶＢ１＜Ｖ_CC）、書き込
みデータが「１０ｘ」（ｘ：０または１）の場合のビッ
ト線電圧を電圧ＶＢ２（０＜ＶＢ２＜Ｖ_CC）、書き込み
データが「１１０」の場合のビット線電圧を電圧ＶＢ３
（０＜ＶＢ３＜Ｖ_CC）、書き込みデータが「１１１」の
場合のビット線電圧をＶ_CCレベルに設定すると共に、選
択ビット線の電圧を、書き込みデータの書き込みレベル
が浅いものから、順次、メモリストリングとビット線と
の間の選択トランジスタがカットオフする電圧に切り換
える処理を行う際に、選択ビット線の電圧をＶ_CCレベル
に切り換えて多値並列書き込みを行う。

【００５２】具体的には、例えば、ワード線電圧は３段
のステップで段階的に昇圧され、この際、１段目のステ
ップで全ワード線が第１の書き込みパス電圧まで昇圧さ
れ、２段目のステップで全ワード線が第１の書き込みパ
ス電圧より高い第２の書き込みパス電圧まで昇圧され、
３段目のステップで、最終的に、選択ワード線が第２の
書き込みパス電圧より高い書き込み電圧に設定されると
共に、非選択ワード線が第２の書き込みパス電圧より高
く、かつ、書き込み電圧より低い第３の書き込みパス電
圧に設定される。そして、書き込み制御手段は、ワード
線電圧の昇圧ステップの１段目のステップで、書き込み
禁止のメモリセルのチャネルをワード線との容量結合に
より非書き込み電位に昇圧させる処理を開始し、ワード
線電圧の昇圧ステップの２段目のステップで、電圧ＶＢ
３に設定された選択ビット線の電圧をＶ_CCレベルに切り
換えて、書き込みデータが「１１０」のメモリセルのチ
ャネルをワード線との容量結合によって昇圧させる処理
を開始し、ワード線電圧の昇圧ステップの３段目のステ
ップで、電圧ＶＢ２に設定された選択ビット線の電圧を
Ｖ_CCレベルに切り換えることにより、書き込みデータが
「１０ｘ」（ｘ：０または１）のメモリセルのチャネル
をワード線との容量結合によって昇圧させる処理を開始
する。このとき、好適には、第１の書き込みパス電圧
は、書き込みデータが「１１０」のメモリセルのチャネ
ルが理想的な書き込み時のチャネル電圧（例えば３．６
Ｖ）に設定されるように選ばれ、第２の書き込みパス電
圧は、書き込みデータが「１０ｘ」（ｘ：０または１）
のメモリセルのチャネルが理想的な書き込み時のチャネ
ル電圧（例えば２．４Ｖ）に設定されるように選ばれ、
第３の書き込みパス電圧は、書き込み禁止のメモリセル
のチャネルが非書き込み電位（例えば８Ｖ）に設定され
るように選ばれる。

【００５３】上述のように構成されたこの発明において
は、書き込み対象のメモリセルのチャネル電圧を、その
メモリセルのチャネルを選択ビット線から切り離して、
ワード線との容量結合によって昇圧させることにより、
書き込み対象のメモリセルのチャネルに対して、メモリ
セルアレイとビット線との間の選択トランジスタのパス
電圧（ビット線からメモリセルのチャネルに印加するこ
とができる電圧）の上限以上の電圧を供給することが可
能である。したがって、書き込み動作時に、ワード線電
圧を複数のステップで段階的に昇圧させ、この際、ワー
ド線電圧の昇圧のステップに応じて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタがカットオフする電圧に
切り換えて、書き込み対象のメモリセルのチャネルを、
書き込みデータの書き込みレベルが浅いものから、順
次、選択ビット線から切り離して、ワード線との容量結
合によって昇圧させることにより、セルフブーストまた
はローカルセルフブーストを採用しながらも、書き込み
データに対応した理想的な電圧を書き込み対象のメモリ
セルのチャネルに印加することができる。

【００５４】

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。

【００５５】図１および図２は、この発明の一実施形態
による８値型のＮＡＮＤ型フラッシュメモリを示す。図
１は、この８値型のＮＡＮＤ型フラッシュメモリの主要
部の構成を示し、図２は、この８値型のＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイの等価回路を示す。こ
のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ
１、ビット線電圧発生回路２および読み出し／ベリファ
イ制御回路３などにより構成される。

【００５６】メモリセルアレイ１は、図２に示すよう
に、例えば、フローティングゲート（ＦＧ）およびコン
トロールゲート（ＣＧ）を有し、それぞれが３ビットの
メモリセルとして機能するＭＯＳトランジスタ（メモリ
セルトランジスタ）がマトリクス状に配置されたもので
あり、同一行のメモリセルが共通のワード線ＷＬ０〜Ｗ
Ｌ１５に接続されたメモリストリングＡ０〜Ａｎにより
構成されている。なお、図２においては、メモリストリ
ングＡ２以降が省略されている。

【００５７】一つのメモリストリングは、メモリセルト
ランジスタが直列に複数個接続されたものである。メモ
リストリングＡ０は、メモリセルトランジスタＭ_0-0 〜
Ｍ_15-0により構成されている。メモリセルトランジスタ
Ｍ_15-0のドレインが選択トランジスタＤＳ０のソースと
接続され、選択トランジスタＤＳ０のドレインがビット
線ＢＬ０と接続されている。一方、メモリセルトランジ
スタＭ_0-0 のソースが選択トランジスタＳＳ０のドレイ
ンと接続され、選択トランジスタＳＳ０のソースがソー
ス線ＳＬと接続されている。また、メモリセルトランジ
スタＭ_0-0 〜Ｍ_15-0のコントロールゲートが、それぞれ
ワード線ＷＬ０〜ＷＬ１５と接続されている。同様に、
メモリストリングＡ１は、メモリセルトランジスタＭ
_0-1 〜Ｍ_15-1により構成されている。メモリセルトラン
ジスタＭ_15-1のドレインが選択トランジスタＤＳ１のソ
ースと接続され、選択トランジスタＤＳ１のドレインが
ビット線ＢＬ１と接続されている。一方、メモリセルト
ランジスタＭ_0-1 のソースが選択トランジスタＳＳ１の
ドレインと接続され、選択トランジスタＳＳ１のソース
がソース線ＳＬと接続されている。また、メモリセルト
ランジスタＭ_0-1 〜Ｍ_15-1のコントロールゲートが、そ
れぞれワード線ＷＬ０〜ＷＬ１５と接続されている。

【００５８】このようにメモリストリングＡ０，Ａ１と
各線とが接続され、他のメモリストリングＡ２〜Ａｎに
関しても同様の接続関係とされている。したがって、メ
モリストリングＡ０〜Ａｎの一端は、選択トランジスタ
ＤＳ０〜ＤＳｎを介してビット線ＢＬ０〜ＢＬｎと接続
され、メモリストリングＡ０〜Ａｎの他端は、選択トラ
ンジスタＳＳ０〜ＳＳｎを介してソース線ＳＬと接続さ
れている。そして、選択トランジスタＤＳ０〜ＤＳｎの
ゲートが共通のドレイン側選択ゲート線ＤＳＧと接続さ
れ、選択トランジスタＳＳ０〜ＳＳｎのゲートが共通の
ソース側選択ゲート線ＳＳＧと接続されている。メモリ
セルアレイ１においては、上述のようなメモリストリン
グＡ０〜Ａｎが並列に配置されている。

【００５９】ビット線ＢＬ０およびＢＬ１に対応して設
けられているビット線電圧発生回路２は、図１に示すよ
うに、ｎチャネルＭＯＳトランジスタからなるトランジ
スタＮ１〜Ｎ１４、インバータの入出力同士を結合して
なるラッチ回路ＬＱ２，ＬＱ１，ＬＱ０およびｐチャネ
ルＭＯＳトランジスタからなるトランジスタＰ１により
構成されている。また、ビット線電圧発生回路２から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンＶＢＬ１，ＶＢＬ２，ＶＢＬ３が導出されている。こ
のＮＡＮＤ型フラッシュメモリにおいては、ラッチ回路
ＬＱ２〜ＬＱ０を含む１つのビット線電圧発生回路２に
対して２本のビット線が選択的に接続される構成（ビッ
ト線shared）を採っている。なお、ビット線ＢＬ２以降
に対応するビット線電圧発生回路も同様の構成とされお
り、これらの部分に関する説明は、説明を簡単とするた
め省略する。また、他の回路部分に関しても、ビット線
ＢＬ０およびＢＬ１に対応する部分にのみ注目し、その
部分に関してのみ説明する。

【００６０】ビット線電圧発生回路２により、書き込み
時に、書き込みデータに応じたビット線電圧が発生さ
れ、そのビット線電圧がビット線ＢＬ０，ＢＬ１を通じ
てメモリセルアレイ１のメモリセルトランジスタのチャ
ネルに与えられる。ベリファイ時には、ビット線電圧発
生回路２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０の記憶ノ
ードＱ２，Ｑ１，Ｑ０は、メモリセルアレイ１のメモリ
セルトランジスタに書き込みが十分に行なわれると、
「１１１」に設定される。読み出し時には、メモリセル
アレイ１のメモリセルトランジスタのしきい値電圧が検
出されてデータの読み出が行なわれる。この時、ラッチ
回路ＬＱ２，ＬＱ１，ＬＱ０の記憶ノードＱ２，Ｑ１，
Ｑ０には、読み出されたデータがデコードされて設定さ
れていく。

【００６１】読み出し／ベリファイ制御回路３は、ｎチ
ャネルＭＯＳトランジスタからなるトランジスタＮ１５
〜Ｎ４１により構成されている。この読み出し／ベリフ
ァイ制御回路３は、読み出し時またはベリファイ時に、
ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０の状態を制御するも
のである。読み出し／ベリファイ制御回路３からは、制
御信号φＬＡＴ０〜φＬＡＴ９の供給ラインが導出され
ている。この制御信号φＬＡＴ０〜φＬＡＴ９の供給ラ
インに、パルス状の信号が供給される。

【００６２】ビット線ＢＬ０とノードＳＡとの間には、
高耐圧のｎチャネルＭＯＳトランジスタからなるトラン
ジスタＨＮ１およびＨＮ３が直列に接続されている。ま
た、ビット線ＢＬ１とノードＳＡとの間には、高耐圧の
ｎチャネルＭＯＳトランジスタからなるトランジスタＨ
Ｎ２およびＨＮ４が直列に接続されている。トランジス
タＨＮ１，ＨＮ２のゲートに共通の制御信号ＴＲＮが供
給される。トランジスタＨＮ３のゲートにアドレスデコ
ード信号ＡｉＢが供給され、トランジスタＨＮ４のゲー
トにアドレスデコード信号ＡｉＮが供給される。

【００６３】ビット線電圧発生回路２においては、ノー
ドＳＡと電源電圧Ｖcc（Ｖ_CCは例えば３．３Ｖ）の供給
ラインとの間にトランジスタＰ１が接続されている。ト
ランジスタＰ１のゲートには制御信号Ｖref が供給され
る。また、ノードＳＡと接地ラインＧＮＤとの間にトラ
ンジスタＮ１が接続されている。トランジスタＮ１のゲ
ートには制御信号ＤＩＳが供給される。

【００６４】また、ビット線電圧発生回路２において
は、トランジスタＮ２のドレインがノードＳＡと接続さ
れている。トランジスタＮ２のソースがトランジスタＮ
３，Ｎ５、Ｎ７、Ｎ９のドレインと接続されている。ト
ランジスタＮ２のゲートには制御信号ＰＧＭが供給され
る。

【００６５】トランジスタＮ２のソースと接地ラインと
の間にトランジスタＮ３，Ｎ４が直列に接続されてい
る。トランジスタＮ２のソースとビット線電圧供給ライ
ンＶＢＬ１との間にトランジスタＮ５，Ｎ６が直列に接
続されている。トランジスタＮ２のソースとビット線電
圧供給ラインＶＢＬ２との間にトランジスタＮ７，Ｎ８
が直列に接続されている。トランジスタＮ２のソースと
ビット線電圧供給ラインＶＢＬ３との間にトランジスタ
Ｎ９，Ｎ１０，Ｎ１１が直列に接続されている。なお、
この一実施形態によるＮＡＮＤ型フラッシュメモリにお
いては、上述のようにＧＮＤレベルのビット線電圧を供
給する電源が接地ラインとなっているが、これは、例え
ば、ＧＮＤレベルのビット線電圧を供給することが可能
なビット線電圧供給ライン（例えばＶＢＬ０とする）を
さらに設けて、トランジスタＮ２のソースとこのビット
線電圧供給ラインＶＢＬ０との間にトランジスタＮ３，
Ｎ４を直列に接続するようにしてもよい。

【００６６】ラッチ回路ＬＱ２，ＬＱ１，ＬＱ０はそれ
ぞれ記憶ノードＱ２，Ｑ１，Ｑ０と、その反転記憶ノー
ド／Ｑ２，／Ｑ１，／Ｑ０とを有している。なお、／は
反転を示すバーを意味している。

【００６７】ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２
はトランジスタＮ４，Ｎ６のゲートと接続され、記憶ノ
ードＱ２はトランジスタＮ７，Ｎ９のゲートと接続され
ている。ラッチ回路ＬＱ１の反転記憶ノード／Ｑ１はト
ランジスタＮ３，Ｎ８のゲートと接続され、記憶ノード
Ｑ１はトランジスタＮ５，Ｎ１０のゲートと接続されて
いる。ラッチ回路ＬＱ０の反転記憶ノード／Ｑ０はトラ
ンジスタＮ１１のゲートと接続されている。

【００６８】また、ラッチ回路ＬＱ２の記憶ノードＱ
２、ラッチ回路ＬＱ１の記憶ノードＱ１、ラッチ回路Ｌ
Ｑ０の記憶ノードＱ０のそれぞれと接地ラインとの間
に、トランジスタＮ１２，Ｎ１３，Ｎ１４が接続されて
いる。トランジスタＮ１２，Ｎ１３，Ｎ１４のゲートに
リセット信号ＲＳＴが供給される。

【００６９】読み出し／ベリファイ制御回路３において
は、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートが、
ビット線電圧発生回路２のノードＳＡと接続されてい
る。トランジスタＮ１５のドレインがラッチ回路ＬＱ２
の反転記憶ノード／Ｑ２と接続され、トランジスタＮ１
６のドレインがラッチ回路ＬＱ１の反転記憶ノード／Ｑ
１と接続され、トランジスタＮ１７のドレインがラッチ
回路ＬＱ０の反転記憶ノード／Ｑ０と接続されている。

【００７０】トランジスタＮ１５のソースと接地ライン
との間にトランジスタＮ１８が接続されていると共に、
これと並列的にトランジスタＮ１９，Ｎ２０，Ｎ２１が
直列に接続されている。

【００７１】トランジスタＮ１６のソースがトランジス
タＮ２２のドレインおよびトランジスタＮ２７のドレイ
ンと接続されている。トランジスタＮ２２のソースと接
地ラインとの間にトランジスタＮ２３，Ｎ２４が直列に
接続されていると共に、これと並列的にトランジスタＮ
２５，Ｎ２６が直列に接続されている。トランジスタＮ
２７のソースと接地ラインとの間にトランジスタＮ２
８，Ｎ２９が直列に接続されていると共に、これと並列
的にトランジスタＮ３０，Ｎ３１が直列に接続されてい
る。

【００７２】トランジスタＮ１７のソースがトランジス
タＮ３２のドレインおよびトランジスタＮ３７のドレイ
ンと接続されている。トランジスタＮ３２のソースと接
地ラインとの間にトランジスタＮ３３，Ｎ３４が直列に
接続されていると共に、これと並列的にトランジスタＮ
３５，Ｎ３６が直列に接続されている。トランジスタＮ
３７のソースと接地ラインとの間にトランジスタＮ３
８，Ｎ３９が直列に接続されていると共に、これと並列
的にトランジスタＮ４０，Ｎ４１が直列に接続されてい
る。

【００７３】読み出し／ベリファイ制御回路３からは、
制御信号φＬＡＴ０〜φＬＡＴ９の供給ラインが導出さ
れる。トランジスタＮ１８のゲートに制御信号φＬＡＴ
０が供給される。トランジスタＮ２１のゲートに制御信
号φＬＡＴ１が供給される。トランジスタＮ２４のゲー
トに制御信号φＬＡＴ２が供給される。トランジスタＮ
２６のゲートに制御信号φＬＡＴ３が供給される。トラ
ンジスタＮ２９のゲートに制御信号φＬＡＴ４が供給さ
れる。トランジスタＮ３１のゲートに制御信号φＬＡＴ
５が供給される。トランジスタＮ３４のゲートに制御信
号φＬＡＴ６が供給される。トランジスタＮ３６のゲー
トに制御信号φＬＡＴ７が供給される。トランジスタＮ
３９のゲートに制御信号φＬＡＴ８が供給される。トラ
ンジスタＮ４１のゲートに制御信号φＬＡＴ９が供給さ
れる。

【００７４】ラッチ回路ＬＱ２の反転記憶ノード／Ｑ２
がトランジスタＮ２７，Ｎ３７のゲートと接続され、記
憶ノードＱ２がトランジスタＮ２２，Ｎ３２のゲートと
接続されている。ラッチ回路ＬＱ１の反転記憶ノード／
Ｑ１がトランジスタＮ３５，Ｎ４０のゲートと接続さ
れ、記憶ノードＱ１がトランジスタＮ３３，Ｎ３８のゲ
ートと接続されている。ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ０がトランジスタＮ２８，Ｎ２３のゲートと接
続され、記憶ノードＱ０がトランジスタＮ３０，Ｎ２
５，Ｎ２０のゲートと接続されている。

【００７５】そして、ラッチ回路ＬＱ２の記憶ノードＱ
２とバスラインＩＯ０との間にトランジスタＮ５１が接
続され、ラッチ回路ＬＱ１の記憶ノードＱ１とバスライ
ンＩＯ１との間にトランジスタＮ５２が接続され、ラッ
チ回路ＬＱ０の記憶ノードＱ０とバスラインＩＯ２との
間にトランジスタＮ５３が接続されている。また、カラ
ムゲートとしてのトランジスタＮ５１，Ｎ５２，Ｎ５３
のゲートが信号Ｙ１＿０の供給ラインと接続されてい
る。

【００７６】また、図示は省略するが、このＮＡＮＤ型
フラッシュメモリは、各信号線に供給する所定の電圧を
発生させるための昇圧回路およびその制御回路を有して
いる。具体的には、このＮＡＮＤ型フラッシュメモリ
は、後述する書き込み電圧ＶPGM 発生用の昇圧回路およ
びその制御回路、書き込みパス電圧発生用の昇圧回路お
よびその制御回路、Ｐ５Ｖ（読み出し時のパス電圧で例
えば５Ｖ〜６Ｖ程度）発生用の昇圧回路およびその制御
回路を有している。

【００７７】上述のように構成されたこの一実施形態に
よるＮＡＮＤ型フラッシュメモリにおいて、１個のメモ
リセルトランジスタに３ビットからなり８値をとるデー
タが記録される。３ビットからなり８値をとるデータの
しきい値電圧Ｖthの分布と、データ内容とは、例えば図
７に示すような対応関係となっている。

【００７８】具体的には、図７において分布７はデータ
「０００」が書き込まれて第７の正のしきい値電圧Ｖth
の書き込み状態とされるメモリセルトランジスタの分布
であり、分布６はデータ「００１」が書き込まれて第６
の正のしきい値電圧Ｖthの書き込み状態とされるメモリ
セルトランジスタの分布であり、分布５はデータ「０１
０」が書き込まれて第５の正のしきい値電圧Ｖthの書き
込み状態とされるメモリセルトランジスタの分布であ
り、分布４はデータ「０１１」が書き込まれて第４の正
のしきい値電圧Ｖthの書き込み状態とされるメモリセル
トランジスタの分布であり、分布３はデータ「１００」
が書き込まれて第３の正のしきい値電圧Ｖthの書き込み
状態とされるメモリセルトランジスタの分布であり、分
布２はデータ「１０１」が書き込まれて第２の正のしき
い値電圧Ｖthの書き込み状態とされるメモリセルトラン
ジスタの分布であり、分布１はデータ「１１０」が書き
込まれて第１の正のしきい値電圧Ｖthの書き込み状態と
されるメモリセルトランジスタの分布である。また、図
７において分布０はデータ「１１１」が書き込まれて負
のしきい値電圧Ｖthの消去状態とされるメモリセルトラ
ンジスタの分布である。

【００７９】また、図７においては、後述するベリファ
イ動作における読み出し時の各状態に対する選択ワード
線電圧がＶVF1,ＶVF2,ＶVF3,ＶVF4,ＶVF5,ＶVF6,ＶVF7
で示され、通常読み出し時の各状態に対する選択ワード
線電圧がＶRD1,ＶRD2,ＶRD3,ＶRD4,ＶRD5,ＶRD6,ＶRD7
で示されている。その大小関係は、ＶVF7 ＞ＶRD7 ＞Ｖ
VF6 ＞ＶRD6 ＞ＶVF5 ＞ＶRD5 ＞ＶVF4 ＞ＶRD4 ＞ＶVF
3 ＞ＶRD3 ＞ＶVF2 ＞ＶRD2 ＞ＶVF1 ＞ＶRD1 とされ
る。一例を挙げると、ＶVF7 ＝３．８Ｖ，ＶRD7＝３．
６Ｖ，ＶVF6 ＝３．２Ｖ，ＶRD6 ＝３．０Ｖ，ＶVF5 ＝
２．６Ｖ，ＶRD5＝２．４Ｖ，ＶVF4 ＝２．０Ｖ，ＶRD4
＝１．８Ｖ，ＶVF3 ＝１．４Ｖ，ＶRD3＝１．２Ｖ，Ｖ
VF2 ＝０．８Ｖ，ＶRD2 ＝０．６Ｖ，ＶVF1 ＝０．２
Ｖ，ＶRD1＝０Ｖとされている。

【００８０】上述のように構成されたこの一実施形態に
よるＮＡＮＤ型フラッシュメモリにおける書き込み動
作、ベリファイ動作および通常読み出し動作について以
下に説明する。

【００８１】まず、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリの書き込み動作について説明する。図３
に、この一実施形態によるＮＡＮＤ型フラッシュメモリ
の書き込み動作における各部の信号の状態を示す。な
お、ここでは、メモリストリングＡ０が書き込み対象と
して選択されているものとする。また、この書き込み動
作は、選択ワード線に印加される書き込み電圧ＶPGM が
所定の初期電圧から開始され、徐々に所定のステップ幅
で段階的に書き込み電圧ＶPGM を増加させながら書き込
みを順次行うＩＳＰＰと称される方法によりなされる。

【００８２】書き込み動作の前には、制御信号ＰＧＭが
ローレベル（ＧＮＤレベル）に設定されてトランジスタ
Ｎ２がオフされ、ビット線ＢＬ０，ＢＬ１と書き込み制
御回路２とが切り離されている。そして、制御信号ＤＩ
Ｓがハイレベル（Ｖccレベル）に、制御信号ＴＲＮおよ
びアドレスデコード信号ＡｉＢ，ＡｉＮが（Ｖcc−Ｖt
h）レベルに設定されている。このときトランジスタＨ
Ｎ１，ＨＮ２，ＨＮ３，ＨＮ４およびトランジスタＮ１
がオンしていることにより、全ビット線は接地されてい
る。また、ビット線電圧供給ラインＶＢＬ１は電圧ＶＢ
１に、ビット線電圧供給ラインＶＢＬ２は電圧ＶＢ２
に、ビット線電圧供給ラインＶＢＬ３は電圧ＶＢ３に設
定されている。これらの電圧ＶＢ１，ＶＢ２，ＶＢ３は
０Ｖより大きくＶ_CCより小さい電圧であり、一例をあげ
ると、電圧ＶＢ１＝１．２Ｖ、電圧ＶＢ２＝１．５Ｖ、
電圧ＶＢ３＝１．５Ｖである。

【００８３】この状態で書き込みが起動された場合に
は、書き込みデータがデータバスを介してビット線電圧
発生回路２のラッチ回路ＬＱ２，ＬＱ１，ＬＱ０に供給
され、そして、その書き込みデータがラッチ回路ＬＱ
２，ＬＱ１，ＬＱ０に取り込まれて保持される。その
後、制御信号ＤＩＳがローレベルに切り換えられ、ビッ
ト線ＢＬ０，ＢＬ１が接地ラインと切り離される。そし
て、制御信号ＴＲＮおよびアドレスデコード信号Ａｉ
Ｂ，ＡｉＮがＶ_CC以上の所定のハイレベル、例えばＰ５
Ｖレベルに設定されると共に、制御信号Ｖref がローレ
ベル（ＧＮＤレベル）に設定される。これにより、全ビ
ット線がＶccに充電される。また、メモリセルアレイ１
のドレイン側選択ゲート線ＤＳＧがＶ_CCレベルに、ソー
ス側選択ゲート線ＳＳＧがＧＮＤレベルに設定される。
メモリストリングＡ０のメモリセルトランジスタのチャ
ネルＣＨ０およびメモリストリングＡ１のメモリセルト
ランジスタのチャネルＣＨ１は、（Ｖ_CC−ＶthDSG ）に
充電される。ＶthDSG は選択トランジスタＤＳ０，ＤＳ
１のしきい値電圧である。

【００８４】その後、アドレスデコード信号ＡｉＢ，Ａ
ｉＮで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングＡ０が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Ｖref がビット線ＢＬ０などのリー
ク電流を補償するだけの電流をトランジスタＰ１が流す
ことが可能な所定レベルの電圧（例えば２Ｖ）に設定さ
れる。また、アドレスデコード信号ＡｉＮがローレベル
（ＧＮＤレベル）に設定され、トランジスタＨＮ４がオ
フ状態に切り換えられ、非選択側のビット線ＢＬ１がＶ
ccに充電された状態でフローティング状態に保持され、
メモリストリングＡ１のメモリセルトランジスタのチャ
ネルＣＨ１が（Ｖ_CC−ＶthDSG ）レベルに保持される。

【００８５】そして、一定時間経過後、制御信号ＰＧＭ
がハイレベルに設定されてトランジスタＮ２がオンに切
り換えられる。このことで、選択ビット線ＢＬ０とビッ
ト線電圧発生回路２とが接続され、選択ビット線ＢＬ０
が書き込みデータに応じた電圧に設定される。

【００８６】書き込みデータが「００ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ３，Ｎ４がオンし、
ビット線ＢＬ０は接地ラインと接続される。したがっ
て、ビット線ＢＬ０およびメモリストリングＡ０のメモ
リセルトランジスタのチャネルＣＨ０はＧＮＤレベルに
放電される。

【００８７】書き込みデータが「０１ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ５，Ｎ６がオンし、
ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ１と接
続される。したがって、ビット線ＢＬ０およびメモリス
トリングＡ０のメモリセルトランジスタのチャネルＣＨ
０は電圧ＶＢ１（＝１．２Ｖ）に放電される。

【００８８】書き込みデータが「１０ｘ」（ｘ：０また
は１）の場合には、トランジスタＮ７，Ｎ８がオンし、
ビット線ＢＬ０はビット線電圧供給ラインＶＢＬ２と接
続される。したがって、ビット線ＢＬ０およびメモリス
トリングＡ０のメモリセルトランジスタのチャネルＣＨ
０は電圧ＶＢ２（＝１．５Ｖ）に放電される。

【００８９】書き込みデータが「１１０」の場合には、
トランジスタＮ９，Ｎ１０，Ｎ１１がオンし、ビット線
ＢＬ０はビット線電圧供給ラインＶＢＬ３と接続され
る。したがって、ビット線ＢＬ０およびメモリストリン
グＡ０のメモリセルトランジスタのチャネルＣＨ０は電
圧ＶＢ３（＝１．５Ｖ）に放電される。

【００９０】なお、書き込みデータが「１１１」の場合
には、電流路が形成されず、ビット線ＢＬ０は、接地ラ
インおよびビット線供給ラインＶＢＬ１〜ＶＢＬ３のい
ずれにも接続されない。したがって、ビット線ＢＬ０は
Ｖccに充電された状態でフローティング状態にされ、メ
モリストリングＡ０のメモリセルトランジスタのチャネ
ルＣＨ０はＶ_CC−ＶthDSG に保持される。

【００９１】上述したように選択されたメモリストリン
グＡ０と接続されている選択ビット線ＢＬ０が書き込み
データに応じた電圧に設定される。ここで、この発明が
適用される以前のＮＡＮＤ型フラッシュメモリにおいて
は、この後、ワード線ＷＬ０〜ＷＬ１５のうち、書き込
み対象ページとされた選択ワード線が書き込み電圧ＶPG
M に設定されると共に、それ以外の非選択ワード線が書
き込みパス電圧Ｖpass（＜ＶPGM ）に設定され、所定の
メモリセルトランジスタに対してデータの書き込みがな
されていた。そして、この書き込み動作時には、ビット
線電圧供給ラインＶＢＬ１，ＶＢＬ２，ＶＢＬ３の電圧
は、それぞれ、電圧ＶＢ１（＝１．２Ｖ）、電圧ＶＢ２
（＝１．５Ｖ）、電圧ＶＢ３（＝１．５Ｖ）に固定され
ていた。

【００９２】これに対して、この一実施形態によるＮＡ
ＮＤ型フラッシュメモリにおいては、以下に述べるよう
に、ワード線電圧ＶWLを３段のステップで段階的に昇圧
させ、この際、第１の昇圧ステップで全ワード線がＶpa
ss1 に昇圧され、第２の昇圧ステップで全ワード線がＶ
pass2 に昇圧された後、第３の昇圧ステップで選択ワー
ド線が書き込み電圧ＶPGM まで昇圧されると共に非選択
ワード線が書き込みパス電圧Ｖpassまで昇圧される。こ
こで、Ｖpass1 ，Ｖpass2 は書き込みパス電圧であり、
Ｖpass１＜Ｖpass2 ＜Ｖpassの関係を満たす電圧であ
る。そして、書き込みデータに応じたビット線電圧に設
定された状態の選択ビット線を、ワード線電圧ＶWLの昇
圧ステップに対応させて、書き込みレベルの浅いものか
ら、順次、Ｖ_CCレベルに切り換えられる。この処理は、
理想的な書き込みを行う場合に、ビット線から印加する
ことができる電圧の上限以上のチャネル電圧を必要とす
る、書き込みデータが「１１０」および「１０ｘ」
（ｘ：０または１）の場合に対してのみ行われ、それ以
外の、書き込みデータが「０１ｘ」（ｘ：０または１）
および「００ｘ」（ｘ：０または１）の場合には、選択
ビット線の電圧は設定状態のまま保持される。

【００９３】すなわち、この一実施形態によるＮＡＮＤ
型フラッシュメモリにおいては、上述のようにビット線
ＢＬ０が書き込みデータに応じた電圧に設定された後、
ビット線電圧供給ラインＶＢＬ１，ＶＢＬ２，ＶＢＬ３
の電圧が、それぞれ電圧ＶＢ１（＝１．２Ｖ），電圧Ｖ
Ｂ２（＝１．５Ｖ），電圧ＶＢ３（＝１．５Ｖ）に設定
された状態で、全ワード線の電圧ＶWLが第１の書き込み
パス電圧Ｖpass１に昇圧される（第１の昇圧ステッ
プ）。

【００９４】このとき、書き込みデータが「１１１」の
メモリセルトランジスタのチャネルＣＨ０は、メモリス
トリングＡ０のドレイン側の選択トランジスタＤＳ０が
カットオフすることによりビット線ＢＬ０から切り離さ
れ、ワード線（主に非選択ワード線）との容量結合によ
ってブーストされる。書き込みデータが「００ｘ」
（ｘ：０または１）のメモリセルトランジスタのチャネ
ルＣＨ０はＧＮＤレベルに保持され、書き込みデータが
「０１ｘ」（ｘ：０または１）のメモリセルトランジス
タのチャネルＣＨ０は電圧ＶＢ１（＝１．２Ｖ）に保持
され、書き込みデータが「１０ｘ」（ｘ：０または１）
のメモリセルトランジスタのチャネルＣＨ０は電圧ＶＢ
２（＝１．５Ｖ）に保持され、書き込みデータが「１１
０」のメモリセルトランジスタのチャネルＣＨ０は電圧
ＶＢ３（＝１．５Ｖ）に保持される。

【００９５】次に、一定時間経過後、ワード線電圧ＶWL
を書き込みパス電圧Ｖpass1 に保持したまま、ビット線
電圧供給ラインＶＢＬ３が電圧ＶＢ３（＝１．５Ｖ）か
らＶ_CCレベルに切り換えられる。これにより、ビット線
電圧供給ラインＶＢＬ３とつながる書き込みデータが
「１１０」のビット線ＢＬ０は、（Ｖ_CC−ＶthN ）レベ
ルに充電される。ＶthN はトランジスタＮ２のしきい値
電圧である。トランジスタＮ２のしきい値電圧ＶthN
は、メモリストリングＡ０のドレイン側の選択トランジ
スタＤＳ０のしきい値電圧ＶthDSG より低いため、書き
込みデータが「１１０」のメモリセルトランジスタのチ
ャネルＣＨ０が（Ｖ_CC−ＶthDSG ）レベルに充電された
後、メモリストリングＡ０のドレイン側の選択トランジ
スタＤＳ０がカットオフする。その後、全ワード線の電
圧ＶWLが第２の書き込みパス電圧Ｖpass２（ただし、Ｖ
pass1 ＜Ｖpass2 ＜Ｖpass）に昇圧される（第２の昇圧
ステップ）。

【００９６】このとき、書き込みデータが「１１０」の
メモリセルトランジスタのチャネルＣＨ０は、選択トラ
ンジスタＤＳ０がカットオフすることによりビット線Ｂ
Ｌ０から切り離され、主に非選択ワード線との容量結合
によって所定の電位にブーストされる。ただし、この電
位は、書き込みデータが「１１０」の場合の書き込み時
のチャネル電圧に達しない電位である。書き込みデータ
が「１１１」のメモリセルトランジスタのチャネルＣＨ
０および非選択側のメモリストリングＡ１のメモリセル
トランジスタのチャネルＣＨ１は、さらに高い電位にブ
ーストされる。書き込みデータが「００ｘ」（ｘ：０ま
たは１）のメモリセルトランジスタのチャネルＣＨ０は
ＧＮＤレベルに保持され、書き込みデータが「０１ｘ」
（ｘ：０または１）のメモリセルトランジスタのチャネ
ルＣＨ０は電圧ＶＢ１（＝１．２Ｖ）に保持され、書き
込みデータが「１０ｘ」（ｘ：０または１）のメモリセ
ルトランジスタのチャネルＣＨ０は電圧ＶＢ２（＝１．
５Ｖ）に保持される。

【００９７】次に、一定時間経過後、ワード線電圧ＶWL
を書き込みパス電圧Ｖpass2 に保持したまま、ビット線
電圧供給ラインＶＢＬ２が電圧ＶＢ２（＝１．５Ｖ）か
らＶ_CCレベルに切り換えられる。このとき、ビット線電
圧供給ラインＶＢＬ２とつながる書き込みデータが「１
０ｘ」（ｘ：０または１）のビット線ＢＬ０は（Ｖ_CC−
ＶthN ）レベルに充電される。したがって、書き込みデ
ータが「１０ｘ」（ｘ：０または１）のメモリセルトラ
ンジスタのチャネルＣＨ０が（Ｖ_CC−ＶthDSG）レベル
に充電された後、メモリストリングＡ０のドレイン側の
選択トランジスタＤＳ０がカットオフする。その後、選
択ワード線が書き込み電圧PGM に昇圧されると共に、非
選択ワード線が最終的な第３の書き込みパス電圧Ｖpass
に昇圧される（第３の昇圧ステップ）。

【００９８】このとき、書き込みデータが「１０ｘ」
（ｘ：０または１）のメモリセルトランジスタのチャネ
ルＣＨ０は、選択トランジスタＤＳ０がカットオフする
ことによりビット線ＢＬ０から切り離され、ワード線
（主に非選択ワード線）との容量結合によって、書き込
みデータが「１０ｘ」の場合の書き込み時のチャネル電
圧にブーストされる。書き込みデータが「１１０」のメ
モリセルトランジスタのチャネルＣＨ０は、さらに高い
所定の電位にブーストされて、書き込みデータが「１１
０」の場合の書き込み時のチャネル電圧にブーストされ
る。書き込みデータが「１１１」のメモリセルトランジ
スタのチャネルＣＨ０および非選択側のメモリストリン
グＡ１のメモリセルトランジスタのチャネルＣＨ１は、
非書き込み電位にブーストされる。書き込みデータが
「００ｘ」（ｘ：０または１）のメモリセルトランジス
タのチャネルＣＨ０はＧＮＤレベルに保持され、書き込
みデータが「０１ｘ」（ｘ：０または１）のメモリセル
トランジスタのチャネルＣＨ０は電圧ＶＢ１（＝１．２
Ｖ）に保持される。

【００９９】このように第１〜第３の昇圧ステップを経
て、最終的に、選択ワード線が書き込み電圧ＶPGM に設
定されると共に、非選択ワード線が書き込みパス電圧Ｖ
passに設定され、所定のメモリセルトランジスタに対し
てデータの書き込みがなされる。このときの各書き込み
データに対応したメモリセルトランジスタのチャネル電
圧は、以下のようになる。

【０１００】すなわち、書き込みデータが「１１１」の
場合、最初に書き込みデータに応じてビット線電圧が設
定された状態のときにメモリストリングＡ０のドレイン
側の選択トランジスタＤＳ０がカットオフする。したが
って、書き込みデータが「１１１」のメモリセルトラン
ジスタのチャネルＣＨ０は、ワード線電圧ＶWLの第１の
昇圧ステップの開始と同時に、ワード線（主に非選択ワ
ード線）との容量結合によってブーストされるようにな
る。選択トランジスタＤＳ０がカットオフした後、メモ
リセルトランジスタに蓄積される電荷量はブーストの前
後において保存される。このため、図４に等価的に示す
ように、非選択ワード線が最終的な書き込みパス電圧Ｖ
passになったとき、この書き込みデータが「１１１」の
メモリセルトランジスタの電荷量Ｑは、 Ｑ＝−Ｃins ×（Ｖpass0 −Ｖch0 ）＋Ｃch0 ×Ｖch0 ＝−Ｃins ×（Ｖpass−Ｖch(111) ）＋Ｃch0'×Ｖch(111) （１） となる。ただし、 Ｃins ：チャネル−ＦＧ間とＦＧ−ＣＧ間の直列容量 Ｃch0 ：ブースト前の空乏層容量 Ｃch0'：ブースト後の空乏層容量（Ｖch(111) に応じて
変動） Ｖch0 ：ブースト前のチャネル電圧 Ｖch(111) ：ブースト後のチャネル電圧 Ｖpass0 ：ブースト前のワード線電圧 Ｖpass：ブースト後のワード線電圧 である。ここで、電圧Ｖpass0 は、ワード線を書き込み
パス電圧Ｖpass1 に昇圧させる前の電圧であり、必要に
応じて任意に設定することが可能である。ここでは、こ
の電圧Ｖpass0 は例えば０Ｖに設定されている。（１）
式より、Ｖch(111) は、

【０１０１】

【数１】

【０１０２】となる。このＶch(111) は非書き込み電位
に対応している。なお、非選択ワード線が最終的な書き
込みパス電圧Ｖpassになったとき、非選択側のメモリス
トリングＡ１のメモリセルトランジスタのチャネルも、
このＶch(111) と等しい電圧となる。

【０１０３】書き込みデータが「１１０」の場合、ワー
ド線電圧ＶWLが書き込みパス電圧Ｖpass1 に昇圧され、
ビット線電圧供給ラインＶＢＬ３が電圧ＶＢ３（＝１．
５Ｖ）からＶ_CCレベルに切り換えられた後に、メモリス
トリングＡ０のドレイン側の選択トランジスタＤＳ０が
カットオフする。したがって、書き込みデータが「１１
０」のメモリセルトランジスタのチャネルＣＨ０は、ワ
ード線電圧ＶWLの第２の昇圧ステップの開始と同時に、
ワード線（主に非選択ワード線）との容量結合によって
ブーストされるようになる。このときもメモリセルトラ
ンジスタのチャネルの電荷量はブーストの前後において
保存されるので、非選択ワード線が最終的な書き込みパ
ス電圧Ｖpassになったとき、この書き込みデータが「１
１０」のメモリセルトランジスタの電荷量Ｑは、 Ｑ＝−Ｃins ×（Ｖpass1 −Ｖch1 ）＋Ｃch1 ×Ｖch1 ＝−Ｃins ×（Ｖpass−Ｖch(110) ）＋Ｃch1'×Ｖch(110) （３） となる。ただし、 Ｃins ：チャネル−ＦＧ間とＦＧ−ＣＧ間の直列容量 Ｃch1 ：ブースト前の空乏層容量 Ｃch1'：ブースト後の空乏層容量（Ｖch(110) に応じて
変動） Ｖch1 ：ブースト前のチャネル電圧 Ｖch(110) ：ブースト後のチャネル電圧 Ｖpass1 ：ブースト前のワード線電圧 Ｖpass：ブースト後のワード線電圧 である。（３）式より、Ｖch(110) は、

【０１０４】

【数２】

【０１０５】となる。このＶch(110) は書き込みデータ
が「１１０」の場合の書き込み時のチャネル電圧に対応
している。

【０１０６】書き込みデータが「１０ｘ」（ｘ：０また
は１）の場合、ワード線電圧ＶWLが書き込みパス電圧Ｖ
pass2 に昇圧され、ビット線電圧供給ラインＶＢＬ２が
電圧ＶＢ２（＝１．５Ｖ）からＶ_CCレベルに切り換えら
れた後に、メモリストリングＡ０のドレイン側の選択ト
ランジスタＤＳ０がカットオフする。したがって、書き
込みデータが「１０ｘ」のメモリセルトランジスタのチ
ャネルＣＨ０は、ワード線電圧ＶWLの第３の昇圧ステッ
プの開始と同時に、ワード線（主に非選択ワード線）と
の容量結合によってブーストされるようになる。このと
きもメモリセルトランジスタのチャネルの電荷量はブー
ストの前後において保存されるので、非選択ワード線が
最終的な書き込みパス電圧Ｖpassになったとき、この書
き込みデータが「１０ｘ」のメモリセルトランジスタの
電荷量Ｑは、 Ｑ＝−Ｃins ×（Ｖpass2 −Ｖch2 ）＋Ｃch2 ×Ｖch2 ＝−Ｃins ×（Ｖpass−Ｖch(10x) ）＋Ｃch2'×Ｖch(10x) （５） となる。ただし、 Ｃins ：チャネル−ＦＧ間とＦＧ−ＣＧ間の直列容量 Ｃch2 ：ブースト前の空乏層容量 Ｃch2'：ブースト後の空乏層容量（Ｖch(10x) に応じて
変動） Ｖch2 ：ブースト前のチャネル電圧 Ｖch(10x) ：ブースト後のチャネル電圧 Ｖpass2 ：ブースト前のワード線電圧 Ｖpass：ブースト後のワード線電圧 である。（５）式より、Ｖch(10x) は、

【０１０７】

【数３】

【０１０８】となる。このＶch(10x) は書き込みデータ
が「１１０」の場合の書き込み時のチャネル電圧に対応
している。

【０１０９】書き込みデータが「０ｘｘ」（ｘ：０また
は１）の場合、メモリストリングＡ０のドレイン側の選
択トランジスタＤＳ０はカットオフしない。したがっ
て、書き込みデータが「０ｘｘ」のメモリセルトランジ
スタのチャネルＣＨ０には、ビット線ＢＬ０の電圧がそ
のまま供給される。以上をまとめると、選択ワード線が
書き込み電圧ＶPGM に設定され、非選択ワード線が書き
込みパス電圧Ｖpassに設定されたときの各書き込みデー
タに応じたメモリセルトランジスタのチャネル電圧は、

【０１１０】

【数４】

【０１１１】となる。これらの式において、Ｖpass1 ，
Ｖpass2 を決めればＣch1 ，Ｃch1'，Ｖch1 ，Ｃch2 ，
Ｃch2'，Ｖch2 も自動的に決まり、Ｖch(10x) ，Ｖch(1
10) も決まる。この一実施形態においては、 Ｖch(10x) ＝２．４Ｖ Ｖch(110) ＝３．６Ｖ となるようにＶpass1 ，Ｖpass2 が決められる。

【０１１２】このようにメモリセルトランジスタのチャ
ネルに書き込みデータに応じた電圧が印加されること
で、書き込みデータが「１１１」以外のメモリセルトラ
ンジスタにおいては、選択ワード線に印加された書き込
み電圧ＶPGM とメモリセルトランジスタのチャネル電圧
との電界によりＦＮトンネリング現象が起こり、データ
の書き込みがなされる。また、書き込みデータが「１１
１」のメモリセルトランジスタのチャネルＣＨ０および
非選択側のメモリストリングＡ１のメモリセルトランジ
スタのチャネルＣＨ１は、ドレイン側の選択トランジス
タＤＳ０，ＤＳ１によってビット線ＢＬ０，ＢＬ１から
切り離され、ワード線（主に非選択ワード線）との容量
結合により非書き込み電位にブーストされており、これ
らのメモリセルトランジスタにはデータの書き込みがな
されない。

【０１１３】上述の書き込み動作の場合、書き込みデー
タに応じた理想的な電圧をメモリセルトランジスタのチ
ャネルに印加することができるため、選択ワード線が理
想的な電圧に設定された状態から書き込みを開始するこ
とができる。これにより、書き込みレベルの異なる全て
の書き込みデータををほぼ同時に書き込むことが可能と
なる。

【０１１４】次に、ベリファイ動作について説明する。
図５に、この一実施形態によるＮＡＮＤ型フラッシュメ
モリのベリファイ動作における各部の信号の状態を示
す。なお、ここでは、上述の書き込み動作に引き続き、
メモリストリングＡ０がベリファイ対象として選択され
ているものとする。

【０１１５】上述のように、選択ワード線が書き込み電
圧ＶPGM に設定されると共に、非選択ワード線が書き込
みパス電圧Ｖpassに設定された状態で、所定時間、メモ
リセルトランジスタへのデータの書き込みがなされた
後、ワード線電圧ＶWLがＧＮＤレベルに設定されると共
に、制御信号ＰＧＭがＶ_CCレベルからＧＮＤレベルに切
り換えられ、ビット線ＢＬ０とビット線電圧発生回路２
とが切り離される。そして、制御信号ＤＩＳがハイレベ
ル、アドレスデコード信号ＡｉＮがＰ５Ｖレベルに設定
されると共に、アドレスデコード信号ＡｉＢおよび制御
信号ＴＲＮが書き込み時のままＰ５Ｖレベルに設定さ
れ、この間に、全ビット線が接地される。一定時間経過
後、制御信号ＴＲＮがＧＮＤレベルに設定され、さらに
一定時間経過後、制御信号ＤＩＳがＧＮＤレベルに切り
換えられる。そして、アドレスデコード信号ＡｉＮがＧ
ＮＤレベルに設定され、非選択側のビット線ＢＬ１がフ
ローティング状態とされると共に、制御信号ＴＲＮが
（Ｖ_CC−Ｖth）レベルに設定される。このとき、アドレ
スデコード信号ＡｉＢがＰ５Ｖレベルであることによ
り、選択ビット線ＢＬ０とノードＳＡとが接続される。

【０１１６】このベリファイ動作では、１回の書き込み
が終了する毎にデータ「０００」，「００１」，「０１
０」，「０１１」，「１００」，「１０１」，「１１
０」に対応したしきい値電圧Ｖthの判定が行われる。こ
のしきい値電圧Ｖthの判定は、制御信号ＤＩＳがローレ
ベルに切り換えられた後、ドレイン側選択ゲート線ＤＳ
Ｇおよびソース側選択ゲート線ＳＳＧが非選択ワード線
の電圧と同じ所定のハイレベルの電圧、例えばＰ５Ｖに
設定され、選択ワード線の電圧ＶWLを例えばＶVF7 →Ｖ
VF6 →ＶVF5 →ＶVF4 →ＶVF3 →ＶVF2 →ＶVF1 の順序
で段階的に下げながらなされる。

【０１１７】まず、各ワード線電圧での実際のしきい値
電圧Ｖthの判定の前処理として制御信号Ｖref がローレ
ベル（ＧＮＤレベル）に設定されてトランジスタＰ１が
オンされ、ビット線ＢＬ０に対して電源電圧Ｖccでの充
電がなされる。ある程度時間が経過すると、ビット線Ｂ
Ｌ０の電圧が上昇し、トランジスタＨＮ１のゲート−ソ
ース間の電位差がＶth´（Ｖth´はトランジスタＨＮ１
のしきい値電圧）以下となるとき自動的にトランジスタ
ＨＮ１，ＨＮ３がオフする。したがって、ビット線ＢＬ
０は（Ｖcc−Ｖth−Ｖth´）レベル（例えば１Ｖ程度）
に充電され、ノードＳＡはＶccレベルとなる。

【０１１８】上述した状態で以て選択ワード線の電圧を
所定値とすると共に、ラッチ回路ＬＱ２〜ＬＱ０のノー
ドＱ２〜Ｑ０が所定データに設定された状態で、セル電
流の有無をビット線ＢＬ０およびノードＳＡの電圧に反
映させてしきい値電圧Ｖthの判定がなされる。つまり、
所定のメモリセルトランジスタのしきい値電圧Ｖth以上
の電圧がそのコントロールゲートに供給されてセル電流
が流れる場合には、ビット線ＢＬ０の電圧が降下し、ト
ランジスタＨＮ１，ＨＮ３がオンする。したがって、ノ
ードＳＡは、ビット線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth
´）とほぼ等しい電圧まで降下する。また、所定のメモ
リセルトランジスタのしきい値電圧Ｖth未満の電圧がそ
のコントロールゲートに供給される場合には、セル電流
が流れず、ビット線ＢＬ０の電圧が降下することがな
く、ノードＳＡの電圧は、そのままＶccレベルに保持さ
れる。この関係に基づいてしきい値電圧Ｖthの判定がな
される。

【０１１９】ビット線ＢＬ０の充電が完了すると、制御
信号Ｖref がビット線ＢＬ０のリーク電流を補償するだ
けの電流をトランジスタＰ１が流すことが可能な所定レ
ベルの電圧（例えば、２Ｖ）に設定される。

【０１２０】まず、選択ワード線の電圧ＶWLがＶVF7 に
設定され、書き込みデータが「０００」に対応するしき
い値電圧Ｖthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧ＶthがＶVF7 より大きい（Ｖ
th＞ＶVF7 ）場合には、セルに電流が流れないことによ
り、ビット線ＢＬ０の電圧は変化せず、ノードＳＡはＶ
ccレベルに保持される。このとき、トランジスタＮ１
５、Ｎ１６、Ｎ１７がオンする。

【０１２１】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ０、φＬＡＴ２、φＬＡＴ６が
順次ハイレベルに設定される。

【０１２２】制御信号φＬＡＴ０がハイレベルに設定さ
れると、トランジスタＮ１８がオンし、このときトラン
ジスタＮ１５がオンしていることにより、ラッチ回路Ｌ
Ｑ２の反転記憶ノード／Ｑ２がローレベルに設定されて
記憶ノードＱ２がローレベルからハイレベルに反転す
る。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接
続されたトランジスタＮ２２，Ｎ３２のゲートがハイレ
ベルになる。

【０１２３】制御信号φＬＡＴ２がハイレベルに設定さ
れると、トランジスタＮ２４がオンし、このときトラン
ジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオン
していることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタ
Ｎ３３のゲートがハイレベルになる。

【０１２４】制御信号φＬＡＴ６がハイレベルに設定さ
れると、トランジスタＮ３４がオンし、このときトラン
ジスタＮ３３，Ｎ３２およびトランジスタＮ１７がオン
していることにより、ラッチ回路ＬＱ０の反転記憶ノー
ド／Ｑ０がローレベルに設定されて記憶ノードＱ０がロ
ーレベルからハイレベルに反転する。

【０１２５】以上により、書き込みデータが「０００」
のメモリセルトランジスタで、そのしきい値電圧Ｖthが
ＶVF7 より大きい（Ｖth＞ＶVF7 ）場合、ラッチ回路Ｌ
Ｑ２、ＬＱ１、ＬＱ０のラッチデータは「１１１」に反
転し、書き込み禁止状態とされる。

【０１２６】一方、メモリセルトランジスタのしきい値
電圧ＶthがＶVF7 より小さい（Ｖth＜ＶVF7 ）場合、リ
ーク補償電流より大きいセル電流が流れ、ノードＳＡの
電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、
ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜
＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの
電圧がビット線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth´）と
ほぼ同程度のローレベル（例えば１Ｖ程度）となる。こ
のため、制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６
によりトランジスタＮ１８，Ｎ２４，Ｎ３４がオンして
も、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートがロ
ーレベル（例えば、１Ｖ）となっているため、トランジ
スタＮ１５，Ｎ１６，Ｎ１７のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路ＬＱ２〜ＬＱ
０の記憶ノードＱ２〜Ｑ０を反転させるのに必要な電流
を流すことができず、結果として設定状態が保持され
る。

【０１２７】選択ワード線の電圧ＶWLがＶVF7 に設定さ
れた状態でのしきい値電圧Ｖthの判定が完了すると、再
度、制御信号Ｖref がローレベルに設定されてトランジ
スタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧
Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了
すると、制御信号Ｖref が所定レベルの電圧（例えば、
２Ｖ）に設定される。

【０１２８】次に、選択ワード線の電圧ＶWLがＶVF6 に
設定され、書き込みデータが「００１」に対応するしき
い値電圧Ｖthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧ＶthがＶVF6 より大きい（Ｖ
th＞ＶVF6 ）場合には、セルに電流が流れないことによ
り、ビット線ＢＬ０の電圧は変化せず、ノードＳＡはＶ
ccレベルに保持される。このとき、トランジスタＮ１
５，Ｎ１６，Ｎ１７がオンする。

【０１２９】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ５、φＬＡＴ１が順次ハイレベ
ルに設定される。

【０１３０】制御信号φＬＡＴ５がハイレベルに設定さ
れると、トランジスタＮ３１がオンし、このときトラン
ジスタＮ３０，Ｎ２７およびトランジスタＮ１６がオン
していることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタ
Ｎ１９のゲートがハイレベルになる。なお、メモリセル
トランジスタのしきい値電圧ＶthがＶth＞ＶVF7 の場合
には、選択ワード線の電圧ＶWLがＶVF7 に設定された状
態でのしきい値電圧Ｖthの判定において、すでにラッチ
回路ＬＱ１の反転記憶ノード／Ｑ１がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「０００」でメモリセルトラン
ジスタのしきい値電圧ＶthがＶVF7 ＞Ｖth＞ＶVF6 の場
合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベ
ルであることによりトランジスタＮ３０がオフし、ラッ
チ回路ＬＱ１の記憶ノードＱ１は変化しない。

【０１３１】制御信号φＬＡＴ１がハイレベルに設定さ
れると、トランジスタＮ２１がオンし、このときトラン
ジスタＮ２０，Ｎ１９およびトランジスタＮ１５がオン
していることにより、ラッチ回路ＬＱ２の反転記憶ノー
ド／Ｑ２がローレベルに設定されて記憶ノードＱ２がロ
ーレベルからハイレベルに反転する。なお、メモリセル
トランジスタのしきい値電圧ＶthがＶth＞ＶVF7 の場合
には、選択ワード線の電圧ＶWLがＶVF7 に設定された状
態でのしきい値電圧Ｖthの判定において、すでにラッチ
回路ＬＱ２の反転記憶ノード／Ｑ２がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「０００」でメモリセルトラン
ジスタのしきい値電圧ＶthがＶVF7 ＞Ｖth＞ＶVF6 の場
合には、ラッチ回路ＬＱ０の記憶ノードＱ０がローレベ
ルであることによりトランジスタＮ３０がオフし、ラッ
チ回路ＬＱ１の記憶ノードＱ１は変化せず、したがっ
て、トランジスタＮ１９がオンしないので、ラッチ回路
ＬＱ２の記憶ノードＱ２は変化しない。

【０１３２】以上により、書き込みデータが「００１」
のメモリセルトランジスタで、そのしきい値電圧Ｖthが
ワード線電圧ＶVF6 より大きい（Ｖth＞ＶVF6 ）場合、
ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータは
「１１１」に反転し、書き込み禁止状態とされる。

【０１３３】一方、メモリセルのしきい値電圧ＶthがＶ
VF6 より小さい（Ｖth＜ＶVF6 ）場合、リーク補償電流
より大きいセル電流が流れ、ノードＳＡの電圧が降下し
てトランジスタＨＮ１，ＨＮ３がオンし、ビット線ＢＬ
０の容量ＣBLとノードＳＡの容量ＣSA（＜＜ＣBL）との
間で電荷の再分配が起こり、ノードＳＡの電圧がビット
線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth´）とほぼ同程度の
ローレベル（例えば１Ｖ程度）となる。このため、制御
信号φＬＡＴ５，φＬＡＴ１によりトランジスタＮ３
１，Ｎ２１がオンしても、トランジスタＮ１５，Ｎ１６
のゲートがローレベル（例えば、１Ｖ）となっているた
め、トランジスタＮ１５，Ｎ１６のそれぞれのドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路ＬＱ１，
ＬＱ２の記憶ノードＱ１，Ｑ２を反転させるのに必要な
電流を流すことができず、結果として設定状態が保持さ
れる。

【０１３４】以下、同様にして、選択ワード線の電圧Ｖ
WLがＶVF5 に設定され、書き込みデータが「０１０」に
対応するしきい値電圧Ｖthの判定がなされた場合、一定
時間経過後、パルス状の信号である制御信号φＬＡＴ
８，φＬＡＴ１が順次ハイレベルに設定され、書き込み
データが「０１０」のメモリセルトランジスタで、その
しきい値電圧ＶthがＶVF5 より大きい（Ｖth＞ＶVF5 ）
場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデ
ータが「１１１」に反転するように制御される。

【０１３５】選択ワード線の電圧ＶWLがＶVF4 に設定さ
れ、書き込みデータが「０１１」に対応するしきい値電
圧Ｖthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φＬＡＴ１がハイレベルに設定
され、書き込みデータが「０１１」のメモリセルトラン
ジスタで、そのしきい値電圧ＶthがＶVF4 より大きい
（Ｖth＞ＶVF4 ）場合のみラッチ回路ＬＱ２、ＬＱ１、
ＬＱ０のラッチデータが「１１１」に反転するように制
御される。

【０１３６】選択ワード線の電圧ＶWLがＶVF3 に設定さ
れ、書き込みデータが「１００」に対応するしきい値電
圧Ｖthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φＬＡＴ２，φＬＡＴ６が順次
ハイレベルに設定され、書き込みデータが「１００」の
メモリセルトランジスタで、そのしきい値電圧ＶthがＶ
VF3 より大きい（Ｖth＞ＶVF3 ）場合のみラッチ回路Ｌ
Ｑ２、ＬＱ１、ＬＱ０のラッチデータが「１１１」に反
転するように制御される。

【０１３７】選択ワード線の電圧ＶWLがＶVF2 に設定さ
れ、書き込みデータが「１０１」に対応するしきい値電
圧Ｖthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φＬＡＴ３がハイレベルに設定
され、書き込みデータが「１０１」のメモリセルトラン
ジスタで、そのしきい値電圧ＶthがＶVF2 より大きい
（Ｖth＞ＶVF2 ）場合のみラッチ回路ＬＱ２、ＬＱ１、
ＬＱ０のラッチデータが「１１１」に反転するように制
御される。

【０１３８】選択ワード線の電圧ＶWLがＶVF1 に設定さ
れ、書き込みデータが「１１０」に対応するしきい値電
圧Ｖthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φＬＡＴ６がハイレベルに設定
され、書き込みデータが「１１０」のメモリセルトラン
ジスタで、そのしきい値電圧ＶthがＶVF１より大きい
（Ｖth＞ＶVF１）場合のみラッチ回路ＬＱ２、ＬＱ１、
ＬＱ０のラッチデータが「１１１」に反転するように制
御される。

【０１３９】そして、選択ワード線の電圧ＶWLがＶVF1
に設定された状態でのしきい値電圧Ｖthの判定が完了し
た段階で、全ラッチデータの反転信号のワイロードＯＲ
がとられ、１つでも”０”があれば、ワイヤードＯＲの
結果はローレベルとなって、再書き込みプロセスに移行
し、全てが”１”となっていれば、書き込みが終了す
る。以上の書き込みおよびベリファイのサイクルを全て
のメモリセルトランジスタが書き込み十分と判定される
か、所定回数に達するまで繰り返される。

【０１４０】次に、通常読み出し動作について具体的に
説明する。図６に、この一実施形態によるＮＡＮＤ型フ
ラッシュメモリの通常読み出し動作時における各部の信
号の状態を示す。なお、ここでは、メモリストリングＡ
０が読み出し対象として選択されているものとする。ま
た、メモリセルトランジスタには、書き込み動作によ
り、しきい値電圧Ｖthの分布と書き込みデータとが、図
７に示すような対応関係となるように書き込みデータに
応じて書き込みがなされているものとする。

【０１４１】通常読み出し動作の前には、制御信号ＰＧ
ＭがＧＮＤレベルに設定されてトランジスタＮ２がオフ
され、ビット線ＢＬ０，ＢＬ１とビット線電圧発生回路
２とが切り離されている。また、アドレスデコード信号
ＡｉＢ、ＡｉＮおよび制御信号ＴＲＮが（Ｖ_CC−Ｖth）
レベルに設定され、制御信号Ｖref がＶccレベルに設定
されると共に、制御信号ＤＩＳがハイレベルに設定され
てトランジスタＮ１がオンされ、ビット線ＢＬ０，ＢＬ
１がＧＮＤレベルに設定されている。

【０１４２】通常読み出し動作が起動されると、その動
作に先立ってリセット信号ＲＳＴが一定期間ハイレベル
に設定され、ラッチ回路ＬＱ２〜ＬＱ０に保持されてい
るデータが全てローレベルにリセットされる。通常読み
出し動作は、ラッチ回路ＬＱ２〜ＬＱ０のリセット完了
後、即ち、制御信号ＤＩＳおよびリセット信号ＲＳＴが
共にローレベルに切り換えられた後、ドレイン側選択ゲ
ート線ＤＳＧおよびソース側選択ゲート線ＳＳＧが非選
択ワード線の電圧と同じ所定のハイレベルの電圧、例え
ばＰ５Ｖ（５．０〜６．０Ｖの所定の電圧）に設定さ
れ、選択ワード線の電圧ＶWLを例えばＶRD7 →ＶRD6 →
ＶRD5 →ＶRD4 →ＶRD3 →ＶRD2 →ＶRD1の順序で段階
的に下げながらなされる。

【０１４３】また、各ワード線電圧での実際のしきい値
電圧Ｖthの判定の前処理として、さらに制御信号Ｖref
がローレベルに設定されてトランジスタＰ１がオンさ
れ、ビット線ＢＬ０に対して電源電圧Ｖccでの充電がな
される。ある程度時間が経過すると、ビット線ＢＬ０の
電圧が上昇し、トランジスタＨＮ１のゲート−ソース間
の電位差がＶth´（Ｖth´はトランジスタＨＮ１のしき
い値電圧）以下となるとき自動的にトランジスタＨＮ
１，ＨＮ３がオフする。したがって、ビット線ＢＬ０は
（Ｖcc−Ｖth−Ｖth´）レベル（例えば１Ｖ程度）に充
電され、ノードＳＡはＶccレベルとなる。

【０１４４】上述した状態で以て選択ワード線の電圧を
所定値とし、セル電流の有無をビット線ＢＬ０およびノ
ードＳＡの電圧に反映させてしきい値電圧Ｖthの判定が
なされる。つまり、所定のメモリセルトランジスタのし
きい値電圧Ｖth以上の電圧がそのゲートに供給されてセ
ル電流が流れる場合には、ビット線ＢＬ０の電圧が降下
し、トランジスタＨＮ１，ＨＮ３がオンする。したがっ
て、ノードＳＡの電圧は、ほぼビット線ＢＬ０の電圧
（Ｖ_CC−Ｖth−Ｖth´）とほぼ同程度のローレベル（例
えば１Ｖ程度）まで降下する。また、所定のメモリセル
トランジスタのしきい値電圧Ｖth未満の電圧がそのゲー
トに供給される場合には、セル電流が流れず、ビット線
ＢＬ０の電圧が降下することがなく、ノードＳＡの電圧
は、そのままＶccレベルに保持される。この関係に基づ
いてしきい値電圧Ｖthの判定がなされる。

【０１４５】ビット線ＢＬ０の充電が完了すると、制御
信号Ｖref がビット線ＢＬ０のリーク電流を補償するだ
けの電流をトランジスタＰ１が流すことが可能な所定レ
ベルの電圧（例えば、２Ｖ）に設定される。

【０１４６】まず、選択ワード線電圧ＶWLがＶRD7 に設
定された状態でのしきい値電圧Ｖthの判定がなされる。
ここで、メモリセルトランジスタのしきい値電圧Ｖthが
ＶRD7 より大きい（Ｖth＞ＶRD7 ）場合、セル電流が流
れないことにより、ノードＳＡはＶccレベルに保持され
る。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１７が
オンする。

【０１４７】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６が
順次ハイレベルに設定される。

【０１４８】制御信号φＬＡＴ０がハイレベルに設定さ
れると、トランジスタＮ１８がオンし、このときトラン
ジスタＮ１５がオンしていることにより、ラッチ回路Ｌ
Ｑ２の反転記憶ノード／Ｑ２がローレベルに設定されて
記憶ノードＱ２がローレベルからハイレベルに反転す
る。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接
続されたトランジスタＮ２２，Ｎ３２のゲートがハイレ
ベルになる。

【０１４９】制御信号φＬＡＴ２がハイレベルに設定さ
れると、トランジスタＮ２４がオンし、このときトラン
ジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオン
していることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路ＬＱ１の記憶ノードＱ１と接続されたトランジスタ
Ｎ３３のゲートがハイレベルになる。

【０１５０】制御信号φＬＡＴ６がハイレベルに設定さ
れると、トランジスタＮ３４がオンし、このときトラン
ジスタＮ３３，Ｎ３２およびトランジスタＮ１７がオン
していることにより、ラッチ回路ＬＱ０の反転記憶ノー
ド／Ｑ０がローレベルに設定されて記憶ノードＱ０がロ
ーレベルからハイレベルに反転する。

【０１５１】以上により、メモリセルトランジスタのし
きい値電圧ＶthがＶRD7 より大きい（Ｖth＞ＶRD7 ）場
合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータ
が「１１１」に反転する。

【０１５２】一方、メモリセルトランジスタのしきい値
電圧ＶthがＶRD7 より小さい（Ｖth＜ＶRD7 ）場合、リ
ーク補償電流より大きいセル電流が流れ、ノードＳＡの
電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、
ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜
＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの
電圧がビット線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth´）と
ほぼ同程度のローレベル（例えば１Ｖ程度）となる。こ
のため、制御信号φＬＡＴ０，φＬＡＴ２，φＬＡＴ６
によりトランジスタＮ１８，Ｎ２４，Ｎ３４がオンして
も、トランジスタＮ１５，Ｎ１６，Ｎ１７のゲートがロ
ーレベル（例えば、１Ｖ）となっているため、トランジ
スタＮ１５，Ｎ１６，Ｎ１７のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路ＬＱ２〜ＬＱ
０の記憶ノードＱ２〜Ｑ０を反転させるのに必要な電流
を流すことができず、結果としてリセットのままのロー
レベルな状態が保持される。

【０１５３】選択ワード線の電圧ＶWLがＶRD7 に設定さ
れた状態でのしきい値電圧Ｖthの判定が完了すると、再
度、制御信号Ｖref がローレベルに設定されてトランジ
スタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧
Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了
すると、制御信号Ｖref が所定レベルの電圧（例えば、
２Ｖ）に設定される。

【０１５４】次に、選択ワード線の電圧ＶWLがＶRD6 に
設定された状態でのしきい値電圧Ｖthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧Ｖ
thがＶRD6 より大きい（Ｖth＞ＶRD6 ）場合、セル電流
が流れないことにより、ノードＳＡはＶccレベルに保持
される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１
７がオンする。

【０１５５】そして、一定時間経過後、パルス状の信号
である制御信号φＬＡＴ０，φＬＡＴ２が順次ハイレベ
ルに設定される。

【０１５６】制御信号φＬＡＴ０がハイレベルに設定さ
れると、トランジスタＮ１８がオンし、このときトラン
ジスタＮ１５がオンしていることにより、ラッチ回路Ｌ
Ｑ２の反転記憶ノード／Ｑ２がローレベルに設定されて
記憶ノードＱ２がローレベルからハイレベルに反転す
る。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接
続されたトランジスタＮ２２のゲートがハイレベルにな
る。

【０１５７】制御信号φＬＡＴ２がハイレベルに設定さ
れると、トランジスタＮ２４がオンし、このときトラン
ジスタＮ２３，Ｎ２２およびトランジスタＮ１６がオン
していることにより、ラッチ回路ＬＱ１の反転記憶ノー
ド／Ｑ１がローレベルに設定されて記憶ノードＱ１がロ
ーレベルからハイレベルに反転する。

【０１５８】以上により、メモリセルトランジスタのし
きい値電圧ＶthがＶRD6 より大きい（Ｖth＞ＶRD6 ）場
合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータ
が「１１０」に反転する。

【０１５９】一方、メモリセルトランジスタのしきい値
電圧ＶthがＶRD6 より小さい（Ｖth＜ＶRD6 ）場合、リ
ーク補償電流より大きいセル電流が流れ、ノードＳＡの
電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、
ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜
＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの
電圧がビット線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth´）と
ほぼ同程度のローレベル（例えば、１Ｖ）となる。この
ため、制御信号φＬＡＴ０，φＬＡＴ２によりトランジ
スタＮ１８，Ｎ２４がオンしても、トランジスタＮ１
５，Ｎ１６のゲートがローレベル（例えば、１Ｖ）とな
っているため、トランジスタＮ１５，Ｎ１６のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路ＬＱ２，ＬＱ１の記憶ノードＱ２，Ｑ１を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。

【０１６０】選択ワード線の電圧ＶWLがＶRD6 に設定さ
れた状態でのしきい値電圧Ｖthの判定が完了すると、再
度、制御信号Ｖref がローレベルに設定されてトランジ
スタＰ１がオンされ、ビット線ＢＬ０に対して電源電圧
Ｖccでの充電がなされる。ビット線ＢＬ０の充電が完了
すると、制御信号Ｖref が所定レベルの電圧（例えば、
２Ｖ）に設定される。

【０１６１】次に、選択ワード線の電圧ＶWLがＶRD5 に
設定された状態でのしきい値電圧Ｖthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧Ｖ
thがＶRD5 より大きい（Ｖth＞ＶRD5 ）場合、セル電流
が流れないことにより、ノードＳＡはＶccレベルに保持
される。このとき、トランジスタＮ１５，Ｎ１６，Ｎ１
７がオンする。

【０１６２】ここで、ラッチデータに関しては、以下の
場合が考えられる。

【０１６３】Ｖth＞ＶRD7 の場合：ラッチデータは
「１１１」 ＶRD7 ＞Ｖth＞ＶRD6 の場合: ラッチデータは「１１
０」 ＶRD6 ＞Ｖth＞ＶRD5 の場合: ラッチデータは「００
０」 ここでは、の場合のみ、ラッチ回路ＬＱ２、ＬＱ０の
ノードの反転が生じて、読み出しデータが「１０１」と
なるようにする必要があり、このとき、の場合やの
場合に影響がないようにする必要がある。

【０１６４】すなわち、この場合、一定時間経過後、パ
ルス状の信号である制御信号φＬＡＴ０、φＬＡＴ７が
順次ハイレベルに設定される。

【０１６５】制御信号φＬＡＴ０がハイレベルに設定さ
れると、トランジスタＮ１８がオンし、このときトラン
ジスタＮ１５がオンしていることにより、ラッチ回路Ｌ
Ｑ２の反転記憶ノード／Ｑ２がローレベルに設定されて
記憶ノードＱ２がローレベルからハイレベルに反転す
る。このとき、ラッチ回路ＬＱ２の記憶ノードＱ２と接
続されたトランジスタＮ３２のゲートがハイレベルにな
る。また、、の場合、元々、ラッチ回路ＬＱ２の記
憶ノードＱ２はハイレベルに反転しているので、影響は
ない。

【０１６６】制御信号φＬＡＴ７がハイレベルに設定さ
れると、トランジスタＮ３６がオンし、このとき、の
場合には、トランジスタＮ３５がオンしており、さら
に、トランジスタＮ３２およびトランジスタＮ１７がオ
ンしていることにより、ラッチ回路ＬＱ０の反転記憶ノ
ード／Ｑ１がローレベルに設定されて記憶ノードＱ０が
ローレベルからハイレベルに反転する。このとき、及
びの場合には、トランジスタＮ３５がオフしているた
め、ラッチデータに変化はない。

【０１６７】以上により、メモリセルトランジスタのし
きい値電圧ＶthがＶRD5 より大きい（Ｖth＞ＶRD5 ）場
合、ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータ
が「１０１」に反転する。

【０１６８】一方、メモリセルトランジスタのしきい値
電圧ＶthがＶRD5 より小さい（Ｖth＜ＶRD5 ）場合、リ
ーク補償電流より大きいセル電流が流れ、ノードＳＡの
電圧が降下してトランジスタＨＮ１，ＨＮ３がオンし、
ビット線ＢＬ０の容量ＣBLとノードＳＡの容量ＣSA（＜
＜ＣBL）との間で電荷の再分配が起こり、ノードＳＡの
電圧がビット線ＢＬ０の電圧（Ｖ_CC−Ｖth−Ｖth´）と
ほぼ同程度のローレベル（例えば、１Ｖ）となる。この
ため、制御信号φＬＡＴ０，φＬＡＴ７によりトランジ
スタＮ１８，Ｎ３６がオンしても、トランジスタＮ１
５，Ｎ１７のゲートがローレベル（例えば、１Ｖ）とな
っているため、トランジスタＮ１５，Ｎ１７のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路ＬＱ２，ＬＱ０の記憶ノードＱ２，Ｑ０を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。

【０１６９】以下、同様にして、選択ワード線の電圧Ｖ
WLがＶRD4 に設定された状態でのしきい値電圧Ｖthの判
定がなされた場合、一定時間経過後、パルス状の信号で
ある制御信号φＬＡＴ０がハイレベルに設定され、メモ
リセルトランジスタのしきい値電圧ＶthがＶRD5 ＞Ｖth
＞ＶRD4 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０
のラッチデータが「１００」に反転するように制御され
る。

【０１７０】選択ワード線の電圧ＶWLがＶRD3 に設定さ
れた状態でのしきい値電圧Ｖthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φＬＡ
Ｔ４，φＬＡＴ８が順次ハイレベルに設定され、メモリ
セルトランジスタのしきい値電圧ＶthがＶRD4 ＞Ｖth＞
ＶRD3 の場合のみラッチ回路ＬＱ２、ＬＱ１、ＬＱ０の
ラッチデータが「０１１」に反転するように制御され
る。

【０１７１】選択ワード線の電圧ＶWLがＶRD2 に設定さ
れた状態でのしきい値電圧Ｖthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φＬＡ
Ｔ４がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧ＶthがＶRD3＞Ｖth＞ＶRD2 の場合のみ
ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが
「０１０」に反転するように制御される。

【０１７２】選択ワード線の電圧ＶWLがＶRD1 に設定さ
れた状態でのしきい値電圧Ｖthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φＬＡ
Ｔ９がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧ＶthがＶRD2＞Ｖth＞ＶRD1 の場合のみ
ラッチ回路ＬＱ２、ＬＱ１、ＬＱ０のラッチデータが
「００１」に反転するように制御される。

【０１７３】このようにして通常読み出し動作がなさ
れ、通常読み出し動作完了時には、ラッチ回路ＬＱ２〜
ＬＱ０の記憶ノードＱ２〜Ｑ０のそれぞれにメモリセル
トランジスタのしきい値電圧Ｖthに応じた出力が保持さ
れる。つまり、しきい値電圧Ｖthが分布７の場合には
（Ｑ２，Ｑ１，Ｑ０）＝（１，１，１）となり、しきい
値電圧Ｖthが分布６の場合には（Ｑ２，Ｑ１，Ｑ０）＝
（１，１，０）となり、しきい値電圧Ｖthが分布５の場
合には（Ｑ２，Ｑ１，Ｑ０）＝（１，０，１）となり、
しきい値電圧Ｖthが分布４の場合には（Ｑ２，Ｑ１，Ｑ
０）＝（１，０，０）となり、しきい値電圧Ｖthが分布
３の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，１，１）と
なり、しきい値電圧Ｖthが分布２の場合には（Ｑ２，Ｑ
１，Ｑ０）＝（０，１，０）となり、しきい値電圧Ｖth
が分布１の場合には（Ｑ２，Ｑ１，Ｑ０）＝（０，０，
１）となり、しきい値電圧Ｖthが分布０の場合には（Ｑ
２，Ｑ１，Ｑ０）＝（０，０，０）となる。そして、こ
れらの反転出力が読み出しデータとして取り出される。

【０１７４】上述のように構成されたこの一実施形態に
よれば、書き込み時に、書き込みデータに対応した理想
的な電圧を書き込み対象のメモリセルトランジスタのチ
ャネルに印加することができる。このため、選択ワード
線に印加される書き込み電圧ＶPGM を理想的な初期電圧
に設定して書き込みを開始することができ、書き込みレ
ベルの異なる全てのデータの書き込みをほぼ同時に終了
させることが可能となる。

【０１７５】ここで、全ての書き込みデータの書き込み
が書き込み十分と判定されるまでの最大書き込み回数Ｎ
p は、以下の式で定義される。

【０１７６】Ｎp ＝１＋（ΔＶth0 ＋δＶpp＋δＶch＋
δＶBL）／ΔＶpp ここで、 ΔＶth0 ：１回目の書き込み後の、書き込み速度の最も
速いメモリセルと最も遅いメモリセルとのしきい値電圧
の差 δＶpp ：書き込み時の書き込み電圧ＶPGM のバラツキ
（昇圧回路の変動） δＶch ：ビット線電圧の設定電圧のバラツキ δＶBL ：本来印加したいビット線電圧と実際に印加さ
れるビット線電圧との差の最大値 ΔＶpp ：ＩＳＰＰを用いた場合の書き込み電圧ＶPGM
のステップ幅 である。この式において、本発明が適用される以前の条
件、すなわち、ΔＶth0＝２．０Ｖ，δＶpp＝０．５
Ｖ，δＶch＝０．１Ｖ，δＶBL＝３．６−１．５＝２．
１Ｖ，δＶpp＝０．１５Ｖを代入して、ＩＳＰＰを用い
た場合の最大書き込み回数Ｎp を求めると、 Ｎp ＝１＋｛２．０＋０．５＋０．１＋（３．６−１．
５）｝／０．１５＝３３ となる。これに対して、本発明が適用されたこの一実施
形態によるＮＡＮＤ型フラッシュメモリの場合、δＶBL
＝０．６Ｖ（２つのデータに対して１つのビット線電圧
を設定しているため）となり、最大書き込み回数Ｎp
は、 Ｎp ＝１＋（２．０＋０．５＋０．１＋０．６）／０．
１５＝２３ となる。このように、この一実施形態によれば、書き込
み回数が大幅に削減されるので、書き込み時間を短縮す
ることができる。

【０１７７】また、この一実施形態においては、書き込
み対象のメモリセルトランジスタのチャネル電圧をワー
ド線との容量結合によってブーストする処理は、そのチ
ャネル電圧を、ビット線からチャネルに印加することが
できる電圧（メモリストリングのドレイン側の選択トラ
ンジスタのバス電圧）の上限以上の電圧に設定する必要
がある場合、すなわち、書き込みデータが「１１０」お
よび「１０ｘ」（ｘ：０または１）の場合に対してのみ
行われるので、ワード線電圧ＶWLの昇圧ステップは必要
最低限に抑えらている。このため、１回の書き込み当た
りの書き込み時間は、ワード線電圧ＶWLを１段で昇圧さ
せる場合に比べて増加するものの、その増加量はわずか
である。したがって、トータルの書き込み時間でみた場
合、本発明を適用することによって、書き込み回数が削
減されることによる時間短縮の効果の方が大きい。

【０１７８】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態におけるメ
モリセルアレイ１、ビット線電圧発生回路２、読み出し
／ベリファイ制御回路３等の構成は一例に過ぎず、例示
したものと異なる回路構成であってもよい。

【０１７９】また、上述の一実施形態においては、この
発明を１個のメモリセルトランジスタに対して３ビット
からなり８値をとるデータを記憶するＮＡＮＤ型フラッ
シュメモリに適用した場合について説明したが、この発
明は、１個のメモリセルトランジスタに対して２ビット
からなり４値をとるデータを記憶するＮＡＮＤ型フラッ
シュメモリに適用することも可能である。

【０１８０】

【発明の効果】以上、この発明によれば、書き込み対象
のメモリセルのチャネルの電圧を、そのメモリセルのチ
ャネルを選択ビット線から切り離して、ワード線との容
量結合によって昇圧させることにより、書き込み対象の
メモリセルのチャネルに対して、メモリセルアレイとビ
ット線との間の選択トランジスタのパス電圧（ビット線
からメモリセルのチャネルに印加することができる電
圧）の上限以上の電圧を供給することが可能である。し
たがって、書き込み動作時に、ワード線電圧を複数のス
テップで段階的に昇圧させ、この際、ワード線電圧の昇
圧のステップに対応させて、所定のタイミングで、選択
ビット線の電圧を、書き込みデータの書き込みレベルが
浅いものから、順次、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
えて、書き込み対象のメモリセルのチャネルを、書き込
みデータの書き込みレベルが浅いものから、順次、選択
ビット線から切り離して、ワード線との容量結合によっ
て昇圧させることにより、セルフブーストまたはローカ
ルセルフブーストを採用しながらも、書き込みデータに
対応した理想的な電圧を書き込み対象のメモリセルのチ
ャネルに印加することができるので、書き込み時間を短
縮することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態による８値型のＮＡＮＤ
型フラッシュメモリの主要部の構成を示す回路図であ
る。

【図２】この発明の一実施形態による８値型のＮＡＮＤ
型フラッシュメモリのメモリセルアレイの等価回路図で
ある。

【図３】この発明の一実施形態による８値型のＮＡＮＤ
型フラッシュメモリの書き込み動作を説明するためのタ
イミングチャートである。

【図４】セルフブーストの原理を説明するための等価回
路図である。

【図５】この発明の一実施形態による８値型のＮＡＮＤ
型フラッシュメモリのベリファイ動作を説明するための
タイミングチャートである。

【図６】この発明の一実施形態による８値型のＮＡＮＤ
型フラッシュメモリの通常読み出し動作を説明するため
のタイミングチャートである。

【図７】１個のメモリセルトランジスタに３ビットから
なり８値をとるデータを記憶する場合のデータ内容とし
きい値電圧との対応関係ならびに書き込み時の理想的な
ビット線電圧および実際のビット線電圧の印加例を説明
するための略線図である。

【図８】セルフブーストを用いた書き込み動作を説明す
るための等価回路図である。

【図９】この発明が適用される以前の８値型のＮＡＮＤ
型フラッシュメモリの主要部分の構成を示す回路図であ
る。

【図１０】この発明が適用される以前の８値型のＮＡＮ
Ｄ型フラッシュメモリの書き込み動作を説明するための
タイミングチャートである。

【符号の説明】

１・・・メモリセルアレイ、２・・・ビット線電圧発生
回路、３・・・読み出し／ベリファイ制御回路、Ａ０，
Ａ１・・・メモリストリング、ＷＬ０〜ＷＬ１５・・・
ワード線、ＢＬ０，ＢＬ１・・・ビット線、ＬＱ０〜Ｌ
Ｑ２・・・ラッチ回路、ＶＢＬ１〜ＶＢＬ３・・・ビッ
ト線電圧供給ライン

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルが複数個接続され、
   その一端および他端がゲート電圧に応じて導通状態が制
   御される選択トランジスタを介してビット線およびソー
   ス線に接続されたメモリストリングが並列に配置されて
   いると共に、同一行のメモリセルの制御ゲートが共通の
   ワード線に接続され、ｎビット（ｎ≧２）の多値データ
   を並列にかつページ単位でメモリセルに書き込み、この
   際、書き込み禁止のメモリセルのチャネルをビット線か
   ら切り離してワード線との容量結合により非書き込み電
   位に昇圧させるようにした不揮発性半導体記憶装置であ
   って、 書き込み動作時に、書き込み対象のメモリセルと接続さ
   れた選択ビット線を書き込みデータに応じたビット線電
   圧に設定した後、ワード線電圧を複数のステップで段階
   的に昇圧させ、この際、上記ワード線電圧の昇圧ステッ
   プに対応させて、所定のタイミングで、上記選択ビット
   線の電圧を、書き込みデータの書き込みレベルが浅いも
   のから、順次、上記メモリストリングと上記ビット線と
   の間の上記選択トランジスタをカットオフさせる電圧に
   切り換えて、上記書き込み対象のメモリセルのチャネル
   を、書き込みデータの書き込みレベルが浅いものから、
   順次、上記選択ビット線から切り離してワード線との容
   量結合によって昇圧させるようにした書き込み制御手段
   を有することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 上記書き込み制御手段は、ｎビットの書
   き込みデータがラッチされるｎ個のラッチ回路と、上記
   選択ビット線に書き込みデータに応じた所定のビット線
   電圧を供給するための複数のビット線電圧供給源と、上
   記ラッチ回路にラッチされているデータに基づいて上記
   選択ビット線と上記複数のビット線電圧供給源との接続
   状態を切り換えるスイッチング回路とを有し、上記選択
   ビット線の電圧を、上記メモリストリングと上記ビット
   線との間の上記選択トランジスタをカットオフさせる電
   圧に切り換える処理を、上記選択ビット線と接続されて
   いるビット線電圧供給源の電圧を切り換えることにより
   行うことを特徴とする請求項１記載の不揮発性半導体記
   憶装置。
3. 【請求項３】 上記書き込み制御手段は、上記書き込み
   対象のメモリセルのチャネルを、書き込みデータの書き
   込みレベルが浅いものから、順次、ワード線との容量結
   合によって昇圧させる処理を、上記書き込み対象のメモ
   リセルのうち、そのチャネル電圧をビット線からチャネ
   ルに印加することができる電圧の上限以上に設定する必
   要のあるものに対してのみ行うことを特徴とする請求項
   １記載の不揮発性半導体記憶装置。
4. 【請求項４】 上記書き込み制御手段は、上記ワード線
   電圧の昇圧ステップの１段目のステップで、上記書き込
   み禁止のメモリセルのチャネルをワード線との容量結合
   により非書き込み電位に昇圧させる処理を開始し、上記
   ワード線電圧の昇圧ステップの２段目以降のステップ
   で、上記書き込み対象のメモリセルのチャネルを、書き
   込みデータの書き込みレベルが浅いものから、順次、ワ
   ード線との容量結合によって昇圧させる処理を開始する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 上記書き込み制御手段は、上記選択ビッ
   ト線を書き込みデータに応じたビット線電圧に設定する
   処理を、全ビット線を所定の電圧にプリチャージした後
   に行うことを特徴とする請求項１記載の不揮発性半導体
   記憶装置。
6. 【請求項６】 上記ワード線電圧を複数のステップで段
   階的に昇圧させることにより、最終的に、選択ワード線
   が所定の書き込み電圧に設定されると共に、非選択ワー
   ド線が上記書き込み電圧より低い書き込みパス電圧に設
   定されることを特徴とする請求項１記載の不揮発性半導
   体記憶装置。
7. 【請求項７】 上記書き込み動作時に、上記メモリスト
   リングと上記ビット線との間の上記選択トランジスタの
   ゲート電圧がＶ_CCレベル（Ｖ_CCは電源電圧）に設定さ
   れ、上記書き込み制御手段は、上記選択ビット線の電圧
   を、書き込みデータの書き込みレベルが浅いものから、
   順次、上記メモリストリングと上記ビット線との間の上
   記選択トランジスタをカットオフさせる電圧に切り換え
   る処理を行う際に、上記選択ビット線の電圧をＶ_CCレベ
   ルに切り換えることを特徴とする請求項１記載の不揮発
   性半導体記憶装置。
8. 【請求項８】 上記メモリセルは３ビットからなり８値
   をとるデータを記憶することを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
9. 【請求項９】 上記書き込み動作時に、上記メモリスト
   リングと上記ビット線との間の上記選択トランジスタの
   ゲート電圧がＶ_CCレベル（Ｖ_CCは電源電圧）に設定さ
   れ、上記書き込み制御手段は、上記選択ビット線を書き
   込みデータに応じたビット線電圧に設定する際に、書き
   込みデータが「００ｘ」（ｘ：０または１）の場合のビ
   ット線電圧を０Ｖ、書き込みデータが「０１ｘ」（ｘ：
   ０または１）の場合のビット線電圧を電圧ＶＢ１（０＜
   ＶＢ１＜Ｖ_CC）、書き込みデータが「１０ｘ」（ｘ：０
   または１）の場合のビット線電圧を電圧ＶＢ２（０＜Ｖ
   Ｂ２＜Ｖ_CC）、書き込みデータが「１１０」の場合のビ
   ット線電圧を電圧ＶＢ３（０＜ＶＢ３＜Ｖ_CC）、書き込
   みデータが「１１１」の場合のビット線電圧をＶ_CCレベ
   ルに設定し、かつ、上記選択ビット線の電圧を、書き込
   みデータの書き込みレベルが浅いものから、順次、上記
   メモリストリングと上記ビット線との間の上記選択トラ
   ンジスタをカットオフさせる電圧に切り換える処理を行
   う際に、上記選択ビット線の電圧をＶ_CCレベルに切り換
   えることを特徴とする請求項８記載の不揮発性半導体記
   憶装置。
10. 【請求項１０】 上記ワード線電圧を３段のステップで
    段階的に昇圧させ、この際、１段目のステップで全ワー
    ド線が第１の書き込みパス電圧まで昇圧され、２段目の
    ステップで全ワード線が上記第１の書き込みパス電圧よ
    り高い第２の書き込みパス電圧まで昇圧され、３段目の
    ステップで、最終的に、選択ワード線が上記第２の書き
    込みパス電圧より高い書き込み電圧に設定されると共
    に、非選択ワード線が上記第２の書き込みパス電圧より
    高く、かつ、上記書き込み電圧より低い第３の書き込み
    パス電圧に設定され、上記書き込み制御手段は、上記ワ
    ード線電圧の昇圧ステップの１段目のステップで、上記
    書き込み禁止のメモリセルのチャネルをワード線との容
    量結合により非書き込み電位に昇圧させる処理を開始
    し、上記ワード線電圧の昇圧ステップの２段目のステッ
    プで、上記電圧ＶＢ３に設定された上記選択ビット線の
    電圧をＶ_CCレベルに切り換えて、書き込みデータが「１
    １０」のメモリセルのチャネルをワード線との容量結合
    によって昇圧させる処理を開始し、上記ワード線電圧の
    昇圧ステップの３段目のステップで、上記電圧ＶＢ２に
    設定された上記選択ビット線の電圧をＶ_CCレベルに切り
    換えて、書き込みデータが「１０ｘ」（ｘ：０または
    １）のメモリセルのチャネルをワード線との容量結合に
    よって昇圧させる処理を開始することを特徴とする請求
    項９記載の不揮発性半導体記憶装置。
11. 【請求項１１】 ワード線およびビット線への印加電圧
    に応じて電荷蓄積部に蓄積された電荷量が変化し、その
    変化に応じてしきい値電圧が変化し、しきい値電圧に応
    じた値のデータを記憶するメモリセルが複数個接続さ
    れ、その一端および他端がゲート電圧に応じて導通状態
    が制御される選択トランジスタを介してビット線および
    ソース線に接続されたメモリストリングが並列に配置さ
    れていると共に、同一行のメモリセルの制御ゲートが共
    通のワード線に接続され、ｎビット（ｎ≧２）の多値デ
    ータを並列にかつページ単位でメモリセルに書き込み、
    この際、書き込み禁止のメモリセルのチャネルをビット
    線から切り離してワード線との容量結合により非書き込
    み電位に昇圧させるようにした不揮発性半導体記憶装置
    のデータ書き込み方法であって、 書き込み対象のメモリセルと接続された選択ビット線を
    書き込みデータに応じたビット線電圧に設定するステッ
    プと、 ワード線電圧を複数のステップで段階的に昇圧させ、こ
    の際、上記ワード線電圧の昇圧ステップに対応させて、
    所定のタイミングで、上記選択ビット線の電圧を、書き
    込みデータの書き込みレベルが浅いものから、順次、上
    記メモリストリングと上記ビット線との間の上記選択ト
    ランジスタをカットオフさせる電圧に切り換えて、上記
    書き込み対象のメモリセルのチャネルを、書き込みデー
    タの書き込みレベルが浅いものから、順次、上記選択ビ
    ット線から切り離してワード線との容量結合によって昇
    圧させるステップとを有することを特徴とする不揮発性
    半導体記憶装置のデータ書き込み方法。