JP2000149577A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書き込み方法Info
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- JP2000149577A JP2000149577A JP31962198A JP31962198A JP2000149577A JP 2000149577 A JP2000149577 A JP 2000149577A JP 31962198 A JP31962198 A JP 31962198A JP 31962198 A JP31962198 A JP 31962198A JP 2000149577 A JP2000149577 A JP 2000149577A
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Abstract
(57)【要約】
【課題】 セルフブーストまたはローカルセルフブース
トを採用しながらも、書き込みデータに対応した理想的
な電圧を書き込み対象のメモリセルのチャネルに印加
し、書き込み時間を短縮する。 【解決手段】 8値型のNAND型フラッシュメモリの
書き込み動作時において、ドレイン側選択ゲート線DS
GをVCCレベルに設定し、セルフブーストを用いて多値
並列書き込みを行う。選択ビット線を書き込みデータに
応じたビット線電圧に設定した後、ワード線電圧VWLを
3段のステップで昇圧する。この際、ワード線電圧VWL
の昇圧ステップに対応させて、所定のタイミングで、ビ
ット線電圧VB3(=1.5V)を供給するビット線電
圧供給ラインVBL3、ビット線電圧VB2(=1.5
V)を供給するビット線電圧供給ラインVBL2の電圧
を、順次、VCCレベルに切り換え、メモリセルのチャネ
ルをビット線から切り離す。これにより、書き込みデー
タが「110」のメモリセルのチャネル電圧、「10
x」のメモリセルのチャネル電圧を、ワード線との容量
結合によって所定の書き込み電位にブーストする。
トを採用しながらも、書き込みデータに対応した理想的
な電圧を書き込み対象のメモリセルのチャネルに印加
し、書き込み時間を短縮する。 【解決手段】 8値型のNAND型フラッシュメモリの
書き込み動作時において、ドレイン側選択ゲート線DS
GをVCCレベルに設定し、セルフブーストを用いて多値
並列書き込みを行う。選択ビット線を書き込みデータに
応じたビット線電圧に設定した後、ワード線電圧VWLを
3段のステップで昇圧する。この際、ワード線電圧VWL
の昇圧ステップに対応させて、所定のタイミングで、ビ
ット線電圧VB3(=1.5V)を供給するビット線電
圧供給ラインVBL3、ビット線電圧VB2(=1.5
V)を供給するビット線電圧供給ラインVBL2の電圧
を、順次、VCCレベルに切り換え、メモリセルのチャネ
ルをビット線から切り離す。これにより、書き込みデー
タが「110」のメモリセルのチャネル電圧、「10
x」のメモリセルのチャネル電圧を、ワード線との容量
結合によって所定の書き込み電位にブーストする。
Description
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびそのデータ書き込み方法に関し、特に、
1つのメモリセルに2ビット以上の多値データを記憶す
る多値型の不揮発性半導体記憶装置およびそのデータ書
き込みに適用して好適なものである。
記憶装置およびそのデータ書き込み方法に関し、特に、
1つのメモリセルに2ビット以上の多値データを記憶す
る多値型の不揮発性半導体記憶装置およびそのデータ書
き込みに適用して好適なものである。
【0002】
【従来の技術】近年、各種記録装置やハードディスク装
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からNOR型とNAND
型とに分けられる。また、フラッシュメモリ等の不揮発
性半導体記憶装置においては、1個のメモリセルに対し
て「0」,「1」の2つの値をとるデータを記憶する2
値型のものが通常であるが、最近では、半導体記憶装置
の大容量化の要求に伴い、1個のメモリセルに3値以上
(2ビット以上)の多値データを記憶するいわゆる多値
型の不揮発性半導体記憶装置が提案されている。
置に比べて電気的特性に優れたフラッシュメモリが映像
・音声機器や携帯用情報機器等における記録媒体として
普及しつつある。フラッシュメモリは、電気的書き換え
可能な不揮発性半導体記憶装置であり、大別してそのメ
モリセルの接続関係および構造からNOR型とNAND
型とに分けられる。また、フラッシュメモリ等の不揮発
性半導体記憶装置においては、1個のメモリセルに対し
て「0」,「1」の2つの値をとるデータを記憶する2
値型のものが通常であるが、最近では、半導体記憶装置
の大容量化の要求に伴い、1個のメモリセルに3値以上
(2ビット以上)の多値データを記憶するいわゆる多値
型の不揮発性半導体記憶装置が提案されている。
【0003】そのような多値型の不揮発性半導体記憶装
置としては、例えば、1個のメモリセルトランジスタに
2ビットからなり4値をとるデータを記憶する4値型の
NAND型フラッシュメモリや、1個のメモリセルトラ
ンジスタに3ビットからなり8値をとるデータを記憶す
る8値型のNAND型フラッシュメモリなどがある。図
7に、8値型のNAND型フラッシュメモリにおけるメ
モリセルトランジスタのしきい値電圧Vthの分布とデー
タ内容との対応関係を示す。図7において、グラフの縦
軸はメモリセルトランジスタのしきい値電圧Vthを示
し、グラフの横軸はメモリセルトランジスタの分布頻度
を示す。
置としては、例えば、1個のメモリセルトランジスタに
2ビットからなり4値をとるデータを記憶する4値型の
NAND型フラッシュメモリや、1個のメモリセルトラ
ンジスタに3ビットからなり8値をとるデータを記憶す
る8値型のNAND型フラッシュメモリなどがある。図
7に、8値型のNAND型フラッシュメモリにおけるメ
モリセルトランジスタのしきい値電圧Vthの分布とデー
タ内容との対応関係を示す。図7において、グラフの縦
軸はメモリセルトランジスタのしきい値電圧Vthを示
し、グラフの横軸はメモリセルトランジスタの分布頻度
を示す。
【0004】図7に示すように、8値型のNAND型フ
ラッシュメモリにおいて、メモリセルトランジスタのし
きい値電圧Vthは、「000」、「001」、「01
0」、「011」、「100」、「101」、「11
0」、「111」の各データ内容に対応する8状態(分
布7〜分布0)をとる。図7中、VVF1,VVF2,VVF3,V
VF4,VVF5,VVF6,VVF7 は各状態に対応するベリファイ
動作における読み出し時の選択ワード線電圧を表し、V
RD1,VRD2,VRD3,VRD4,VRD5,VRD6,VRD7 は各状態に
対応する通常読み出し動作における選択ワード線電圧を
表す。その大小関係は、VVF7 >VRD7 >VVF6 >VRD
6 >VVF5 >VRD5 >VVF4 >VRD4 >VVF3 >VRD3
>VVF2 >VRD2 >VVF1 >VRD1 とされ、一例を挙げ
ると、VVF7=3.8V,VRD7 =3.6V,VVF6 =
3.2V,VRD6 =3.0V,VVF5=2.6V,VRD5
=2.4V,VVF4 =2.0V,VRD4 =1.8V,
VVF3=1.4V,VRD3 =1.2V,VVF2 =0.8
V,VRD2 =0.6V,VVF1=0.2V,VRD1 =0
Vである。
ラッシュメモリにおいて、メモリセルトランジスタのし
きい値電圧Vthは、「000」、「001」、「01
0」、「011」、「100」、「101」、「11
0」、「111」の各データ内容に対応する8状態(分
布7〜分布0)をとる。図7中、VVF1,VVF2,VVF3,V
VF4,VVF5,VVF6,VVF7 は各状態に対応するベリファイ
動作における読み出し時の選択ワード線電圧を表し、V
RD1,VRD2,VRD3,VRD4,VRD5,VRD6,VRD7 は各状態に
対応する通常読み出し動作における選択ワード線電圧を
表す。その大小関係は、VVF7 >VRD7 >VVF6 >VRD
6 >VVF5 >VRD5 >VVF4 >VRD4 >VVF3 >VRD3
>VVF2 >VRD2 >VVF1 >VRD1 とされ、一例を挙げ
ると、VVF7=3.8V,VRD7 =3.6V,VVF6 =
3.2V,VRD6 =3.0V,VVF5=2.6V,VRD5
=2.4V,VVF4 =2.0V,VRD4 =1.8V,
VVF3=1.4V,VRD3 =1.2V,VVF2 =0.8
V,VRD2 =0.6V,VVF1=0.2V,VRD1 =0
Vである。
【0005】ところで、一般に、多値型のNAND型フ
ラッシュメモリにおいては、メモリセルへのデータの書
き込み方法として、書き込みデータに応じてビット線電
圧を変えて、多値データを一括(並列)に書き込む、い
わゆる多値並列書き込みがその書き込み動作の高速化を
図る観点から採用される。この8値型のNAND型フラ
ッシュメモリの場合、理想的には、図7中(a)に示す
ように、例えば、書き込みデータが「000」の場合の
ビット線電圧を0Vに、書き込みデータが「001」の
場合のビット線電圧を0.6Vに、書き込みデータが
「010」の場合のビット線電圧を1.2Vに、書き込
みデータが「011」の場合のビット線電圧を1.8V
に、書き込みデータが「100」の場合のビット線電圧
を2.4Vに、書き込みデータが「101」の場合のビ
ット線電圧を3.0Vに、書き込みデータが「110」
の場合のビット線電圧を3.6Vに、書き込みデータが
「111」の場合のビット線電圧を8.0Vに設定すれ
ば、書き込みレベルの異なる全てのデータの書き込みを
ほぼ同時に終了させることが可能である。
ラッシュメモリにおいては、メモリセルへのデータの書
き込み方法として、書き込みデータに応じてビット線電
圧を変えて、多値データを一括(並列)に書き込む、い
わゆる多値並列書き込みがその書き込み動作の高速化を
図る観点から採用される。この8値型のNAND型フラ
ッシュメモリの場合、理想的には、図7中(a)に示す
ように、例えば、書き込みデータが「000」の場合の
ビット線電圧を0Vに、書き込みデータが「001」の
場合のビット線電圧を0.6Vに、書き込みデータが
「010」の場合のビット線電圧を1.2Vに、書き込
みデータが「011」の場合のビット線電圧を1.8V
に、書き込みデータが「100」の場合のビット線電圧
を2.4Vに、書き込みデータが「101」の場合のビ
ット線電圧を3.0Vに、書き込みデータが「110」
の場合のビット線電圧を3.6Vに、書き込みデータが
「111」の場合のビット線電圧を8.0Vに設定すれ
ば、書き込みレベルの異なる全てのデータの書き込みを
ほぼ同時に終了させることが可能である。
【0006】
【発明が解決しようとする課題】しかしながら、実際の
NAND型フラッシュメモリの書き込み動作において
は、省電力化および素子面積の低減を図る観点から、い
わゆるセルフブーストまたはローカルセルフブーストと
いう手法が用いられる。
NAND型フラッシュメモリの書き込み動作において
は、省電力化および素子面積の低減を図る観点から、い
わゆるセルフブーストまたはローカルセルフブーストと
いう手法が用いられる。
【0007】ここで、図8を参照して、セルフブースト
を用いた書き込み方法について説明する。NAND型フ
ラッシュメモリにおけるメモリセルは、フローティング
ゲート(FG)およびコントロールゲート(CG)を有
するMOSトランジスタにより構成されている。そし
て、このメモリセルトランジスタが所定の複数個直列に
接続されたものによりメモリストリングが構成されてい
る。NAND型フラッシュメモリのメモリセルアレイに
おいては、メモリストリングが複数個並列に配置され、
同一行のメモリセルトランジスタが共通のワード線によ
って接続されている。図8に示す例では、8個の直列に
接続されたメモリセルトランジスタM0 〜M7 によって
一つのメモリストリングが構成されている。メモリスト
リングの一端(メモリセルトランジスタM7 のドレイ
ン)は選択トランジスタDSを介してビット線BLと接
続され、メモリストリングの他端(メモリセルトランジ
スタM0 のソース)は選択トランジスタSSを介してソ
ース線SLと接続されている。そして、メモリセルトラ
ンジスタM0 〜M7 のコントロールゲートがそれぞれワ
ード線WL0〜WL7と接続され、選択トランジスタD
Sのゲートがドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSSのゲートがソース側選択ゲー
ト線SSGと接続されている。
を用いた書き込み方法について説明する。NAND型フ
ラッシュメモリにおけるメモリセルは、フローティング
ゲート(FG)およびコントロールゲート(CG)を有
するMOSトランジスタにより構成されている。そし
て、このメモリセルトランジスタが所定の複数個直列に
接続されたものによりメモリストリングが構成されてい
る。NAND型フラッシュメモリのメモリセルアレイに
おいては、メモリストリングが複数個並列に配置され、
同一行のメモリセルトランジスタが共通のワード線によ
って接続されている。図8に示す例では、8個の直列に
接続されたメモリセルトランジスタM0 〜M7 によって
一つのメモリストリングが構成されている。メモリスト
リングの一端(メモリセルトランジスタM7 のドレイ
ン)は選択トランジスタDSを介してビット線BLと接
続され、メモリストリングの他端(メモリセルトランジ
スタM0 のソース)は選択トランジスタSSを介してソ
ース線SLと接続されている。そして、メモリセルトラ
ンジスタM0 〜M7 のコントロールゲートがそれぞれワ
ード線WL0〜WL7と接続され、選択トランジスタD
Sのゲートがドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSSのゲートがソース側選択ゲー
ト線SSGと接続されている。
【0008】セルフブーストを用いた書き込み方法にお
いては、ドレイン側選択ゲート線DSGの電圧がVCCレ
ベルに設定されると共に、ソース側選択ゲート線SSG
の電圧がGNDレベルに設定される。そして、アドレス
デコード信号によって書き込み対象とされるメモリスト
リングが選択されると、選択されたメモリストリングと
接続されたビット線が書き込みデータに応じた電圧VBL
に設定されると共に、非選択のメモリストリングと接続
されたビット線がプリチャージレベルのままフローティ
ング状態にされる。この後、書き込み対象ページとされ
た選択ワード線(図8に示す例ではワード線WL4)が
所定の書き込み電圧VPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Vpass(<VPG
M )に設定され、書き込み対象のメモリセルトランジス
タにデータの書き込みがなされる。
いては、ドレイン側選択ゲート線DSGの電圧がVCCレ
ベルに設定されると共に、ソース側選択ゲート線SSG
の電圧がGNDレベルに設定される。そして、アドレス
デコード信号によって書き込み対象とされるメモリスト
リングが選択されると、選択されたメモリストリングと
接続されたビット線が書き込みデータに応じた電圧VBL
に設定されると共に、非選択のメモリストリングと接続
されたビット線がプリチャージレベルのままフローティ
ング状態にされる。この後、書き込み対象ページとされ
た選択ワード線(図8に示す例ではワード線WL4)が
所定の書き込み電圧VPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Vpass(<VPG
M )に設定され、書き込み対象のメモリセルトランジス
タにデータの書き込みがなされる。
【0009】このとき、書き込みデータが消去状態と同
じ(書き込みデータが「111」)のメモリセルトラン
ジスタのチャネルおよび非選択側のメモリストリングの
メモリセルトランジスタのチャネルは、そのメモリスト
リングのドレイン側の選択トランジスタDSによって対
応するビット線BLから切り離され、ワード線(主に非
選択ワード線)との容量結合により非書き込み電位にブ
ーストされる。
じ(書き込みデータが「111」)のメモリセルトラン
ジスタのチャネルおよび非選択側のメモリストリングの
メモリセルトランジスタのチャネルは、そのメモリスト
リングのドレイン側の選択トランジスタDSによって対
応するビット線BLから切り離され、ワード線(主に非
選択ワード線)との容量結合により非書き込み電位にブ
ーストされる。
【0010】しかしながら、セルフブーストまたはロー
カルセルフブーストを用いた書き込み方法では、上述し
たように、ドレイン側選択ゲート線DSGがVCCレベル
に設定されるため、ビット線BLを介してメモリストリ
ングのメモリセルトランジスタのチャネルに供給できる
電圧は、メモリストリングのドレイン側の選択トランジ
スタDSによってVCC−VthDSG (VthDSG は選択トラ
ンジスタDSのしきい値電圧)に制限される。したがっ
て、書き込み時にビット線BLに印加できる電圧の上限
は、VCC−VthDSG からマージンを見た電圧、例えば
1.5Vとなる。
カルセルフブーストを用いた書き込み方法では、上述し
たように、ドレイン側選択ゲート線DSGがVCCレベル
に設定されるため、ビット線BLを介してメモリストリ
ングのメモリセルトランジスタのチャネルに供給できる
電圧は、メモリストリングのドレイン側の選択トランジ
スタDSによってVCC−VthDSG (VthDSG は選択トラ
ンジスタDSのしきい値電圧)に制限される。したがっ
て、書き込み時にビット線BLに印加できる電圧の上限
は、VCC−VthDSG からマージンを見た電圧、例えば
1.5Vとなる。
【0011】また、多値型のNAND型フラッシュメモ
リにおいては、書き込み速度の点からは、書き込みデー
タに応じて設定されるビット線電圧が書き込みデータと
1対1に対応していることが望ましい。しかしながら、
8値型のNAND型フラッシュメモリにおいては、8値
のラッチ回路をビット線数本分のピッチに収める必要が
あるため、現実的には、書き込みデータが「00x」
(x:0または1)の場合のビット線電圧を0V、書き
込みデータが「01x」(x:0または1)の場合のビ
ット線電圧をVB1、書き込みデータが「10x」
(x:0または1)の場合のビット線電圧をVB2、書
き込みデータが「110」の場合の電圧をVB3、書き
込みデータが「111」の場合のビット線電圧をV
CC(ただし、VB1,VB2,VB3は0Vより大きく
VCCより小さい電圧)といった具合に、複数のデータに
対して1つのビット線電圧を設定することが行われてい
る。
リにおいては、書き込み速度の点からは、書き込みデー
タに応じて設定されるビット線電圧が書き込みデータと
1対1に対応していることが望ましい。しかしながら、
8値型のNAND型フラッシュメモリにおいては、8値
のラッチ回路をビット線数本分のピッチに収める必要が
あるため、現実的には、書き込みデータが「00x」
(x:0または1)の場合のビット線電圧を0V、書き
込みデータが「01x」(x:0または1)の場合のビ
ット線電圧をVB1、書き込みデータが「10x」
(x:0または1)の場合のビット線電圧をVB2、書
き込みデータが「110」の場合の電圧をVB3、書き
込みデータが「111」の場合のビット線電圧をV
CC(ただし、VB1,VB2,VB3は0Vより大きく
VCCより小さい電圧)といった具合に、複数のデータに
対して1つのビット線電圧を設定することが行われてい
る。
【0012】したがって、これまで、8値型のNAND
型フラッシュメモリにおける実際の書き込み時には、例
えば図7中(b)に示すように、書き込みデータが「0
0x」(x:0または1)の場合のビット線電圧が0V
に、書き込みデータが「01x」(x:0または1)の
場合のビット線電圧が1.2Vに、書き込みデータが
「10x」(x:0または1)の場合のビット線電圧が
1.5Vに、書き込みデータが「110」の場合のビッ
ト線電圧が1.5Vに、書き込みデータが「111」の
場合のビット線電圧がVCCに設定され、これによって多
値並列書き込みが行われている。
型フラッシュメモリにおける実際の書き込み時には、例
えば図7中(b)に示すように、書き込みデータが「0
0x」(x:0または1)の場合のビット線電圧が0V
に、書き込みデータが「01x」(x:0または1)の
場合のビット線電圧が1.2Vに、書き込みデータが
「10x」(x:0または1)の場合のビット線電圧が
1.5Vに、書き込みデータが「110」の場合のビッ
ト線電圧が1.5Vに、書き込みデータが「111」の
場合のビット線電圧がVCCに設定され、これによって多
値並列書き込みが行われている。
【0013】以下に、図面を参照して、多値並列書き込
みを行うようにした8値型のNAND型フラッシュメモ
リの構成およびその書き込み動作について説明する。
みを行うようにした8値型のNAND型フラッシュメモ
リの構成およびその書き込み動作について説明する。
【0014】図9は、先に本願出願人により提案されて
いる8値型のNAND型フラッシュメモリの主要部を示
す。図9において、符号101はメモリセルアレイを示
し、符号102はビット線電圧発生回路を示す。
いる8値型のNAND型フラッシュメモリの主要部を示
す。図9において、符号101はメモリセルアレイを示
し、符号102はビット線電圧発生回路を示す。
【0015】図9に示すように、メモリセルアレイ10
1は、例えば、フローティングゲート(FG)およびコ
ントロールゲート(CG)を有し、それぞれが3ビット
のメモリセルとして機能するMOSトランジスタ(メモ
リセルトランジスタ)がマトリクス状に配置されたもの
であり、同一行のメモリセルトランジスタのコントロー
ルゲートが共通のワード線WL0〜WL15に接続され
たメモリストリングA0〜Anにより構成されている。
なお、図9においては、メモリストリングA2以降が図
示省略されている。
1は、例えば、フローティングゲート(FG)およびコ
ントロールゲート(CG)を有し、それぞれが3ビット
のメモリセルとして機能するMOSトランジスタ(メモ
リセルトランジスタ)がマトリクス状に配置されたもの
であり、同一行のメモリセルトランジスタのコントロー
ルゲートが共通のワード線WL0〜WL15に接続され
たメモリストリングA0〜Anにより構成されている。
なお、図9においては、メモリストリングA2以降が図
示省略されている。
【0016】メモリストリングは、メモリセルトランジ
スタが直列に複数個接続されたものである。メモリスト
リングA0は、メモリセルトランジスタM0-0 〜M15-0
により構成されている。メモリセルトランジスタM15-0
のドレインが選択トランジスタDS0のソースと接続さ
れ、選択トランジスタDS0のドレインがビット線BL
0と接続されている。一方、メモリセルトランジスタM
0-0 のソースが選択トランジスタSS0のドレインと接
続され、選択トランジスタSS0のソースがソース線S
Lと接続されている。また、メモリセルトランジスタM
0-0 〜M15-0のコントロールゲートが、それぞれワード
線WL0〜WL15と接続されている。同様に、メモリ
ストリングA1は、メモリセルトランジスタM0-1 〜M
15-1により構成されている。メモリセルトランジスタM
15-1のドレインが選択トランジスタDS1のソースと接
続され、選択トランジスタDS1のドレインがビット線
BL1と接続されている。一方、メモリセルトランジス
タM0-1 のソースが選択トランジスタSS1のドレイン
と接続され、選択トランジスタSS1のソースがソース
線SLと接続されている。また、メモリセルトランジス
タM0-1 〜M15-1のコントロールゲートが、それぞれワ
ード線WL0〜WL15と接続されている。
スタが直列に複数個接続されたものである。メモリスト
リングA0は、メモリセルトランジスタM0-0 〜M15-0
により構成されている。メモリセルトランジスタM15-0
のドレインが選択トランジスタDS0のソースと接続さ
れ、選択トランジスタDS0のドレインがビット線BL
0と接続されている。一方、メモリセルトランジスタM
0-0 のソースが選択トランジスタSS0のドレインと接
続され、選択トランジスタSS0のソースがソース線S
Lと接続されている。また、メモリセルトランジスタM
0-0 〜M15-0のコントロールゲートが、それぞれワード
線WL0〜WL15と接続されている。同様に、メモリ
ストリングA1は、メモリセルトランジスタM0-1 〜M
15-1により構成されている。メモリセルトランジスタM
15-1のドレインが選択トランジスタDS1のソースと接
続され、選択トランジスタDS1のドレインがビット線
BL1と接続されている。一方、メモリセルトランジス
タM0-1 のソースが選択トランジスタSS1のドレイン
と接続され、選択トランジスタSS1のソースがソース
線SLと接続されている。また、メモリセルトランジス
タM0-1 〜M15-1のコントロールゲートが、それぞれワ
ード線WL0〜WL15と接続されている。
【0017】このようにメモリストリングA0,A1と
各線とが接続され、他のメモリストリングA2〜Anに
関しても同様の接続関係とされている。したがって、メ
モリストリングA0〜Anの一端は、選択トランジスタ
DS0〜DSnを介してビット線BL0〜BLnと接続
され、メモリストリングA0〜Anの他端は、選択トラ
ンジスタSS0〜SSnを介してソース線SLと接続さ
れている。そして、選択トランジスタDS0〜DSnの
ゲートが共通のドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSS0〜SSnのゲートが共通の
ソース側選択ゲート線SSGと接続されている。メモリ
セルアレイ101においては、上述のようなメモリスト
リングA0〜Anが並列に配置されている。
各線とが接続され、他のメモリストリングA2〜Anに
関しても同様の接続関係とされている。したがって、メ
モリストリングA0〜Anの一端は、選択トランジスタ
DS0〜DSnを介してビット線BL0〜BLnと接続
され、メモリストリングA0〜Anの他端は、選択トラ
ンジスタSS0〜SSnを介してソース線SLと接続さ
れている。そして、選択トランジスタDS0〜DSnの
ゲートが共通のドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSS0〜SSnのゲートが共通の
ソース側選択ゲート線SSGと接続されている。メモリ
セルアレイ101においては、上述のようなメモリスト
リングA0〜Anが並列に配置されている。
【0018】ビット線BL0およびBL1に対応して設
けられているビット線電圧発生回路102は、nチャネ
ルMOSトランジスタからなるトランジスタN101〜
N111、インバータの入出力同士を結合してなるラッ
チ回路LQ2,LQ1,LQ0およびpチャネルMOS
トランジスタからなるトランジスタP101により構成
されている。また、ビット線電圧発生回路102から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンVBL1,VBL2,VBL3が導出されている。こ
のNAND型フラッシュメモリにおいては、ラッチ回路
LQ2〜LQ0を含む1つのビット線電圧発生回路10
2に対して2本のビット線が選択的に接続される構成
(ビット線shared)を採っている。なお、ビット線BL
2以降に対応するビット線電圧発生回路も同様の構成と
されており、これらの部分に関する説明は、説明を簡単
とするため省略する。
けられているビット線電圧発生回路102は、nチャネ
ルMOSトランジスタからなるトランジスタN101〜
N111、インバータの入出力同士を結合してなるラッ
チ回路LQ2,LQ1,LQ0およびpチャネルMOS
トランジスタからなるトランジスタP101により構成
されている。また、ビット線電圧発生回路102から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンVBL1,VBL2,VBL3が導出されている。こ
のNAND型フラッシュメモリにおいては、ラッチ回路
LQ2〜LQ0を含む1つのビット線電圧発生回路10
2に対して2本のビット線が選択的に接続される構成
(ビット線shared)を採っている。なお、ビット線BL
2以降に対応するビット線電圧発生回路も同様の構成と
されており、これらの部分に関する説明は、説明を簡単
とするため省略する。
【0019】ビット線電圧発生回路102により、書き
込み時に、書き込みデータに応じたビット線電圧が発生
され、そのビット線電圧がビット線BL0,BL1を通
じてメモリセルアレイ101のメモリセルトランジスタ
のチャネルに与えられる。
込み時に、書き込みデータに応じたビット線電圧が発生
され、そのビット線電圧がビット線BL0,BL1を通
じてメモリセルアレイ101のメモリセルトランジスタ
のチャネルに与えられる。
【0020】ビット線BL0とノードSAとの間には、
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN101およびHN103が直列に接続されて
いる。また、ビット線BL1とノードSAとの間には、
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN102およびHN104が直列に接続されて
いる。トランジスタHN101,HN102のゲートに
共通の制御信号TRNが供給される。トランジスタHN
103のゲートにアドレスデコード信号AiBが供給さ
れ、トランジスタHN104のゲートにアドレスデコー
ド信号AiNが供給される。
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN101およびHN103が直列に接続されて
いる。また、ビット線BL1とノードSAとの間には、
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN102およびHN104が直列に接続されて
いる。トランジスタHN101,HN102のゲートに
共通の制御信号TRNが供給される。トランジスタHN
103のゲートにアドレスデコード信号AiBが供給さ
れ、トランジスタHN104のゲートにアドレスデコー
ド信号AiNが供給される。
【0021】ビット線電圧発生回路102においては、
ノードSAと電源電圧Vcc(VCCは例えば3.3V)の
供給ラインとの間にトランジスタP101が接続されて
いる。トランジスタP101のゲートには制御信号Vre
f が供給される。また、ノードSAと接地ラインとの間
にトランジスタN101が接続されている。トランジス
タN101のゲートには制御信号DISが供給される。
ノードSAと電源電圧Vcc(VCCは例えば3.3V)の
供給ラインとの間にトランジスタP101が接続されて
いる。トランジスタP101のゲートには制御信号Vre
f が供給される。また、ノードSAと接地ラインとの間
にトランジスタN101が接続されている。トランジス
タN101のゲートには制御信号DISが供給される。
【0022】また、ビット線電圧発生回路102におい
ては、トランジスタN102のドレインがノードSAと
接続されている。トランジスタN102のソースがトラ
ンジスタN103,N105、N107、N109のド
レインと接続されている。トランジスタN102のゲー
トには制御信号PGMが供給される。
ては、トランジスタN102のドレインがノードSAと
接続されている。トランジスタN102のソースがトラ
ンジスタN103,N105、N107、N109のド
レインと接続されている。トランジスタN102のゲー
トには制御信号PGMが供給される。
【0023】トランジスタN102のソースと接地ライ
ンとの間にトランジスタN103,N104が直列に接
続されている。トランジスタN102のソースとビット
線電圧供給ラインVBL1との間にトランジスタN10
5,N106が直列に接続されている。トランジスタN
102のソースとビット線電圧供給ラインVBL2との
間にトランジスタN107,N108が直列に接続され
ている。トランジスタN102のソースとビット線電圧
供給ラインVBL3との間にトランジスタN109,N
110,N111が直列に接続されている。
ンとの間にトランジスタN103,N104が直列に接
続されている。トランジスタN102のソースとビット
線電圧供給ラインVBL1との間にトランジスタN10
5,N106が直列に接続されている。トランジスタN
102のソースとビット線電圧供給ラインVBL2との
間にトランジスタN107,N108が直列に接続され
ている。トランジスタN102のソースとビット線電圧
供給ラインVBL3との間にトランジスタN109,N
110,N111が直列に接続されている。
【0024】ラッチ回路LQ2,LQ1,LQ0はそれ
ぞれ記憶ノードQ2,Q1,Q0と、その反転記憶ノー
ド/Q2,/Q1,/Q0とを有している。なお、/は
反転を示すバーを意味している。
ぞれ記憶ノードQ2,Q1,Q0と、その反転記憶ノー
ド/Q2,/Q1,/Q0とを有している。なお、/は
反転を示すバーを意味している。
【0025】ラッチ回路LQ2の反転記憶ノード/Q2
はトランジスタN104,N106のゲートと接続さ
れ、記憶ノードQ2はトランジスタN107,N109
のゲートと接続されている。ラッチ回路LQ1の反転記
憶ノード/Q1はトランジスタN103,N108のゲ
ートと接続され、記憶ノードQ1はトランジスタN10
5,N110のゲートと接続されている。ラッチ回路L
Q0の反転記憶ノード/Q0はトランジスタN111の
ゲートと接続されている。
はトランジスタN104,N106のゲートと接続さ
れ、記憶ノードQ2はトランジスタN107,N109
のゲートと接続されている。ラッチ回路LQ1の反転記
憶ノード/Q1はトランジスタN103,N108のゲ
ートと接続され、記憶ノードQ1はトランジスタN10
5,N110のゲートと接続されている。ラッチ回路L
Q0の反転記憶ノード/Q0はトランジスタN111の
ゲートと接続されている。
【0026】次に、この8値型のNAND型フラッシュ
メモリの書き込み動作について、図10のタイミングチ
ャートを参照して説明する。
メモリの書き込み動作について、図10のタイミングチ
ャートを参照して説明する。
【0027】書き込み動作の前には、制御信号PGMが
ローレベル(GNDレベル)に設定されてトランジスタ
N102がオフされ、ビット線BL0,BL1と書き込
み制御回路102とが切り離されている。そして、制御
信号DISがハイレベル(Vccレベル)に、制御信号T
RNおよびアドレスデコード信号AiB,AiNが(V
cc−Vth)レベルに設定されている。このときトランジ
スタHN101,HN102,HN103,HN104
およびトランジスタN101がオンしていることによ
り、全ビット線は接地されている。また、ビット線電圧
供給ラインVBL1は電圧VB1に、ビット線電圧供給
ラインVBL2は電圧VB2に、ビット線電圧供給ライ
ンVBL3は電圧VB3に設定されている。これらの電
圧VB1,VB2,VB3は0Vより大きくVCCより小
さい電圧であり、一例をあげると、電圧VB1=1.2
V、電圧VB2=1.5V、電圧VB3=1.5Vであ
る。
ローレベル(GNDレベル)に設定されてトランジスタ
N102がオフされ、ビット線BL0,BL1と書き込
み制御回路102とが切り離されている。そして、制御
信号DISがハイレベル(Vccレベル)に、制御信号T
RNおよびアドレスデコード信号AiB,AiNが(V
cc−Vth)レベルに設定されている。このときトランジ
スタHN101,HN102,HN103,HN104
およびトランジスタN101がオンしていることによ
り、全ビット線は接地されている。また、ビット線電圧
供給ラインVBL1は電圧VB1に、ビット線電圧供給
ラインVBL2は電圧VB2に、ビット線電圧供給ライ
ンVBL3は電圧VB3に設定されている。これらの電
圧VB1,VB2,VB3は0Vより大きくVCCより小
さい電圧であり、一例をあげると、電圧VB1=1.2
V、電圧VB2=1.5V、電圧VB3=1.5Vであ
る。
【0028】この状態で書き込みが起動された場合に
は、書き込みデータがデータバスを介してビット線電圧
発生回路102のラッチ回路LQ2,LQ1,LQ0に
供給され、そして、その書き込みデータがラッチ回路L
Q2,LQ1,LQ0に取り込まれて保持される。その
後、制御信号DISがローレベルに切り換えられ、ビッ
ト線BL0,BL1が接地ラインと切り離される。そし
て、制御信号TRNおよびアドレスデコード信号Ai
B,AiNがVCC以上の所定のハイレベル、例えばP5
V(読み出し時のパス電圧で5〜6V程度の電圧)レベ
ルに設定されると共に、制御信号Vref がローレベル
(GNDレベル)に設定される。これにより、全ビット
線がVccに充電される。また、メモリセルアレイ101
のドレイン側選択ゲート線DSGがVCCレベルに、ソー
ス側選択ゲート線SSGがGNDレベルに設定される。
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0およびメモリストリングA1のメモリセルト
ランジスタのチャネルCH1は、(VCC−VthDSG )に
充電される。VthDSG は選択トランジスタDS0〜DS
nのしきい値電圧である。
は、書き込みデータがデータバスを介してビット線電圧
発生回路102のラッチ回路LQ2,LQ1,LQ0に
供給され、そして、その書き込みデータがラッチ回路L
Q2,LQ1,LQ0に取り込まれて保持される。その
後、制御信号DISがローレベルに切り換えられ、ビッ
ト線BL0,BL1が接地ラインと切り離される。そし
て、制御信号TRNおよびアドレスデコード信号Ai
B,AiNがVCC以上の所定のハイレベル、例えばP5
V(読み出し時のパス電圧で5〜6V程度の電圧)レベ
ルに設定されると共に、制御信号Vref がローレベル
(GNDレベル)に設定される。これにより、全ビット
線がVccに充電される。また、メモリセルアレイ101
のドレイン側選択ゲート線DSGがVCCレベルに、ソー
ス側選択ゲート線SSGがGNDレベルに設定される。
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0およびメモリストリングA1のメモリセルト
ランジスタのチャネルCH1は、(VCC−VthDSG )に
充電される。VthDSG は選択トランジスタDS0〜DS
nのしきい値電圧である。
【0029】その後、アドレスデコード信号AiB,A
iNで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングA0が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Vref がビット線BL0などのリー
ク電流を補償するだけの電流をトランジスタP101が
流すことが可能な所定レベルの電圧(例えば2V)に設
定される。また、アドレスデコード信号AiNがローレ
ベル(GNDレベル)に設定され、トランジスタHN1
04がオフ状態に切り換えられ、非選択側のビット線B
L1がVccに充電された状態でフローティング状態に保
持され、メモリストリングA1のメモリセルトランジス
タのチャネルCH1が(VCC−VthDSG )に保持され
る。
iNで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングA0が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Vref がビット線BL0などのリー
ク電流を補償するだけの電流をトランジスタP101が
流すことが可能な所定レベルの電圧(例えば2V)に設
定される。また、アドレスデコード信号AiNがローレ
ベル(GNDレベル)に設定され、トランジスタHN1
04がオフ状態に切り換えられ、非選択側のビット線B
L1がVccに充電された状態でフローティング状態に保
持され、メモリストリングA1のメモリセルトランジス
タのチャネルCH1が(VCC−VthDSG )に保持され
る。
【0030】そして、一定時間経過後、制御信号PGM
がハイレベルに設定されてトランジスタN102がオン
に切り換えられる。このことで、選択ビット線BL0と
ビット線電圧発生回路102とが接続され、選択ビット
線BL0が書き込みデータに応じた電圧に設定される。
がハイレベルに設定されてトランジスタN102がオン
に切り換えられる。このことで、選択ビット線BL0と
ビット線電圧発生回路102とが接続され、選択ビット
線BL0が書き込みデータに応じた電圧に設定される。
【0031】書き込みデータが「00x」(x:0また
は1)の場合には、トランジスタN103,N104が
オンし、図9においてPATH1で示される電流路が形
成され、ビット線BL0は接地ラインと接続される。し
たがって、ビット線BL0およびメモリストリングA0
のメモリセルトランジスタのチャネルCH0はGNDレ
ベルに放電される。
は1)の場合には、トランジスタN103,N104が
オンし、図9においてPATH1で示される電流路が形
成され、ビット線BL0は接地ラインと接続される。し
たがって、ビット線BL0およびメモリストリングA0
のメモリセルトランジスタのチャネルCH0はGNDレ
ベルに放電される。
【0032】書き込みデータが「01x」(x:0また
は1)の場合には、トランジスタN105,N106が
オンし、図9においてPATH2で示される電流路が形
成され、ビット線BL0はビット線電圧供給ラインVB
L1と接続される。したがって、ビット線BL0および
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0は電圧VB1(=1.2V)に放電される。
は1)の場合には、トランジスタN105,N106が
オンし、図9においてPATH2で示される電流路が形
成され、ビット線BL0はビット線電圧供給ラインVB
L1と接続される。したがって、ビット線BL0および
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0は電圧VB1(=1.2V)に放電される。
【0033】書き込みデータが「10x」(x:0また
は1)の場合には、トランジスタN107,N108が
オンし、図9においてPATH3で示される電流路が形
成され、ビット線BL0はビット線電圧供給ラインVB
L2と接続される。したがって、ビット線BL0および
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0は電圧VB2(=1.5V)に放電される。
は1)の場合には、トランジスタN107,N108が
オンし、図9においてPATH3で示される電流路が形
成され、ビット線BL0はビット線電圧供給ラインVB
L2と接続される。したがって、ビット線BL0および
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0は電圧VB2(=1.5V)に放電される。
【0034】書き込みデータが「110」の場合には、
トランジスタN109,N110,N111がオンし、
図9においてPATH4で示される電流路が形成され、
ビット線BL0はビット線電圧供給ラインVBL3と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB3(=1.5V)に放電される。
トランジスタN109,N110,N111がオンし、
図9においてPATH4で示される電流路が形成され、
ビット線BL0はビット線電圧供給ラインVBL3と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB3(=1.5V)に放電される。
【0035】なお、書き込みデータが「111」の場合
には、電流路が形成されず、ビット線BL0は、接地ラ
インおよびビット線供給ラインVBL1〜VBL3のい
ずれにも接続されない。したがって、ビット線BL0は
Vccに充電された状態でフローティング状態にされ、メ
モリストリングA0のメモリセルトランジスタのチャネ
ルCH0はVCC−VthDSG に保持される。
には、電流路が形成されず、ビット線BL0は、接地ラ
インおよびビット線供給ラインVBL1〜VBL3のい
ずれにも接続されない。したがって、ビット線BL0は
Vccに充電された状態でフローティング状態にされ、メ
モリストリングA0のメモリセルトランジスタのチャネ
ルCH0はVCC−VthDSG に保持される。
【0036】上述したように選択されたメモリストリン
グA0と接続されている選択ビット線BL0が書き込み
データに応じた電圧に設定された後、ワード線WL0〜
WL15のうち、書き込み対象ページとされる選択ワー
ド線が書き込み電圧VPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Vpass(<VPG
M )に設定され、所定のメモリセルトランジスタに対し
て書き込みがなされる。
グA0と接続されている選択ビット線BL0が書き込み
データに応じた電圧に設定された後、ワード線WL0〜
WL15のうち、書き込み対象ページとされる選択ワー
ド線が書き込み電圧VPGM に設定されると共に、それ以
外の非選択ワード線が書き込みパス電圧Vpass(<VPG
M )に設定され、所定のメモリセルトランジスタに対し
て書き込みがなされる。
【0037】このとき、書き込みデータが「111」以
外のメモリセルトランジスタにおいては、選択ワード線
に印加された書き込み電圧VPGM とメモリセルトランジ
スタのチャネル電圧との電界によりファウラーノードハ
イムトンネリング(Fowler-Nordheim Tunneling :以後
FNトンネリング)現象が起こり、データの書き込みが
なされる。また、書き込みデータが「111」のメモリ
セルトランジスタのチャネルおよび非選択側のメモリス
トリングA1のメモリセルトランジスタのチャネルCH
1は、ドレイン側の選択トランジスタDS0,DS1に
よってビット線BL0,BL1から切り離され、ワード
線との容量結合により非書き込み電位にブーストされ、
これらのメモリセルトランジスタにはデータの書き込み
がなされないようになっている。
外のメモリセルトランジスタにおいては、選択ワード線
に印加された書き込み電圧VPGM とメモリセルトランジ
スタのチャネル電圧との電界によりファウラーノードハ
イムトンネリング(Fowler-Nordheim Tunneling :以後
FNトンネリング)現象が起こり、データの書き込みが
なされる。また、書き込みデータが「111」のメモリ
セルトランジスタのチャネルおよび非選択側のメモリス
トリングA1のメモリセルトランジスタのチャネルCH
1は、ドレイン側の選択トランジスタDS0,DS1に
よってビット線BL0,BL1から切り離され、ワード
線との容量結合により非書き込み電位にブーストされ、
これらのメモリセルトランジスタにはデータの書き込み
がなされないようになっている。
【0038】上述のように構成された8値型のNAND
型フラッシュメモリにおいては、書き込みレベルの異な
る書き込みデータが並列に書き込まれるため、各レベル
の書き込みデータをステップ毎に書き込む場合に比べて
書き込み時間が短縮されるという利点がある。
型フラッシュメモリにおいては、書き込みレベルの異な
る書き込みデータが並列に書き込まれるため、各レベル
の書き込みデータをステップ毎に書き込む場合に比べて
書き込み時間が短縮されるという利点がある。
【0039】しかしながら、上述した8値型のNAND
型フラッシュメモリの書き込み動作においては、書き込
むべきデータの書き込みレベルが浅いメモリセルトラン
ジスタほど、理想的なビット線電圧と実際のビット線電
圧との差(メモリセルトランジスタのチャネル電圧の理
想値と実際の値との差)が大きくなっている。また、実
際の書き込み動作は、選択ワード線に印加される書き込
み電圧VPGM が所定の初期電圧から開始され、徐々に所
定のステップ幅で段階的に書き込み電圧VPGMを増加さ
せながら書き込みを順次行うISPP(Incremental St
ep Pulse Programming)と称される方法によりなされ
る。
型フラッシュメモリの書き込み動作においては、書き込
むべきデータの書き込みレベルが浅いメモリセルトラン
ジスタほど、理想的なビット線電圧と実際のビット線電
圧との差(メモリセルトランジスタのチャネル電圧の理
想値と実際の値との差)が大きくなっている。また、実
際の書き込み動作は、選択ワード線に印加される書き込
み電圧VPGM が所定の初期電圧から開始され、徐々に所
定のステップ幅で段階的に書き込み電圧VPGMを増加さ
せながら書き込みを順次行うISPP(Incremental St
ep Pulse Programming)と称される方法によりなされ
る。
【0040】このため、多値並列書き込みを行う場合
は、書き込みレベルが最も浅く、理想的なビット線電圧
と実際のビット線電圧との差が最も大きい、書き込みデ
ータが「110」のメモリセルトランジスタが過剰書き
込みとならないようにする必要がある。このため、書き
込み開始時の書き込み電圧VPGM は、この書き込みデー
タが「110」のメモリセルのうち書き込み速度が最も
速いメモリセルが1回目の書き込みで丁度書き込みレベ
ルに達するような電圧に設定する必要がある。この場
合、書き込み電圧VPGM が、理想的な初期電圧よりも書
き込みデータが「110」の場合の理想的なビット線電
圧と実際のビット線電圧との差分だけ低い電圧から書き
込みが開始されるため、データ「110」よりも書き込
みレベルが深いメモリセルでは、書き込み開始時の電界
が理想的な場合に比べて低く設定されることになり、そ
の結果、書き込み回数が増えてトータルの書き込み時間
が長くなるという不都合が生じる。
は、書き込みレベルが最も浅く、理想的なビット線電圧
と実際のビット線電圧との差が最も大きい、書き込みデ
ータが「110」のメモリセルトランジスタが過剰書き
込みとならないようにする必要がある。このため、書き
込み開始時の書き込み電圧VPGM は、この書き込みデー
タが「110」のメモリセルのうち書き込み速度が最も
速いメモリセルが1回目の書き込みで丁度書き込みレベ
ルに達するような電圧に設定する必要がある。この場
合、書き込み電圧VPGM が、理想的な初期電圧よりも書
き込みデータが「110」の場合の理想的なビット線電
圧と実際のビット線電圧との差分だけ低い電圧から書き
込みが開始されるため、データ「110」よりも書き込
みレベルが深いメモリセルでは、書き込み開始時の電界
が理想的な場合に比べて低く設定されることになり、そ
の結果、書き込み回数が増えてトータルの書き込み時間
が長くなるという不都合が生じる。
【0041】したがって、この発明の目的は、セルフブ
ーストまたはローカルセルフブーストを採用しながら
も、書き込みデータに対応した理想的な電圧を書き込み
対象のメモリセルのチャネルに印加することができ、書
き込み時間を短縮することができる不揮発性半導体記憶
装置およびそのデータ書き込み方法を提供することにあ
る。
ーストまたはローカルセルフブーストを採用しながら
も、書き込みデータに対応した理想的な電圧を書き込み
対象のメモリセルのチャネルに印加することができ、書
き込み時間を短縮することができる不揮発性半導体記憶
装置およびそのデータ書き込み方法を提供することにあ
る。
【0042】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第1の発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルが複
数個接続され、その一端および他端がゲート電圧に応じ
て導通状態が制御される選択トランジスタを介してビッ
ト線およびソース線に接続されたメモリストリングが並
列に配置されていると共に、同一行のメモリセルの制御
ゲートが共通のワード線に接続され、nビット(n≧
2)の多値データを並列にかつページ単位でメモリセル
に書き込み、この際、書き込み禁止のメモリセルのチャ
ネルをビット線から切り離してワード線との容量結合に
より非書き込み電位に昇圧させるようにした不揮発性半
導体記憶装置であって、書き込み動作時に、書き込み対
象のメモリセルが接続された選択ビット線を書き込みデ
ータに応じたビット線電圧に設定した後、ワード線電圧
を複数のステップで段階的に昇圧させ、この際、ワード
線電圧の昇圧ステップに対応させて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換えて、書き込み対象のメモリセルのチャネル
を、書き込みデータの書き込みレベルが浅いものから、
順次、選択ビット線から切り離してワード線との容量結
合によって昇圧させるようにした書き込み制御手段を有
することを特徴とするものである。
に、この発明の第1の発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルが複
数個接続され、その一端および他端がゲート電圧に応じ
て導通状態が制御される選択トランジスタを介してビッ
ト線およびソース線に接続されたメモリストリングが並
列に配置されていると共に、同一行のメモリセルの制御
ゲートが共通のワード線に接続され、nビット(n≧
2)の多値データを並列にかつページ単位でメモリセル
に書き込み、この際、書き込み禁止のメモリセルのチャ
ネルをビット線から切り離してワード線との容量結合に
より非書き込み電位に昇圧させるようにした不揮発性半
導体記憶装置であって、書き込み動作時に、書き込み対
象のメモリセルが接続された選択ビット線を書き込みデ
ータに応じたビット線電圧に設定した後、ワード線電圧
を複数のステップで段階的に昇圧させ、この際、ワード
線電圧の昇圧ステップに対応させて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換えて、書き込み対象のメモリセルのチャネル
を、書き込みデータの書き込みレベルが浅いものから、
順次、選択ビット線から切り離してワード線との容量結
合によって昇圧させるようにした書き込み制御手段を有
することを特徴とするものである。
【0043】この発明の第2の発明は、ワード線および
ビット線への印加電圧に応じて電荷蓄積部に蓄積された
電荷量が変化し、その変化に応じてしきい値電圧が変化
し、しきい値電圧に応じた値のデータを記憶するメモリ
セルが複数個接続され、その一端および他端がゲート電
圧に応じて導通状態が制御される選択トランジスタを介
してビット線およびソース線に接続されたメモリストリ
ングが並列に配置されていると共に、同一行のメモリセ
ルの制御ゲートが共通のワード線に接続され、nビット
(n≧2)の多値データを並列にかつページ単位でメモ
リセルに書き込み、この際、書き込み禁止のメモリセル
のチャネルをビット線から切り離してワード線との容量
結合により非書き込み電位に昇圧させるようにした不揮
発性半導体記憶装置のデータ書き込み方法であって、書
き込み対象のメモリセルと接続された選択ビット線を書
き込みデータに応じたビット線電圧に設定するステップ
と、ワード線電圧を複数のステップで段階的に昇圧さ
せ、この際、ワード線電圧の昇圧ステップに対応させ
て、所定のタイミングで、選択ビット線の電圧を、書き
込みデータの書き込みレベルが浅いものから、順次、メ
モリストリングとビット線との間の選択トランジスタを
カットオフさせる電圧に切り換えて、書き込み対象のメ
モリセルのチャネルを、書き込みデータの書き込みレベ
ルが浅いものから、順次、選択ビット線から切り離して
ワード線との容量結合によって昇圧させるステップとを
有することを特徴とするものである。
ビット線への印加電圧に応じて電荷蓄積部に蓄積された
電荷量が変化し、その変化に応じてしきい値電圧が変化
し、しきい値電圧に応じた値のデータを記憶するメモリ
セルが複数個接続され、その一端および他端がゲート電
圧に応じて導通状態が制御される選択トランジスタを介
してビット線およびソース線に接続されたメモリストリ
ングが並列に配置されていると共に、同一行のメモリセ
ルの制御ゲートが共通のワード線に接続され、nビット
(n≧2)の多値データを並列にかつページ単位でメモ
リセルに書き込み、この際、書き込み禁止のメモリセル
のチャネルをビット線から切り離してワード線との容量
結合により非書き込み電位に昇圧させるようにした不揮
発性半導体記憶装置のデータ書き込み方法であって、書
き込み対象のメモリセルと接続された選択ビット線を書
き込みデータに応じたビット線電圧に設定するステップ
と、ワード線電圧を複数のステップで段階的に昇圧さ
せ、この際、ワード線電圧の昇圧ステップに対応させ
て、所定のタイミングで、選択ビット線の電圧を、書き
込みデータの書き込みレベルが浅いものから、順次、メ
モリストリングとビット線との間の選択トランジスタを
カットオフさせる電圧に切り換えて、書き込み対象のメ
モリセルのチャネルを、書き込みデータの書き込みレベ
ルが浅いものから、順次、選択ビット線から切り離して
ワード線との容量結合によって昇圧させるステップとを
有することを特徴とするものである。
【0044】この発明において、不揮発性半導体記憶装
置は、典型的には、NAND型フラッシュメモリであ
り、メモリセルは、フローティングゲートおよびコント
ロールゲートを有するMOSトランジスタからなる。
置は、典型的には、NAND型フラッシュメモリであ
り、メモリセルは、フローティングゲートおよびコント
ロールゲートを有するMOSトランジスタからなる。
【0045】この発明による不揮発性半導体記憶装置に
おいて、書き込み制御手段は、書き込み動作時にnビッ
トの書き込みデータがラッチされるn個のラッチ回路
と、選択ビット線に書き込みデータに応じた所定のビッ
ト線電圧を供給するための複数のビット線電圧供給源
と、ラッチ回路にラッチされているデータに基づいて選
択ビット線と複数のビット線電圧供給源との接続状態を
切り換えるスイッチング回路とを有するものである。選
択ビット線の電圧を、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
える処理は、その選択ビット線と接続されているビット
線電圧供給源の電圧を切り換えることによりなされる。
おいて、書き込み制御手段は、書き込み動作時にnビッ
トの書き込みデータがラッチされるn個のラッチ回路
と、選択ビット線に書き込みデータに応じた所定のビッ
ト線電圧を供給するための複数のビット線電圧供給源
と、ラッチ回路にラッチされているデータに基づいて選
択ビット線と複数のビット線電圧供給源との接続状態を
切り換えるスイッチング回路とを有するものである。選
択ビット線の電圧を、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
える処理は、その選択ビット線と接続されているビット
線電圧供給源の電圧を切り換えることによりなされる。
【0046】この発明において、書き込み制御手段は、
書き込み対象のメモリセルのチャネルを、書き込みデー
タの書き込みレベルが浅いものから、順次、ワード線と
の容量結合によって昇圧させる処理を、書き込み対象の
メモリセルのうち、そのチャネル電圧をビット線からチ
ャネルに印加することができる電圧の上限以上に設定す
る必要のあるものに対してのみ行う。これにより、ワー
ド線電圧の昇圧ステップは必要最低限に抑えられる。
書き込み対象のメモリセルのチャネルを、書き込みデー
タの書き込みレベルが浅いものから、順次、ワード線と
の容量結合によって昇圧させる処理を、書き込み対象の
メモリセルのうち、そのチャネル電圧をビット線からチ
ャネルに印加することができる電圧の上限以上に設定す
る必要のあるものに対してのみ行う。これにより、ワー
ド線電圧の昇圧ステップは必要最低限に抑えられる。
【0047】この発明において、書き込み制御手段は、
ワード線電圧の昇圧ステップの1段目のステップで、書
き込み禁止のメモリセルのチャネルをワード線との容量
結合により非書き込み電位に昇圧させる処理を開始し、
ワード線電圧の昇圧ステップの2段目以降のステップ
で、書き込み対象のメモリセルのチャネルを、書き込み
データの書き込みレベルが浅いものから、順次、ワード
線との容量結合によって昇圧させる処理を開始する。こ
れにより、書き込み禁止のメモリセルのチャネルが非書
き込み電位に設定されると共に、書き込み対象のメモリ
セルのチャネルが書き込みデータに応じた書き込み時の
チャネル電圧に設定される。
ワード線電圧の昇圧ステップの1段目のステップで、書
き込み禁止のメモリセルのチャネルをワード線との容量
結合により非書き込み電位に昇圧させる処理を開始し、
ワード線電圧の昇圧ステップの2段目以降のステップ
で、書き込み対象のメモリセルのチャネルを、書き込み
データの書き込みレベルが浅いものから、順次、ワード
線との容量結合によって昇圧させる処理を開始する。こ
れにより、書き込み禁止のメモリセルのチャネルが非書
き込み電位に設定されると共に、書き込み対象のメモリ
セルのチャネルが書き込みデータに応じた書き込み時の
チャネル電圧に設定される。
【0048】この発明において、書き込み制御手段は、
選択ビット線を書き込みデータに応じたビット線電圧に
設定する処理を、全ビット線を所定の電圧にプリチャー
ジした後に行う。
選択ビット線を書き込みデータに応じたビット線電圧に
設定する処理を、全ビット線を所定の電圧にプリチャー
ジした後に行う。
【0049】この発明においては、ワード線電圧を複数
のステップで段階的に昇圧させることにより、最終的
に、選択ワード線が所定の書き込み電圧に設定されると
共に、非選択ワード線が書き込み電圧より低い書き込み
パス電圧に設定される。これらの書き込み電圧および書
き込みパス電圧は、不揮発性半導体記憶装置に設けられ
た所定の昇圧回路により発生される。この場合、書き込
み電圧発生用の昇圧回路およびその制御回路、ならび
に、書き込みパス電圧発生用の昇圧回路およびその制御
回路は、電圧を複数のステップで段階的に昇圧させるこ
とができるように構成される。書き込み動作は、好適に
は、書き込み電圧を所定の初期電圧から開始し、徐々に
所定のステップ幅で段階的に書き込み電圧を増加させな
がら書き込みを順次行うISPP法によりなされる。
のステップで段階的に昇圧させることにより、最終的
に、選択ワード線が所定の書き込み電圧に設定されると
共に、非選択ワード線が書き込み電圧より低い書き込み
パス電圧に設定される。これらの書き込み電圧および書
き込みパス電圧は、不揮発性半導体記憶装置に設けられ
た所定の昇圧回路により発生される。この場合、書き込
み電圧発生用の昇圧回路およびその制御回路、ならび
に、書き込みパス電圧発生用の昇圧回路およびその制御
回路は、電圧を複数のステップで段階的に昇圧させるこ
とができるように構成される。書き込み動作は、好適に
は、書き込み電圧を所定の初期電圧から開始し、徐々に
所定のステップ幅で段階的に書き込み電圧を増加させな
がら書き込みを順次行うISPP法によりなされる。
【0050】この発明においては、書き込み動作時に、
メモリストリングとビット線との間の選択トランジスタ
のゲート電圧は、例えばVCCレベル(VCCは電源電圧)
に設定される。この場合、書き込み制御手段において
は、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換える処理を行う際に、選択ビット線の電圧がV
CCレベルに切り換えられる。
メモリストリングとビット線との間の選択トランジスタ
のゲート電圧は、例えばVCCレベル(VCCは電源電圧)
に設定される。この場合、書き込み制御手段において
は、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタをカットオフさせる電圧
に切り換える処理を行う際に、選択ビット線の電圧がV
CCレベルに切り換えられる。
【0051】この発明において、メモリセルには、例え
ば、3ビットからなり8値をとるデータが記憶される。
メモリセルに3ビットのデータが記憶される不揮発性半
導体記憶装置において、選択トランジスタのゲート電圧
がVCCレベルに設定される場合、書き込み制御手段は、
例えば、選択ビット線を書き込みデータに応じたビット
線電圧に設定する際に、書き込みデータが「00x」
(x:0または1)の場合のビット線電圧を0V、書き
込みデータが「01x」(x:0または1)の場合のビ
ット線電圧を電圧VB1(0<VB1<VCC)、書き込
みデータが「10x」(x:0または1)の場合のビッ
ト線電圧を電圧VB2(0<VB2<VCC)、書き込み
データが「110」の場合のビット線電圧を電圧VB3
(0<VB3<VCC)、書き込みデータが「111」の
場合のビット線電圧をVCCレベルに設定すると共に、選
択ビット線の電圧を、書き込みデータの書き込みレベル
が浅いものから、順次、メモリストリングとビット線と
の間の選択トランジスタがカットオフする電圧に切り換
える処理を行う際に、選択ビット線の電圧をVCCレベル
に切り換えて多値並列書き込みを行う。
ば、3ビットからなり8値をとるデータが記憶される。
メモリセルに3ビットのデータが記憶される不揮発性半
導体記憶装置において、選択トランジスタのゲート電圧
がVCCレベルに設定される場合、書き込み制御手段は、
例えば、選択ビット線を書き込みデータに応じたビット
線電圧に設定する際に、書き込みデータが「00x」
(x:0または1)の場合のビット線電圧を0V、書き
込みデータが「01x」(x:0または1)の場合のビ
ット線電圧を電圧VB1(0<VB1<VCC)、書き込
みデータが「10x」(x:0または1)の場合のビッ
ト線電圧を電圧VB2(0<VB2<VCC)、書き込み
データが「110」の場合のビット線電圧を電圧VB3
(0<VB3<VCC)、書き込みデータが「111」の
場合のビット線電圧をVCCレベルに設定すると共に、選
択ビット線の電圧を、書き込みデータの書き込みレベル
が浅いものから、順次、メモリストリングとビット線と
の間の選択トランジスタがカットオフする電圧に切り換
える処理を行う際に、選択ビット線の電圧をVCCレベル
に切り換えて多値並列書き込みを行う。
【0052】具体的には、例えば、ワード線電圧は3段
のステップで段階的に昇圧され、この際、1段目のステ
ップで全ワード線が第1の書き込みパス電圧まで昇圧さ
れ、2段目のステップで全ワード線が第1の書き込みパ
ス電圧より高い第2の書き込みパス電圧まで昇圧され、
3段目のステップで、最終的に、選択ワード線が第2の
書き込みパス電圧より高い書き込み電圧に設定されると
共に、非選択ワード線が第2の書き込みパス電圧より高
く、かつ、書き込み電圧より低い第3の書き込みパス電
圧に設定される。そして、書き込み制御手段は、ワード
線電圧の昇圧ステップの1段目のステップで、書き込み
禁止のメモリセルのチャネルをワード線との容量結合に
より非書き込み電位に昇圧させる処理を開始し、ワード
線電圧の昇圧ステップの2段目のステップで、電圧VB
3に設定された選択ビット線の電圧をVCCレベルに切り
換えて、書き込みデータが「110」のメモリセルのチ
ャネルをワード線との容量結合によって昇圧させる処理
を開始し、ワード線電圧の昇圧ステップの3段目のステ
ップで、電圧VB2に設定された選択ビット線の電圧を
VCCレベルに切り換えることにより、書き込みデータが
「10x」(x:0または1)のメモリセルのチャネル
をワード線との容量結合によって昇圧させる処理を開始
する。このとき、好適には、第1の書き込みパス電圧
は、書き込みデータが「110」のメモリセルのチャネ
ルが理想的な書き込み時のチャネル電圧(例えば3.6
V)に設定されるように選ばれ、第2の書き込みパス電
圧は、書き込みデータが「10x」(x:0または1)
のメモリセルのチャネルが理想的な書き込み時のチャネ
ル電圧(例えば2.4V)に設定されるように選ばれ、
第3の書き込みパス電圧は、書き込み禁止のメモリセル
のチャネルが非書き込み電位(例えば8V)に設定され
るように選ばれる。
のステップで段階的に昇圧され、この際、1段目のステ
ップで全ワード線が第1の書き込みパス電圧まで昇圧さ
れ、2段目のステップで全ワード線が第1の書き込みパ
ス電圧より高い第2の書き込みパス電圧まで昇圧され、
3段目のステップで、最終的に、選択ワード線が第2の
書き込みパス電圧より高い書き込み電圧に設定されると
共に、非選択ワード線が第2の書き込みパス電圧より高
く、かつ、書き込み電圧より低い第3の書き込みパス電
圧に設定される。そして、書き込み制御手段は、ワード
線電圧の昇圧ステップの1段目のステップで、書き込み
禁止のメモリセルのチャネルをワード線との容量結合に
より非書き込み電位に昇圧させる処理を開始し、ワード
線電圧の昇圧ステップの2段目のステップで、電圧VB
3に設定された選択ビット線の電圧をVCCレベルに切り
換えて、書き込みデータが「110」のメモリセルのチ
ャネルをワード線との容量結合によって昇圧させる処理
を開始し、ワード線電圧の昇圧ステップの3段目のステ
ップで、電圧VB2に設定された選択ビット線の電圧を
VCCレベルに切り換えることにより、書き込みデータが
「10x」(x:0または1)のメモリセルのチャネル
をワード線との容量結合によって昇圧させる処理を開始
する。このとき、好適には、第1の書き込みパス電圧
は、書き込みデータが「110」のメモリセルのチャネ
ルが理想的な書き込み時のチャネル電圧(例えば3.6
V)に設定されるように選ばれ、第2の書き込みパス電
圧は、書き込みデータが「10x」(x:0または1)
のメモリセルのチャネルが理想的な書き込み時のチャネ
ル電圧(例えば2.4V)に設定されるように選ばれ、
第3の書き込みパス電圧は、書き込み禁止のメモリセル
のチャネルが非書き込み電位(例えば8V)に設定され
るように選ばれる。
【0053】上述のように構成されたこの発明において
は、書き込み対象のメモリセルのチャネル電圧を、その
メモリセルのチャネルを選択ビット線から切り離して、
ワード線との容量結合によって昇圧させることにより、
書き込み対象のメモリセルのチャネルに対して、メモリ
セルアレイとビット線との間の選択トランジスタのパス
電圧(ビット線からメモリセルのチャネルに印加するこ
とができる電圧)の上限以上の電圧を供給することが可
能である。したがって、書き込み動作時に、ワード線電
圧を複数のステップで段階的に昇圧させ、この際、ワー
ド線電圧の昇圧のステップに応じて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタがカットオフする電圧に
切り換えて、書き込み対象のメモリセルのチャネルを、
書き込みデータの書き込みレベルが浅いものから、順
次、選択ビット線から切り離して、ワード線との容量結
合によって昇圧させることにより、セルフブーストまた
はローカルセルフブーストを採用しながらも、書き込み
データに対応した理想的な電圧を書き込み対象のメモリ
セルのチャネルに印加することができる。
は、書き込み対象のメモリセルのチャネル電圧を、その
メモリセルのチャネルを選択ビット線から切り離して、
ワード線との容量結合によって昇圧させることにより、
書き込み対象のメモリセルのチャネルに対して、メモリ
セルアレイとビット線との間の選択トランジスタのパス
電圧(ビット線からメモリセルのチャネルに印加するこ
とができる電圧)の上限以上の電圧を供給することが可
能である。したがって、書き込み動作時に、ワード線電
圧を複数のステップで段階的に昇圧させ、この際、ワー
ド線電圧の昇圧のステップに応じて、所定のタイミング
で、選択ビット線の電圧を、書き込みデータの書き込み
レベルが浅いものから、順次、メモリストリングとビッ
ト線との間の選択トランジスタがカットオフする電圧に
切り換えて、書き込み対象のメモリセルのチャネルを、
書き込みデータの書き込みレベルが浅いものから、順
次、選択ビット線から切り離して、ワード線との容量結
合によって昇圧させることにより、セルフブーストまた
はローカルセルフブーストを採用しながらも、書き込み
データに対応した理想的な電圧を書き込み対象のメモリ
セルのチャネルに印加することができる。
【0054】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【0055】図1および図2は、この発明の一実施形態
による8値型のNAND型フラッシュメモリを示す。図
1は、この8値型のNAND型フラッシュメモリの主要
部の構成を示し、図2は、この8値型のNAND型フラ
ッシュメモリのメモリセルアレイの等価回路を示す。こ
のNAND型フラッシュメモリは、メモリセルアレイ
1、ビット線電圧発生回路2および読み出し/ベリファ
イ制御回路3などにより構成される。
による8値型のNAND型フラッシュメモリを示す。図
1は、この8値型のNAND型フラッシュメモリの主要
部の構成を示し、図2は、この8値型のNAND型フラ
ッシュメモリのメモリセルアレイの等価回路を示す。こ
のNAND型フラッシュメモリは、メモリセルアレイ
1、ビット線電圧発生回路2および読み出し/ベリファ
イ制御回路3などにより構成される。
【0056】メモリセルアレイ1は、図2に示すよう
に、例えば、フローティングゲート(FG)およびコン
トロールゲート(CG)を有し、それぞれが3ビットの
メモリセルとして機能するMOSトランジスタ(メモリ
セルトランジスタ)がマトリクス状に配置されたもので
あり、同一行のメモリセルが共通のワード線WL0〜W
L15に接続されたメモリストリングA0〜Anにより
構成されている。なお、図2においては、メモリストリ
ングA2以降が省略されている。
に、例えば、フローティングゲート(FG)およびコン
トロールゲート(CG)を有し、それぞれが3ビットの
メモリセルとして機能するMOSトランジスタ(メモリ
セルトランジスタ)がマトリクス状に配置されたもので
あり、同一行のメモリセルが共通のワード線WL0〜W
L15に接続されたメモリストリングA0〜Anにより
構成されている。なお、図2においては、メモリストリ
ングA2以降が省略されている。
【0057】一つのメモリストリングは、メモリセルト
ランジスタが直列に複数個接続されたものである。メモ
リストリングA0は、メモリセルトランジスタM0-0 〜
M15-0により構成されている。メモリセルトランジスタ
M15-0のドレインが選択トランジスタDS0のソースと
接続され、選択トランジスタDS0のドレインがビット
線BL0と接続されている。一方、メモリセルトランジ
スタM0-0 のソースが選択トランジスタSS0のドレイ
ンと接続され、選択トランジスタSS0のソースがソー
ス線SLと接続されている。また、メモリセルトランジ
スタM0-0 〜M15-0のコントロールゲートが、それぞれ
ワード線WL0〜WL15と接続されている。同様に、
メモリストリングA1は、メモリセルトランジスタM
0-1 〜M15-1により構成されている。メモリセルトラン
ジスタM15-1のドレインが選択トランジスタDS1のソ
ースと接続され、選択トランジスタDS1のドレインが
ビット線BL1と接続されている。一方、メモリセルト
ランジスタM0-1 のソースが選択トランジスタSS1の
ドレインと接続され、選択トランジスタSS1のソース
がソース線SLと接続されている。また、メモリセルト
ランジスタM0-1 〜M15-1のコントロールゲートが、そ
れぞれワード線WL0〜WL15と接続されている。
ランジスタが直列に複数個接続されたものである。メモ
リストリングA0は、メモリセルトランジスタM0-0 〜
M15-0により構成されている。メモリセルトランジスタ
M15-0のドレインが選択トランジスタDS0のソースと
接続され、選択トランジスタDS0のドレインがビット
線BL0と接続されている。一方、メモリセルトランジ
スタM0-0 のソースが選択トランジスタSS0のドレイ
ンと接続され、選択トランジスタSS0のソースがソー
ス線SLと接続されている。また、メモリセルトランジ
スタM0-0 〜M15-0のコントロールゲートが、それぞれ
ワード線WL0〜WL15と接続されている。同様に、
メモリストリングA1は、メモリセルトランジスタM
0-1 〜M15-1により構成されている。メモリセルトラン
ジスタM15-1のドレインが選択トランジスタDS1のソ
ースと接続され、選択トランジスタDS1のドレインが
ビット線BL1と接続されている。一方、メモリセルト
ランジスタM0-1 のソースが選択トランジスタSS1の
ドレインと接続され、選択トランジスタSS1のソース
がソース線SLと接続されている。また、メモリセルト
ランジスタM0-1 〜M15-1のコントロールゲートが、そ
れぞれワード線WL0〜WL15と接続されている。
【0058】このようにメモリストリングA0,A1と
各線とが接続され、他のメモリストリングA2〜Anに
関しても同様の接続関係とされている。したがって、メ
モリストリングA0〜Anの一端は、選択トランジスタ
DS0〜DSnを介してビット線BL0〜BLnと接続
され、メモリストリングA0〜Anの他端は、選択トラ
ンジスタSS0〜SSnを介してソース線SLと接続さ
れている。そして、選択トランジスタDS0〜DSnの
ゲートが共通のドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSS0〜SSnのゲートが共通の
ソース側選択ゲート線SSGと接続されている。メモリ
セルアレイ1においては、上述のようなメモリストリン
グA0〜Anが並列に配置されている。
各線とが接続され、他のメモリストリングA2〜Anに
関しても同様の接続関係とされている。したがって、メ
モリストリングA0〜Anの一端は、選択トランジスタ
DS0〜DSnを介してビット線BL0〜BLnと接続
され、メモリストリングA0〜Anの他端は、選択トラ
ンジスタSS0〜SSnを介してソース線SLと接続さ
れている。そして、選択トランジスタDS0〜DSnの
ゲートが共通のドレイン側選択ゲート線DSGと接続さ
れ、選択トランジスタSS0〜SSnのゲートが共通の
ソース側選択ゲート線SSGと接続されている。メモリ
セルアレイ1においては、上述のようなメモリストリン
グA0〜Anが並列に配置されている。
【0059】ビット線BL0およびBL1に対応して設
けられているビット線電圧発生回路2は、図1に示すよ
うに、nチャネルMOSトランジスタからなるトランジ
スタN1〜N14、インバータの入出力同士を結合して
なるラッチ回路LQ2,LQ1,LQ0およびpチャネ
ルMOSトランジスタからなるトランジスタP1により
構成されている。また、ビット線電圧発生回路2から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンVBL1,VBL2,VBL3が導出されている。こ
のNAND型フラッシュメモリにおいては、ラッチ回路
LQ2〜LQ0を含む1つのビット線電圧発生回路2に
対して2本のビット線が選択的に接続される構成(ビッ
ト線shared)を採っている。なお、ビット線BL2以降
に対応するビット線電圧発生回路も同様の構成とされお
り、これらの部分に関する説明は、説明を簡単とするた
め省略する。また、他の回路部分に関しても、ビット線
BL0およびBL1に対応する部分にのみ注目し、その
部分に関してのみ説明する。
けられているビット線電圧発生回路2は、図1に示すよ
うに、nチャネルMOSトランジスタからなるトランジ
スタN1〜N14、インバータの入出力同士を結合して
なるラッチ回路LQ2,LQ1,LQ0およびpチャネ
ルMOSトランジスタからなるトランジスタP1により
構成されている。また、ビット線電圧発生回路2から
は、所定の定電圧源と接続されたビット線電圧供給ライ
ンVBL1,VBL2,VBL3が導出されている。こ
のNAND型フラッシュメモリにおいては、ラッチ回路
LQ2〜LQ0を含む1つのビット線電圧発生回路2に
対して2本のビット線が選択的に接続される構成(ビッ
ト線shared)を採っている。なお、ビット線BL2以降
に対応するビット線電圧発生回路も同様の構成とされお
り、これらの部分に関する説明は、説明を簡単とするた
め省略する。また、他の回路部分に関しても、ビット線
BL0およびBL1に対応する部分にのみ注目し、その
部分に関してのみ説明する。
【0060】ビット線電圧発生回路2により、書き込み
時に、書き込みデータに応じたビット線電圧が発生さ
れ、そのビット線電圧がビット線BL0,BL1を通じ
てメモリセルアレイ1のメモリセルトランジスタのチャ
ネルに与えられる。ベリファイ時には、ビット線電圧発
生回路2のラッチ回路LQ2,LQ1,LQ0の記憶ノ
ードQ2,Q1,Q0は、メモリセルアレイ1のメモリ
セルトランジスタに書き込みが十分に行なわれると、
「111」に設定される。読み出し時には、メモリセル
アレイ1のメモリセルトランジスタのしきい値電圧が検
出されてデータの読み出が行なわれる。この時、ラッチ
回路LQ2,LQ1,LQ0の記憶ノードQ2,Q1,
Q0には、読み出されたデータがデコードされて設定さ
れていく。
時に、書き込みデータに応じたビット線電圧が発生さ
れ、そのビット線電圧がビット線BL0,BL1を通じ
てメモリセルアレイ1のメモリセルトランジスタのチャ
ネルに与えられる。ベリファイ時には、ビット線電圧発
生回路2のラッチ回路LQ2,LQ1,LQ0の記憶ノ
ードQ2,Q1,Q0は、メモリセルアレイ1のメモリ
セルトランジスタに書き込みが十分に行なわれると、
「111」に設定される。読み出し時には、メモリセル
アレイ1のメモリセルトランジスタのしきい値電圧が検
出されてデータの読み出が行なわれる。この時、ラッチ
回路LQ2,LQ1,LQ0の記憶ノードQ2,Q1,
Q0には、読み出されたデータがデコードされて設定さ
れていく。
【0061】読み出し/ベリファイ制御回路3は、nチ
ャネルMOSトランジスタからなるトランジスタN15
〜N41により構成されている。この読み出し/ベリフ
ァイ制御回路3は、読み出し時またはベリファイ時に、
ラッチ回路LQ2、LQ1、LQ0の状態を制御するも
のである。読み出し/ベリファイ制御回路3からは、制
御信号φLAT0〜φLAT9の供給ラインが導出され
ている。この制御信号φLAT0〜φLAT9の供給ラ
インに、パルス状の信号が供給される。
ャネルMOSトランジスタからなるトランジスタN15
〜N41により構成されている。この読み出し/ベリフ
ァイ制御回路3は、読み出し時またはベリファイ時に、
ラッチ回路LQ2、LQ1、LQ0の状態を制御するも
のである。読み出し/ベリファイ制御回路3からは、制
御信号φLAT0〜φLAT9の供給ラインが導出され
ている。この制御信号φLAT0〜φLAT9の供給ラ
インに、パルス状の信号が供給される。
【0062】ビット線BL0とノードSAとの間には、
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN1およびHN3が直列に接続されている。ま
た、ビット線BL1とノードSAとの間には、高耐圧の
nチャネルMOSトランジスタからなるトランジスタH
N2およびHN4が直列に接続されている。トランジス
タHN1,HN2のゲートに共通の制御信号TRNが供
給される。トランジスタHN3のゲートにアドレスデコ
ード信号AiBが供給され、トランジスタHN4のゲー
トにアドレスデコード信号AiNが供給される。
高耐圧のnチャネルMOSトランジスタからなるトラン
ジスタHN1およびHN3が直列に接続されている。ま
た、ビット線BL1とノードSAとの間には、高耐圧の
nチャネルMOSトランジスタからなるトランジスタH
N2およびHN4が直列に接続されている。トランジス
タHN1,HN2のゲートに共通の制御信号TRNが供
給される。トランジスタHN3のゲートにアドレスデコ
ード信号AiBが供給され、トランジスタHN4のゲー
トにアドレスデコード信号AiNが供給される。
【0063】ビット線電圧発生回路2においては、ノー
ドSAと電源電圧Vcc(VCCは例えば3.3V)の供給
ラインとの間にトランジスタP1が接続されている。ト
ランジスタP1のゲートには制御信号Vref が供給され
る。また、ノードSAと接地ラインGNDとの間にトラ
ンジスタN1が接続されている。トランジスタN1のゲ
ートには制御信号DISが供給される。
ドSAと電源電圧Vcc(VCCは例えば3.3V)の供給
ラインとの間にトランジスタP1が接続されている。ト
ランジスタP1のゲートには制御信号Vref が供給され
る。また、ノードSAと接地ラインGNDとの間にトラ
ンジスタN1が接続されている。トランジスタN1のゲ
ートには制御信号DISが供給される。
【0064】また、ビット線電圧発生回路2において
は、トランジスタN2のドレインがノードSAと接続さ
れている。トランジスタN2のソースがトランジスタN
3,N5、N7、N9のドレインと接続されている。ト
ランジスタN2のゲートには制御信号PGMが供給され
る。
は、トランジスタN2のドレインがノードSAと接続さ
れている。トランジスタN2のソースがトランジスタN
3,N5、N7、N9のドレインと接続されている。ト
ランジスタN2のゲートには制御信号PGMが供給され
る。
【0065】トランジスタN2のソースと接地ラインと
の間にトランジスタN3,N4が直列に接続されてい
る。トランジスタN2のソースとビット線電圧供給ライ
ンVBL1との間にトランジスタN5,N6が直列に接
続されている。トランジスタN2のソースとビット線電
圧供給ラインVBL2との間にトランジスタN7,N8
が直列に接続されている。トランジスタN2のソースと
ビット線電圧供給ラインVBL3との間にトランジスタ
N9,N10,N11が直列に接続されている。なお、
この一実施形態によるNAND型フラッシュメモリにお
いては、上述のようにGNDレベルのビット線電圧を供
給する電源が接地ラインとなっているが、これは、例え
ば、GNDレベルのビット線電圧を供給することが可能
なビット線電圧供給ライン(例えばVBL0とする)を
さらに設けて、トランジスタN2のソースとこのビット
線電圧供給ラインVBL0との間にトランジスタN3,
N4を直列に接続するようにしてもよい。
の間にトランジスタN3,N4が直列に接続されてい
る。トランジスタN2のソースとビット線電圧供給ライ
ンVBL1との間にトランジスタN5,N6が直列に接
続されている。トランジスタN2のソースとビット線電
圧供給ラインVBL2との間にトランジスタN7,N8
が直列に接続されている。トランジスタN2のソースと
ビット線電圧供給ラインVBL3との間にトランジスタ
N9,N10,N11が直列に接続されている。なお、
この一実施形態によるNAND型フラッシュメモリにお
いては、上述のようにGNDレベルのビット線電圧を供
給する電源が接地ラインとなっているが、これは、例え
ば、GNDレベルのビット線電圧を供給することが可能
なビット線電圧供給ライン(例えばVBL0とする)を
さらに設けて、トランジスタN2のソースとこのビット
線電圧供給ラインVBL0との間にトランジスタN3,
N4を直列に接続するようにしてもよい。
【0066】ラッチ回路LQ2,LQ1,LQ0はそれ
ぞれ記憶ノードQ2,Q1,Q0と、その反転記憶ノー
ド/Q2,/Q1,/Q0とを有している。なお、/は
反転を示すバーを意味している。
ぞれ記憶ノードQ2,Q1,Q0と、その反転記憶ノー
ド/Q2,/Q1,/Q0とを有している。なお、/は
反転を示すバーを意味している。
【0067】ラッチ回路LQ2の反転記憶ノード/Q2
はトランジスタN4,N6のゲートと接続され、記憶ノ
ードQ2はトランジスタN7,N9のゲートと接続され
ている。ラッチ回路LQ1の反転記憶ノード/Q1はト
ランジスタN3,N8のゲートと接続され、記憶ノード
Q1はトランジスタN5,N10のゲートと接続されて
いる。ラッチ回路LQ0の反転記憶ノード/Q0はトラ
ンジスタN11のゲートと接続されている。
はトランジスタN4,N6のゲートと接続され、記憶ノ
ードQ2はトランジスタN7,N9のゲートと接続され
ている。ラッチ回路LQ1の反転記憶ノード/Q1はト
ランジスタN3,N8のゲートと接続され、記憶ノード
Q1はトランジスタN5,N10のゲートと接続されて
いる。ラッチ回路LQ0の反転記憶ノード/Q0はトラ
ンジスタN11のゲートと接続されている。
【0068】また、ラッチ回路LQ2の記憶ノードQ
2、ラッチ回路LQ1の記憶ノードQ1、ラッチ回路L
Q0の記憶ノードQ0のそれぞれと接地ラインとの間
に、トランジスタN12,N13,N14が接続されて
いる。トランジスタN12,N13,N14のゲートに
リセット信号RSTが供給される。
2、ラッチ回路LQ1の記憶ノードQ1、ラッチ回路L
Q0の記憶ノードQ0のそれぞれと接地ラインとの間
に、トランジスタN12,N13,N14が接続されて
いる。トランジスタN12,N13,N14のゲートに
リセット信号RSTが供給される。
【0069】読み出し/ベリファイ制御回路3において
は、トランジスタN15,N16,N17のゲートが、
ビット線電圧発生回路2のノードSAと接続されてい
る。トランジスタN15のドレインがラッチ回路LQ2
の反転記憶ノード/Q2と接続され、トランジスタN1
6のドレインがラッチ回路LQ1の反転記憶ノード/Q
1と接続され、トランジスタN17のドレインがラッチ
回路LQ0の反転記憶ノード/Q0と接続されている。
は、トランジスタN15,N16,N17のゲートが、
ビット線電圧発生回路2のノードSAと接続されてい
る。トランジスタN15のドレインがラッチ回路LQ2
の反転記憶ノード/Q2と接続され、トランジスタN1
6のドレインがラッチ回路LQ1の反転記憶ノード/Q
1と接続され、トランジスタN17のドレインがラッチ
回路LQ0の反転記憶ノード/Q0と接続されている。
【0070】トランジスタN15のソースと接地ライン
との間にトランジスタN18が接続されていると共に、
これと並列的にトランジスタN19,N20,N21が
直列に接続されている。
との間にトランジスタN18が接続されていると共に、
これと並列的にトランジスタN19,N20,N21が
直列に接続されている。
【0071】トランジスタN16のソースがトランジス
タN22のドレインおよびトランジスタN27のドレイ
ンと接続されている。トランジスタN22のソースと接
地ラインとの間にトランジスタN23,N24が直列に
接続されていると共に、これと並列的にトランジスタN
25,N26が直列に接続されている。トランジスタN
27のソースと接地ラインとの間にトランジスタN2
8,N29が直列に接続されていると共に、これと並列
的にトランジスタN30,N31が直列に接続されてい
る。
タN22のドレインおよびトランジスタN27のドレイ
ンと接続されている。トランジスタN22のソースと接
地ラインとの間にトランジスタN23,N24が直列に
接続されていると共に、これと並列的にトランジスタN
25,N26が直列に接続されている。トランジスタN
27のソースと接地ラインとの間にトランジスタN2
8,N29が直列に接続されていると共に、これと並列
的にトランジスタN30,N31が直列に接続されてい
る。
【0072】トランジスタN17のソースがトランジス
タN32のドレインおよびトランジスタN37のドレイ
ンと接続されている。トランジスタN32のソースと接
地ラインとの間にトランジスタN33,N34が直列に
接続されていると共に、これと並列的にトランジスタN
35,N36が直列に接続されている。トランジスタN
37のソースと接地ラインとの間にトランジスタN3
8,N39が直列に接続されていると共に、これと並列
的にトランジスタN40,N41が直列に接続されてい
る。
タN32のドレインおよびトランジスタN37のドレイ
ンと接続されている。トランジスタN32のソースと接
地ラインとの間にトランジスタN33,N34が直列に
接続されていると共に、これと並列的にトランジスタN
35,N36が直列に接続されている。トランジスタN
37のソースと接地ラインとの間にトランジスタN3
8,N39が直列に接続されていると共に、これと並列
的にトランジスタN40,N41が直列に接続されてい
る。
【0073】読み出し/ベリファイ制御回路3からは、
制御信号φLAT0〜φLAT9の供給ラインが導出さ
れる。トランジスタN18のゲートに制御信号φLAT
0が供給される。トランジスタN21のゲートに制御信
号φLAT1が供給される。トランジスタN24のゲー
トに制御信号φLAT2が供給される。トランジスタN
26のゲートに制御信号φLAT3が供給される。トラ
ンジスタN29のゲートに制御信号φLAT4が供給さ
れる。トランジスタN31のゲートに制御信号φLAT
5が供給される。トランジスタN34のゲートに制御信
号φLAT6が供給される。トランジスタN36のゲー
トに制御信号φLAT7が供給される。トランジスタN
39のゲートに制御信号φLAT8が供給される。トラ
ンジスタN41のゲートに制御信号φLAT9が供給さ
れる。
制御信号φLAT0〜φLAT9の供給ラインが導出さ
れる。トランジスタN18のゲートに制御信号φLAT
0が供給される。トランジスタN21のゲートに制御信
号φLAT1が供給される。トランジスタN24のゲー
トに制御信号φLAT2が供給される。トランジスタN
26のゲートに制御信号φLAT3が供給される。トラ
ンジスタN29のゲートに制御信号φLAT4が供給さ
れる。トランジスタN31のゲートに制御信号φLAT
5が供給される。トランジスタN34のゲートに制御信
号φLAT6が供給される。トランジスタN36のゲー
トに制御信号φLAT7が供給される。トランジスタN
39のゲートに制御信号φLAT8が供給される。トラ
ンジスタN41のゲートに制御信号φLAT9が供給さ
れる。
【0074】ラッチ回路LQ2の反転記憶ノード/Q2
がトランジスタN27,N37のゲートと接続され、記
憶ノードQ2がトランジスタN22,N32のゲートと
接続されている。ラッチ回路LQ1の反転記憶ノード/
Q1がトランジスタN35,N40のゲートと接続さ
れ、記憶ノードQ1がトランジスタN33,N38のゲ
ートと接続されている。ラッチ回路LQ0の反転記憶ノ
ード/Q0がトランジスタN28,N23のゲートと接
続され、記憶ノードQ0がトランジスタN30,N2
5,N20のゲートと接続されている。
がトランジスタN27,N37のゲートと接続され、記
憶ノードQ2がトランジスタN22,N32のゲートと
接続されている。ラッチ回路LQ1の反転記憶ノード/
Q1がトランジスタN35,N40のゲートと接続さ
れ、記憶ノードQ1がトランジスタN33,N38のゲ
ートと接続されている。ラッチ回路LQ0の反転記憶ノ
ード/Q0がトランジスタN28,N23のゲートと接
続され、記憶ノードQ0がトランジスタN30,N2
5,N20のゲートと接続されている。
【0075】そして、ラッチ回路LQ2の記憶ノードQ
2とバスラインIO0との間にトランジスタN51が接
続され、ラッチ回路LQ1の記憶ノードQ1とバスライ
ンIO1との間にトランジスタN52が接続され、ラッ
チ回路LQ0の記憶ノードQ0とバスラインIO2との
間にトランジスタN53が接続されている。また、カラ
ムゲートとしてのトランジスタN51,N52,N53
のゲートが信号Y1_0の供給ラインと接続されてい
る。
2とバスラインIO0との間にトランジスタN51が接
続され、ラッチ回路LQ1の記憶ノードQ1とバスライ
ンIO1との間にトランジスタN52が接続され、ラッ
チ回路LQ0の記憶ノードQ0とバスラインIO2との
間にトランジスタN53が接続されている。また、カラ
ムゲートとしてのトランジスタN51,N52,N53
のゲートが信号Y1_0の供給ラインと接続されてい
る。
【0076】また、図示は省略するが、このNAND型
フラッシュメモリは、各信号線に供給する所定の電圧を
発生させるための昇圧回路およびその制御回路を有して
いる。具体的には、このNAND型フラッシュメモリ
は、後述する書き込み電圧VPGM 発生用の昇圧回路およ
びその制御回路、書き込みパス電圧発生用の昇圧回路お
よびその制御回路、P5V(読み出し時のパス電圧で例
えば5V〜6V程度)発生用の昇圧回路およびその制御
回路を有している。
フラッシュメモリは、各信号線に供給する所定の電圧を
発生させるための昇圧回路およびその制御回路を有して
いる。具体的には、このNAND型フラッシュメモリ
は、後述する書き込み電圧VPGM 発生用の昇圧回路およ
びその制御回路、書き込みパス電圧発生用の昇圧回路お
よびその制御回路、P5V(読み出し時のパス電圧で例
えば5V〜6V程度)発生用の昇圧回路およびその制御
回路を有している。
【0077】上述のように構成されたこの一実施形態に
よるNAND型フラッシュメモリにおいて、1個のメモ
リセルトランジスタに3ビットからなり8値をとるデー
タが記録される。3ビットからなり8値をとるデータの
しきい値電圧Vthの分布と、データ内容とは、例えば図
7に示すような対応関係となっている。
よるNAND型フラッシュメモリにおいて、1個のメモ
リセルトランジスタに3ビットからなり8値をとるデー
タが記録される。3ビットからなり8値をとるデータの
しきい値電圧Vthの分布と、データ内容とは、例えば図
7に示すような対応関係となっている。
【0078】具体的には、図7において分布7はデータ
「000」が書き込まれて第7の正のしきい値電圧Vth
の書き込み状態とされるメモリセルトランジスタの分布
であり、分布6はデータ「001」が書き込まれて第6
の正のしきい値電圧Vthの書き込み状態とされるメモリ
セルトランジスタの分布であり、分布5はデータ「01
0」が書き込まれて第5の正のしきい値電圧Vthの書き
込み状態とされるメモリセルトランジスタの分布であ
り、分布4はデータ「011」が書き込まれて第4の正
のしきい値電圧Vthの書き込み状態とされるメモリセル
トランジスタの分布であり、分布3はデータ「100」
が書き込まれて第3の正のしきい値電圧Vthの書き込み
状態とされるメモリセルトランジスタの分布であり、分
布2はデータ「101」が書き込まれて第2の正のしき
い値電圧Vthの書き込み状態とされるメモリセルトラン
ジスタの分布であり、分布1はデータ「110」が書き
込まれて第1の正のしきい値電圧Vthの書き込み状態と
されるメモリセルトランジスタの分布である。また、図
7において分布0はデータ「111」が書き込まれて負
のしきい値電圧Vthの消去状態とされるメモリセルトラ
ンジスタの分布である。
「000」が書き込まれて第7の正のしきい値電圧Vth
の書き込み状態とされるメモリセルトランジスタの分布
であり、分布6はデータ「001」が書き込まれて第6
の正のしきい値電圧Vthの書き込み状態とされるメモリ
セルトランジスタの分布であり、分布5はデータ「01
0」が書き込まれて第5の正のしきい値電圧Vthの書き
込み状態とされるメモリセルトランジスタの分布であ
り、分布4はデータ「011」が書き込まれて第4の正
のしきい値電圧Vthの書き込み状態とされるメモリセル
トランジスタの分布であり、分布3はデータ「100」
が書き込まれて第3の正のしきい値電圧Vthの書き込み
状態とされるメモリセルトランジスタの分布であり、分
布2はデータ「101」が書き込まれて第2の正のしき
い値電圧Vthの書き込み状態とされるメモリセルトラン
ジスタの分布であり、分布1はデータ「110」が書き
込まれて第1の正のしきい値電圧Vthの書き込み状態と
されるメモリセルトランジスタの分布である。また、図
7において分布0はデータ「111」が書き込まれて負
のしきい値電圧Vthの消去状態とされるメモリセルトラ
ンジスタの分布である。
【0079】また、図7においては、後述するベリファ
イ動作における読み出し時の各状態に対する選択ワード
線電圧がVVF1,VVF2,VVF3,VVF4,VVF5,VVF6,VVF7
で示され、通常読み出し時の各状態に対する選択ワード
線電圧がVRD1,VRD2,VRD3,VRD4,VRD5,VRD6,VRD7
で示されている。その大小関係は、VVF7 >VRD7 >V
VF6 >VRD6 >VVF5 >VRD5 >VVF4 >VRD4 >VVF
3 >VRD3 >VVF2 >VRD2 >VVF1 >VRD1 とされ
る。一例を挙げると、VVF7 =3.8V,VRD7=3.
6V,VVF6 =3.2V,VRD6 =3.0V,VVF5 =
2.6V,VRD5=2.4V,VVF4 =2.0V,VRD4
=1.8V,VVF3 =1.4V,VRD3=1.2V,V
VF2 =0.8V,VRD2 =0.6V,VVF1 =0.2
V,VRD1=0Vとされている。
イ動作における読み出し時の各状態に対する選択ワード
線電圧がVVF1,VVF2,VVF3,VVF4,VVF5,VVF6,VVF7
で示され、通常読み出し時の各状態に対する選択ワード
線電圧がVRD1,VRD2,VRD3,VRD4,VRD5,VRD6,VRD7
で示されている。その大小関係は、VVF7 >VRD7 >V
VF6 >VRD6 >VVF5 >VRD5 >VVF4 >VRD4 >VVF
3 >VRD3 >VVF2 >VRD2 >VVF1 >VRD1 とされ
る。一例を挙げると、VVF7 =3.8V,VRD7=3.
6V,VVF6 =3.2V,VRD6 =3.0V,VVF5 =
2.6V,VRD5=2.4V,VVF4 =2.0V,VRD4
=1.8V,VVF3 =1.4V,VRD3=1.2V,V
VF2 =0.8V,VRD2 =0.6V,VVF1 =0.2
V,VRD1=0Vとされている。
【0080】上述のように構成されたこの一実施形態に
よるNAND型フラッシュメモリにおける書き込み動
作、ベリファイ動作および通常読み出し動作について以
下に説明する。
よるNAND型フラッシュメモリにおける書き込み動
作、ベリファイ動作および通常読み出し動作について以
下に説明する。
【0081】まず、この一実施形態によるNAND型フ
ラッシュメモリの書き込み動作について説明する。図3
に、この一実施形態によるNAND型フラッシュメモリ
の書き込み動作における各部の信号の状態を示す。な
お、ここでは、メモリストリングA0が書き込み対象と
して選択されているものとする。また、この書き込み動
作は、選択ワード線に印加される書き込み電圧VPGM が
所定の初期電圧から開始され、徐々に所定のステップ幅
で段階的に書き込み電圧VPGM を増加させながら書き込
みを順次行うISPPと称される方法によりなされる。
ラッシュメモリの書き込み動作について説明する。図3
に、この一実施形態によるNAND型フラッシュメモリ
の書き込み動作における各部の信号の状態を示す。な
お、ここでは、メモリストリングA0が書き込み対象と
して選択されているものとする。また、この書き込み動
作は、選択ワード線に印加される書き込み電圧VPGM が
所定の初期電圧から開始され、徐々に所定のステップ幅
で段階的に書き込み電圧VPGM を増加させながら書き込
みを順次行うISPPと称される方法によりなされる。
【0082】書き込み動作の前には、制御信号PGMが
ローレベル(GNDレベル)に設定されてトランジスタ
N2がオフされ、ビット線BL0,BL1と書き込み制
御回路2とが切り離されている。そして、制御信号DI
Sがハイレベル(Vccレベル)に、制御信号TRNおよ
びアドレスデコード信号AiB,AiNが(Vcc−Vt
h)レベルに設定されている。このときトランジスタH
N1,HN2,HN3,HN4およびトランジスタN1
がオンしていることにより、全ビット線は接地されてい
る。また、ビット線電圧供給ラインVBL1は電圧VB
1に、ビット線電圧供給ラインVBL2は電圧VB2
に、ビット線電圧供給ラインVBL3は電圧VB3に設
定されている。これらの電圧VB1,VB2,VB3は
0Vより大きくVCCより小さい電圧であり、一例をあげ
ると、電圧VB1=1.2V、電圧VB2=1.5V、
電圧VB3=1.5Vである。
ローレベル(GNDレベル)に設定されてトランジスタ
N2がオフされ、ビット線BL0,BL1と書き込み制
御回路2とが切り離されている。そして、制御信号DI
Sがハイレベル(Vccレベル)に、制御信号TRNおよ
びアドレスデコード信号AiB,AiNが(Vcc−Vt
h)レベルに設定されている。このときトランジスタH
N1,HN2,HN3,HN4およびトランジスタN1
がオンしていることにより、全ビット線は接地されてい
る。また、ビット線電圧供給ラインVBL1は電圧VB
1に、ビット線電圧供給ラインVBL2は電圧VB2
に、ビット線電圧供給ラインVBL3は電圧VB3に設
定されている。これらの電圧VB1,VB2,VB3は
0Vより大きくVCCより小さい電圧であり、一例をあげ
ると、電圧VB1=1.2V、電圧VB2=1.5V、
電圧VB3=1.5Vである。
【0083】この状態で書き込みが起動された場合に
は、書き込みデータがデータバスを介してビット線電圧
発生回路2のラッチ回路LQ2,LQ1,LQ0に供給
され、そして、その書き込みデータがラッチ回路LQ
2,LQ1,LQ0に取り込まれて保持される。その
後、制御信号DISがローレベルに切り換えられ、ビッ
ト線BL0,BL1が接地ラインと切り離される。そし
て、制御信号TRNおよびアドレスデコード信号Ai
B,AiNがVCC以上の所定のハイレベル、例えばP5
Vレベルに設定されると共に、制御信号Vref がローレ
ベル(GNDレベル)に設定される。これにより、全ビ
ット線がVccに充電される。また、メモリセルアレイ1
のドレイン側選択ゲート線DSGがVCCレベルに、ソー
ス側選択ゲート線SSGがGNDレベルに設定される。
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0およびメモリストリングA1のメモリセルト
ランジスタのチャネルCH1は、(VCC−VthDSG )に
充電される。VthDSG は選択トランジスタDS0,DS
1のしきい値電圧である。
は、書き込みデータがデータバスを介してビット線電圧
発生回路2のラッチ回路LQ2,LQ1,LQ0に供給
され、そして、その書き込みデータがラッチ回路LQ
2,LQ1,LQ0に取り込まれて保持される。その
後、制御信号DISがローレベルに切り換えられ、ビッ
ト線BL0,BL1が接地ラインと切り離される。そし
て、制御信号TRNおよびアドレスデコード信号Ai
B,AiNがVCC以上の所定のハイレベル、例えばP5
Vレベルに設定されると共に、制御信号Vref がローレ
ベル(GNDレベル)に設定される。これにより、全ビ
ット線がVccに充電される。また、メモリセルアレイ1
のドレイン側選択ゲート線DSGがVCCレベルに、ソー
ス側選択ゲート線SSGがGNDレベルに設定される。
メモリストリングA0のメモリセルトランジスタのチャ
ネルCH0およびメモリストリングA1のメモリセルト
ランジスタのチャネルCH1は、(VCC−VthDSG )に
充電される。VthDSG は選択トランジスタDS0,DS
1のしきい値電圧である。
【0084】その後、アドレスデコード信号AiB,A
iNで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングA0が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Vref がビット線BL0などのリー
ク電流を補償するだけの電流をトランジスタP1が流す
ことが可能な所定レベルの電圧(例えば2V)に設定さ
れる。また、アドレスデコード信号AiNがローレベル
(GNDレベル)に設定され、トランジスタHN4がオ
フ状態に切り換えられ、非選択側のビット線BL1がV
ccに充電された状態でフローティング状態に保持され、
メモリストリングA1のメモリセルトランジスタのチャ
ネルCH1が(VCC−VthDSG )レベルに保持される。
iNで書き込み対象とされるメモリストリングが選択さ
れる。ここでは、例えば、メモリストリングA0が書き
込み対象として選択されている場合について説明する。
この場合、制御信号Vref がビット線BL0などのリー
ク電流を補償するだけの電流をトランジスタP1が流す
ことが可能な所定レベルの電圧(例えば2V)に設定さ
れる。また、アドレスデコード信号AiNがローレベル
(GNDレベル)に設定され、トランジスタHN4がオ
フ状態に切り換えられ、非選択側のビット線BL1がV
ccに充電された状態でフローティング状態に保持され、
メモリストリングA1のメモリセルトランジスタのチャ
ネルCH1が(VCC−VthDSG )レベルに保持される。
【0085】そして、一定時間経過後、制御信号PGM
がハイレベルに設定されてトランジスタN2がオンに切
り換えられる。このことで、選択ビット線BL0とビッ
ト線電圧発生回路2とが接続され、選択ビット線BL0
が書き込みデータに応じた電圧に設定される。
がハイレベルに設定されてトランジスタN2がオンに切
り換えられる。このことで、選択ビット線BL0とビッ
ト線電圧発生回路2とが接続され、選択ビット線BL0
が書き込みデータに応じた電圧に設定される。
【0086】書き込みデータが「00x」(x:0また
は1)の場合には、トランジスタN3,N4がオンし、
ビット線BL0は接地ラインと接続される。したがっ
て、ビット線BL0およびメモリストリングA0のメモ
リセルトランジスタのチャネルCH0はGNDレベルに
放電される。
は1)の場合には、トランジスタN3,N4がオンし、
ビット線BL0は接地ラインと接続される。したがっ
て、ビット線BL0およびメモリストリングA0のメモ
リセルトランジスタのチャネルCH0はGNDレベルに
放電される。
【0087】書き込みデータが「01x」(x:0また
は1)の場合には、トランジスタN5,N6がオンし、
ビット線BL0はビット線電圧供給ラインVBL1と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB1(=1.2V)に放電される。
は1)の場合には、トランジスタN5,N6がオンし、
ビット線BL0はビット線電圧供給ラインVBL1と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB1(=1.2V)に放電される。
【0088】書き込みデータが「10x」(x:0また
は1)の場合には、トランジスタN7,N8がオンし、
ビット線BL0はビット線電圧供給ラインVBL2と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB2(=1.5V)に放電される。
は1)の場合には、トランジスタN7,N8がオンし、
ビット線BL0はビット線電圧供給ラインVBL2と接
続される。したがって、ビット線BL0およびメモリス
トリングA0のメモリセルトランジスタのチャネルCH
0は電圧VB2(=1.5V)に放電される。
【0089】書き込みデータが「110」の場合には、
トランジスタN9,N10,N11がオンし、ビット線
BL0はビット線電圧供給ラインVBL3と接続され
る。したがって、ビット線BL0およびメモリストリン
グA0のメモリセルトランジスタのチャネルCH0は電
圧VB3(=1.5V)に放電される。
トランジスタN9,N10,N11がオンし、ビット線
BL0はビット線電圧供給ラインVBL3と接続され
る。したがって、ビット線BL0およびメモリストリン
グA0のメモリセルトランジスタのチャネルCH0は電
圧VB3(=1.5V)に放電される。
【0090】なお、書き込みデータが「111」の場合
には、電流路が形成されず、ビット線BL0は、接地ラ
インおよびビット線供給ラインVBL1〜VBL3のい
ずれにも接続されない。したがって、ビット線BL0は
Vccに充電された状態でフローティング状態にされ、メ
モリストリングA0のメモリセルトランジスタのチャネ
ルCH0はVCC−VthDSG に保持される。
には、電流路が形成されず、ビット線BL0は、接地ラ
インおよびビット線供給ラインVBL1〜VBL3のい
ずれにも接続されない。したがって、ビット線BL0は
Vccに充電された状態でフローティング状態にされ、メ
モリストリングA0のメモリセルトランジスタのチャネ
ルCH0はVCC−VthDSG に保持される。
【0091】上述したように選択されたメモリストリン
グA0と接続されている選択ビット線BL0が書き込み
データに応じた電圧に設定される。ここで、この発明が
適用される以前のNAND型フラッシュメモリにおいて
は、この後、ワード線WL0〜WL15のうち、書き込
み対象ページとされた選択ワード線が書き込み電圧VPG
M に設定されると共に、それ以外の非選択ワード線が書
き込みパス電圧Vpass(<VPGM )に設定され、所定の
メモリセルトランジスタに対してデータの書き込みがな
されていた。そして、この書き込み動作時には、ビット
線電圧供給ラインVBL1,VBL2,VBL3の電圧
は、それぞれ、電圧VB1(=1.2V)、電圧VB2
(=1.5V)、電圧VB3(=1.5V)に固定され
ていた。
グA0と接続されている選択ビット線BL0が書き込み
データに応じた電圧に設定される。ここで、この発明が
適用される以前のNAND型フラッシュメモリにおいて
は、この後、ワード線WL0〜WL15のうち、書き込
み対象ページとされた選択ワード線が書き込み電圧VPG
M に設定されると共に、それ以外の非選択ワード線が書
き込みパス電圧Vpass(<VPGM )に設定され、所定の
メモリセルトランジスタに対してデータの書き込みがな
されていた。そして、この書き込み動作時には、ビット
線電圧供給ラインVBL1,VBL2,VBL3の電圧
は、それぞれ、電圧VB1(=1.2V)、電圧VB2
(=1.5V)、電圧VB3(=1.5V)に固定され
ていた。
【0092】これに対して、この一実施形態によるNA
ND型フラッシュメモリにおいては、以下に述べるよう
に、ワード線電圧VWLを3段のステップで段階的に昇圧
させ、この際、第1の昇圧ステップで全ワード線がVpa
ss1 に昇圧され、第2の昇圧ステップで全ワード線がV
pass2 に昇圧された後、第3の昇圧ステップで選択ワー
ド線が書き込み電圧VPGM まで昇圧されると共に非選択
ワード線が書き込みパス電圧Vpassまで昇圧される。こ
こで、Vpass1 ,Vpass2 は書き込みパス電圧であり、
Vpass1<Vpass2 <Vpassの関係を満たす電圧であ
る。そして、書き込みデータに応じたビット線電圧に設
定された状態の選択ビット線を、ワード線電圧VWLの昇
圧ステップに対応させて、書き込みレベルの浅いものか
ら、順次、VCCレベルに切り換えられる。この処理は、
理想的な書き込みを行う場合に、ビット線から印加する
ことができる電圧の上限以上のチャネル電圧を必要とす
る、書き込みデータが「110」および「10x」
(x:0または1)の場合に対してのみ行われ、それ以
外の、書き込みデータが「01x」(x:0または1)
および「00x」(x:0または1)の場合には、選択
ビット線の電圧は設定状態のまま保持される。
ND型フラッシュメモリにおいては、以下に述べるよう
に、ワード線電圧VWLを3段のステップで段階的に昇圧
させ、この際、第1の昇圧ステップで全ワード線がVpa
ss1 に昇圧され、第2の昇圧ステップで全ワード線がV
pass2 に昇圧された後、第3の昇圧ステップで選択ワー
ド線が書き込み電圧VPGM まで昇圧されると共に非選択
ワード線が書き込みパス電圧Vpassまで昇圧される。こ
こで、Vpass1 ,Vpass2 は書き込みパス電圧であり、
Vpass1<Vpass2 <Vpassの関係を満たす電圧であ
る。そして、書き込みデータに応じたビット線電圧に設
定された状態の選択ビット線を、ワード線電圧VWLの昇
圧ステップに対応させて、書き込みレベルの浅いものか
ら、順次、VCCレベルに切り換えられる。この処理は、
理想的な書き込みを行う場合に、ビット線から印加する
ことができる電圧の上限以上のチャネル電圧を必要とす
る、書き込みデータが「110」および「10x」
(x:0または1)の場合に対してのみ行われ、それ以
外の、書き込みデータが「01x」(x:0または1)
および「00x」(x:0または1)の場合には、選択
ビット線の電圧は設定状態のまま保持される。
【0093】すなわち、この一実施形態によるNAND
型フラッシュメモリにおいては、上述のようにビット線
BL0が書き込みデータに応じた電圧に設定された後、
ビット線電圧供給ラインVBL1,VBL2,VBL3
の電圧が、それぞれ電圧VB1(=1.2V),電圧V
B2(=1.5V),電圧VB3(=1.5V)に設定
された状態で、全ワード線の電圧VWLが第1の書き込み
パス電圧Vpass1に昇圧される(第1の昇圧ステッ
プ)。
型フラッシュメモリにおいては、上述のようにビット線
BL0が書き込みデータに応じた電圧に設定された後、
ビット線電圧供給ラインVBL1,VBL2,VBL3
の電圧が、それぞれ電圧VB1(=1.2V),電圧V
B2(=1.5V),電圧VB3(=1.5V)に設定
された状態で、全ワード線の電圧VWLが第1の書き込み
パス電圧Vpass1に昇圧される(第1の昇圧ステッ
プ)。
【0094】このとき、書き込みデータが「111」の
メモリセルトランジスタのチャネルCH0は、メモリス
トリングA0のドレイン側の選択トランジスタDS0が
カットオフすることによりビット線BL0から切り離さ
れ、ワード線(主に非選択ワード線)との容量結合によ
ってブーストされる。書き込みデータが「00x」
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0はGNDレベルに保持され、書き込みデータが
「01x」(x:0または1)のメモリセルトランジス
タのチャネルCH0は電圧VB1(=1.2V)に保持
され、書き込みデータが「10x」(x:0または1)
のメモリセルトランジスタのチャネルCH0は電圧VB
2(=1.5V)に保持され、書き込みデータが「11
0」のメモリセルトランジスタのチャネルCH0は電圧
VB3(=1.5V)に保持される。
メモリセルトランジスタのチャネルCH0は、メモリス
トリングA0のドレイン側の選択トランジスタDS0が
カットオフすることによりビット線BL0から切り離さ
れ、ワード線(主に非選択ワード線)との容量結合によ
ってブーストされる。書き込みデータが「00x」
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0はGNDレベルに保持され、書き込みデータが
「01x」(x:0または1)のメモリセルトランジス
タのチャネルCH0は電圧VB1(=1.2V)に保持
され、書き込みデータが「10x」(x:0または1)
のメモリセルトランジスタのチャネルCH0は電圧VB
2(=1.5V)に保持され、書き込みデータが「11
0」のメモリセルトランジスタのチャネルCH0は電圧
VB3(=1.5V)に保持される。
【0095】次に、一定時間経過後、ワード線電圧VWL
を書き込みパス電圧Vpass1 に保持したまま、ビット線
電圧供給ラインVBL3が電圧VB3(=1.5V)か
らVCCレベルに切り換えられる。これにより、ビット線
電圧供給ラインVBL3とつながる書き込みデータが
「110」のビット線BL0は、(VCC−VthN )レベ
ルに充電される。VthN はトランジスタN2のしきい値
電圧である。トランジスタN2のしきい値電圧VthN
は、メモリストリングA0のドレイン側の選択トランジ
スタDS0のしきい値電圧VthDSG より低いため、書き
込みデータが「110」のメモリセルトランジスタのチ
ャネルCH0が(VCC−VthDSG )レベルに充電された
後、メモリストリングA0のドレイン側の選択トランジ
スタDS0がカットオフする。その後、全ワード線の電
圧VWLが第2の書き込みパス電圧Vpass2(ただし、V
pass1 <Vpass2 <Vpass)に昇圧される(第2の昇圧
ステップ)。
を書き込みパス電圧Vpass1 に保持したまま、ビット線
電圧供給ラインVBL3が電圧VB3(=1.5V)か
らVCCレベルに切り換えられる。これにより、ビット線
電圧供給ラインVBL3とつながる書き込みデータが
「110」のビット線BL0は、(VCC−VthN )レベ
ルに充電される。VthN はトランジスタN2のしきい値
電圧である。トランジスタN2のしきい値電圧VthN
は、メモリストリングA0のドレイン側の選択トランジ
スタDS0のしきい値電圧VthDSG より低いため、書き
込みデータが「110」のメモリセルトランジスタのチ
ャネルCH0が(VCC−VthDSG )レベルに充電された
後、メモリストリングA0のドレイン側の選択トランジ
スタDS0がカットオフする。その後、全ワード線の電
圧VWLが第2の書き込みパス電圧Vpass2(ただし、V
pass1 <Vpass2 <Vpass)に昇圧される(第2の昇圧
ステップ)。
【0096】このとき、書き込みデータが「110」の
メモリセルトランジスタのチャネルCH0は、選択トラ
ンジスタDS0がカットオフすることによりビット線B
L0から切り離され、主に非選択ワード線との容量結合
によって所定の電位にブーストされる。ただし、この電
位は、書き込みデータが「110」の場合の書き込み時
のチャネル電圧に達しない電位である。書き込みデータ
が「111」のメモリセルトランジスタのチャネルCH
0および非選択側のメモリストリングA1のメモリセル
トランジスタのチャネルCH1は、さらに高い電位にブ
ーストされる。書き込みデータが「00x」(x:0ま
たは1)のメモリセルトランジスタのチャネルCH0は
GNDレベルに保持され、書き込みデータが「01x」
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0は電圧VB1(=1.2V)に保持され、書き
込みデータが「10x」(x:0または1)のメモリセ
ルトランジスタのチャネルCH0は電圧VB2(=1.
5V)に保持される。
メモリセルトランジスタのチャネルCH0は、選択トラ
ンジスタDS0がカットオフすることによりビット線B
L0から切り離され、主に非選択ワード線との容量結合
によって所定の電位にブーストされる。ただし、この電
位は、書き込みデータが「110」の場合の書き込み時
のチャネル電圧に達しない電位である。書き込みデータ
が「111」のメモリセルトランジスタのチャネルCH
0および非選択側のメモリストリングA1のメモリセル
トランジスタのチャネルCH1は、さらに高い電位にブ
ーストされる。書き込みデータが「00x」(x:0ま
たは1)のメモリセルトランジスタのチャネルCH0は
GNDレベルに保持され、書き込みデータが「01x」
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0は電圧VB1(=1.2V)に保持され、書き
込みデータが「10x」(x:0または1)のメモリセ
ルトランジスタのチャネルCH0は電圧VB2(=1.
5V)に保持される。
【0097】次に、一定時間経過後、ワード線電圧VWL
を書き込みパス電圧Vpass2 に保持したまま、ビット線
電圧供給ラインVBL2が電圧VB2(=1.5V)か
らVCCレベルに切り換えられる。このとき、ビット線電
圧供給ラインVBL2とつながる書き込みデータが「1
0x」(x:0または1)のビット線BL0は(VCC−
VthN )レベルに充電される。したがって、書き込みデ
ータが「10x」(x:0または1)のメモリセルトラ
ンジスタのチャネルCH0が(VCC−VthDSG)レベル
に充電された後、メモリストリングA0のドレイン側の
選択トランジスタDS0がカットオフする。その後、選
択ワード線が書き込み電圧PGM に昇圧されると共に、非
選択ワード線が最終的な第3の書き込みパス電圧Vpass
に昇圧される(第3の昇圧ステップ)。
を書き込みパス電圧Vpass2 に保持したまま、ビット線
電圧供給ラインVBL2が電圧VB2(=1.5V)か
らVCCレベルに切り換えられる。このとき、ビット線電
圧供給ラインVBL2とつながる書き込みデータが「1
0x」(x:0または1)のビット線BL0は(VCC−
VthN )レベルに充電される。したがって、書き込みデ
ータが「10x」(x:0または1)のメモリセルトラ
ンジスタのチャネルCH0が(VCC−VthDSG)レベル
に充電された後、メモリストリングA0のドレイン側の
選択トランジスタDS0がカットオフする。その後、選
択ワード線が書き込み電圧PGM に昇圧されると共に、非
選択ワード線が最終的な第3の書き込みパス電圧Vpass
に昇圧される(第3の昇圧ステップ)。
【0098】このとき、書き込みデータが「10x」
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0は、選択トランジスタDS0がカットオフする
ことによりビット線BL0から切り離され、ワード線
(主に非選択ワード線)との容量結合によって、書き込
みデータが「10x」の場合の書き込み時のチャネル電
圧にブーストされる。書き込みデータが「110」のメ
モリセルトランジスタのチャネルCH0は、さらに高い
所定の電位にブーストされて、書き込みデータが「11
0」の場合の書き込み時のチャネル電圧にブーストされ
る。書き込みデータが「111」のメモリセルトランジ
スタのチャネルCH0および非選択側のメモリストリン
グA1のメモリセルトランジスタのチャネルCH1は、
非書き込み電位にブーストされる。書き込みデータが
「00x」(x:0または1)のメモリセルトランジス
タのチャネルCH0はGNDレベルに保持され、書き込
みデータが「01x」(x:0または1)のメモリセル
トランジスタのチャネルCH0は電圧VB1(=1.2
V)に保持される。
(x:0または1)のメモリセルトランジスタのチャネ
ルCH0は、選択トランジスタDS0がカットオフする
ことによりビット線BL0から切り離され、ワード線
(主に非選択ワード線)との容量結合によって、書き込
みデータが「10x」の場合の書き込み時のチャネル電
圧にブーストされる。書き込みデータが「110」のメ
モリセルトランジスタのチャネルCH0は、さらに高い
所定の電位にブーストされて、書き込みデータが「11
0」の場合の書き込み時のチャネル電圧にブーストされ
る。書き込みデータが「111」のメモリセルトランジ
スタのチャネルCH0および非選択側のメモリストリン
グA1のメモリセルトランジスタのチャネルCH1は、
非書き込み電位にブーストされる。書き込みデータが
「00x」(x:0または1)のメモリセルトランジス
タのチャネルCH0はGNDレベルに保持され、書き込
みデータが「01x」(x:0または1)のメモリセル
トランジスタのチャネルCH0は電圧VB1(=1.2
V)に保持される。
【0099】このように第1〜第3の昇圧ステップを経
て、最終的に、選択ワード線が書き込み電圧VPGM に設
定されると共に、非選択ワード線が書き込みパス電圧V
passに設定され、所定のメモリセルトランジスタに対し
てデータの書き込みがなされる。このときの各書き込み
データに対応したメモリセルトランジスタのチャネル電
圧は、以下のようになる。
て、最終的に、選択ワード線が書き込み電圧VPGM に設
定されると共に、非選択ワード線が書き込みパス電圧V
passに設定され、所定のメモリセルトランジスタに対し
てデータの書き込みがなされる。このときの各書き込み
データに対応したメモリセルトランジスタのチャネル電
圧は、以下のようになる。
【0100】すなわち、書き込みデータが「111」の
場合、最初に書き込みデータに応じてビット線電圧が設
定された状態のときにメモリストリングA0のドレイン
側の選択トランジスタDS0がカットオフする。したが
って、書き込みデータが「111」のメモリセルトラン
ジスタのチャネルCH0は、ワード線電圧VWLの第1の
昇圧ステップの開始と同時に、ワード線(主に非選択ワ
ード線)との容量結合によってブーストされるようにな
る。選択トランジスタDS0がカットオフした後、メモ
リセルトランジスタに蓄積される電荷量はブーストの前
後において保存される。このため、図4に等価的に示す
ように、非選択ワード線が最終的な書き込みパス電圧V
passになったとき、この書き込みデータが「111」の
メモリセルトランジスタの電荷量Qは、 Q=−Cins ×(Vpass0 −Vch0 )+Cch0 ×Vch0 =−Cins ×(Vpass−Vch(111) )+Cch0'×Vch(111) (1) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch0 :ブースト前の空乏層容量 Cch0':ブースト後の空乏層容量(Vch(111) に応じて
変動) Vch0 :ブースト前のチャネル電圧 Vch(111) :ブースト後のチャネル電圧 Vpass0 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。ここで、電圧Vpass0 は、ワード線を書き込み
パス電圧Vpass1 に昇圧させる前の電圧であり、必要に
応じて任意に設定することが可能である。ここでは、こ
の電圧Vpass0 は例えば0Vに設定されている。(1)
式より、Vch(111) は、
場合、最初に書き込みデータに応じてビット線電圧が設
定された状態のときにメモリストリングA0のドレイン
側の選択トランジスタDS0がカットオフする。したが
って、書き込みデータが「111」のメモリセルトラン
ジスタのチャネルCH0は、ワード線電圧VWLの第1の
昇圧ステップの開始と同時に、ワード線(主に非選択ワ
ード線)との容量結合によってブーストされるようにな
る。選択トランジスタDS0がカットオフした後、メモ
リセルトランジスタに蓄積される電荷量はブーストの前
後において保存される。このため、図4に等価的に示す
ように、非選択ワード線が最終的な書き込みパス電圧V
passになったとき、この書き込みデータが「111」の
メモリセルトランジスタの電荷量Qは、 Q=−Cins ×(Vpass0 −Vch0 )+Cch0 ×Vch0 =−Cins ×(Vpass−Vch(111) )+Cch0'×Vch(111) (1) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch0 :ブースト前の空乏層容量 Cch0':ブースト後の空乏層容量(Vch(111) に応じて
変動) Vch0 :ブースト前のチャネル電圧 Vch(111) :ブースト後のチャネル電圧 Vpass0 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。ここで、電圧Vpass0 は、ワード線を書き込み
パス電圧Vpass1 に昇圧させる前の電圧であり、必要に
応じて任意に設定することが可能である。ここでは、こ
の電圧Vpass0 は例えば0Vに設定されている。(1)
式より、Vch(111) は、
【0101】
【数1】
【0102】となる。このVch(111) は非書き込み電位
に対応している。なお、非選択ワード線が最終的な書き
込みパス電圧Vpassになったとき、非選択側のメモリス
トリングA1のメモリセルトランジスタのチャネルも、
このVch(111) と等しい電圧となる。
に対応している。なお、非選択ワード線が最終的な書き
込みパス電圧Vpassになったとき、非選択側のメモリス
トリングA1のメモリセルトランジスタのチャネルも、
このVch(111) と等しい電圧となる。
【0103】書き込みデータが「110」の場合、ワー
ド線電圧VWLが書き込みパス電圧Vpass1 に昇圧され、
ビット線電圧供給ラインVBL3が電圧VB3(=1.
5V)からVCCレベルに切り換えられた後に、メモリス
トリングA0のドレイン側の選択トランジスタDS0が
カットオフする。したがって、書き込みデータが「11
0」のメモリセルトランジスタのチャネルCH0は、ワ
ード線電圧VWLの第2の昇圧ステップの開始と同時に、
ワード線(主に非選択ワード線)との容量結合によって
ブーストされるようになる。このときもメモリセルトラ
ンジスタのチャネルの電荷量はブーストの前後において
保存されるので、非選択ワード線が最終的な書き込みパ
ス電圧Vpassになったとき、この書き込みデータが「1
10」のメモリセルトランジスタの電荷量Qは、 Q=−Cins ×(Vpass1 −Vch1 )+Cch1 ×Vch1 =−Cins ×(Vpass−Vch(110) )+Cch1'×Vch(110) (3) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch1 :ブースト前の空乏層容量 Cch1':ブースト後の空乏層容量(Vch(110) に応じて
変動) Vch1 :ブースト前のチャネル電圧 Vch(110) :ブースト後のチャネル電圧 Vpass1 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。(3)式より、Vch(110) は、
ド線電圧VWLが書き込みパス電圧Vpass1 に昇圧され、
ビット線電圧供給ラインVBL3が電圧VB3(=1.
5V)からVCCレベルに切り換えられた後に、メモリス
トリングA0のドレイン側の選択トランジスタDS0が
カットオフする。したがって、書き込みデータが「11
0」のメモリセルトランジスタのチャネルCH0は、ワ
ード線電圧VWLの第2の昇圧ステップの開始と同時に、
ワード線(主に非選択ワード線)との容量結合によって
ブーストされるようになる。このときもメモリセルトラ
ンジスタのチャネルの電荷量はブーストの前後において
保存されるので、非選択ワード線が最終的な書き込みパ
ス電圧Vpassになったとき、この書き込みデータが「1
10」のメモリセルトランジスタの電荷量Qは、 Q=−Cins ×(Vpass1 −Vch1 )+Cch1 ×Vch1 =−Cins ×(Vpass−Vch(110) )+Cch1'×Vch(110) (3) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch1 :ブースト前の空乏層容量 Cch1':ブースト後の空乏層容量(Vch(110) に応じて
変動) Vch1 :ブースト前のチャネル電圧 Vch(110) :ブースト後のチャネル電圧 Vpass1 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。(3)式より、Vch(110) は、
【0104】
【数2】
【0105】となる。このVch(110) は書き込みデータ
が「110」の場合の書き込み時のチャネル電圧に対応
している。
が「110」の場合の書き込み時のチャネル電圧に対応
している。
【0106】書き込みデータが「10x」(x:0また
は1)の場合、ワード線電圧VWLが書き込みパス電圧V
pass2 に昇圧され、ビット線電圧供給ラインVBL2が
電圧VB2(=1.5V)からVCCレベルに切り換えら
れた後に、メモリストリングA0のドレイン側の選択ト
ランジスタDS0がカットオフする。したがって、書き
込みデータが「10x」のメモリセルトランジスタのチ
ャネルCH0は、ワード線電圧VWLの第3の昇圧ステッ
プの開始と同時に、ワード線(主に非選択ワード線)と
の容量結合によってブーストされるようになる。このと
きもメモリセルトランジスタのチャネルの電荷量はブー
ストの前後において保存されるので、非選択ワード線が
最終的な書き込みパス電圧Vpassになったとき、この書
き込みデータが「10x」のメモリセルトランジスタの
電荷量Qは、 Q=−Cins ×(Vpass2 −Vch2 )+Cch2 ×Vch2 =−Cins ×(Vpass−Vch(10x) )+Cch2'×Vch(10x) (5) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch2 :ブースト前の空乏層容量 Cch2':ブースト後の空乏層容量(Vch(10x) に応じて
変動) Vch2 :ブースト前のチャネル電圧 Vch(10x) :ブースト後のチャネル電圧 Vpass2 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。(5)式より、Vch(10x) は、
は1)の場合、ワード線電圧VWLが書き込みパス電圧V
pass2 に昇圧され、ビット線電圧供給ラインVBL2が
電圧VB2(=1.5V)からVCCレベルに切り換えら
れた後に、メモリストリングA0のドレイン側の選択ト
ランジスタDS0がカットオフする。したがって、書き
込みデータが「10x」のメモリセルトランジスタのチ
ャネルCH0は、ワード線電圧VWLの第3の昇圧ステッ
プの開始と同時に、ワード線(主に非選択ワード線)と
の容量結合によってブーストされるようになる。このと
きもメモリセルトランジスタのチャネルの電荷量はブー
ストの前後において保存されるので、非選択ワード線が
最終的な書き込みパス電圧Vpassになったとき、この書
き込みデータが「10x」のメモリセルトランジスタの
電荷量Qは、 Q=−Cins ×(Vpass2 −Vch2 )+Cch2 ×Vch2 =−Cins ×(Vpass−Vch(10x) )+Cch2'×Vch(10x) (5) となる。ただし、 Cins :チャネル−FG間とFG−CG間の直列容量 Cch2 :ブースト前の空乏層容量 Cch2':ブースト後の空乏層容量(Vch(10x) に応じて
変動) Vch2 :ブースト前のチャネル電圧 Vch(10x) :ブースト後のチャネル電圧 Vpass2 :ブースト前のワード線電圧 Vpass:ブースト後のワード線電圧 である。(5)式より、Vch(10x) は、
【0107】
【数3】
【0108】となる。このVch(10x) は書き込みデータ
が「110」の場合の書き込み時のチャネル電圧に対応
している。
が「110」の場合の書き込み時のチャネル電圧に対応
している。
【0109】書き込みデータが「0xx」(x:0また
は1)の場合、メモリストリングA0のドレイン側の選
択トランジスタDS0はカットオフしない。したがっ
て、書き込みデータが「0xx」のメモリセルトランジ
スタのチャネルCH0には、ビット線BL0の電圧がそ
のまま供給される。以上をまとめると、選択ワード線が
書き込み電圧VPGM に設定され、非選択ワード線が書き
込みパス電圧Vpassに設定されたときの各書き込みデー
タに応じたメモリセルトランジスタのチャネル電圧は、
は1)の場合、メモリストリングA0のドレイン側の選
択トランジスタDS0はカットオフしない。したがっ
て、書き込みデータが「0xx」のメモリセルトランジ
スタのチャネルCH0には、ビット線BL0の電圧がそ
のまま供給される。以上をまとめると、選択ワード線が
書き込み電圧VPGM に設定され、非選択ワード線が書き
込みパス電圧Vpassに設定されたときの各書き込みデー
タに応じたメモリセルトランジスタのチャネル電圧は、
【0110】
【数4】
【0111】となる。これらの式において、Vpass1 ,
Vpass2 を決めればCch1 ,Cch1',Vch1 ,Cch2 ,
Cch2',Vch2 も自動的に決まり、Vch(10x) ,Vch(1
10) も決まる。この一実施形態においては、 Vch(10x) =2.4V Vch(110) =3.6V となるようにVpass1 ,Vpass2 が決められる。
Vpass2 を決めればCch1 ,Cch1',Vch1 ,Cch2 ,
Cch2',Vch2 も自動的に決まり、Vch(10x) ,Vch(1
10) も決まる。この一実施形態においては、 Vch(10x) =2.4V Vch(110) =3.6V となるようにVpass1 ,Vpass2 が決められる。
【0112】このようにメモリセルトランジスタのチャ
ネルに書き込みデータに応じた電圧が印加されること
で、書き込みデータが「111」以外のメモリセルトラ
ンジスタにおいては、選択ワード線に印加された書き込
み電圧VPGM とメモリセルトランジスタのチャネル電圧
との電界によりFNトンネリング現象が起こり、データ
の書き込みがなされる。また、書き込みデータが「11
1」のメモリセルトランジスタのチャネルCH0および
非選択側のメモリストリングA1のメモリセルトランジ
スタのチャネルCH1は、ドレイン側の選択トランジス
タDS0,DS1によってビット線BL0,BL1から
切り離され、ワード線(主に非選択ワード線)との容量
結合により非書き込み電位にブーストされており、これ
らのメモリセルトランジスタにはデータの書き込みがな
されない。
ネルに書き込みデータに応じた電圧が印加されること
で、書き込みデータが「111」以外のメモリセルトラ
ンジスタにおいては、選択ワード線に印加された書き込
み電圧VPGM とメモリセルトランジスタのチャネル電圧
との電界によりFNトンネリング現象が起こり、データ
の書き込みがなされる。また、書き込みデータが「11
1」のメモリセルトランジスタのチャネルCH0および
非選択側のメモリストリングA1のメモリセルトランジ
スタのチャネルCH1は、ドレイン側の選択トランジス
タDS0,DS1によってビット線BL0,BL1から
切り離され、ワード線(主に非選択ワード線)との容量
結合により非書き込み電位にブーストされており、これ
らのメモリセルトランジスタにはデータの書き込みがな
されない。
【0113】上述の書き込み動作の場合、書き込みデー
タに応じた理想的な電圧をメモリセルトランジスタのチ
ャネルに印加することができるため、選択ワード線が理
想的な電圧に設定された状態から書き込みを開始するこ
とができる。これにより、書き込みレベルの異なる全て
の書き込みデータををほぼ同時に書き込むことが可能と
なる。
タに応じた理想的な電圧をメモリセルトランジスタのチ
ャネルに印加することができるため、選択ワード線が理
想的な電圧に設定された状態から書き込みを開始するこ
とができる。これにより、書き込みレベルの異なる全て
の書き込みデータををほぼ同時に書き込むことが可能と
なる。
【0114】次に、ベリファイ動作について説明する。
図5に、この一実施形態によるNAND型フラッシュメ
モリのベリファイ動作における各部の信号の状態を示
す。なお、ここでは、上述の書き込み動作に引き続き、
メモリストリングA0がベリファイ対象として選択され
ているものとする。
図5に、この一実施形態によるNAND型フラッシュメ
モリのベリファイ動作における各部の信号の状態を示
す。なお、ここでは、上述の書き込み動作に引き続き、
メモリストリングA0がベリファイ対象として選択され
ているものとする。
【0115】上述のように、選択ワード線が書き込み電
圧VPGM に設定されると共に、非選択ワード線が書き込
みパス電圧Vpassに設定された状態で、所定時間、メモ
リセルトランジスタへのデータの書き込みがなされた
後、ワード線電圧VWLがGNDレベルに設定されると共
に、制御信号PGMがVCCレベルからGNDレベルに切
り換えられ、ビット線BL0とビット線電圧発生回路2
とが切り離される。そして、制御信号DISがハイレベ
ル、アドレスデコード信号AiNがP5Vレベルに設定
されると共に、アドレスデコード信号AiBおよび制御
信号TRNが書き込み時のままP5Vレベルに設定さ
れ、この間に、全ビット線が接地される。一定時間経過
後、制御信号TRNがGNDレベルに設定され、さらに
一定時間経過後、制御信号DISがGNDレベルに切り
換えられる。そして、アドレスデコード信号AiNがG
NDレベルに設定され、非選択側のビット線BL1がフ
ローティング状態とされると共に、制御信号TRNが
(VCC−Vth)レベルに設定される。このとき、アドレ
スデコード信号AiBがP5Vレベルであることによ
り、選択ビット線BL0とノードSAとが接続される。
圧VPGM に設定されると共に、非選択ワード線が書き込
みパス電圧Vpassに設定された状態で、所定時間、メモ
リセルトランジスタへのデータの書き込みがなされた
後、ワード線電圧VWLがGNDレベルに設定されると共
に、制御信号PGMがVCCレベルからGNDレベルに切
り換えられ、ビット線BL0とビット線電圧発生回路2
とが切り離される。そして、制御信号DISがハイレベ
ル、アドレスデコード信号AiNがP5Vレベルに設定
されると共に、アドレスデコード信号AiBおよび制御
信号TRNが書き込み時のままP5Vレベルに設定さ
れ、この間に、全ビット線が接地される。一定時間経過
後、制御信号TRNがGNDレベルに設定され、さらに
一定時間経過後、制御信号DISがGNDレベルに切り
換えられる。そして、アドレスデコード信号AiNがG
NDレベルに設定され、非選択側のビット線BL1がフ
ローティング状態とされると共に、制御信号TRNが
(VCC−Vth)レベルに設定される。このとき、アドレ
スデコード信号AiBがP5Vレベルであることによ
り、選択ビット線BL0とノードSAとが接続される。
【0116】このベリファイ動作では、1回の書き込み
が終了する毎にデータ「000」,「001」,「01
0」,「011」,「100」,「101」,「11
0」に対応したしきい値電圧Vthの判定が行われる。こ
のしきい値電圧Vthの判定は、制御信号DISがローレ
ベルに切り換えられた後、ドレイン側選択ゲート線DS
Gおよびソース側選択ゲート線SSGが非選択ワード線
の電圧と同じ所定のハイレベルの電圧、例えばP5Vに
設定され、選択ワード線の電圧VWLを例えばVVF7 →V
VF6 →VVF5 →VVF4 →VVF3 →VVF2 →VVF1 の順序
で段階的に下げながらなされる。
が終了する毎にデータ「000」,「001」,「01
0」,「011」,「100」,「101」,「11
0」に対応したしきい値電圧Vthの判定が行われる。こ
のしきい値電圧Vthの判定は、制御信号DISがローレ
ベルに切り換えられた後、ドレイン側選択ゲート線DS
Gおよびソース側選択ゲート線SSGが非選択ワード線
の電圧と同じ所定のハイレベルの電圧、例えばP5Vに
設定され、選択ワード線の電圧VWLを例えばVVF7 →V
VF6 →VVF5 →VVF4 →VVF3 →VVF2 →VVF1 の順序
で段階的に下げながらなされる。
【0117】まず、各ワード線電圧での実際のしきい値
電圧Vthの判定の前処理として制御信号Vref がローレ
ベル(GNDレベル)に設定されてトランジスタP1が
オンされ、ビット線BL0に対して電源電圧Vccでの充
電がなされる。ある程度時間が経過すると、ビット線B
L0の電圧が上昇し、トランジスタHN1のゲート−ソ
ース間の電位差がVth´(Vth´はトランジスタHN1
のしきい値電圧)以下となるとき自動的にトランジスタ
HN1,HN3がオフする。したがって、ビット線BL
0は(Vcc−Vth−Vth´)レベル(例えば1V程度)
に充電され、ノードSAはVccレベルとなる。
電圧Vthの判定の前処理として制御信号Vref がローレ
ベル(GNDレベル)に設定されてトランジスタP1が
オンされ、ビット線BL0に対して電源電圧Vccでの充
電がなされる。ある程度時間が経過すると、ビット線B
L0の電圧が上昇し、トランジスタHN1のゲート−ソ
ース間の電位差がVth´(Vth´はトランジスタHN1
のしきい値電圧)以下となるとき自動的にトランジスタ
HN1,HN3がオフする。したがって、ビット線BL
0は(Vcc−Vth−Vth´)レベル(例えば1V程度)
に充電され、ノードSAはVccレベルとなる。
【0118】上述した状態で以て選択ワード線の電圧を
所定値とすると共に、ラッチ回路LQ2〜LQ0のノー
ドQ2〜Q0が所定データに設定された状態で、セル電
流の有無をビット線BL0およびノードSAの電圧に反
映させてしきい値電圧Vthの判定がなされる。つまり、
所定のメモリセルトランジスタのしきい値電圧Vth以上
の電圧がそのコントロールゲートに供給されてセル電流
が流れる場合には、ビット線BL0の電圧が降下し、ト
ランジスタHN1,HN3がオンする。したがって、ノ
ードSAは、ビット線BL0の電圧(VCC−Vth−Vth
´)とほぼ等しい電圧まで降下する。また、所定のメモ
リセルトランジスタのしきい値電圧Vth未満の電圧がそ
のコントロールゲートに供給される場合には、セル電流
が流れず、ビット線BL0の電圧が降下することがな
く、ノードSAの電圧は、そのままVccレベルに保持さ
れる。この関係に基づいてしきい値電圧Vthの判定がな
される。
所定値とすると共に、ラッチ回路LQ2〜LQ0のノー
ドQ2〜Q0が所定データに設定された状態で、セル電
流の有無をビット線BL0およびノードSAの電圧に反
映させてしきい値電圧Vthの判定がなされる。つまり、
所定のメモリセルトランジスタのしきい値電圧Vth以上
の電圧がそのコントロールゲートに供給されてセル電流
が流れる場合には、ビット線BL0の電圧が降下し、ト
ランジスタHN1,HN3がオンする。したがって、ノ
ードSAは、ビット線BL0の電圧(VCC−Vth−Vth
´)とほぼ等しい電圧まで降下する。また、所定のメモ
リセルトランジスタのしきい値電圧Vth未満の電圧がそ
のコントロールゲートに供給される場合には、セル電流
が流れず、ビット線BL0の電圧が降下することがな
く、ノードSAの電圧は、そのままVccレベルに保持さ
れる。この関係に基づいてしきい値電圧Vthの判定がな
される。
【0119】ビット線BL0の充電が完了すると、制御
信号Vref がビット線BL0のリーク電流を補償するだ
けの電流をトランジスタP1が流すことが可能な所定レ
ベルの電圧(例えば、2V)に設定される。
信号Vref がビット線BL0のリーク電流を補償するだ
けの電流をトランジスタP1が流すことが可能な所定レ
ベルの電圧(例えば、2V)に設定される。
【0120】まず、選択ワード線の電圧VWLがVVF7 に
設定され、書き込みデータが「000」に対応するしき
い値電圧Vthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧VthがVVF7 より大きい(V
th>VVF7 )場合には、セルに電流が流れないことによ
り、ビット線BL0の電圧は変化せず、ノードSAはV
ccレベルに保持される。このとき、トランジスタN1
5、N16、N17がオンする。
設定され、書き込みデータが「000」に対応するしき
い値電圧Vthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧VthがVVF7 より大きい(V
th>VVF7 )場合には、セルに電流が流れないことによ
り、ビット線BL0の電圧は変化せず、ノードSAはV
ccレベルに保持される。このとき、トランジスタN1
5、N16、N17がオンする。
【0121】そして、一定時間経過後、パルス状の信号
である制御信号φLAT0、φLAT2、φLAT6が
順次ハイレベルに設定される。
である制御信号φLAT0、φLAT2、φLAT6が
順次ハイレベルに設定される。
【0122】制御信号φLAT0がハイレベルに設定さ
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22,N32のゲートがハイレ
ベルになる。
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22,N32のゲートがハイレ
ベルになる。
【0123】制御信号φLAT2がハイレベルに設定さ
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N33のゲートがハイレベルになる。
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N33のゲートがハイレベルになる。
【0124】制御信号φLAT6がハイレベルに設定さ
れると、トランジスタN34がオンし、このときトラン
ジスタN33,N32およびトランジスタN17がオン
していることにより、ラッチ回路LQ0の反転記憶ノー
ド/Q0がローレベルに設定されて記憶ノードQ0がロ
ーレベルからハイレベルに反転する。
れると、トランジスタN34がオンし、このときトラン
ジスタN33,N32およびトランジスタN17がオン
していることにより、ラッチ回路LQ0の反転記憶ノー
ド/Q0がローレベルに設定されて記憶ノードQ0がロ
ーレベルからハイレベルに反転する。
【0125】以上により、書き込みデータが「000」
のメモリセルトランジスタで、そのしきい値電圧Vthが
VVF7 より大きい(Vth>VVF7 )場合、ラッチ回路L
Q2、LQ1、LQ0のラッチデータは「111」に反
転し、書き込み禁止状態とされる。
のメモリセルトランジスタで、そのしきい値電圧Vthが
VVF7 より大きい(Vth>VVF7 )場合、ラッチ回路L
Q2、LQ1、LQ0のラッチデータは「111」に反
転し、書き込み禁止状態とされる。
【0126】一方、メモリセルトランジスタのしきい値
電圧VthがVVF7 より小さい(Vth<VVF7 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば1V程度)となる。こ
のため、制御信号φLAT0,φLAT2,φLAT6
によりトランジスタN18,N24,N34がオンして
も、トランジスタN15,N16,N17のゲートがロ
ーレベル(例えば、1V)となっているため、トランジ
スタN15,N16,N17のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路LQ2〜LQ
0の記憶ノードQ2〜Q0を反転させるのに必要な電流
を流すことができず、結果として設定状態が保持され
る。
電圧VthがVVF7 より小さい(Vth<VVF7 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば1V程度)となる。こ
のため、制御信号φLAT0,φLAT2,φLAT6
によりトランジスタN18,N24,N34がオンして
も、トランジスタN15,N16,N17のゲートがロ
ーレベル(例えば、1V)となっているため、トランジ
スタN15,N16,N17のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路LQ2〜LQ
0の記憶ノードQ2〜Q0を反転させるのに必要な電流
を流すことができず、結果として設定状態が保持され
る。
【0127】選択ワード線の電圧VWLがVVF7 に設定さ
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
【0128】次に、選択ワード線の電圧VWLがVVF6 に
設定され、書き込みデータが「001」に対応するしき
い値電圧Vthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧VthがVVF6 より大きい(V
th>VVF6 )場合には、セルに電流が流れないことによ
り、ビット線BL0の電圧は変化せず、ノードSAはV
ccレベルに保持される。このとき、トランジスタN1
5,N16,N17がオンする。
設定され、書き込みデータが「001」に対応するしき
い値電圧Vthの判定がなされる。ここで、メモリセルト
ランジスタのしきい値電圧VthがVVF6 より大きい(V
th>VVF6 )場合には、セルに電流が流れないことによ
り、ビット線BL0の電圧は変化せず、ノードSAはV
ccレベルに保持される。このとき、トランジスタN1
5,N16,N17がオンする。
【0129】そして、一定時間経過後、パルス状の信号
である制御信号φLAT5、φLAT1が順次ハイレベ
ルに設定される。
である制御信号φLAT5、φLAT1が順次ハイレベ
ルに設定される。
【0130】制御信号φLAT5がハイレベルに設定さ
れると、トランジスタN31がオンし、このときトラン
ジスタN30,N27およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N19のゲートがハイレベルになる。なお、メモリセル
トランジスタのしきい値電圧VthがVth>VVF7 の場合
には、選択ワード線の電圧VWLがVVF7 に設定された状
態でのしきい値電圧Vthの判定において、すでにラッチ
回路LQ1の反転記憶ノード/Q1がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「000」でメモリセルトラン
ジスタのしきい値電圧VthがVVF7 >Vth>VVF6 の場
合には、ラッチ回路LQ0の記憶ノードQ0がローレベ
ルであることによりトランジスタN30がオフし、ラッ
チ回路LQ1の記憶ノードQ1は変化しない。
れると、トランジスタN31がオンし、このときトラン
ジスタN30,N27およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N19のゲートがハイレベルになる。なお、メモリセル
トランジスタのしきい値電圧VthがVth>VVF7 の場合
には、選択ワード線の電圧VWLがVVF7 に設定された状
態でのしきい値電圧Vthの判定において、すでにラッチ
回路LQ1の反転記憶ノード/Q1がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「000」でメモリセルトラン
ジスタのしきい値電圧VthがVVF7 >Vth>VVF6 の場
合には、ラッチ回路LQ0の記憶ノードQ0がローレベ
ルであることによりトランジスタN30がオフし、ラッ
チ回路LQ1の記憶ノードQ1は変化しない。
【0131】制御信号φLAT1がハイレベルに設定さ
れると、トランジスタN21がオンし、このときトラン
ジスタN20,N19およびトランジスタN15がオン
していることにより、ラッチ回路LQ2の反転記憶ノー
ド/Q2がローレベルに設定されて記憶ノードQ2がロ
ーレベルからハイレベルに反転する。なお、メモリセル
トランジスタのしきい値電圧VthがVth>VVF7 の場合
には、選択ワード線の電圧VWLがVVF7 に設定された状
態でのしきい値電圧Vthの判定において、すでにラッチ
回路LQ2の反転記憶ノード/Q2がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「000」でメモリセルトラン
ジスタのしきい値電圧VthがVVF7 >Vth>VVF6 の場
合には、ラッチ回路LQ0の記憶ノードQ0がローレベ
ルであることによりトランジスタN30がオフし、ラッ
チ回路LQ1の記憶ノードQ1は変化せず、したがっ
て、トランジスタN19がオンしないので、ラッチ回路
LQ2の記憶ノードQ2は変化しない。
れると、トランジスタN21がオンし、このときトラン
ジスタN20,N19およびトランジスタN15がオン
していることにより、ラッチ回路LQ2の反転記憶ノー
ド/Q2がローレベルに設定されて記憶ノードQ2がロ
ーレベルからハイレベルに反転する。なお、メモリセル
トランジスタのしきい値電圧VthがVth>VVF7 の場合
には、選択ワード線の電圧VWLがVVF7 に設定された状
態でのしきい値電圧Vthの判定において、すでにラッチ
回路LQ2の反転記憶ノード/Q2がローレベルからハ
イレベルに判定されているため、ここでは変化しない。
また、書き込みデータが「000」でメモリセルトラン
ジスタのしきい値電圧VthがVVF7 >Vth>VVF6 の場
合には、ラッチ回路LQ0の記憶ノードQ0がローレベ
ルであることによりトランジスタN30がオフし、ラッ
チ回路LQ1の記憶ノードQ1は変化せず、したがっ
て、トランジスタN19がオンしないので、ラッチ回路
LQ2の記憶ノードQ2は変化しない。
【0132】以上により、書き込みデータが「001」
のメモリセルトランジスタで、そのしきい値電圧Vthが
ワード線電圧VVF6 より大きい(Vth>VVF6 )場合、
ラッチ回路LQ2、LQ1、LQ0のラッチデータは
「111」に反転し、書き込み禁止状態とされる。
のメモリセルトランジスタで、そのしきい値電圧Vthが
ワード線電圧VVF6 より大きい(Vth>VVF6 )場合、
ラッチ回路LQ2、LQ1、LQ0のラッチデータは
「111」に反転し、書き込み禁止状態とされる。
【0133】一方、メモリセルのしきい値電圧VthがV
VF6 より小さい(Vth<VVF6 )場合、リーク補償電流
より大きいセル電流が流れ、ノードSAの電圧が降下し
てトランジスタHN1,HN3がオンし、ビット線BL
0の容量CBLとノードSAの容量CSA(<<CBL)との
間で電荷の再分配が起こり、ノードSAの電圧がビット
線BL0の電圧(VCC−Vth−Vth´)とほぼ同程度の
ローレベル(例えば1V程度)となる。このため、制御
信号φLAT5,φLAT1によりトランジスタN3
1,N21がオンしても、トランジスタN15,N16
のゲートがローレベル(例えば、1V)となっているた
め、トランジスタN15,N16のそれぞれのドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路LQ1,
LQ2の記憶ノードQ1,Q2を反転させるのに必要な
電流を流すことができず、結果として設定状態が保持さ
れる。
VF6 より小さい(Vth<VVF6 )場合、リーク補償電流
より大きいセル電流が流れ、ノードSAの電圧が降下し
てトランジスタHN1,HN3がオンし、ビット線BL
0の容量CBLとノードSAの容量CSA(<<CBL)との
間で電荷の再分配が起こり、ノードSAの電圧がビット
線BL0の電圧(VCC−Vth−Vth´)とほぼ同程度の
ローレベル(例えば1V程度)となる。このため、制御
信号φLAT5,φLAT1によりトランジスタN3
1,N21がオンしても、トランジスタN15,N16
のゲートがローレベル(例えば、1V)となっているた
め、トランジスタN15,N16のそれぞれのドレイン
−ソース間が高抵抗な状態とされ、ラッチ回路LQ1,
LQ2の記憶ノードQ1,Q2を反転させるのに必要な
電流を流すことができず、結果として設定状態が保持さ
れる。
【0134】以下、同様にして、選択ワード線の電圧V
WLがVVF5 に設定され、書き込みデータが「010」に
対応するしきい値電圧Vthの判定がなされた場合、一定
時間経過後、パルス状の信号である制御信号φLAT
8,φLAT1が順次ハイレベルに設定され、書き込み
データが「010」のメモリセルトランジスタで、その
しきい値電圧VthがVVF5 より大きい(Vth>VVF5 )
場合のみラッチ回路LQ2、LQ1、LQ0のラッチデ
ータが「111」に反転するように制御される。
WLがVVF5 に設定され、書き込みデータが「010」に
対応するしきい値電圧Vthの判定がなされた場合、一定
時間経過後、パルス状の信号である制御信号φLAT
8,φLAT1が順次ハイレベルに設定され、書き込み
データが「010」のメモリセルトランジスタで、その
しきい値電圧VthがVVF5 より大きい(Vth>VVF5 )
場合のみラッチ回路LQ2、LQ1、LQ0のラッチデ
ータが「111」に反転するように制御される。
【0135】選択ワード線の電圧VWLがVVF4 に設定さ
れ、書き込みデータが「011」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT1がハイレベルに設定
され、書き込みデータが「011」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF4 より大きい
(Vth>VVF4 )場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
れ、書き込みデータが「011」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT1がハイレベルに設定
され、書き込みデータが「011」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF4 より大きい
(Vth>VVF4 )場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
【0136】選択ワード線の電圧VWLがVVF3 に設定さ
れ、書き込みデータが「100」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT2,φLAT6が順次
ハイレベルに設定され、書き込みデータが「100」の
メモリセルトランジスタで、そのしきい値電圧VthがV
VF3 より大きい(Vth>VVF3 )場合のみラッチ回路L
Q2、LQ1、LQ0のラッチデータが「111」に反
転するように制御される。
れ、書き込みデータが「100」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT2,φLAT6が順次
ハイレベルに設定され、書き込みデータが「100」の
メモリセルトランジスタで、そのしきい値電圧VthがV
VF3 より大きい(Vth>VVF3 )場合のみラッチ回路L
Q2、LQ1、LQ0のラッチデータが「111」に反
転するように制御される。
【0137】選択ワード線の電圧VWLがVVF2 に設定さ
れ、書き込みデータが「101」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT3がハイレベルに設定
され、書き込みデータが「101」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF2 より大きい
(Vth>VVF2 )場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
れ、書き込みデータが「101」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT3がハイレベルに設定
され、書き込みデータが「101」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF2 より大きい
(Vth>VVF2 )場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
【0138】選択ワード線の電圧VWLがVVF1 に設定さ
れ、書き込みデータが「110」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT6がハイレベルに設定
され、書き込みデータが「110」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF1より大きい
(Vth>VVF1)場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
れ、書き込みデータが「110」に対応するしきい値電
圧Vthの判定がなされた場合、一定時間経過後、パルス
状の信号である制御信号φLAT6がハイレベルに設定
され、書き込みデータが「110」のメモリセルトラン
ジスタで、そのしきい値電圧VthがVVF1より大きい
(Vth>VVF1)場合のみラッチ回路LQ2、LQ1、
LQ0のラッチデータが「111」に反転するように制
御される。
【0139】そして、選択ワード線の電圧VWLがVVF1
に設定された状態でのしきい値電圧Vthの判定が完了し
た段階で、全ラッチデータの反転信号のワイロードOR
がとられ、1つでも”0”があれば、ワイヤードORの
結果はローレベルとなって、再書き込みプロセスに移行
し、全てが”1”となっていれば、書き込みが終了す
る。以上の書き込みおよびベリファイのサイクルを全て
のメモリセルトランジスタが書き込み十分と判定される
か、所定回数に達するまで繰り返される。
に設定された状態でのしきい値電圧Vthの判定が完了し
た段階で、全ラッチデータの反転信号のワイロードOR
がとられ、1つでも”0”があれば、ワイヤードORの
結果はローレベルとなって、再書き込みプロセスに移行
し、全てが”1”となっていれば、書き込みが終了す
る。以上の書き込みおよびベリファイのサイクルを全て
のメモリセルトランジスタが書き込み十分と判定される
か、所定回数に達するまで繰り返される。
【0140】次に、通常読み出し動作について具体的に
説明する。図6に、この一実施形態によるNAND型フ
ラッシュメモリの通常読み出し動作時における各部の信
号の状態を示す。なお、ここでは、メモリストリングA
0が読み出し対象として選択されているものとする。ま
た、メモリセルトランジスタには、書き込み動作によ
り、しきい値電圧Vthの分布と書き込みデータとが、図
7に示すような対応関係となるように書き込みデータに
応じて書き込みがなされているものとする。
説明する。図6に、この一実施形態によるNAND型フ
ラッシュメモリの通常読み出し動作時における各部の信
号の状態を示す。なお、ここでは、メモリストリングA
0が読み出し対象として選択されているものとする。ま
た、メモリセルトランジスタには、書き込み動作によ
り、しきい値電圧Vthの分布と書き込みデータとが、図
7に示すような対応関係となるように書き込みデータに
応じて書き込みがなされているものとする。
【0141】通常読み出し動作の前には、制御信号PG
MがGNDレベルに設定されてトランジスタN2がオフ
され、ビット線BL0,BL1とビット線電圧発生回路
2とが切り離されている。また、アドレスデコード信号
AiB、AiNおよび制御信号TRNが(VCC−Vth)
レベルに設定され、制御信号Vref がVccレベルに設定
されると共に、制御信号DISがハイレベルに設定され
てトランジスタN1がオンされ、ビット線BL0,BL
1がGNDレベルに設定されている。
MがGNDレベルに設定されてトランジスタN2がオフ
され、ビット線BL0,BL1とビット線電圧発生回路
2とが切り離されている。また、アドレスデコード信号
AiB、AiNおよび制御信号TRNが(VCC−Vth)
レベルに設定され、制御信号Vref がVccレベルに設定
されると共に、制御信号DISがハイレベルに設定され
てトランジスタN1がオンされ、ビット線BL0,BL
1がGNDレベルに設定されている。
【0142】通常読み出し動作が起動されると、その動
作に先立ってリセット信号RSTが一定期間ハイレベル
に設定され、ラッチ回路LQ2〜LQ0に保持されてい
るデータが全てローレベルにリセットされる。通常読み
出し動作は、ラッチ回路LQ2〜LQ0のリセット完了
後、即ち、制御信号DISおよびリセット信号RSTが
共にローレベルに切り換えられた後、ドレイン側選択ゲ
ート線DSGおよびソース側選択ゲート線SSGが非選
択ワード線の電圧と同じ所定のハイレベルの電圧、例え
ばP5V(5.0〜6.0Vの所定の電圧)に設定さ
れ、選択ワード線の電圧VWLを例えばVRD7 →VRD6 →
VRD5 →VRD4 →VRD3 →VRD2 →VRD1の順序で段階
的に下げながらなされる。
作に先立ってリセット信号RSTが一定期間ハイレベル
に設定され、ラッチ回路LQ2〜LQ0に保持されてい
るデータが全てローレベルにリセットされる。通常読み
出し動作は、ラッチ回路LQ2〜LQ0のリセット完了
後、即ち、制御信号DISおよびリセット信号RSTが
共にローレベルに切り換えられた後、ドレイン側選択ゲ
ート線DSGおよびソース側選択ゲート線SSGが非選
択ワード線の電圧と同じ所定のハイレベルの電圧、例え
ばP5V(5.0〜6.0Vの所定の電圧)に設定さ
れ、選択ワード線の電圧VWLを例えばVRD7 →VRD6 →
VRD5 →VRD4 →VRD3 →VRD2 →VRD1の順序で段階
的に下げながらなされる。
【0143】また、各ワード線電圧での実際のしきい値
電圧Vthの判定の前処理として、さらに制御信号Vref
がローレベルに設定されてトランジスタP1がオンさ
れ、ビット線BL0に対して電源電圧Vccでの充電がな
される。ある程度時間が経過すると、ビット線BL0の
電圧が上昇し、トランジスタHN1のゲート−ソース間
の電位差がVth´(Vth´はトランジスタHN1のしき
い値電圧)以下となるとき自動的にトランジスタHN
1,HN3がオフする。したがって、ビット線BL0は
(Vcc−Vth−Vth´)レベル(例えば1V程度)に充
電され、ノードSAはVccレベルとなる。
電圧Vthの判定の前処理として、さらに制御信号Vref
がローレベルに設定されてトランジスタP1がオンさ
れ、ビット線BL0に対して電源電圧Vccでの充電がな
される。ある程度時間が経過すると、ビット線BL0の
電圧が上昇し、トランジスタHN1のゲート−ソース間
の電位差がVth´(Vth´はトランジスタHN1のしき
い値電圧)以下となるとき自動的にトランジスタHN
1,HN3がオフする。したがって、ビット線BL0は
(Vcc−Vth−Vth´)レベル(例えば1V程度)に充
電され、ノードSAはVccレベルとなる。
【0144】上述した状態で以て選択ワード線の電圧を
所定値とし、セル電流の有無をビット線BL0およびノ
ードSAの電圧に反映させてしきい値電圧Vthの判定が
なされる。つまり、所定のメモリセルトランジスタのし
きい値電圧Vth以上の電圧がそのゲートに供給されてセ
ル電流が流れる場合には、ビット線BL0の電圧が降下
し、トランジスタHN1,HN3がオンする。したがっ
て、ノードSAの電圧は、ほぼビット線BL0の電圧
(VCC−Vth−Vth´)とほぼ同程度のローレベル(例
えば1V程度)まで降下する。また、所定のメモリセル
トランジスタのしきい値電圧Vth未満の電圧がそのゲー
トに供給される場合には、セル電流が流れず、ビット線
BL0の電圧が降下することがなく、ノードSAの電圧
は、そのままVccレベルに保持される。この関係に基づ
いてしきい値電圧Vthの判定がなされる。
所定値とし、セル電流の有無をビット線BL0およびノ
ードSAの電圧に反映させてしきい値電圧Vthの判定が
なされる。つまり、所定のメモリセルトランジスタのし
きい値電圧Vth以上の電圧がそのゲートに供給されてセ
ル電流が流れる場合には、ビット線BL0の電圧が降下
し、トランジスタHN1,HN3がオンする。したがっ
て、ノードSAの電圧は、ほぼビット線BL0の電圧
(VCC−Vth−Vth´)とほぼ同程度のローレベル(例
えば1V程度)まで降下する。また、所定のメモリセル
トランジスタのしきい値電圧Vth未満の電圧がそのゲー
トに供給される場合には、セル電流が流れず、ビット線
BL0の電圧が降下することがなく、ノードSAの電圧
は、そのままVccレベルに保持される。この関係に基づ
いてしきい値電圧Vthの判定がなされる。
【0145】ビット線BL0の充電が完了すると、制御
信号Vref がビット線BL0のリーク電流を補償するだ
けの電流をトランジスタP1が流すことが可能な所定レ
ベルの電圧(例えば、2V)に設定される。
信号Vref がビット線BL0のリーク電流を補償するだ
けの電流をトランジスタP1が流すことが可能な所定レ
ベルの電圧(例えば、2V)に設定される。
【0146】まず、選択ワード線電圧VWLがVRD7 に設
定された状態でのしきい値電圧Vthの判定がなされる。
ここで、メモリセルトランジスタのしきい値電圧Vthが
VRD7 より大きい(Vth>VRD7 )場合、セル電流が流
れないことにより、ノードSAはVccレベルに保持され
る。このとき、トランジスタN15,N16,N17が
オンする。
定された状態でのしきい値電圧Vthの判定がなされる。
ここで、メモリセルトランジスタのしきい値電圧Vthが
VRD7 より大きい(Vth>VRD7 )場合、セル電流が流
れないことにより、ノードSAはVccレベルに保持され
る。このとき、トランジスタN15,N16,N17が
オンする。
【0147】そして、一定時間経過後、パルス状の信号
である制御信号φLAT0,φLAT2,φLAT6が
順次ハイレベルに設定される。
である制御信号φLAT0,φLAT2,φLAT6が
順次ハイレベルに設定される。
【0148】制御信号φLAT0がハイレベルに設定さ
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22,N32のゲートがハイレ
ベルになる。
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22,N32のゲートがハイレ
ベルになる。
【0149】制御信号φLAT2がハイレベルに設定さ
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N33のゲートがハイレベルになる。
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。このとき、ラッチ
回路LQ1の記憶ノードQ1と接続されたトランジスタ
N33のゲートがハイレベルになる。
【0150】制御信号φLAT6がハイレベルに設定さ
れると、トランジスタN34がオンし、このときトラン
ジスタN33,N32およびトランジスタN17がオン
していることにより、ラッチ回路LQ0の反転記憶ノー
ド/Q0がローレベルに設定されて記憶ノードQ0がロ
ーレベルからハイレベルに反転する。
れると、トランジスタN34がオンし、このときトラン
ジスタN33,N32およびトランジスタN17がオン
していることにより、ラッチ回路LQ0の反転記憶ノー
ド/Q0がローレベルに設定されて記憶ノードQ0がロ
ーレベルからハイレベルに反転する。
【0151】以上により、メモリセルトランジスタのし
きい値電圧VthがVRD7 より大きい(Vth>VRD7 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「111」に反転する。
きい値電圧VthがVRD7 より大きい(Vth>VRD7 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「111」に反転する。
【0152】一方、メモリセルトランジスタのしきい値
電圧VthがVRD7 より小さい(Vth<VRD7 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば1V程度)となる。こ
のため、制御信号φLAT0,φLAT2,φLAT6
によりトランジスタN18,N24,N34がオンして
も、トランジスタN15,N16,N17のゲートがロ
ーレベル(例えば、1V)となっているため、トランジ
スタN15,N16,N17のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路LQ2〜LQ
0の記憶ノードQ2〜Q0を反転させるのに必要な電流
を流すことができず、結果としてリセットのままのロー
レベルな状態が保持される。
電圧VthがVRD7 より小さい(Vth<VRD7 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば1V程度)となる。こ
のため、制御信号φLAT0,φLAT2,φLAT6
によりトランジスタN18,N24,N34がオンして
も、トランジスタN15,N16,N17のゲートがロ
ーレベル(例えば、1V)となっているため、トランジ
スタN15,N16,N17のそれぞれのドレイン−ソ
ース間が高抵抗な状態とされ、ラッチ回路LQ2〜LQ
0の記憶ノードQ2〜Q0を反転させるのに必要な電流
を流すことができず、結果としてリセットのままのロー
レベルな状態が保持される。
【0153】選択ワード線の電圧VWLがVRD7 に設定さ
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
【0154】次に、選択ワード線の電圧VWLがVRD6 に
設定された状態でのしきい値電圧Vthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧V
thがVRD6 より大きい(Vth>VRD6 )場合、セル電流
が流れないことにより、ノードSAはVccレベルに保持
される。このとき、トランジスタN15,N16,N1
7がオンする。
設定された状態でのしきい値電圧Vthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧V
thがVRD6 より大きい(Vth>VRD6 )場合、セル電流
が流れないことにより、ノードSAはVccレベルに保持
される。このとき、トランジスタN15,N16,N1
7がオンする。
【0155】そして、一定時間経過後、パルス状の信号
である制御信号φLAT0,φLAT2が順次ハイレベ
ルに設定される。
である制御信号φLAT0,φLAT2が順次ハイレベ
ルに設定される。
【0156】制御信号φLAT0がハイレベルに設定さ
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22のゲートがハイレベルにな
る。
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN22のゲートがハイレベルにな
る。
【0157】制御信号φLAT2がハイレベルに設定さ
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。
れると、トランジスタN24がオンし、このときトラン
ジスタN23,N22およびトランジスタN16がオン
していることにより、ラッチ回路LQ1の反転記憶ノー
ド/Q1がローレベルに設定されて記憶ノードQ1がロ
ーレベルからハイレベルに反転する。
【0158】以上により、メモリセルトランジスタのし
きい値電圧VthがVRD6 より大きい(Vth>VRD6 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「110」に反転する。
きい値電圧VthがVRD6 より大きい(Vth>VRD6 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「110」に反転する。
【0159】一方、メモリセルトランジスタのしきい値
電圧VthがVRD6 より小さい(Vth<VRD6 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば、1V)となる。この
ため、制御信号φLAT0,φLAT2によりトランジ
スタN18,N24がオンしても、トランジスタN1
5,N16のゲートがローレベル(例えば、1V)とな
っているため、トランジスタN15,N16のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路LQ2,LQ1の記憶ノードQ2,Q1を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。
電圧VthがVRD6 より小さい(Vth<VRD6 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば、1V)となる。この
ため、制御信号φLAT0,φLAT2によりトランジ
スタN18,N24がオンしても、トランジスタN1
5,N16のゲートがローレベル(例えば、1V)とな
っているため、トランジスタN15,N16のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路LQ2,LQ1の記憶ノードQ2,Q1を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。
【0160】選択ワード線の電圧VWLがVRD6 に設定さ
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
れた状態でのしきい値電圧Vthの判定が完了すると、再
度、制御信号Vref がローレベルに設定されてトランジ
スタP1がオンされ、ビット線BL0に対して電源電圧
Vccでの充電がなされる。ビット線BL0の充電が完了
すると、制御信号Vref が所定レベルの電圧(例えば、
2V)に設定される。
【0161】次に、選択ワード線の電圧VWLがVRD5 に
設定された状態でのしきい値電圧Vthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧V
thがVRD5 より大きい(Vth>VRD5 )場合、セル電流
が流れないことにより、ノードSAはVccレベルに保持
される。このとき、トランジスタN15,N16,N1
7がオンする。
設定された状態でのしきい値電圧Vthの判定がなされ
る。ここで、メモリセルトランジスタのしきい値電圧V
thがVRD5 より大きい(Vth>VRD5 )場合、セル電流
が流れないことにより、ノードSAはVccレベルに保持
される。このとき、トランジスタN15,N16,N1
7がオンする。
【0162】ここで、ラッチデータに関しては、以下の
場合が考えられる。
場合が考えられる。
【0163】Vth>VRD7 の場合:ラッチデータは
「111」 VRD7 >Vth>VRD6 の場合: ラッチデータは「11
0」 VRD6 >Vth>VRD5 の場合: ラッチデータは「00
0」 ここでは、の場合のみ、ラッチ回路LQ2、LQ0の
ノードの反転が生じて、読み出しデータが「101」と
なるようにする必要があり、このとき、の場合やの
場合に影響がないようにする必要がある。
「111」 VRD7 >Vth>VRD6 の場合: ラッチデータは「11
0」 VRD6 >Vth>VRD5 の場合: ラッチデータは「00
0」 ここでは、の場合のみ、ラッチ回路LQ2、LQ0の
ノードの反転が生じて、読み出しデータが「101」と
なるようにする必要があり、このとき、の場合やの
場合に影響がないようにする必要がある。
【0164】すなわち、この場合、一定時間経過後、パ
ルス状の信号である制御信号φLAT0、φLAT7が
順次ハイレベルに設定される。
ルス状の信号である制御信号φLAT0、φLAT7が
順次ハイレベルに設定される。
【0165】制御信号φLAT0がハイレベルに設定さ
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN32のゲートがハイレベルにな
る。また、、の場合、元々、ラッチ回路LQ2の記
憶ノードQ2はハイレベルに反転しているので、影響は
ない。
れると、トランジスタN18がオンし、このときトラン
ジスタN15がオンしていることにより、ラッチ回路L
Q2の反転記憶ノード/Q2がローレベルに設定されて
記憶ノードQ2がローレベルからハイレベルに反転す
る。このとき、ラッチ回路LQ2の記憶ノードQ2と接
続されたトランジスタN32のゲートがハイレベルにな
る。また、、の場合、元々、ラッチ回路LQ2の記
憶ノードQ2はハイレベルに反転しているので、影響は
ない。
【0166】制御信号φLAT7がハイレベルに設定さ
れると、トランジスタN36がオンし、このとき、の
場合には、トランジスタN35がオンしており、さら
に、トランジスタN32およびトランジスタN17がオ
ンしていることにより、ラッチ回路LQ0の反転記憶ノ
ード/Q1がローレベルに設定されて記憶ノードQ0が
ローレベルからハイレベルに反転する。このとき、及
びの場合には、トランジスタN35がオフしているた
め、ラッチデータに変化はない。
れると、トランジスタN36がオンし、このとき、の
場合には、トランジスタN35がオンしており、さら
に、トランジスタN32およびトランジスタN17がオ
ンしていることにより、ラッチ回路LQ0の反転記憶ノ
ード/Q1がローレベルに設定されて記憶ノードQ0が
ローレベルからハイレベルに反転する。このとき、及
びの場合には、トランジスタN35がオフしているた
め、ラッチデータに変化はない。
【0167】以上により、メモリセルトランジスタのし
きい値電圧VthがVRD5 より大きい(Vth>VRD5 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「101」に反転する。
きい値電圧VthがVRD5 より大きい(Vth>VRD5 )場
合、ラッチ回路LQ2、LQ1、LQ0のラッチデータ
が「101」に反転する。
【0168】一方、メモリセルトランジスタのしきい値
電圧VthがVRD5 より小さい(Vth<VRD5 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば、1V)となる。この
ため、制御信号φLAT0,φLAT7によりトランジ
スタN18,N36がオンしても、トランジスタN1
5,N17のゲートがローレベル(例えば、1V)とな
っているため、トランジスタN15,N17のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路LQ2,LQ0の記憶ノードQ2,Q0を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。
電圧VthがVRD5 より小さい(Vth<VRD5 )場合、リ
ーク補償電流より大きいセル電流が流れ、ノードSAの
電圧が降下してトランジスタHN1,HN3がオンし、
ビット線BL0の容量CBLとノードSAの容量CSA(<
<CBL)との間で電荷の再分配が起こり、ノードSAの
電圧がビット線BL0の電圧(VCC−Vth−Vth´)と
ほぼ同程度のローレベル(例えば、1V)となる。この
ため、制御信号φLAT0,φLAT7によりトランジ
スタN18,N36がオンしても、トランジスタN1
5,N17のゲートがローレベル(例えば、1V)とな
っているため、トランジスタN15,N17のそれぞれ
のドレイン−ソース間が高抵抗な状態とされ、ラッチ回
路LQ2,LQ0の記憶ノードQ2,Q0を反転させる
のに必要な電流を流すことができず、結果としてリセッ
トのままのローレベルな状態が保持される。
【0169】以下、同様にして、選択ワード線の電圧V
WLがVRD4 に設定された状態でのしきい値電圧Vthの判
定がなされた場合、一定時間経過後、パルス状の信号で
ある制御信号φLAT0がハイレベルに設定され、メモ
リセルトランジスタのしきい値電圧VthがVRD5 >Vth
>VRD4 の場合のみラッチ回路LQ2、LQ1、LQ0
のラッチデータが「100」に反転するように制御され
る。
WLがVRD4 に設定された状態でのしきい値電圧Vthの判
定がなされた場合、一定時間経過後、パルス状の信号で
ある制御信号φLAT0がハイレベルに設定され、メモ
リセルトランジスタのしきい値電圧VthがVRD5 >Vth
>VRD4 の場合のみラッチ回路LQ2、LQ1、LQ0
のラッチデータが「100」に反転するように制御され
る。
【0170】選択ワード線の電圧VWLがVRD3 に設定さ
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T4,φLAT8が順次ハイレベルに設定され、メモリ
セルトランジスタのしきい値電圧VthがVRD4 >Vth>
VRD3 の場合のみラッチ回路LQ2、LQ1、LQ0の
ラッチデータが「011」に反転するように制御され
る。
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T4,φLAT8が順次ハイレベルに設定され、メモリ
セルトランジスタのしきい値電圧VthがVRD4 >Vth>
VRD3 の場合のみラッチ回路LQ2、LQ1、LQ0の
ラッチデータが「011」に反転するように制御され
る。
【0171】選択ワード線の電圧VWLがVRD2 に設定さ
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T4がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧VthがVRD3>Vth>VRD2 の場合のみ
ラッチ回路LQ2、LQ1、LQ0のラッチデータが
「010」に反転するように制御される。
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T4がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧VthがVRD3>Vth>VRD2 の場合のみ
ラッチ回路LQ2、LQ1、LQ0のラッチデータが
「010」に反転するように制御される。
【0172】選択ワード線の電圧VWLがVRD1 に設定さ
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T9がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧VthがVRD2>Vth>VRD1 の場合のみ
ラッチ回路LQ2、LQ1、LQ0のラッチデータが
「001」に反転するように制御される。
れた状態でのしきい値電圧Vthの判定がなされた場合、
一定時間経過後、パルス状の信号である制御信号φLA
T9がハイレベルに設定され、メモリセルトランジスタ
のしきい値電圧VthがVRD2>Vth>VRD1 の場合のみ
ラッチ回路LQ2、LQ1、LQ0のラッチデータが
「001」に反転するように制御される。
【0173】このようにして通常読み出し動作がなさ
れ、通常読み出し動作完了時には、ラッチ回路LQ2〜
LQ0の記憶ノードQ2〜Q0のそれぞれにメモリセル
トランジスタのしきい値電圧Vthに応じた出力が保持さ
れる。つまり、しきい値電圧Vthが分布7の場合には
(Q2,Q1,Q0)=(1,1,1)となり、しきい
値電圧Vthが分布6の場合には(Q2,Q1,Q0)=
(1,1,0)となり、しきい値電圧Vthが分布5の場
合には(Q2,Q1,Q0)=(1,0,1)となり、
しきい値電圧Vthが分布4の場合には(Q2,Q1,Q
0)=(1,0,0)となり、しきい値電圧Vthが分布
3の場合には(Q2,Q1,Q0)=(0,1,1)と
なり、しきい値電圧Vthが分布2の場合には(Q2,Q
1,Q0)=(0,1,0)となり、しきい値電圧Vth
が分布1の場合には(Q2,Q1,Q0)=(0,0,
1)となり、しきい値電圧Vthが分布0の場合には(Q
2,Q1,Q0)=(0,0,0)となる。そして、こ
れらの反転出力が読み出しデータとして取り出される。
れ、通常読み出し動作完了時には、ラッチ回路LQ2〜
LQ0の記憶ノードQ2〜Q0のそれぞれにメモリセル
トランジスタのしきい値電圧Vthに応じた出力が保持さ
れる。つまり、しきい値電圧Vthが分布7の場合には
(Q2,Q1,Q0)=(1,1,1)となり、しきい
値電圧Vthが分布6の場合には(Q2,Q1,Q0)=
(1,1,0)となり、しきい値電圧Vthが分布5の場
合には(Q2,Q1,Q0)=(1,0,1)となり、
しきい値電圧Vthが分布4の場合には(Q2,Q1,Q
0)=(1,0,0)となり、しきい値電圧Vthが分布
3の場合には(Q2,Q1,Q0)=(0,1,1)と
なり、しきい値電圧Vthが分布2の場合には(Q2,Q
1,Q0)=(0,1,0)となり、しきい値電圧Vth
が分布1の場合には(Q2,Q1,Q0)=(0,0,
1)となり、しきい値電圧Vthが分布0の場合には(Q
2,Q1,Q0)=(0,0,0)となる。そして、こ
れらの反転出力が読み出しデータとして取り出される。
【0174】上述のように構成されたこの一実施形態に
よれば、書き込み時に、書き込みデータに対応した理想
的な電圧を書き込み対象のメモリセルトランジスタのチ
ャネルに印加することができる。このため、選択ワード
線に印加される書き込み電圧VPGM を理想的な初期電圧
に設定して書き込みを開始することができ、書き込みレ
ベルの異なる全てのデータの書き込みをほぼ同時に終了
させることが可能となる。
よれば、書き込み時に、書き込みデータに対応した理想
的な電圧を書き込み対象のメモリセルトランジスタのチ
ャネルに印加することができる。このため、選択ワード
線に印加される書き込み電圧VPGM を理想的な初期電圧
に設定して書き込みを開始することができ、書き込みレ
ベルの異なる全てのデータの書き込みをほぼ同時に終了
させることが可能となる。
【0175】ここで、全ての書き込みデータの書き込み
が書き込み十分と判定されるまでの最大書き込み回数N
p は、以下の式で定義される。
が書き込み十分と判定されるまでの最大書き込み回数N
p は、以下の式で定義される。
【0176】Np =1+(ΔVth0 +δVpp+δVch+
δVBL)/ΔVpp ここで、 ΔVth0 :1回目の書き込み後の、書き込み速度の最も
速いメモリセルと最も遅いメモリセルとのしきい値電圧
の差 δVpp :書き込み時の書き込み電圧VPGM のバラツキ
(昇圧回路の変動) δVch :ビット線電圧の設定電圧のバラツキ δVBL :本来印加したいビット線電圧と実際に印加さ
れるビット線電圧との差の最大値 ΔVpp :ISPPを用いた場合の書き込み電圧VPGM
のステップ幅 である。この式において、本発明が適用される以前の条
件、すなわち、ΔVth0=2.0V,δVpp=0.5
V,δVch=0.1V,δVBL=3.6−1.5=2.
1V,δVpp=0.15Vを代入して、ISPPを用い
た場合の最大書き込み回数Np を求めると、 Np =1+{2.0+0.5+0.1+(3.6−1.
5)}/0.15=33 となる。これに対して、本発明が適用されたこの一実施
形態によるNAND型フラッシュメモリの場合、δVBL
=0.6V(2つのデータに対して1つのビット線電圧
を設定しているため)となり、最大書き込み回数Np
は、 Np =1+(2.0+0.5+0.1+0.6)/0.
15=23 となる。このように、この一実施形態によれば、書き込
み回数が大幅に削減されるので、書き込み時間を短縮す
ることができる。
δVBL)/ΔVpp ここで、 ΔVth0 :1回目の書き込み後の、書き込み速度の最も
速いメモリセルと最も遅いメモリセルとのしきい値電圧
の差 δVpp :書き込み時の書き込み電圧VPGM のバラツキ
(昇圧回路の変動) δVch :ビット線電圧の設定電圧のバラツキ δVBL :本来印加したいビット線電圧と実際に印加さ
れるビット線電圧との差の最大値 ΔVpp :ISPPを用いた場合の書き込み電圧VPGM
のステップ幅 である。この式において、本発明が適用される以前の条
件、すなわち、ΔVth0=2.0V,δVpp=0.5
V,δVch=0.1V,δVBL=3.6−1.5=2.
1V,δVpp=0.15Vを代入して、ISPPを用い
た場合の最大書き込み回数Np を求めると、 Np =1+{2.0+0.5+0.1+(3.6−1.
5)}/0.15=33 となる。これに対して、本発明が適用されたこの一実施
形態によるNAND型フラッシュメモリの場合、δVBL
=0.6V(2つのデータに対して1つのビット線電圧
を設定しているため)となり、最大書き込み回数Np
は、 Np =1+(2.0+0.5+0.1+0.6)/0.
15=23 となる。このように、この一実施形態によれば、書き込
み回数が大幅に削減されるので、書き込み時間を短縮す
ることができる。
【0177】また、この一実施形態においては、書き込
み対象のメモリセルトランジスタのチャネル電圧をワー
ド線との容量結合によってブーストする処理は、そのチ
ャネル電圧を、ビット線からチャネルに印加することが
できる電圧(メモリストリングのドレイン側の選択トラ
ンジスタのバス電圧)の上限以上の電圧に設定する必要
がある場合、すなわち、書き込みデータが「110」お
よび「10x」(x:0または1)の場合に対してのみ
行われるので、ワード線電圧VWLの昇圧ステップは必要
最低限に抑えらている。このため、1回の書き込み当た
りの書き込み時間は、ワード線電圧VWLを1段で昇圧さ
せる場合に比べて増加するものの、その増加量はわずか
である。したがって、トータルの書き込み時間でみた場
合、本発明を適用することによって、書き込み回数が削
減されることによる時間短縮の効果の方が大きい。
み対象のメモリセルトランジスタのチャネル電圧をワー
ド線との容量結合によってブーストする処理は、そのチ
ャネル電圧を、ビット線からチャネルに印加することが
できる電圧(メモリストリングのドレイン側の選択トラ
ンジスタのバス電圧)の上限以上の電圧に設定する必要
がある場合、すなわち、書き込みデータが「110」お
よび「10x」(x:0または1)の場合に対してのみ
行われるので、ワード線電圧VWLの昇圧ステップは必要
最低限に抑えらている。このため、1回の書き込み当た
りの書き込み時間は、ワード線電圧VWLを1段で昇圧さ
せる場合に比べて増加するものの、その増加量はわずか
である。したがって、トータルの書き込み時間でみた場
合、本発明を適用することによって、書き込み回数が削
減されることによる時間短縮の効果の方が大きい。
【0178】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態におけるメ
モリセルアレイ1、ビット線電圧発生回路2、読み出し
/ベリファイ制御回路3等の構成は一例に過ぎず、例示
したものと異なる回路構成であってもよい。
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、上述の一実施形態におけるメ
モリセルアレイ1、ビット線電圧発生回路2、読み出し
/ベリファイ制御回路3等の構成は一例に過ぎず、例示
したものと異なる回路構成であってもよい。
【0179】また、上述の一実施形態においては、この
発明を1個のメモリセルトランジスタに対して3ビット
からなり8値をとるデータを記憶するNAND型フラッ
シュメモリに適用した場合について説明したが、この発
明は、1個のメモリセルトランジスタに対して2ビット
からなり4値をとるデータを記憶するNAND型フラッ
シュメモリに適用することも可能である。
発明を1個のメモリセルトランジスタに対して3ビット
からなり8値をとるデータを記憶するNAND型フラッ
シュメモリに適用した場合について説明したが、この発
明は、1個のメモリセルトランジスタに対して2ビット
からなり4値をとるデータを記憶するNAND型フラッ
シュメモリに適用することも可能である。
【0180】
【発明の効果】以上、この発明によれば、書き込み対象
のメモリセルのチャネルの電圧を、そのメモリセルのチ
ャネルを選択ビット線から切り離して、ワード線との容
量結合によって昇圧させることにより、書き込み対象の
メモリセルのチャネルに対して、メモリセルアレイとビ
ット線との間の選択トランジスタのパス電圧(ビット線
からメモリセルのチャネルに印加することができる電
圧)の上限以上の電圧を供給することが可能である。し
たがって、書き込み動作時に、ワード線電圧を複数のス
テップで段階的に昇圧させ、この際、ワード線電圧の昇
圧のステップに対応させて、所定のタイミングで、選択
ビット線の電圧を、書き込みデータの書き込みレベルが
浅いものから、順次、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
えて、書き込み対象のメモリセルのチャネルを、書き込
みデータの書き込みレベルが浅いものから、順次、選択
ビット線から切り離して、ワード線との容量結合によっ
て昇圧させることにより、セルフブーストまたはローカ
ルセルフブーストを採用しながらも、書き込みデータに
対応した理想的な電圧を書き込み対象のメモリセルのチ
ャネルに印加することができるので、書き込み時間を短
縮することができる。
のメモリセルのチャネルの電圧を、そのメモリセルのチ
ャネルを選択ビット線から切り離して、ワード線との容
量結合によって昇圧させることにより、書き込み対象の
メモリセルのチャネルに対して、メモリセルアレイとビ
ット線との間の選択トランジスタのパス電圧(ビット線
からメモリセルのチャネルに印加することができる電
圧)の上限以上の電圧を供給することが可能である。し
たがって、書き込み動作時に、ワード線電圧を複数のス
テップで段階的に昇圧させ、この際、ワード線電圧の昇
圧のステップに対応させて、所定のタイミングで、選択
ビット線の電圧を、書き込みデータの書き込みレベルが
浅いものから、順次、メモリストリングとビット線との
間の選択トランジスタをカットオフさせる電圧に切り換
えて、書き込み対象のメモリセルのチャネルを、書き込
みデータの書き込みレベルが浅いものから、順次、選択
ビット線から切り離して、ワード線との容量結合によっ
て昇圧させることにより、セルフブーストまたはローカ
ルセルフブーストを採用しながらも、書き込みデータに
対応した理想的な電圧を書き込み対象のメモリセルのチ
ャネルに印加することができるので、書き込み時間を短
縮することができる。
【図1】この発明の一実施形態による8値型のNAND
型フラッシュメモリの主要部の構成を示す回路図であ
る。
型フラッシュメモリの主要部の構成を示す回路図であ
る。
【図2】この発明の一実施形態による8値型のNAND
型フラッシュメモリのメモリセルアレイの等価回路図で
ある。
型フラッシュメモリのメモリセルアレイの等価回路図で
ある。
【図3】この発明の一実施形態による8値型のNAND
型フラッシュメモリの書き込み動作を説明するためのタ
イミングチャートである。
型フラッシュメモリの書き込み動作を説明するためのタ
イミングチャートである。
【図4】セルフブーストの原理を説明するための等価回
路図である。
路図である。
【図5】この発明の一実施形態による8値型のNAND
型フラッシュメモリのベリファイ動作を説明するための
タイミングチャートである。
型フラッシュメモリのベリファイ動作を説明するための
タイミングチャートである。
【図6】この発明の一実施形態による8値型のNAND
型フラッシュメモリの通常読み出し動作を説明するため
のタイミングチャートである。
型フラッシュメモリの通常読み出し動作を説明するため
のタイミングチャートである。
【図7】1個のメモリセルトランジスタに3ビットから
なり8値をとるデータを記憶する場合のデータ内容とし
きい値電圧との対応関係ならびに書き込み時の理想的な
ビット線電圧および実際のビット線電圧の印加例を説明
するための略線図である。
なり8値をとるデータを記憶する場合のデータ内容とし
きい値電圧との対応関係ならびに書き込み時の理想的な
ビット線電圧および実際のビット線電圧の印加例を説明
するための略線図である。
【図8】セルフブーストを用いた書き込み動作を説明す
るための等価回路図である。
るための等価回路図である。
【図9】この発明が適用される以前の8値型のNAND
型フラッシュメモリの主要部分の構成を示す回路図であ
る。
型フラッシュメモリの主要部分の構成を示す回路図であ
る。
【図10】この発明が適用される以前の8値型のNAN
D型フラッシュメモリの書き込み動作を説明するための
タイミングチャートである。
D型フラッシュメモリの書き込み動作を説明するための
タイミングチャートである。
1・・・メモリセルアレイ、2・・・ビット線電圧発生
回路、3・・・読み出し/ベリファイ制御回路、A0,
A1・・・メモリストリング、WL0〜WL15・・・
ワード線、BL0,BL1・・・ビット線、LQ0〜L
Q2・・・ラッチ回路、VBL1〜VBL3・・・ビッ
ト線電圧供給ライン
回路、3・・・読み出し/ベリファイ制御回路、A0,
A1・・・メモリストリング、WL0〜WL15・・・
ワード線、BL0,BL1・・・ビット線、LQ0〜L
Q2・・・ラッチ回路、VBL1〜VBL3・・・ビッ
ト線電圧供給ライン
Claims (11)
- 【請求項1】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルが複数個接続され、
その一端および他端がゲート電圧に応じて導通状態が制
御される選択トランジスタを介してビット線およびソー
ス線に接続されたメモリストリングが並列に配置されて
いると共に、同一行のメモリセルの制御ゲートが共通の
ワード線に接続され、nビット(n≧2)の多値データ
を並列にかつページ単位でメモリセルに書き込み、この
際、書き込み禁止のメモリセルのチャネルをビット線か
ら切り離してワード線との容量結合により非書き込み電
位に昇圧させるようにした不揮発性半導体記憶装置であ
って、 書き込み動作時に、書き込み対象のメモリセルと接続さ
れた選択ビット線を書き込みデータに応じたビット線電
圧に設定した後、ワード線電圧を複数のステップで段階
的に昇圧させ、この際、上記ワード線電圧の昇圧ステッ
プに対応させて、所定のタイミングで、上記選択ビット
線の電圧を、書き込みデータの書き込みレベルが浅いも
のから、順次、上記メモリストリングと上記ビット線と
の間の上記選択トランジスタをカットオフさせる電圧に
切り換えて、上記書き込み対象のメモリセルのチャネル
を、書き込みデータの書き込みレベルが浅いものから、
順次、上記選択ビット線から切り離してワード線との容
量結合によって昇圧させるようにした書き込み制御手段
を有することを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 上記書き込み制御手段は、nビットの書
き込みデータがラッチされるn個のラッチ回路と、上記
選択ビット線に書き込みデータに応じた所定のビット線
電圧を供給するための複数のビット線電圧供給源と、上
記ラッチ回路にラッチされているデータに基づいて上記
選択ビット線と上記複数のビット線電圧供給源との接続
状態を切り換えるスイッチング回路とを有し、上記選択
ビット線の電圧を、上記メモリストリングと上記ビット
線との間の上記選択トランジスタをカットオフさせる電
圧に切り換える処理を、上記選択ビット線と接続されて
いるビット線電圧供給源の電圧を切り換えることにより
行うことを特徴とする請求項1記載の不揮発性半導体記
憶装置。 - 【請求項3】 上記書き込み制御手段は、上記書き込み
対象のメモリセルのチャネルを、書き込みデータの書き
込みレベルが浅いものから、順次、ワード線との容量結
合によって昇圧させる処理を、上記書き込み対象のメモ
リセルのうち、そのチャネル電圧をビット線からチャネ
ルに印加することができる電圧の上限以上に設定する必
要のあるものに対してのみ行うことを特徴とする請求項
1記載の不揮発性半導体記憶装置。 - 【請求項4】 上記書き込み制御手段は、上記ワード線
電圧の昇圧ステップの1段目のステップで、上記書き込
み禁止のメモリセルのチャネルをワード線との容量結合
により非書き込み電位に昇圧させる処理を開始し、上記
ワード線電圧の昇圧ステップの2段目以降のステップ
で、上記書き込み対象のメモリセルのチャネルを、書き
込みデータの書き込みレベルが浅いものから、順次、ワ
ード線との容量結合によって昇圧させる処理を開始する
ことを特徴とする請求項1記載の不揮発性半導体記憶装
置。 - 【請求項5】 上記書き込み制御手段は、上記選択ビッ
ト線を書き込みデータに応じたビット線電圧に設定する
処理を、全ビット線を所定の電圧にプリチャージした後
に行うことを特徴とする請求項1記載の不揮発性半導体
記憶装置。 - 【請求項6】 上記ワード線電圧を複数のステップで段
階的に昇圧させることにより、最終的に、選択ワード線
が所定の書き込み電圧に設定されると共に、非選択ワー
ド線が上記書き込み電圧より低い書き込みパス電圧に設
定されることを特徴とする請求項1記載の不揮発性半導
体記憶装置。 - 【請求項7】 上記書き込み動作時に、上記メモリスト
リングと上記ビット線との間の上記選択トランジスタの
ゲート電圧がVCCレベル(VCCは電源電圧)に設定さ
れ、上記書き込み制御手段は、上記選択ビット線の電圧
を、書き込みデータの書き込みレベルが浅いものから、
順次、上記メモリストリングと上記ビット線との間の上
記選択トランジスタをカットオフさせる電圧に切り換え
る処理を行う際に、上記選択ビット線の電圧をVCCレベ
ルに切り換えることを特徴とする請求項1記載の不揮発
性半導体記憶装置。 - 【請求項8】 上記メモリセルは3ビットからなり8値
をとるデータを記憶することを特徴とする請求項1記載
の不揮発性半導体記憶装置。 - 【請求項9】 上記書き込み動作時に、上記メモリスト
リングと上記ビット線との間の上記選択トランジスタの
ゲート電圧がVCCレベル(VCCは電源電圧)に設定さ
れ、上記書き込み制御手段は、上記選択ビット線を書き
込みデータに応じたビット線電圧に設定する際に、書き
込みデータが「00x」(x:0または1)の場合のビ
ット線電圧を0V、書き込みデータが「01x」(x:
0または1)の場合のビット線電圧を電圧VB1(0<
VB1<VCC)、書き込みデータが「10x」(x:0
または1)の場合のビット線電圧を電圧VB2(0<V
B2<VCC)、書き込みデータが「110」の場合のビ
ット線電圧を電圧VB3(0<VB3<VCC)、書き込
みデータが「111」の場合のビット線電圧をVCCレベ
ルに設定し、かつ、上記選択ビット線の電圧を、書き込
みデータの書き込みレベルが浅いものから、順次、上記
メモリストリングと上記ビット線との間の上記選択トラ
ンジスタをカットオフさせる電圧に切り換える処理を行
う際に、上記選択ビット線の電圧をVCCレベルに切り換
えることを特徴とする請求項8記載の不揮発性半導体記
憶装置。 - 【請求項10】 上記ワード線電圧を3段のステップで
段階的に昇圧させ、この際、1段目のステップで全ワー
ド線が第1の書き込みパス電圧まで昇圧され、2段目の
ステップで全ワード線が上記第1の書き込みパス電圧よ
り高い第2の書き込みパス電圧まで昇圧され、3段目の
ステップで、最終的に、選択ワード線が上記第2の書き
込みパス電圧より高い書き込み電圧に設定されると共
に、非選択ワード線が上記第2の書き込みパス電圧より
高く、かつ、上記書き込み電圧より低い第3の書き込み
パス電圧に設定され、上記書き込み制御手段は、上記ワ
ード線電圧の昇圧ステップの1段目のステップで、上記
書き込み禁止のメモリセルのチャネルをワード線との容
量結合により非書き込み電位に昇圧させる処理を開始
し、上記ワード線電圧の昇圧ステップの2段目のステッ
プで、上記電圧VB3に設定された上記選択ビット線の
電圧をVCCレベルに切り換えて、書き込みデータが「1
10」のメモリセルのチャネルをワード線との容量結合
によって昇圧させる処理を開始し、上記ワード線電圧の
昇圧ステップの3段目のステップで、上記電圧VB2に
設定された上記選択ビット線の電圧をVCCレベルに切り
換えて、書き込みデータが「10x」(x:0または
1)のメモリセルのチャネルをワード線との容量結合に
よって昇圧させる処理を開始することを特徴とする請求
項9記載の不揮発性半導体記憶装置。 - 【請求項11】 ワード線およびビット線への印加電圧
に応じて電荷蓄積部に蓄積された電荷量が変化し、その
変化に応じてしきい値電圧が変化し、しきい値電圧に応
じた値のデータを記憶するメモリセルが複数個接続さ
れ、その一端および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介してビット線および
ソース線に接続されたメモリストリングが並列に配置さ
れていると共に、同一行のメモリセルの制御ゲートが共
通のワード線に接続され、nビット(n≧2)の多値デ
ータを並列にかつページ単位でメモリセルに書き込み、
この際、書き込み禁止のメモリセルのチャネルをビット
線から切り離してワード線との容量結合により非書き込
み電位に昇圧させるようにした不揮発性半導体記憶装置
のデータ書き込み方法であって、 書き込み対象のメモリセルと接続された選択ビット線を
書き込みデータに応じたビット線電圧に設定するステッ
プと、 ワード線電圧を複数のステップで段階的に昇圧させ、こ
の際、上記ワード線電圧の昇圧ステップに対応させて、
所定のタイミングで、上記選択ビット線の電圧を、書き
込みデータの書き込みレベルが浅いものから、順次、上
記メモリストリングと上記ビット線との間の上記選択ト
ランジスタをカットオフさせる電圧に切り換えて、上記
書き込み対象のメモリセルのチャネルを、書き込みデー
タの書き込みレベルが浅いものから、順次、上記選択ビ
ット線から切り離してワード線との容量結合によって昇
圧させるステップとを有することを特徴とする不揮発性
半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31962198A JP2000149577A (ja) | 1998-11-10 | 1998-11-10 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31962198A JP2000149577A (ja) | 1998-11-10 | 1998-11-10 | 不揮発性半導体記憶装置およびそのデータ書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000149577A true JP2000149577A (ja) | 2000-05-30 |
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ID=18112335
Family Applications (1)
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Country | Link |
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JP (1) | JP2000149577A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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1998
- 1998-11-10 JP JP31962198A patent/JP2000149577A/ja active Pending
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