JP2006309870A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】 このAG−AND型フラッシュメモリでは、メモリアレイMAを複数のサブブロックSBに分割し、各サブブロックSBに対応した新しいメインビット線MBLを割当て、メインビット線MBLはスイッチを介して上位階層のグローバルビット線GBLに選択的に接続される階層ビット線構成を採用し、2本のメインビット線MBL間のチャージシェア書込を行なう。したがって、フラッシュメモリへのデータ書込を低消費電力で行なえるとともに高精度でしきい値電圧VTHCを制御することができる。
【選択図】 図7
Description
H.Kurata et al.,Symp.VLSI Circuits Dig.Tech.Papers,2004,pp.72-73
図1は、この発明の実施の形態1によるAG−AND型フラッシュメモリの要部を示す図である。図1において、AG−ANDフラッシュメモリでは、半導体基板の表面にメモリセルトランジスタMCのフローティングゲートFGとアシストゲートトランジスタAGTのアシストゲートAGとがワード線WLの延在する方向に交互に配置されている。フローティングゲートFGは、メモリセルトランジスタMCのしきい値電圧VTHCを決める電荷を蓄える。ワード線WLは、メモリセルトランジスタMCのコントロールゲートCGを兼ねている。
実施の形態1の読出動作ではデータをメモリアレイMAから読出すのに前後半に分けてシリアル動作させていた。この方式では、グローバルビット線GBL間のカップリングノイズ問題は回避されるものの、読出スループットが半分になるという問題がある。
数式(1)を変形すると、次式(2)が導かれる。
図11の例では、Cmbl=0.2pF、Cgbl=0.5pF、Vgbl=0.6Vであるから、VRW>VTHCの場合は、Vmbl=0.5Vとなり、Vread=(0.2pF*0.5V+0.5pF*0.6V)/(0.2pF+0.5pF)=0.57Vとなる。また、VRW<VTHCの場合は、Vmbl=1.3Vとなり、Vread=(0.2pF*1.3V+0.5pF*0.6V)/(0.2pF+0.5pF)=0.8Vとなる。ここで、センスラッチSLの論理しきい値電圧VTHLが0.65Vであるから、VRW>VTHCの場合はVTHL>Vreadとなり、逆にVRW<VTHCの場合はVTHL<Vreadとなる。つまり、センスラッチSLにて、両者を識別できることになる。
=2*0.8pF*(1.2V−0.65V)/Icell
=0.88pC/Icell …(3)
一方、本実施の形態2での読出時間Tread2は、メインビット線MBLとグローバルビット線GBLの間の電荷転送時間をTchsとすると、次式(4)で表される。
=0.2pF*(1.3V−0.5V)/Icell+2*Tchs
=0.16pC/Icell+2*Tchs …(4)
メインビット線MBLとグローバルビット線GBLはメタル配線で抵抗値はそれほど高くなく、電荷転送は高々100nsオーダで終了する。Icellを0.1μAオーダとするとTread2の最終式の第1項に比べて第2項は無視しても構わない程度である。よって、Tread2は、次式(5)で表される。
数式(3)と(5)を比較すると、実施の形態2の読出方式のほうが圧倒的に高速であることが明白である(5倍以上の高速化)。また、読出動作時の消費電力を考えると、従来はグローバルビット線GBLを振幅させるため消費電力が大きいが、本実施の形態2ではメインビット線MBLを同程度振幅させるだけなので大幅に消費電力を低減させることが可能である。
実施の形態1および実施の形態2で示した階層ビット線構成をさらに発展させると、各メモリアレイMAを擬似的な複数の独立したバンクとして使用することが可能である。
実施の形態1〜3で示した階層ビット線構成は、従来構成よりも高速かつ低消費電力動作が容易に実現できるというメリットがある。その一方で、新たなビット線階層であるメインビット線MBLを追加したためにビット線に必要な配線層が1層増えることになる。新たなプロセスステップの追加が必要になることも考えられ、チップコストの上昇につながる可能性もある。そこで、この実施の形態4では、新たな配線層の追加なしに同様のメリットを享受できる構成について説明する。
従来例および実施の形態1〜3のグローバルビット線GBLおよび実施の形態4の分割グローバルビット線DGBLは読出時にシングルエンドのデータバスとして機能している。そして、データバスとなるグローバルビット線GBL間もしくは分割グローバルビット線DGBL間のカップリングノイズを抑制するため、間にシールドとなる0V固定のグローバルビット線GBLもしくは分割グローバルビット線DGBLが走っている。つまり、1ページ分のデータをセンスラッチSLに読出すのにデータのビット数の2倍の数の配線を使用していることになる。また、図23に示すセンスラッチ単位回路SLUを参照すると、データバスの電圧はトランジスタ29のゲートに入っている。つまり、データバスの電圧はトランジスタ29のしきい値電圧程度まで振幅させねばならず、比較的大振幅の読出電圧になってしまう。これは読出時間の観点から不利である。
Claims (27)
- メモリアレイ部を備え、
前記メモリアレイ部は複数のサブブロックから構成され、
各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
前記メモリアレイ部は、さらに、各サブブロック毎に設けられる複数のメインビット線と、前記複数のサブブロックに共通して設けられる複数のグローバルビット線を有し、
各メインビット線は、対応のサブブロック内の1つのローカルビット線と選択的に接続可能であり、
各グローバルビット線は、対応する複数のメインビット線のうちの1つのメインビット線と選択的に接続可能であり、
さらに、各メインビット線の電圧をグローバルビット線の電圧と独立に制御する電圧制御回路を備える、不揮発性半導体記憶装置。 - 選択されたサブブロック内の全メインビット線のうち、一部のメインビット線がグローバルビット線と接続され、残りのメインビット線の電圧は前記電圧制御回路によって制御される、請求項1に記載の不揮発性半導体記憶装置。
- 書込時には、選択されたサブブロック内の全メインビット線の各々が対応のローカルビット線に選択的に接続され、
さらに、第1のグループのメインビット線の各々がグローバルビット線と接続されて前記メモリアレイ部の外部から与えられた書込選択情報を対応のローカルビット線に伝達するとともに、第2のグループのメインビット線の各々に前記電圧制御回路から供給される電圧が対応のローカルビット線にも伝達される、請求項2に記載の不揮発性半導体記憶装置。 - 読出時には、選択されたサブブロック内の第1のグループのメインビット線の各々が対応のローカルビット線に選択的に接続され、メモリセルに蓄えられた情報に応じた読出電圧を受け、
さらに、これらのメインビット線は複数のサブグループに分けられて、各サブグループ毎に順次グローバルビット線に接続されることで前記メモリアレイ部の外部に前記読出電圧が伝達され、第2のグループのメインビット線は前記電圧制御回路から供給される電圧に固定される、請求項2に記載の不揮発性半導体記憶装置。 - ローカルビット線と選択的に接続される選択されたサブブロック内の第1のグループのメインビット線と、それらが選択的に接続されるグローバルビット線とが、メモリセルに蓄えられた情報の読出に先立って互いに異なる電圧にプリチャージされ、
さらに、メモリセルに蓄えられた情報はローカルビット線を介してそれらと選択的に接続される前記第1のグループのメインビット線に1度に読出される、請求項4に記載の不揮発性半導体記憶装置。 - 読出時にローカルビット線と選択的に接続される選択されたサブブロック内の第1のグループのメインビット線のプリチャージは、それらが対応するグローバルビット線との接続を行なわない状態で前記電圧制御回路によって行なわれる、請求項5に記載の不揮発性半導体記憶装置。
- 前記メモリアレイ部は、各々が1または2以上のサブブロックから構成される複数のバンクに分割され、
前記複数のバンクは複数のグローバルビット線を共有し、
前記複数のバンクのうちの任意のバンクを順次選択し、各バンク内の選択されたサブブロック内の一部のメインビット線と前記複数のグローバルビット線を前記バンク選択に同期して順次接続/非接続する、請求項2に記載の不揮発性半導体記憶装置。 - 書込時、選択された各バンク内の一部のメインビット線にはグローバルビット線と接続される期間にグローバルビット線を介して書込情報が供給され、
グローバルビット線には前記書込情報を供給する書込回路が接続され、
前記書込回路にバンク毎の書込情報を供給するためのデータ保持回路が設けられた、請求項7に記載の不揮発性半導体記憶装置。 - 読出時、選択された各バンク内の一部のメインビット線にメモリセルから同時に読出データが乗り、順次グローバルビット線と接続されてグローバルビット線に接続された読出回路に送られる、請求項7に記載の不揮発性半導体記憶装置。
- 読出時、メモリセルからデータが読出されるメインビット線とグローバルビット線のプリチャージレベルが異なることを特徴とする、請求項9に記載の不揮発性半導体記憶装置。
- 各サブブロックは、さらに前記複数のワード線と交差する方向に配置され、ローカルビット線と同程度のチャネル長を有するアシストゲートトランジスタを有し、
前記アシストゲートトランジスタのゲートに適切な電圧を与え、ゲート下に形成される反転層をローカルビット線の一部もしくは全部として使用する、請求項1から請求項10までのいずれかに記載の不揮発性半導体記憶装置。 - 書込時、書込対象のメモリセルのソース側に隣接するアシストゲート下に弱反転層が形成されるように所定の電圧を前記アシストゲートに与え、前記弱反転層端で発生するチャネルホットエレクトロンを前記メモリセルのフローティングゲートに注入する、請求項11に記載の不揮発性半導体記憶装置。
- ローカルビット線容量もしくはメインビット線容量もしくはグローバルビット線容量で決まる一定電荷を用いてメモリセルへの書込を行なう、請求項12に記載の不揮発性半導体記憶装置。
- 1本のグローバルビット線は2本のメインビット線と選択的に接続可能であり、
1本のメインビット線は1本のローカルビット線と接続可能である、請求項1から請求項13までのいずれかに記載の不揮発性半導体記憶装置。 - メモリアレイ部を備え、
前記メモリアレイ部は複数のサブブロックから構成され、
各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
前記メモリアレイ部は、さらに、前記複数のサブブロックに共通して設けられる複数のグローバルビット線を有し、
各グローバルビット線は、それぞれ前記複数のサブブロックに対応する複数の分割グローバルビット線を含み、
各分割グローバルビット線は、その延在方向に隣接する分割グローバルビット線と選択的に接続可能であるとともに、対応するサブブロック内の1つのローカルビット線と選択的に接続可能であり、
さらに、各分割グローバルビット線の電圧を独立に制御する電圧制御回路を備える、不揮発性半導体記憶装置。 - 書込時には、選択されたサブブロック内のすべての分割グローバルビット線が対応のローカルビット線と選択的に接続され、
さらに、第1のグループの分割グローバルビット線はその延在方向の非選択サブブロックに対応する分割グローバルビット線と選択的に接続されて前記メモリアレイ部の外部から与えられた書込選択情報を前記ローカルビット線に伝達するとともに、第2のグループの分割グローバルビット線に前記電圧制御回路から選択的に供給される電圧が対応するローカルビット線にも伝達される、請求項15に記載の不揮発性半導体記憶装置。 - 読出時には、選択されたサブブロック内の第1のグループの分割グローバルビット線が対応のローカルビット線と選択的に接続されてメモリセルに蓄えられた情報に応じた読出電圧が乗せられ、
前記第1のグループの分割グローバルビット線はその延在方向の非選択サブブロックに対応する分割グローバルビット線と接続されて前記読出電圧を前記メモリアレイ部の外部に伝達し、
第2のグループの分割グローバルビット線は前記電圧制御回路から供給される電圧に固定される、請求項15に記載の不揮発性半導体記憶装置。 - メモリアレイ部は、各々が1または2以上のサブブロックから構成される複数のバンクに分割され、
これら複数のバンクはサブブロック単位で分割された分割グローバルビット線から構成される複数のグローバルビット線を共有し、
前記複数のバンクのうちの任意のバンクを順次選択し、各々バンク内の選択されたサブブロック内の一部の分割グローバルビット線がその延在方向の非選択サブブロック内の分割グローバルビット線と選択的に接続され、かつ選択されたサブブロック内の残りの分割グローバルビット線にはバンク選択に同期して前記電圧制御回路において所定の電圧が順次供給される、請求項15に記載の不揮発性半導体記憶装置。 - 書込時、選択された各バンク内の選択されたサブブロック内の一部の分割グローバルビット線は所定期間その延在方向の非選択サブブロック内の分割グローバルビット線と選択的に接続されるとともに書込情報が供給され、
前記一部の分割グローバルビット線を含むグローバルビット線には前記書込情報を供給する回路が接続され、
前記回路に選択されたバンク毎の書込情報を供給するためのデータ保持回路が設けられた、請求項18に記載の不揮発性半導体記憶装置。 - 読出時、グローバルビット線に接続される読出回路に近いバンクから順次選択され、
選択されたバンク内の対応するメモリセルからの読出データが読出回路に送られ、
さらに選択されたバンク内の分割グローバルビット線は前記読出回路から遠い側の非選択サブブロック内に対応する分割グローバルビット線とは切り離される、請求項18に記載の不揮発性半導体記憶装置。 - メモリアレイ部を備え、
前記メモリアレイ部は複数のサブブロックから構成され、
各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
前記メモリアレイ部は、さらに、各サブブロック毎に設けられる複数のメインビット線と、各サブブロックに共通して設けられる複数のグローバルビット線を有し、
各メインビット線は、対応のサブブロック内の1つのローカルビット線と選択的に接続可能であり、
読出時、各隣接する2本のグローバルビット線の一方は対応する複数のメインビット線のうちの1つのメインビット線に選択的に接続され、
メモリセルからデータが読出されるのに先立って前記各隣接する2本のグローバルビット線の一方が第1の電圧にプリチャージされ、他方のグローバルビット線は第1の電圧と異なる第2の電圧にプリチャージされ、
さらに、メモリセルからの読出が開始されて前記各隣接する2本のグローバルビット線の1本の電圧がメモリセルデータに応じて変化すると、一定時間後のその電圧ともう一方のグローバルビット線上の第2の電圧と比較することによってメモリセルデータを読出す読出制御回路を備える、不揮発性半導体記憶装置。 - 各隣接する2本のグローバルビット線は所定位置でツイストされている、請求項21に記載の不揮発性半導体記憶装置。
- メモリアレイ部を備え、
前記メモリアレイ部は複数のサブブロックから構成され、
各サブブロックは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
前記メモリアレイ部は、さらに、各サブブロックに共通して設けられる複数のグローバルビット線を有し、
各グローバルビット線は、それぞれ前記複数のサブブロックに対応する複数の分割グローバルビット線を含み、
各分割グローバルビット線は、その延在方向に隣接する分割グローバルビット線と選択的に接続可能であるとともに、対応するサブブロック内の1つのローカルビット線と選択的に接続可能であり、
読出時、分割グローバルビット線間のすべての接続手段はオンし、各隣接する2本のグローバルビット線の一方は選択されたサブブロック内の1つのローカルビット線と接続され、メモリセルからデータを読出されるのに先立って前記各隣接する2本のグローバルビット線の一方が第1の電圧にプリチャージされ、他方のグローバルビット線は第1の電圧と異なる第2の電圧にプリチャージされ、
さらに、メモリセルからの読出が開始されて前記各隣接する2本のグローバルビット線の1本の電圧がメモリセルデータに応じて変化すると、一定時間後のその電圧ともう一方のグローバルビット線上の第2の電圧とを比較することによってメモリセルデータを読出す読出制御回路を備える、不揮発性半導体記憶装置。 - 各隣接する2本のグローバルビット線は前記複数のサブブロックの間の所定位置でツイストされている、請求項23に記載の不揮発性半導体記憶装置。
- 各サブブロックは複数のストリングから構成され、
各ストリングは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
各メインビット線は、対応のサブブロック内の全ストリングによって共有されるとともに、1つのストリング内の1つのローカルビット線と選択的に接続可能である、請求項1から請求項24までのいずれかに記載の不揮発性半導体記憶装置。 - メモリアレイ部を備え、
前記メモリアレイ部は複数のストリングから構成され、
各ストリングは、複数のワード線と、ワード線と交差する方向に延びる複数のローカルビット線と、ワード線とローカルビット線の各交点に対応して配置され、しきい値電圧の変化によって情報を記憶するメモリセルから構成され、
前記メモリアレイ部は、さらに、複数のグローバルビット線を有し、
各グローバルビット線は、全ストリングによって共有されるとともに、1つのストリング内の1つのローカルビット線と選択的に接続可能であり、
読出時、メモリセルからデータが読出されるのに先立って前記各隣接部に2本のグローバルビット線の一方は第1の電圧にプリチャージされ、他方のグローバルビット線は第1の電圧と異なる第2の電圧にプリチャージされ、
さらに、メモリセルからの読出が開始されて前記各隣接する2本のグローバルビット線の一方の電圧がメモリセルデータに応じて変化すると、一定時間後のその電圧ともう一方のグローバルビット線上の第2の電圧とを比較することによってメモリセルデータを読出す読出制御回路を備える、不揮発性半導体記憶装置。 - 各隣接する2本のグローバルビット線は所定位置でツイストされている、請求項26に記載の不揮発性半導体記憶装置。
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