KR20080039107A - 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법 - Google Patents

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Abstract

본 발명은 메모리 셀의 프로그램 및 소거 상태를 검증하기 위한 독출동작시 안정적으로 메모리 셀의 상태를 검증할 수 있는 낸드 플래시 메모리 소자 및 그의 데이터 독출방법을 제공하기 위한 것으로, 본 발명은 다수의 메모리 셀과, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터로 이루어진 복수의 셀 스트링을 포함하고, 상기 메모리 셀의 데이터 센싱 구간 동안 상기 공통 소스 라인으로는 전원전압 또는 독출전압이 공급되는 메모리 셀 어레이와, 상기 복수의 셀 스트링을 구성하는 상기 비트라인 중 어느 하나를 선택하며, 프리챠지 구간 동안 선택된 비트라인을 접지전압으로 프리챠지시키는 비트라인 선택부와, 상기 노드와 접속되며, 센싱 구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부와, 상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자를 제공한다.
낸드 플래시 메모리 소자, 페이지 버퍼, 프로그램 검증 동작, 소거 검증 동작, 독출 동작

Description

페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의 데이터 독출방법{NAND TYPE FLASH MEMORY DEVICE WITH PAGE BUFFER AND METHOD FOR READING DATA OF THE SAME}
도 1은 종래기술에 따른 낸드 플래시 메모리 소자의 페이지 버퍼를 도시한 회로도.
도 2는 낸드 플래시 메모리 소자의 데이터 독출시 도 1에 도시된 페이지 버퍼의 동작 파형도.
도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 페이지 버퍼를 도시한 회로도.
도 4는 낸드 플래시 메모리 소자의 데이터 독출시 도 3에 도시된 페이지 버퍼의 동작 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 메모리 셀 어레이 12, 112 : 셀 스트링
20, 120 : 페이지 버퍼 22, 122 : 비트라인 선택부
24, 124 : 데이터 래치부 26, 126 : 데이터 입출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 페이지 버퍼(page buffer) 및 이를 이용한 낸드 플래시 메모리 소자(NAND type flash memory device)의 데이터 독출방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, '프로그램'이란 데이터를 메모리 셀에 기입(write)하는 동작을 의미하며, '소거'란 메모리 셀에 기입된 데이터를 제거하는 동작을 의미한다.
이러한 결과로, 비휘발성 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀(memory cell)들이 직렬로 접속-즉, 인접한 셀 끼리 드레인(drain) 또는 소스(source)를 서로 공유하는 구조-되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자가 제안되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자로서, 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱전압을 가지며, 이때 소거된 셀의 위상(state)을 온-셀(on-cell)이라 한다. 그리고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱전압을 가지며, 이때 프로그램된 셀의 위상을 오프-셀(off-cell)이라 한다. 그러나, 낸드 플래시 메모리 소자의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 또는 소거 동작 여부를 검증(verify)하기 위하여 페이지 버퍼가 사용된다.
도 1은 종래 기술에 따른 페이지 버퍼의 회로 구성을 설명하기 위하여 도시한 회로도이다. 이하에서 설명되는 트랜지스터에 있어서, 'P'는 PMOS 트랜지스터를 가리키고, 'N'은 NMOS 트랜지스터를 가리키며, 'HN'은 고전압 NMOS 트랜지스터를 가리킨다.
도 1을 참조하면, 종래 기술에 따른 페이지 버퍼(20)는 프리챠지 트랜지스터(precharge transistor, P1), 전달 트랜지스터(N1), 센싱 트랜지스터(sensing transistor, N4), 래치 트랜지스터(N5), 비트라인 선택부(22), 데이터 래치부(24) 및 데이터 입/출력부(26)로 구성된다.
비트라인 선택부(22)는 이븐(even)/오드(odd) 비트라인 바이어스 신호(VBLe, VBLo)를 이용하여 인접한 이븐 비트라인(BLe)과 오드 비트라인(BLo)들 중 어느 하나를 선택한다. 이를 위해, 비트라인 선택부(22)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 간에 이븐 비트 라인 선택트랜지스터(HN2)와 오드 비트라인 선택트랜지스터(HN3)가 직렬접속된다. 또한, 이븐/오드 비트라인 선택신호(BSLe 및 BSLo)의 제어에 의해 노드(SO)와 이븐 비트라인(BLe)을 접속시키는 접속 트랜지스터(HN1)와, 노드(SO)와 오드 비트라인(BLo)을 접속시키는 접속 트랜지스터(HN4)로 구성된다.
데이터 래치부(24)는 센싱 구간동안, 예컨대 셀 스트링(12)으로부터 출력되는 출력 데이터를 래치(latch)한 후 래치신호(LATCH)의 제어에 의해 상기 출력 데이터를 데이터 입/출력부(26)로 출력한다. 이를 위해, 데이터 래치부(24)는 PMOS 트랜지스터 및 NMOS 트랜지스터(P2, N2)로 이루어진 제1 반전기와, PMOS 트랜지스터 및 NMOS 트랜지스터(P3, N3)로 이루어진 제2 반전기로 구성된다. 또한, 데이터 입력시 래치 인에이블 바신호(Latch ENable bar; LENb)의 제어에 의해 데이터 래치부(24)를 인에이블(enable) 또는 디스인에이블(disenable)시키는 인에이블 트랜지스터(P4)로 구성된다.
데이터 입/출력부(26)는 데이터 라인(도시하지 않음)으로부터 공급되는 입력 데이터를 데이터 래치부(24)로 공급하거나, 데이터 래치부(24)로부터 공급되는 출력 데이터를 데이터 라인으로 출력한다. 이를 위해, 데이터 입/출력부(26)는 데이터 입력 인에이블 신호(DLAT)의 제어에 의해 제어되는 입력 트랜지스터(N7)와, 데이터 출력 인에이블 신호(PENb, NEN)의 제어에 의해 제어되는 트랜지스터(P5, N9) 와, 출력 데이터를 출력단(YA)으로 출력하도록 트랜지스터(P6, N8)로 이루어진 제3 반전기로 구성된다.
일반적으로, 도 1에 도시된 메모리 셀 어레이(10)의 모든 셀들은 프로그램 동작 전에 소거(erase)된 상태로 유지된다. 이에 따라, 선택된 워드라인에 해당하는 모든 소거된 셀(이하, '소거 셀' 이라 함)은 페이지 버퍼의 노드(Q)의 전압에 의해 프로그램 여부가 결정된다. 프로그램 동작시 선택된 워드라인에 해당하는 소거 셀에 대해서는 프로그램 동작이 수행된다. 그러나, 프로그램 동작 후에도 선택된 워드라인에 해당하는 소거 셀은 프로그램되지 않고 소거된 상태로 유지되는 경우가 발생한다.
이러한 이유로, 프로그램 동작 후에 프로그램 검증 동작을 수행하여 제대로 해당 소거 셀이 프로그램이 되어 있는지 확인한다. 만일, 프로그램 동작을 통해 프로그램되어야 할 소거 셀이 프로그램되지 않았을 경우에는 해당 소거 셀에 대해 다시 재프로그램을 수행한다. 이러한 동작은 반복적으로 이루어진다. 그러나, 이러한 동작이 반복적으로 이루어지는 경우 이미 프로그램된 셀(이하, '프로그램 셀'이라 함)의 경우에도 다시 프로그램 동작이 이루어지는 문제가 발생된다. 따라서, 페이지 버퍼의 데이터 입/출력부(26)를 통해 외부에서 데이터를 입력받아 노드(Q)를 '0V'에서 '1.8V'로 바꾸어 줌으로써 다음번 재프로그램 동작시 그 프로그램 셀에 대해서는 프로그램 동작이 수행되지 않도록 한다. 이와 같이, 메모리 셀 어레이(10)의 모든 페이지(page)에 대한 프로그램이 완료되면, 프로그램 동작을 종료한다.
상기에서 설명한 바와 같이, 프로그램 동작 후 프로그램 검증 동작이 수행된다. 또는, 소거 동작 후 소거 검증 동작이 수행된다. 이러한 프로그램 검증 또는 소거 검증 동작은 독출(read)동작으로 수행된다. 이를 도 2를 결부시켜 설명하면 다음과 같다.
예컨대, 이븐 비트라인(BLe<0>)을 프리챠지(pre-charge)시킨다. 만일, 선택된 셀이 소거 셀인 경우에는 이븐 비트라인(BLe<0>)의 전압이 접지전압(Vss)으로 디스챠지(dis-charge)된다. 반면, 프로그램 셀인 경우에는 프리챠지된 전압으로 그대로 유지된다. 일정 시간 후, 이븐 비트라인 선택신호(BSLe)를 인에이블시켜 노드(SO)와 이븐 비트라인(BLe<0>)을 전기적으로 연결한다. 이에 따라, 선택된 워드라인에 해당하는 셀이 소거 셀인 경우 그 셀에 의해 이븐 비트라인(BLe<0>)은 이미 디스챠지가 진행되고 있는 중이므로 페이지 버퍼의 노드(SO)에서도 디스챠지가 시작되고, 일정 시간 후 이븐 비트라인(BLe<0>)의 전위와 같은 전위가 되며 디스챠지를 계속진행한다.
그러나, 이러한 종래기술에 따른 페이지 버퍼를 이용한 낸드 플래시 메모리 소자의 데이터 독출방법에서는 다음과 같은 문제가 발생된다. 즉, 독출 동작시, 비트라인을 프리챠지 전압(V1, 도 2참조)으로 프리챠지시킨 후, 센싱 동작시 프리챠지 전압보다 낮은 전압(V2, 도 2참조)으로 비트라인의 전위를 센싱한다. 이때, 전류는 비트라인에서 셀 트랜지스터를 통해 공통 소스 라인(Common Source Line, CSL)으로 흐르게 된다.
이때의 문제점은 센싱 전압(V2)이 프리챠지 전압(V1)보다 작으면 선택되지 않은 블럭(block)에서의 비트라인 누설전류가 많이 발생하는 경우 셀이 프로그램되었음에도 불구하고, 소거 셀로 인식하게 되는 문제점이 있다. 이를 개선하고자 프리챠지 전압(V1)과 센싱 전압(V2) 간의 차를 크게 하기 위하여 프리챠지 전압(V1)을 올리면 비트라인 프리챠지 타임(precharge time)이 증가하게 되는 문제가 발생한다. 그 이유는 비트라인 프리챠지시 전압 강하가 없는 PMOS 트랜지스터를 프리챠지 트랜지스터로 사용하기 때문이다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 메모리 셀의 프로그램 및 소거 상태를 검증하기 위한 독출동작시 안정적으로 메모리 셀의 상태를 검증할 수 있는 낸드 플래시 메모리 소자를 제공하는데 그 목적이 있다.
둘째, 본 발명은 상기한 페이지 버퍼를 이용한 낸드 플래시 메모리 소자의 데이터 독출방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 다수의 메모리 셀과, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터로 이루어진 복수의 셀 스트링을 포함하고, 상기 메모리 셀의 데이터 센 싱 구간 동안 상기 공통 소스 라인으로는 전원전압 또는 독출전압이 공급되는 메모리 셀 어레이와, 상기 복수의 셀 스트링을 구성하는 상기 비트라인 중 어느 하나를 선택하며, 프리챠지 구간 동안 선택된 비트라인을 접지전압으로 프리챠지시키는 비트라인 선택부와, 상기 노드와 접속되며, 센싱 구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부와, 상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 다수의 메모리 셀과, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터로 이루어진 복수의 셀 스트링을 포함하고, 상기 메모리 셀의 데이터 센싱 구간 동안 상기 공통 소스 라인으로는 전원전압 또는 독출전압이 공급되는 메모리 셀 어레이와, 상기 복수의 셀 스트링을 구성하는 상기 비트라인 중 어느 하나를 선택하며, 프리챠지 구간 동안 선택된 비트라인을 접지전압으로 프리챠지시키는 비트라인 선택부와, 상기 노드와 접속되며, 센싱 구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부와, 상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부를 포함하는 낸드 플래시 메모리 소자의 데이터 독출방법에 있어서, 상기 프리챠지 구간 동안 상기 선택 비트라인과 상기 노드를 접지전압으로 프리챠지시키는 단계와, 상기 센싱 구간 동안 상기 공통 소스 라인으로 전원전압 또는 독출전압을 인가하는 단계와, 데이터 래치 구간 동안 상기 비트라인을 통해 출력되는 센싱 데이터를 래치하는 단계를 포함하는 낸드 플래시 메모리 소자의 데이터 독출방법을 제공한다.
본 발명은 비트라인 프리챠지 동작시 비트라인 전위를 프리챠지 전압이 아닌 접지전압, 즉 0V로 프리챠지한 후 메모리 셀의 데이터 센싱 동안에는 공통 소스 라인에 전원전압(VCC), 예컨대 4.5V를 인가하여 전류가 흐르는 방향을 공통 소스 라인에서부터 비트라인으로 흐르게 함으로써 비트라인 전위가 '0' 또는 'VCC'에 따라 선택된 셀이 프로그램되었는지 또는 소거되었는지를 페이지 버퍼를 통해 검출하게 된다. 또한, 본 발명은 도 1에 도시된 종래기술에서와 같이 페이지 버퍼 내에서 PMOS 프리챠지 트랜지스터를 사용하지 않기 때문에 그 만큼 회로를 단순화시킬 수 있다. 또한, 본 발명은 메모리 셀의 소거 완료 후 메모리 셀 어레이의 p-웰(p-well) 내의 바이어스를 디스챠지시키는 웰 디스챠지 트랜지스터로 겸용하여 사용한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위하여 도시한 회로도이다. 이하에서 설명되는 트랜지스터에 있어서, 'P'는 PMOS 트랜지스터를 가리키고, 'N'은 NMOS 트랜지스터를 가리키며, 'HN'은 고전압 NMOS 트랜지스터를 가리킨다.
도 3을 참조하면, 본 발명의 실시예에 따른 페이지 버퍼(120)는 도 1에 도시된 종래기술에 따른 페이지 버퍼(20)와 다르게 PMOS 트랜지스터로 이루어진 프리챠지 트랜지스터(P1)가 구성되지 않는 대신에 메모리 셀의 데이터 독출동작시 프리챠지 구간 동안에는 노드(SO)와 해당 비트라인(BLe)을 접지전압, 즉 0V로 셋팅(setting)하고, 센싱 구간 동안 공통 소스 라인(CSL)으로 전원전압(VCC), 예컨대 4.5V를 인가한다.
이외에, 본 발명의 실시예에 따른 페이지 버퍼(120)는 전달 트랜지스터(N1), 센싱 트랜지스터(N4), 래치 트랜지스터(N5), 비트라인 선택부(122), 데이터 래치부(124) 및 데이터 입/출력부(126)를 포함한다.
비트라인 선택부(122)는 이븐/오드 비트라인 바이어스 신호(VBLe, VBLo)를 이용하여 인접한 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택한다. 이를 위해, 비트라인 선택부(122)는 웰 디스챠지 트랜지스터로 이븐 비트라인(BLe)과 오드 비트라인(BLo) 간에 이븐 비트라인 선택트랜지스터(HN2)와 오드 비 트라인 선택트랜지스터(HN3)가 직렬접속된다. 또한, 이븐/오드 비트라인 선택신호(BSLe, BSLo)의 제어에 의해 노드(SO)와 이븐 비트라인(BLe<0>)을 접속시키는 접속 트랜지스터(HN1)와, 노드(SO)와 오드 비트라인(BLo<0>)을 접속시키는 접속 트랜지스터(HN4)로 구성된다.
데이터 래치부(124)는 센싱 구간동안 예컨대 셀 스트링(112)으로부터 출력되는 출력 데이터를 래치한 후 래치신호(LATCH)의 제어에 의해 상기 출력 데이터를 데이터 입/출력부(126)로 출력한다. 이를 위해, 데이터 래치부(124)는 트랜지스터(P2, N2)로 이루어진 제1 반전기와, 트랜지스터(P3, N3)로 이루어진 제2 반전기로 구성된다. 또한, 데이터 입력시 래치 인에이블 바신호(LENb)의 제어에 의해 데이터 래치부(124)를 인에이블 또는 디스인에이블시키는 인에이블 트랜지스터(P4)로 구성된다.
데이터 입/출력부(126)는 데이터 라인으로부터 공급되는 입력 데이터를 데이터 래치부(124)로 공급하거나, 데이터 래치부(124)로부터 공급되는 출력 데이터를 데이터 라인으로 출력한다. 이를 위해, 데이터 입/출력부(126)는 데이터 입력 인에이블 신호(DLAT)의 제어에 의해 제어되는 입력 트랜지스터(N7)와, 데이터 출력 인에이블 신호(PENb 및 NEN)의 제어에 의해 제어되는 트랜지스터(P5 및 N9)와, 출력 데이터를 출력단(YA)으로 출력하도록 트랜지스터(P6 및 N8)로 이루어진 제3 반전기로 구성된다.
이하에서는 도 4를 결부시켜 도 3에 도시된 본 발명의 바람직한 실시예에 따른 페이지 버퍼의 독출동작을 설명하면 다음과 같다. 여기서는 설명의 편의를 위해 비트라인들 중 이븐 비트라인(BLe<0>)이 선택된 것을 일례로 들어 설명하기로 한다. 한편, 도 4에는 'BLe<0>'가 'BLe'로 표기되고, 'BLo<0>'가 'BLo'로 표기되었다. 'CSL'은 'SL'로 표기되었다.
도 3 및 도 4를 참조하면, 페이지 버퍼 셋팅, 비트라인 및 노드(SO) 프리챠지(Page Buffer Setting & BL/SO Precharge) 구간(이하, 프리챠지 구간이라 함)에는, 이븐/오드 비트라인 선택신호(BSLe, BSLo), 이븐/오드 비트라인 바이어스 신호(VBLe, VBLo)를 인에이블, 즉 전원전압(VCC) 레벨로 인가하여 트랜지스터(HN1, HN2, HN3)를 턴-온시킴으로써 노드(SO)와 이븐/오드 비트라인(BLe<0>, BLo<0>)을 각각 접속시키는 동시에 이븐/오드 비트라인(BLe<0>, BLo<0>)과 노드(SO)를 접지전압(OV)으로 셋팅, 즉 초기화한다. 이로써, 출력노드(Q)는 접지전압(OV)으로 리셋(reset)된다.
이후, 데이터 센싱(Data Sensing) 및 래치(Data Latch) 구간에는, 이븐 비트라인 바이어스 신호(VBLe)가 로우 레벨(LOW level, '0')로 입력되고, 오드 비트라인 바이어스 신호(VBLo)가 하이 레벨(HIGH level, '1')로 입력되어 이븐 비트라인 선택트랜지스터(HN2)는 턴-오프되고, 오드 비트라인 선택 트랜지스터(HN3)는 턴-온된다. 이에 따라, 이븐 비트라인(BLe<0>)(즉, 선택 비트라인)은 초기화상태, 즉 접지전압 레벨의 전위로 유지된다. 접지전압(Vss) 상태인 비트라인 바이어스 전압(VIRPWR)에 의해 오드 비트라인(BLo<0>)(즉, 비선택 비트라인)이 계속해서 접지전압 레벨의 전위로 유지된다.
그리고, 드레인 선택 라인(DSL)은 프리챠지 구간 동안에서부터 전원전 압(VCC) 레벨로 유지되고, 소스 선택 라인(SSL)은 센싱 구간 동안 전원전압(VCC) 레벨로 유지됨에 따라 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)는 턴-온된다. 그리고, 공통 소스 라인(CSL)은 접지전압(VSS)이 아닌 전원전압(VCC) 또는 독출전압(Vread)으로 유지된다.
이런 상태에서, 선택 셀(Selected)의 워드라인(WL)에는 '0V'를 인가하고, 비 선택 셀(Unselected)의 워드라인(WL)에는 독출전압(Vread) 또는 패스 전압(Vpass)을 인가한다.
예컨대, 선택 셀이 소거 셀인 경우, 워드라인(WL)을 통해 인가되는 'OV' 워드라인 전압에 의해 턴-온되어 공통 소스 라인(CSL)의 전위는 비트라인(BLe<0>) 및 노드(SO)를 전원전압(VCC) 레벨로 챠지시킨다. 이런 상태에서 일정 시간 후 래치신호(LATCH)를 하이 레벨로 천이시키면 센싱 트랜지스터(N4)와 래치 트랜지스터(N5)가 턴-온되어 노드(Qb)가 하이 레벨에서 로우 레벨로 천이하고, 출력노드(Q)가 로우 레벨에서 하이 레벨로 천이한다. 출력노드(Q)의 출력은 데이터 입/출력부(126)를 통해 입/출력 패드로 출력된다. 이와 반대로, 선택 셀이 프로그램 셀인 경우, 워드라인(WL)을 통해 인가되는 'OV' 워드라인 전압에 의해 턴-온되지 못하고 턴-오프되며, 이로 인해 공통 소스 라인(CSL)의 전위는 비트라인(BLe<0>) 및 노드(SO)로 전달되지 못하고 차단되어 결국 비트라인(BLe<0>) 및 노드(SO)는 프리챠지 구간에서와 동일하게 로우 레벨로 유지된다. 이에 따라, 일정 시간 후 래치신호(LATCH)를 하이 레벨로 천이시킨다 하더라도 센싱 트랜지스터(N4)가 턴-오프상태로 유지되기 때문에 노드(Qb)는 하이 레벨을 그대로 유지되어 출력노드(Q)가 로우 레벨를 유지 하게 된다. 출력노드(Q)의 출력은 데이터 입/출력부(126)를 통해 입/출력 패드로 출력된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 비트라인 프리챠지 동작시 비트라인 전위를 프리챠지 전압이 아닌 접지전압으로 프리챠지한 후 메모리 셀의 데이터 센싱 동안에는 공통 소스 라인에 전원전압(VCC)을 인가하여 전류가 흐르는 방향을 공통 소스 라인에서부터 비트라인으로 흐르게 함으로써 비트라인 전위가 '0' 또는 'VCC'에 따라 선택된 셀이 프로그램되었는지 또는 소거되었는지를 안정적으로 페이지 버퍼를 통해 검출할 수 있다.
둘째, 본 발명에 의하면, 페이지 버퍼 내에서 비트라인을 프리챠지시키기 위한 PMOS 프리챠지 트랜지스터를 사용하지 않기 때문에 그 만큼 회로를 단순화시킬 수 있다.
셋째, 부가적으로 본 발명에 의하면, 프리챠지 트랜지스터 대신에 이븐 비트라인 선택트랜지스터(HN2)와 오드 비트라인 선택트랜지스터(HN3)를 메모리 셀의 소거 완료 후 메모리 셀 어레이의 p-웰 내의 바이어스를 디스챠지시키는 웰 디스챠지 트랜지스터로 사용함으로써 종래기술에서와 같이 별도의 프리챠지 트랜지스터를 구성할 필요가 없어 페이지 버퍼의 크기 감소 및 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터 구조에서 발생될 수 있는 래치 업(latch-up) 현상을 최소화할 수 있다.

Claims (7)

  1. 다수의 메모리 셀과, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터로 이루어진 복수의 셀 스트링을 포함하고, 상기 메모리 셀의 데이터 센싱 구간 동안 상기 공통 소스 라인으로는 전원전압 또는 독출전압이 공급되는 메모리 셀 어레이;
    상기 복수의 셀 스트링을 구성하는 상기 비트라인 중 어느 하나를 선택하며, 프리챠지 구간 동안 선택된 비트라인을 접지전압으로 프리챠지시키는 비트라인 선택부;
    상기 노드와 접속되며, 상기 센싱 구간 동안 상기 비트라인 선택부를 통해 상기 셀 스트링의 선택된 메모리 셀로부터 출력되는 출력 데이터를 래치한 후 래치신호와 상기 비트라인 선택부의 출력단의 전위에 따라 상기 출력 데이터를 출력하는 데이터 래치부; 및
    상기 데이터 래치부로부터 공급된 상기 출력 데이터를 데이터 라인으로 출력하거나, 상기 데이터 라인으로부터 입력된 입력 데이터를 상기 데이터 래치부로 공급하는 데이터 입/출력부
    를 포함하는 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    드레인이 상기 데이터 래치부의 입력단과 접속되고, 상기 노드의 전위에 따라 동작하는 센싱 트랜지스터; 및
    드레인이 상기 센싱 트랜지스터의 소스와 접속되고, 소스가 접지전압원과 접속되며, 상기 센싱 구간 동안 인에이블되는 래치신호에 응답하여 동작하는 래치 트랜지스터
    를 더 포함하는 낸드 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 비트라인 선택부는,
    상기 비트라인들 중 인접한 이븐/오드 비트라인 사이에 접속되고, 각각 이븐/오드 비트라인 바이어스 신호에 의해 동작하여 상기 프리챠지 구간 동안 상기 이븐/오드 비트라인으로 접지전압으로 유지시키는 이븐/오드 비트라인 선택트랜지스터; 및
    상기 노드와 상기 이븐/오드 비트라인 사이에 각각 접속되고, 각각 이븐/오드 비트라인 선택신호에 의해 동작하여 상기 노드와 상기 이븐/오드 비트라인을 연결하는 이븐/오드 비트라인 접속 트랜지스터
    를 포함하는 낸드 플래시 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 낸드 플래시 메모리 소자의 데이터 독출방법에 있어서,
    상기 프리챠지 구간 동안 상기 선택 비트라인과 상기 노드를 접지전압으로 프리챠지시키는 단계;
    상기 센싱 구간 동안 상기 공통 소스 라인으로 전원전압 또는 독출전압을 인가하는 단계; 및
    데이터 래치 구간 동안 상기 비트라인을 통해 출력되는 센싱 데이터를 래치하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 데이터 독출방법.
  5. 제 4 항에 있어서,
    상기 드레인 선택 트랜지스터를 선택하기 위한 드레인 선택 라인으로는 상기 프리챠지 구간, 상기 센싱 구간 및 상기 데이터 래치 구간 동안 전원전압을 인가하는 낸드 플래시 메모리 소자의 데이터 독출방법.
  6. 제 4 항에 있어서,
    상기 소스 선택 트랜지스터를 선택하기 위한 소스 선택 라인으로는 상기 프리챠지 구간에는 접지전압을 인가하고, 상기 센싱 구간 및 상기 데이터 래치 구간 동안 전원전압을 인가하는 낸드 플래시 메모리 소자의 데이터 독출방법.
  7. 제 4 항에 있어서,
    상기 공통 소스 라인은 상기 프리챠지 구간에는 접지전압을 인가하는 낸드 플래시 메모리 소자의 데이터 독출방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967005B1 (ko) * 2008-08-19 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치의 드레인 선택 라인 전압 공급 장치 및 그 독출/검증 방법
CN108074596A (zh) * 2016-11-17 2018-05-25 三星电子株式会社 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法
KR102090874B1 (ko) * 2018-09-12 2020-03-18 도실리콘 씨오., 엘티디. 고전압 트랜지스터의 수를 저감하는 낸드 플래시 메모리 장치

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