TWI585777B - 非揮發性半導體儲存裝置 - Google Patents

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Description

非揮發性半導體儲存裝置
本發明關於一種非揮發性半導體儲存裝置，特別是關於一種具有反及（Not AND，NAND）型串（string）的儲存裝置的記憶體陣列的結構。
快閃記憶體作為記憶元件而被廣泛用於數位相機、智慧手機等電子設備。在此類市場中，對於快閃記憶體進一步要求小型化、大容量化，且要求高速化、低功耗化。
NAND型快閃記憶體具備配置有多個塊（block）的記憶體陣列，所述塊是將多個NAND串沿行方向配置而成。NAND串是包含串聯連接的多個儲存胞元與連接於其兩端的選擇電晶體而構成，其中一個端部經由位元線側選擇電晶體而連接於位元線，另一個端部經由源極線側選擇電晶體而連接於源極線。
圖1是表示習知的快閃記憶體的位元線選擇電路的結構例的圖（專利文獻1）。如該圖1所示，位元線選擇電路10是包含第1選擇部12和第2選擇部14而構成，所述第1選擇部12用於將偶數位元線GBL_e和奇數位元線GBL_o連接於頁面緩衝器/讀出（sense）電路，所述第2選擇部14對偶數位元線GBL_e及奇數位元線GBL_o施加規定的偏電壓。第1選擇部12具有：連接於偶數位元線GBL_e的偶數選擇電晶體SEL_e、連接於奇數位元線GBL_o的奇數選擇電晶體SEL_o、以及連接在偶數選擇電晶體GBL_e及奇數選擇電晶體GBL_o的共用節點N1與讀出電路之間的位元線選擇電晶體BLS。構成第1選擇部12的電晶體SEL_e、SEL_o、BLS是在構成頁面緩衝器/讀出電路等周邊電路的P阱（well）內所形成的N通道金屬氧化物半導體電晶體，這些電晶體是能夠在高電壓下動作的高耐壓電晶體。
例如，當在頁面讀出的情況下，選擇偶數位元線GBL_e時，偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通，奇數位元線GBL_o為非選擇，奇數選擇電晶體SEL_o斷開。而且，當選擇奇數位元線GBL_o時，奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通，偶數位元線GBL_e為非選擇，偶數選擇電晶體SEL_e斷開。
第2選擇部14具有：連接在偶數位元線GBL_e與假想電位VPRE之間的偶數偏壓電晶體YSEL_e、以及連接在奇數位元線GBL_o與假想電位VPRE之間的奇數偏壓電晶體YSEL_o。這些電晶體是在形成有儲存胞元的P阱內所形成的NMOS電晶體，是能夠在低電壓下動作的低耐壓電晶體。對於假想電位VPRE，供給與動作狀態相應的偏電壓或預充電電壓。例如，在頁面讀出時，所選擇的偶數位元線GBL_e的偶數偏壓電晶體YSEL_e斷開，非選擇的奇數位元線GBL_o的奇數偏壓電晶體YSEL_o導通，對假想電位VPRE供給遮罩電壓。而且，當偶數位元線GBL_e為非選擇，而選擇奇數位元線GBL_o時，偶數偏壓電晶體YSEL_e導通，奇數偏壓電晶體YSEL_o斷開，對偶數位元線GBL_e供給遮罩電壓。在編程（program）時，對假想電位VPRE供給編程禁止電壓，對非選擇的位元線的儲存胞元的通道供給寫入禁止電壓。通過在與儲存胞元共用的阱內形成構成第2選擇部14的電晶體，可削減位元線選擇電路的佔用面積，實現快閃記憶體的小型化。
今後，隨著物聯網等的普及，產生電子設備的電力消耗的抑制、及電子設備間的高速資料通信的必要性。伴隨於此，對於搭載於電子設備中的快閃記憶體，也進一步要求低功耗化、高速化、小型化。專利文獻1(日本專利5550609號公報)的佈局結構是一種解決方案，但該結構不夠充分，需要實現進一步改良的快閃記憶體。
本發明的目的在於解決此種習知問題，提供一種具有經過改良的記憶體陣列結構的非揮發性半導體儲存裝置，能夠實現低功耗化、高速化、小型化。
本發明的非揮發性半導體儲存裝置包括：記憶體陣列，包含多個全域塊（global block），一個全域塊包含多個塊，一個塊包含多個NAND型串；多根局域位元線（local bit line），共同連接於一個全域塊內的多個塊的各個；多個全域塊共用的多根全域位元線（global bit line）；以及連接部件，進行一根全域位元線與m根（m為2以上的整數）局域位元線之間的選擇性的連接，當對全域塊內的所選擇的塊進行選擇頁面的讀出或編程時，通過所述連接部件，由m根局域位元線共用一根全域位元線。
根據本發明，分離為多個全域塊共用的全域位元線與全域塊內的多個塊共用的局域位元線，由m根局域位元線共用一根全域位元線，因此能夠實現低功耗化、高速化、小型化。
以下，參照圖式來詳細說明本發明的實施方式。另外，應留意的是，圖式中，為了便於理解而強調表示了各部分，與實際元件的比例並不相同。
圖2是表示本發明的實施例的NAND型的快閃記憶體的結構的方塊圖。本實施例的快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；位址暫存器130，接收來自輸入/輸出緩衝器120的位址資料；資料暫存器140，保持輸入/輸出的資料；控制器150，供給控制信號C1、C2、…Cn，該控制信號C1、C2、…Cn是基於來自輸入/輸出緩衝器120的命令資料及外部控制信號（未圖示的晶片致能（chip enable）或位址鎖存致能等）來控制各部；列解碼器160，對來自位址暫存器130的列位址資訊Ax進行解碼，並基於解碼結果來進行全域塊或字元線的選擇等；頁面緩衝器/讀出電路170，保持經由位元線而讀出的資料，或者經由位元線來保持編程資料等；行選擇電路180，對來自位址暫存器130的行位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的電壓（編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等）。
圖3表示記憶體陣列110的詳細情況。本實施例的記憶體陣列110被分割成兩個儲存體（memory bank）或記憶板（memory plane）110A、110B。記憶板110A耦合於列驅動電路200A，記憶板110B耦合於列驅動電路200B，列解碼器160共同耦合於兩個記憶板110A、110B。而且，圖示例中，在記憶板110A的上端側配置有頁面緩衝器/讀出電路170A，在記憶板110B的上端側配置有頁面緩衝器/讀出電路170B，但頁面緩衝器/讀出電路170A、170B也可配置在記憶板110A、110B的下端側。
記憶板110A包含沿行方向配置的多個全域塊GBLK，同樣，記憶板110B也包含沿行方向配置的多個全域塊GBLK。一個全域塊GBLK進而包含多個塊。圖示例中，一個記憶板110A（110B）沿行方向包含8個全域塊GBLK，一個全域塊GBLK進而包含128個塊BLK。
在一個塊BLK中，如圖4所示，形成有多個NAND串。一個NAND串具有：多個串聯連接的儲存胞元、連接於儲存胞元的其中一個端部的源極線側選擇電晶體、及連接於儲存胞元的另一個端部的位元線側選擇電晶體。圖示例中，一個NAND串包含串聯連接的64個儲存胞元。即，一個塊包含64頁面×p位元。
典型的是，儲存胞元具有金屬氧化物半導體結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當浮動閘極中蓄積有電子時，即寫入有資料“0”時，閾值轉變（shift）為正，儲存胞元為常斷（normally off）。
圖5是表示全域塊的概略結構的平面圖。如上所述，一個記憶板110A（110B）包含沿行方向排列的8個全域塊G_BLK1～G_BLK8。一個全域塊除了沿行方向排列的128個塊以外，還包含第1開關電路部220與第2開關電路部230。第1開關電路部220配置在全域塊的上端側，第2開關電路部230配置在其下端側，在第1開關電路部220與第2開關電路部230之間配置128個塊。在多個全域塊G_BLK1～G_BLK8上方，形成有n位的全域位元線GBL，全域位元線GBL1～GBLn的各個由8個全域塊G_BLK1～G_BLK8共用，且經由接觸部（contact）而電連接於各全域塊的第1開關電路部220及第2開關電路部230。
其次，圖6表示第1開關電路部220及第2開關電路部230的詳細情況。該圖6中，作為一部分結構，例示了第i個全域塊G_BLKi、在其上方延伸的第i根全域位元線GBLi、及第i+1根全域位元線GBLi+1。與全域位元線GBLi相關的結構和與全域位元線GBLi+1相關的結構相同，因此，以下對全域位元線GBLi進行說明。
全域塊G_BLKi沿行方向包含128個塊，一個塊如圖4所示，包含64 WL×p位元的儲存胞元，對一根字元線WL分配有偶數與奇數的2頁面，因此一個塊具有128頁面。各塊的各NAND串經由沿行方向延伸的各局域位元線LBL而耦合。一根局域位元線LBL由128個塊共用。此處，在以偶數與奇數來區別局域位元線的情況下，用LBL_e來表示偶數局域位元線，用LBL_o來表示奇數局域位元線。
本例中，一根全域位元線GBLi選擇性地連接於兩根偶數局域位元線LBL_e與兩根奇數局域位元線LBL_o，換言之，一根全域位元線由四根局域位元線共用。在各全域位元線GBL上，連接有頁面緩衝器/讀出電路170。例如，當全域位元線GBL為n根時，n個頁面緩衝器/讀出電路170連接於全域位元線GBL。此處雖未圖示，但一個頁面緩衝器/讀出電路170具備與由一根全域位元線GBL所共用的局域位元線的數量（圖6的示例中為四根）對應的鎖存電路，四個鎖存電路分別保持經由四根局域位元線LBL而從儲存胞元讀出的資料，或者分別保持要經由四根局域位元線LBL而對儲存胞元編程的資料。
第1開關電路部220包含N通道型的MOS電晶體Qe、Qe1、Qe2、Qvo。電晶體Qe連接在全域位元線GBLi與偶數局域位元線LBL_e1、LBL_e2之間，在該電晶體Qe的閘極連接有選擇線SEL_LBLe，電晶體Qe共同選擇偶數局域位元線LBL_e1、LBL_e2。電晶體Qe1串聯連接在局域位元線LBL_e1與電晶體Qe之間，在該電晶體Qe1的閘極連接有選擇線SEL_e1，電晶體Qe1選擇偶數局域位元線LBL_e1。電晶體Qe2串聯連接在局域位元線LBL_e2與電晶體Qe之間，在該電晶體Qe2的閘極連接有選擇線SEL_e2。電晶體Qe2選擇偶數局域位元線LBL_e2。電晶體Qvo連接在假想電源線VIR_o與奇數局域位元線LBL_o1、LBL_o2之間，在他們的閘極共同連接有選擇線SEL_VIRo。電晶體Qvo對奇數局域位元線LBL_o1、LBL_o2共同地供給與動作狀態相應的偏電壓。
第2開關電路部230包含N通道型的MOS電晶體Qo、Qo1、Qo2、Qve。電晶體Qo連接在全域位元線GBLi與奇數局域位元線LBL_o1、LBL_o2之間，在該電晶體Qo的閘極連接有選擇線SEL_LBLo，電晶體Qo共同選擇奇數局域位元線LBL_o1、LBL_o2。電晶體Qo1串聯連接在局域位元線LBL_o1與電晶體Qo之間，在該電晶體Qo1的閘極連接有選擇線SEL_o1，電晶體Qo1選擇奇數局域位元線LBL_o1。電晶體Qo2串聯連接在局域位元線LBL_o2與電晶體Qo之間，在該電晶體Qo2的閘極連接有選擇線SEL_o2。電晶體Qo2選擇奇數局域位元線LBL_o2。電晶體Qvo連接在假想電源線VIR_e與偶數局域位元線LBL_e1、LBL_e2之間，在他們的閘極共同連接有選擇線SEL_VIRe。電晶體Qve對偶數局域位元線LBL_e1、LBL_e2共同供給與動作狀態相應的偏電壓。
圖7是全域塊的概略剖面圖。一個示例中，在P型的矽基板300內形成有N阱310，在N阱310內形成有P阱320。進而，在P型的矽基板300內，形成有與P阱320分離的P阱322、324。在P阱320內，形成有一個全域塊G_BLKi的主要部分。在與P阱320分離的P阱322內，形成有第1開關電路部220的電晶體Qe，在P阱324內，形成有第2開關電路部230的電晶體Qo。在優選形態中，形成在P阱320內的各塊的儲存胞元、第1開關電路部220及第2開關電路部230的各電晶體能夠使用相同的製造過程來形成。因此，能夠與儲存胞元同樣地對第1開關電路部220及第2開關電路部230的電晶體進行微細加工。另一方面，形成在P阱322、324內的電晶體Qe、Qo耦合於一根全域位元線與四根局域位元線之間，該電晶體Qe、Qv在抹除動作時全域塊的P阱320成為高電壓狀態時被阻斷，以免全域位元線GBL成為高電壓。而且，P阱322、324的雜質濃度既可與P阱320的雜質濃度相同，也可根據需要而與其不同。
局域位元線LBL連接於各塊的位元線側選擇電晶體的汲極，該局域位元線LBL例如包含第1層金屬線（M0）。而且，第1開關電路部220'與電晶體Qe之間的相互連接以及第2開關電路部230'與電晶體Qo之間的相互連接是與局域位元線LBL同樣地，例如包含第1層金屬線L1、L2。假想電源線VIR_o、VIR_e例如包含第2層金屬線（M1），全域位元線GBLi例如包含第3層金屬線（M2）。尤其，構成全域位元線GBLi的金屬線理想的是電阻盡可能小，且理想的是減小鄰接的全域位元線間的電容。
圖8（A）表示用於選擇全域塊GBLi的列驅動電路200的結構例。列驅動電路200包含8組與各全域塊的選擇線SEL_LBLe、SEL_LBLo連接的一對N型的全域塊選擇電晶體Q_GBe、Q_GBo。對於各組全域塊選擇電晶體Q_GBe、Q_GBo的閘極，從列解碼器160供給用於選擇全域塊的選擇線G_SEL1、G_SEL2、…G_SEL8。列解碼器160基於列位址資訊Ax，將選擇線G_SEL1、G_SEL2、…G_SEL8中的任一條設為H電位（high level）（使全域塊選擇電晶體導通），將除此以外的選擇線設為L電位（low level）（使全域塊選擇電晶體非導通），使所選擇的全域塊的選擇線SEL_LBLe、SEL_LBLo電性耦合於列驅動電路200的電壓供給部210。電壓供給部210對所選擇的全域塊的選擇線SEL_LBLe、SEL_LBLo供給與動作狀態相應的電壓。
圖8（B）表示用於選擇全域塊內的塊的列驅動電路200的結構例。列驅動電路200包含128組NAND閘212、反相器（inverter）214及電位轉換器（level shifter）216。對於NAND閘212，從列解碼器160輸入用於從列解碼器160選擇塊的7個解碼信號DEC1、DEC2、…DEC7，任一個NAND閘212的輸出為L電位。NAND閘212的輸出經由反相器214而將電位轉換器216致能，從而將塊選擇線SEL_B0、SEL_B1、SEL_B2、…SEL_B127中的任一個驅動為H電位。此處雖未圖示，但各塊包含N型的塊選擇電晶體，在各塊選擇電晶體的閘極連接有塊選擇線SEL_B0、SEL_B1、SEL_B2、…SEL_B127。而且，列驅動電路200對圖4所示的選擇閘極線SGS、DSG、字元線WL1～WL64、源極線SL、選擇線SEL_e1、SEL_e2、SEL_VIRe、VIR_e、SEL_o1、SEL_o2、SEL_LBLo、假想電源線VIR_o、SEL_VIRo供給與動作狀態相應的電壓。 其次，對本實施例的快閃記憶體的動作進行說明。表1表示抹除動作時的各部的偏壓條件。所選擇的全域塊中，對全域位元線GBLi、選擇線SEL_LBLe、SEL_LBLo供給Vdd，除此以外的選擇線SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、LBLe、LBLo設為浮動，對P阱施加抹除電壓20 V。而且，非選擇的全域塊的SEL_LBLe、SEL_LBLo被供給L電位（或0 V），除此以外的選擇線為浮動。 對所選擇的塊的所有字元線WL施加0V，將選擇線DSG、SGS、源極線SL設為浮動，將非選擇的塊的所有字元線WL、選擇線DSG、SGS、源極線SL設為浮動。如此，本實施例的快閃記憶體與習知快閃記憶體同樣，以塊為單位來統一抹除。其次，對讀出動作進行說明。作為優選形態，本實施例的快閃記憶體序列（sequential）地進行所選擇的頁面的偶數頁面與奇數頁面的讀出。表2表示進行偶數頁面的讀出時的各部的偏壓條件，圖9表示在偶數局域位元線LBL_e1的儲存胞元中儲存有資料“1”、在偶數局域位元線LBL_e2的儲存胞元中儲存有資料“0”時的偶數頁面的讀出的時序圖。
讀出動作包含預充電期間與串的選擇放電期間、讀出期間。首先，在預充電期間的時刻t1，將用於選擇全域塊的全域塊選擇電晶體Q_GBe、Q_GBo設為導通狀態（圖8（A）），電壓供給部210經由導通狀態的全域塊選擇電晶體Q_GBe來對SEL_LBLe供給H電位的電壓，並經由全域塊選擇電晶體Q_GBo來對選擇線SEL_LBLo供給0 V。由此，電晶體Qe導通，電晶體Qo斷開。而且，頁面緩衝器/讀出電路170對所有的全域位元線GBL供給例如1.0 V的預充電電壓。進而，列驅動電路200對假想電源線VIR_e供給例如1.2 V的預充電電壓，對假想電源線VIR_o供給0 V。
其次，在時刻t2，列驅動電路200在固定期間將選擇線SEL_VIRe、SEL_VIRo驅動為H電位。由此，電晶體Qve、Qvo導通，兩根偶數局域位元線LBL_e1、LBL_e2被預充電至1.2 V，兩根奇數局域位元線LBL_o1、LBL_o2被設為0 V。即，在進行偶數頁面的讀出時，偶數頁面被已接地的奇數頁面所遮罩，從而位元線間的電容耦合引起的雜訊得以抑制。在時刻t3，將選擇線SEL_VIRe、SEL_VIRo驅動為L電位，偶數局域位元線LBLe及奇數局域位元線LBLo從假想電源線VIR_e、VIR_o分離，預充電期間結束。
其次，在時刻t4～t6，開始串的選擇性放電。在時刻t4，將選擇線DSG驅動為Vcc，位元線側選擇電晶體導通。對於選擇字元線WL及非選擇字元線WL，供給資料“0”的儲存胞元能夠導通的電壓即通過電壓Vpass，對源極線SL供給0 V。由此，構成所選擇的塊的串的儲存胞元通過來自偶數局域位元線LBLe的電荷而受到充電。
其次，在時刻t5，將選擇字元線WL驅動為0 V。其次，在時刻t6，將選擇線SGS由0 V驅動為Vcc，源極線側選擇電晶體導通。由此，根據儲存胞元的資料的儲存狀態，串及偶數局域位元線LBLe的電荷被放電至源極線SL。由於在連接於局域位元線LBL_e1的選擇儲存胞元中儲存有資料“1”，因此選擇儲存胞元導通、局域位元線LBL_e1被放電至GND電位。另一方面，由於在連接於局域位元線LBL_e2的選擇儲存胞元中儲存有資料“0”，因此選擇儲存胞元斷開，局域位元線LBL_e2保持預充電電壓。如此，在串的放電期間內，在偶數局域位元線LBL_e1、LBL_e2中保持與儲存胞元的儲存狀態相應的電荷。
其次，在時刻t7～t10進行讀出。在時刻t7～時刻t8，將選擇線SEL_e1驅動為H電位。在此期間，電晶體Qe1導通，偶數局域位元線LBL_e1連接於全域位元線GBL。由於偶數局域位元線LBL_e1為0 V，因此全域位元線GBL的電位也被放電至0 V。頁面緩衝器/讀出電路170檢測全域位元線GBL的電位或電流，並將其結果保持於鎖存電路中。
在時刻t7～t8的期間，當偶數局域位元線LBL_e1的讀出結束時，頁面緩衝器/讀出電路170在時刻t8～t9的期間內再次對全域位元線GBL進行預充電。其次，在時刻t9～t10，將選擇線SEL_e2驅動為H電位。在此期間，電晶體Qe2導通，偶數局域位元線LBL_e2連接於全域位元線GBL。由於偶數局域位元線LBL_e2仍保持預充電電壓，因此全域位元線GBL的電位也幾乎不發生變化。頁面緩衝器/讀出電路170檢測全域位元線GBL的電位或電流，並將其結果保持於鎖存電路中。
如此，當兩根偶數局域位元線LBL_e1、LBL_e2的選擇儲存胞元的讀出結束時，其次進行兩根奇數局域位元線的讀出。圖10表示在連接於奇數局域位元線LBL_o1的儲存胞元中儲存有資料“0”、在連接於奇數局域位元線LBL_o2的儲存胞元中儲存有資料“1”時的奇數頁面的讀出動作的時序圖。在偶數局域位元線LBLe的讀出時同樣地進行這些動作。其次，對編程動作進行說明。作為優選形態，本實施例的快閃記憶體序列地進行所選擇的頁面的偶數頁面與奇數頁面的編程。表3表示進行偶數頁面的編程時的各部的偏壓條件，圖11表示在偶數局域位元線LBL_e1的儲存胞元中儲存有資料“0”、在偶數局域位元線LBL_e2的儲存胞元中儲存有資料“1”時的偶數頁面的編程的時序圖。
編程動作包含預充電期間與串的選擇放電期間、編程期間。首先，在預充電期間的時刻t1，將用於選擇全域塊的全域塊選擇電晶體Q_GBe、Q_GBo設為導通狀態（圖8（A）），電壓供給部210經由導通狀態的全域塊選擇電晶體Q_GBe來對SEL_LBLe供給H電位的電壓，並經由全域塊選擇電晶體Q_GBo來對選擇線SEL_LBLo供給0 V。由此，電晶體Qe導通，電晶體Qo斷開。頁面緩衝器/讀出電路170對所有的全域位元線GBL供給0 V。進而，列驅動電路200對假想電源線VIR_e、VIRo供給例如2.4 V的預充電電壓。而且，將選擇線DSG驅動為Vcc，將位元線側電晶體導通、選擇線SGS驅動為0 V，源極線側電晶體斷開。選擇字元線WL及非選擇字元線WL被驅動為通過電壓Vpass。而且，源極線SL被供給Vcc。
其次，在時刻t2，列驅動電路200將選擇線SEL_VIRe、SEL_VIRo驅動為H電位。由此，電晶體Qve一齊導通，兩根偶數局域位元線LBL_e1、LBL_e2被預充電至2.4 V，而且，電晶體Qvo導通，兩根奇數局域位元線LBL_o1、LBL_o2也被預充電至2.4 V。即，在進行偶數頁面的編程時，偶數頁面由被預充電至同電位的奇數頁面所遮罩，位元線間的電容耦合引起的雜訊得以抑制。在時刻t3，將選擇線SEL_VIRe驅動為L電位，偶數局域位元線LBLe從假想電源線VIR_e分離，預充電期間結束。另外，奇數局域位元線LBLo維持與假想電源線VIR_o連接的狀態。
其次，在時刻t4～t8，開始串的選擇性放電。頁面緩衝器/讀出電路170保持編程資料，且連接於一根全域位元線GBL的一個頁面緩衝器/讀出電路170保持4位元量的編程資料。
在時刻t4，頁面緩衝器/讀出電路170對全域位元線GBL設定與最初的位元的編程資料相應的電壓。由於連接於偶數局域位元線LBL_e1的儲存胞元為資料“0”，即進行了編程，因此頁面緩衝器/讀出電路170對全域位元線GBL設置（set）0 V。其次，在時刻t4～t5的期間，將選擇線SEL_e1驅動為H電位。由此，電晶體Qe1導通，偶數局域位元線LBL_e1連接於全域位元線GBL，偶數局域位元線LBL_e1被放電至0 V。
其次，在時刻t6，頁面緩衝器/讀出電路170對全域位元線GBL設定與下個位的編程資料相應的電壓。由於對連接於偶數局域位元線LBL_e2的儲存胞元編程了編程資料“1”，即禁止編程，因此全域位元線GBL被設置2.4 V以禁止寫入。在時刻t7～時刻t8，將選擇線SEL_e2驅動為H電位。由此，電晶體Qe2導通，偶數局域位元線LBL_e2連接於全域位元線GBL，但偶數局域位元線LBL_e1仍保持大致2.4 V。如此，在偶數局域位元線LBL_e1、LBL_e2中保持編程資料。
其次，在時刻t9～時刻t10，執行編程。即，對於選擇字元線，施加約15 V～20 V的編程電壓。由此，在連接於偶數局域位元線LBL_e1的選擇儲存胞元中編程資料“0”，在連接於偶數局域位元線LBL_e2的選擇儲存胞元中保持資料“1”。
如此，當對兩根偶數局域位元線LBL_e1、LBL_e2的選擇儲存胞元的編程結束時，其次進行對兩根奇數局域位元線LBL_o1、LBL_o2的編程。圖12表示在連接於奇數局域位元線LBL_o1的儲存胞元中編程資料“1”、在連接於奇數局域位元線LBL_o2的儲存胞元中編程資料“0”時的奇數頁面的編程動作的時序圖。在進行串的選擇放電時，頁面緩衝器/讀出電路170對全域位元線GBL設定與第3位元的編程資料及第4位元的編程資料相應的電壓。在偶數局域位元線LBLe的編程時同樣進行其他的編程動作。
如此，根據本實施例，只要將一根全域位元線與多根局域位元線予以分離，在讀出/編程動作時，進行所選擇的全域塊內的局域位元線的充放電即可，因此能夠實現功耗的降低。進而，在所選擇的全域塊內的局域位元線中暫時保持與資料相應的電荷，將該局域位元線分時地連接於全域位元線，由此能夠實現讀出動作及編程動作的高速化。進而，在記憶板內形成有多個全域塊，在各全域塊內形成有多個塊，因此能夠實現記憶體陣列的高集成化。
所述實施例中，表示了兩根偶數局域位元線與兩根奇數局域位元線共同連接於一根全域位元線GBL的結構，但本發明並不限定於此種結構。例如，能夠將m根以上（m為3以上的自然數）的偶數局域位元線及奇數局域位元線共同連接於一根全域位元線GBL。例如，若將四根偶數局域位元線及四根奇數局域位元線連接於一根全域位元線，則一根局域位元線由八根局域位元線所共用。共用的局域位元線的數量的增加意味著由這些局域位元線所保持的電荷（資料）的數量的增加，通過將多根局域位元線高速且分時地連接於全域位元線，從而能夠進一步實現讀出動作及編程動作的高速化。
所述實施例中，表示了將多根偶數局域位元線與多根奇數局域位元線共同連接於一根全域位元線的示例，但本發明並不限定於此種結構。在未分成偶數位元線或奇數位元線來進行讀出或編程的情況下，也可將不論偶數或奇數的單純的多個局域位共同連接於一根全域位元線，使一根全域位元線由多根局域位元線所共用。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。
10：位元線選擇電路 12：第1選擇部  14：第2選擇部 100：快閃記憶體  110：記憶體陣列 110A、110B：記憶板（儲存體） 120：輸入/輸出緩衝器 130：位址暫存器  140：資料暫存器 150：控制器  160：列解碼器 170、170A、170B：頁面緩衝器/讀出電路 180：行選擇電路  190：內部電壓產生電路 200、200A、200B：列驅動電路  210：電壓供給部 212：NAND閘  214：反相器  216：電位轉換器 220、220'：第1開關電路部 230、230'：第2開關電路部 300：P型的矽基板 310：N阱  320、322、324：P阱 Ax：列位址資訊 Ay：行位址資訊 BLK：塊  BLS：位元線選擇電晶體 C1、C2、Cn：控制信號  DEC1～DEC7：解碼信號 DSG、SGS：選擇閘極線 GBL、GBL1～GBLn：全域位元線 GBL_e：偶數位元線  GBL_o：奇數位元線 GBLi：第i根全域位元線  GBLi+1：第i+1根全域位元線 GBLK：全域塊  G_BLK1～G_BLK8：全域塊 G_BLKi：第i個全域塊 G_SEL1～G_SEL8、SEL_B0～SEL_B127、SEL_e1、SEL_e2、SEL_LBLe、SEL_LBLo、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、：選擇線 L1、L2、M0：第1層金屬線 LBL：局域位元線 LBL_e、LBL_e1、LBL_e2、LBLe：偶數局域位元線 LBL_o、LBL_o1、LBL_o2、LBLo：奇數局域位元線 M1：第2層金屬線  M2：第3層金屬線  N1：共用節點 Qe、Qe1、Qe2、Qvo、Qo、Qo1、Qo2、Qve：N通道型的MOS電晶體 Q_GBe、Q_GBo：全域塊選擇電晶體 SEL_e：偶數選擇電晶體  SEL_o：奇數選擇電晶體 SL：源極線  t1～t10：時刻 Vers：抹除電壓  VIR_e、VIR_o：假想電源線 Vpass：通過電壓  Vpgm：編程電壓 VPRE：假想電位 Vread：讀出電壓 WL1～WL64：字元線 YSEL_e：偶數偏壓電晶體  YSEL_o：奇數偏壓電晶體
圖1表示習知快閃記憶體的位元線選擇電路的結構圖。 圖2是表示本發明的實施例的快閃記憶體的概略結構的圖。 圖3是表示本實施例的記憶體陣列的整體結構的圖。 圖4是儲存胞元的等效電路圖。 圖5表示本實施例的記憶體陣列的全域塊的概略結構圖。 圖6是表示本實施例的全域塊內所形成的開關電路部的電路結構的圖。 圖7（A）是表示本實施例的全域塊的概略結構的剖面圖，圖7（B）是表示局域位元線與塊的連接關係的剖面圖。 圖8（A）是表示本實施例的通過列解碼器來進行全域塊的選擇的結構例的圖，圖8（B）是表示本實施例的通過列解碼器來進行塊的選擇的結構例的圖。 圖9是本實施例的偶數頁面的讀出動作的時序圖。 圖10是本實施例的奇數頁面的讀出動作的時序圖。 圖11是本實施例的偶數頁面的編程的時序圖。 圖12是本實施例的奇數頁面的編程的時序圖。
100：快閃記憶體 110：記憶體陣列 120：輸入/輸出緩衝器 130：位址暫存器 140：資料暫存器 150：控制器 160：列解碼器 170：頁面緩衝器/讀出電路 180：行選擇電路 190：內部電壓產生電路 Ax：列位址資訊 Ay：行位址資訊 C1、C2、Cn：控制信號 Vers：抹除電壓  Vpass：通過電壓  Vpgm：編程電壓 Vread：讀出電壓

Claims (22)

  1. 一種非揮發性半導體儲存裝置，包括：記憶體陣列，包含多個全域塊，一個所述全域塊包含多個塊，一個所述塊包含多個反及型串；多根局域位元線，共同連接於一個所述全域塊內的多個所述塊的各個；多根全域位元線，該些全域位元線的各個由該些全域塊共用；以及連接部件，進行一根所述全域位元線與m根所述局域位元線之間的選擇性的連接，所述m為2以上的整數，當對所述全域塊內的所選擇的所述塊進行選擇頁面的讀出或編程時，通過所述連接部件，由m根所述局域位元線共用一根所述全域位元線。
  2. 如申請專利範圍第1項所述的非揮發性半導體儲存裝置，其中，所述連接部件將多根局域位元線分時地連接於所述全域位元線。
  3. 如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述連接部件設置在多個所述全域塊的各個中。
  4. 如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述局域位元線包含多根偶數局域位元線與多根奇數局域位元線，所述連接部件包含將多根所述偶數局域位元 線選擇性地連接於所述全域位元線的偶數連接部件、及將多根所述奇數局域位元線連接於所述全域位元線的奇數連接部件。
  5. 如申請專利範圍第4項所述的非揮發性半導體儲存裝置，其中，所述偶數連接部件將多根所述偶數局域位元線分時地連接於所述全域位元線，所述奇數連接部件將多根所述奇數局域位元線分時地連接於所述全域位元線。
  6. 如申請專利範圍第4項所述的非揮發性半導體儲存裝置，其中，所述連接部件還包含對多根所述偶數局域位元線供給偏電壓的偶數供給部件、及對多根所述奇數局域位元線供給偏電壓的奇數供給部件。
  7. 如申請專利範圍第6項所述的非揮發性半導體儲存裝置，其中，在進行所述偶數局域位元線的讀出時，所述奇數供給部件對所述奇數局域位元線供給遮罩電壓，在進行所述奇數局域位元線的讀出時，所述偶數供給部件對所述偶數局域位元線供給遮罩電壓。
  8. 如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述連接部件包含第1連接部件與第2連接部件，第1連接部件包含所述偶數連接部件與所述偶數供給部件，第2連接部件包含所述奇數連接部件與所述奇數供給部件，所述第1連接部件配置在所述全域塊的其中一個端部側，所述第2連接部件配置在所述全域塊的另一個端部側，在所述第1連接部件與所述第2連接部件之間配置多個塊。
  9. 如申請專利範圍第8項所述的非揮發性半導體儲存裝置，其中，所述第1連接部件包含共同選擇多根所述偶數局域位元線的第1偶數選擇電晶體、及選擇多根所述偶數局域位元線中的各個的第2偶數選擇電晶體，所述第2偶數選擇電晶體串聯連接於所述第1偶數選擇電晶體，所述第2連接部件包含共同選擇多根所述奇數局域位元線的第1奇數選擇電晶體、及選擇多根所述奇數局域位元線中的各個的第2奇數選擇電晶體，所述第2奇數選擇電晶體串聯連接於所述第1奇數選擇電晶體。
  10. 如申請專利範圍第9項所述的非揮發性半導體儲存裝置，其中，所述全域塊的多個所述塊、所述第2偶數選擇電晶體及所述第2奇數選擇電晶體是形成在基板上所形成的第1導電型的第1阱區域內，所述第1偶數選擇電晶體及所述第1奇數選擇電晶體是形成在與所述第1阱區域分離的第1導電型的第2阱區域內。
  11. 如申請專利範圍第6項所述的非揮發性半導體儲存裝置，還包括：讀出部件，進行所選擇的所述塊的選擇頁面的讀出，所述讀出部件控制預充電動作、串的選擇放電動作、讀出動作。
  12. 如申請專利範圍第11項所述的非揮發性半導體儲存裝置，其中，在所述預充電動作中，當進行所述偶數局域位元線的讀出時，所述偶數供給部件對所述偶數局域位元線供給預充電電 壓，當進行所述奇數局域位元線的讀出時，所述奇數供給部件對所述奇數局域位元線供給預充電電壓。
  13. 如申請專利範圍第11項所述的非揮發性半導體儲存裝置，其中，在所述預充電動作中，對所述全域位元線供給預充電電壓。
  14. 如申請專利範圍第11項所述的非揮發性半導體儲存裝置，其中，在所述選擇放電動作中，對所選擇的字元線施加讀出電壓，對非選擇字元線施加通過電壓，使位元線側電晶體及源極線側電晶體導通，進行經預充電的所述局域位元線的選擇性放電，使所述局域位元線保持與由儲存胞元所儲存的資料相應的電位。
  15. 如申請專利範圍第11項所述的非揮發性半導體儲存裝置，其中，在所述讀出動作中，將所選擇的所述局域位元線連接於所述全域位元線。
  16. 如申請專利範圍第6項所述的非揮發性半導體儲存裝置，還包括：編程部件，進行所選擇的所述塊的選擇頁面的編程，所述編程部件控制預充電動作、串的選擇放電動作、編程動作。
  17. 如申請專利範圍第16項所述的非揮發性半導體儲存裝置，其中，在所述預充電動作中，當進行所述偶數局域位元線的 編程時，所述偶數供給部件及所述奇數供給部件對所述偶數局域位元線及所述奇數局域位元線供給預充電電壓。
  18. 如申請專利範圍第16項所述的非揮發性半導體儲存裝置，其中，在所述預充電動作中，當進行所述奇數局域位元線的編程時，所述偶數供給部件及所述奇數供給部件對所述偶數局域位元線及所述奇數局域位元線供給預充電電壓。
  19. 如申請專利範圍第17項所述的非揮發性半導體儲存裝置，其中，在所述預充電動作中，將位元線側選擇電晶體導通，將源極線側選擇電晶體設為非導通，對選擇字元線及非選擇字元線施加通過電壓。
  20. 如申請專利範圍第16項所述的非揮發性半導體儲存裝置，其中，在所述選擇放電動作中，對所述全域位元線供給與要編程的資料相應的電壓，當進行所述偶數局域位元線的編程時，使所述偶數局域位元線分時地連接於所述全域位元線，使所述偶數局域位元線選擇性地放電，當進行所述奇數局域位元線的編程時，使所述奇數局域位元線分時地連接於所述全域位元線，使所述奇數局域位元線選擇性地放電。
  21. 如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，還包括：抹除部件，以由所述選擇部件所選擇的所述塊為單位來抹除資料。
  22. 如申請專利範圍第1項或第2項所述的非揮發性半導體儲存裝置，其中，所述非揮發性半導體儲存裝置還包括：全域塊選擇部件，基於位址資訊而從所述記憶體陣列中選擇所述全域塊；塊選擇部件，基於所述位址資訊而從所選擇的所述全域塊中選擇所述塊；以及保持部件，連接於多根所述全域位元線，保持所讀出的資料或要編程的資料。
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