JP4294565B2 - タイミング抽出回路 - Google Patents
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Description
メインVCO(Voltage Controlled Oscillator;電圧制御発振器)1では、入力データ7としてバーストデータが入力されたとき、データの電圧値遷移点をトリガとしてメインVCO1の発振位相がデータの位相と合うように調整される。位相を調整された発振信号は、データとの位相が合ったクロックとしてメインVCO1から取り出され(再生クロック10)、F/F(Flip-Flop)6において、データのリタイミング(再生データ9)等に使用されるクロックとして後段に送られる。
本発明は、具体的には、以下の構成を特徴とする。
データのタイミングに合わせて発振信号の位相を調整して、データとタイミングの合ったクロックを発生するメインVCO(第1電圧制御発振器)と、該メインVCOと同じ回路構成のサブVCO(第2電圧制御発振器)を含み、該サブVCOの発振信号の周波数を前記データのデータレートと同じ周波数を持つリファレンスクロックの周波数に一致させる制御を行うことによって、前記メインVCOの周波数を制御する周波数制御信号を発生するPLL回路とを有するタイミング抽出回路において、
前記メインVCOと前記サブVCOの発振周波数の周波数差を検出する周波数比較器を用い、該周波数差を所定値にするように、前記メインVCOの発振周波数をフィードバック制御するフィードバック回路を設けたことを特徴とする。
上記第1の発明において、
前記周波数差の所定値をゼロとすることを特徴とする。
具体的には、メインVCOとサブVCOの発振周波数の周波数差がゼロになるようにフィードバック制御を行う。
上記第1、第2の発明において、
前記フィードバック回路は、前記周波数比較器からの制御信号を前記周波数制御信号に加算して、フィードバック制御を行なうことを特徴とする。
上記第1、第2の発明において、
前記メインVCOは、2つの周波数制御端子を有し、
第1の周波数制御端子には、前記PLL回路からの周波数制御信号が入力され、
第2の周波数制御端子には、前記周波数比較器からの制御信号が入力されて、フィードバック制御が行なわれることを特徴とする。
上記第1〜第4の発明において、
前記メインVCOと前記サブVCOの発振周波数を各々1/n、1/m(n、mは整数でn=mまたはn≠m)する分周器を設け、
前記分周器から出力される分周された信号を前記周波数比較器に入力することを特徴とする。
上記構成を特徴とする本発明に係るタイミング抽出回路の実施形態を以下に示して、その詳細を説明する。
図1に示すように、本実施例のタイミング抽出回路は、入力データ7のタイミングに合わせて発振信号の位相を調整して、入力データ7とタイミングの合った再生クロック10を発生するメインVCO(第1電圧制御発振器)1と、メインVCO1の周波数を制御する制御信号11を発生するために用いるサブVCO(第2電圧制御発振器)2とを有する。サブVCO2側には、サブVCO2の発振周波数とリファレンスクロック8の発振周波数を比較し、その誤差を発振周波数制御電圧として出力する周波数比較器3が設けられており、サブVCO2と周波数比較器3とを用いてPLLを形成している。更に、本実施例のタイミング抽出回路には、メインVCO1とサブVCO2の発振周波数を比較し、その誤差を発振周波数制御電圧として出力する周波数比較器4が設けられており、周波数比較器4を用いて、メインVCO1とサブVCO2の出力の周波数差を所定値にするようにフィードバック制御を行うフィードバック回路が形成されている。このフィードバック回路では、周波数比較器3からの制御信号11と周波数比較器4からの制御信号12とを制御信号加算回路5にて加算し、メインVCO1に対する発振周波数の制御信号13として、フィードバック制御を行なっている。
2 サブVCO
3 周波数比較器
4 周波数比較器
5 制御信号加算回路
6 フリップ・フロップ(F/F)
7 入力データ
8 リファレンスクロック
9 リタイミングされた再生データ
10 再生クロック
11 制御信号
12 制御信号
13 制御信号
Claims (5)
- データのタイミングに合わせて発振信号の位相を調整して、データとタイミングの合ったクロックを発生する第1電圧制御発振器と、該第1電圧制御発振器と同じ回路構成の第2電圧制御発振器を含み、該第2電圧制御発振器の発振信号の周波数を前記データのデータレートと同じ周波数を持つリファレンスクロックの周波数に一致させる制御を行うことによって、前記第1電圧制御発振器の周波数を制御する周波数制御信号を発生するPLL回路とを有するタイミング抽出回路において、
前記第1電圧制御発振器と前記第2電圧制御発振器の発振周波数の周波数差を検出する周波数比較器を用い、該周波数差を所定値にするように、前記第1電圧制御発振器の発振周波数をフィードバック制御するフィードバック回路を設けたことを特徴とするタイミング抽出回路。 - 請求項1記載のタイミング抽出回路において、
前記周波数差の所定値をゼロとすることを特徴とするタイミング抽出回路。 - 請求項1又は請求項2記載のタイミング抽出回路において、
前記フィードバック回路は、前記周波数比較器からの制御信号を前記周波数制御信号に加算して、フィードバック制御を行なうことを特徴とするタイミング抽出回路。 - 請求項1又は請求項2記載のタイミング抽出回路において、
前記第1電圧制御発振器は、2つの周波数制御端子を有し、
第1の周波数制御端子には、前記PLL回路からの周波数制御信号が入力され、
第2の周波数制御端子には、前記周波数比較器からの制御信号が入力されて、フィードバック制御が行なわれることを特徴とするタイミング抽出回路。 - 請求項1乃至請求項4のいずれかに記載のタイミング抽出回路において、
前記第1電圧制御発振器と前記第2電圧制御発振器の発振周波数を各々1/n、1/m(n、mは整数でn=mまたはn≠m)する分周器を設け、
前記分周器から出力される分周された信号を前記周波数比較器に入力することを特徴とするタイミング抽出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004285765A JP4294565B2 (ja) | 2004-09-30 | 2004-09-30 | タイミング抽出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004285765A JP4294565B2 (ja) | 2004-09-30 | 2004-09-30 | タイミング抽出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006101265A JP2006101265A (ja) | 2006-04-13 |
JP4294565B2 true JP4294565B2 (ja) | 2009-07-15 |
Family
ID=36240650
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4294565B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4733152B2 (ja) * | 2008-01-31 | 2011-07-27 | 日本電信電話株式会社 | 周波数制御回路およびcdr回路 |
JP4827871B2 (ja) * | 2008-03-26 | 2011-11-30 | 日本電信電話株式会社 | Cdr回路 |
JP5160578B2 (ja) * | 2009-05-14 | 2013-03-13 | 日本電信電話株式会社 | クロックデータ再生回路 |
JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
JP5238980B2 (ja) * | 2009-10-28 | 2013-07-17 | 有限会社アール・シー・エス | 瞬時に同期を確立しかつ保持できる同期発振器 |
JP2011155561A (ja) * | 2010-01-28 | 2011-08-11 | Nippon Telegr & Teleph Corp <Ntt> | Cdr回路 |
JP5108036B2 (ja) * | 2010-01-28 | 2012-12-26 | 日本電信電話株式会社 | Cdr回路 |
JP5108037B2 (ja) * | 2010-01-28 | 2012-12-26 | 日本電信電話株式会社 | Cdr回路 |
JP5177905B2 (ja) * | 2010-01-28 | 2013-04-10 | 日本電信電話株式会社 | Cdr回路 |
JP5172872B2 (ja) * | 2010-01-28 | 2013-03-27 | 日本電信電話株式会社 | クロック・データリカバリ回路 |
JP5612499B2 (ja) * | 2011-01-31 | 2014-10-22 | 日本電信電話株式会社 | Cdr回路 |
KR101548256B1 (ko) | 2013-09-17 | 2015-08-28 | 국립대학법인 울산과학기술대학교 산학협력단 | 인젝션 락킹 기반 링오실레이터의 피브이티 변화 교정을 위한 장치 및 방법 |
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2004
- 2004-09-30 JP JP2004285765A patent/JP4294565B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2006101265A (ja) | 2006-04-13 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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