JP2006253808A - Optimum phase identification circuit - Google Patents
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Abstract
Description
この発明は、受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路に関するものである。 The present invention relates to an optimum phase identification circuit that optimizes the phase relationship between a data signal and a clock signal when a clock signal is extracted from a received data signal and data is identified and reproduced using the clock signal.
光通信システムの光受信機における識別回路において、データ信号は0あるいは1の2値のデジタル信号に変換される。係るデジタル信号への変換の際には、受信したデータ信号から抽出することで得られるクロック信号が必要であり、クロック信号のタイミングはデータ信号のビット誤り率が最小となる位相に最適に設定される。通常、識別回路に入力されるデータ信号のアイパターンは光ファイバ中を伝送することによる非線形効果の影響などを受けることで狭くなるため、クロック信号のタイミングには十分な余裕が無い。また、近年のインターネット需要の急増による通信量の増加に対応するため、例えば10Gbit/sec或いは40Gbit/secなどのデータ信号の高速度化に向けての技術開発が進んでおり、ますますクロック信号のタイミングの余裕は減少してしまう。 In an identification circuit in the optical receiver of the optical communication system, the data signal is converted into a binary digital signal of 0 or 1. When converting to such a digital signal, a clock signal obtained by extracting from the received data signal is required, and the timing of the clock signal is optimally set to a phase that minimizes the bit error rate of the data signal. The Normally, the eye pattern of the data signal input to the identification circuit becomes narrow due to the influence of nonlinear effects caused by transmission through the optical fiber, and therefore there is no sufficient margin for the timing of the clock signal. In addition, in order to respond to the increase in communication volume due to the rapid increase in Internet demand in recent years, technological development for increasing the speed of data signals such as 10 Gbit / sec or 40 Gbit / sec is progressing. Timing margin is reduced.
近年、光受信機の小型化及び省電力化を実現するために、クロック抽出手段としてPLLが採用されている。光送受信機を構成する各デバイスの周波数特性が周囲温度変化や電源電圧変動とともに微妙に変化するため、クロック抽出手段に入力されるデータ信号のデューティーは変化してしまう。クロック抽出手段としてPLLを用いる場合には、データ信号のデューティー変化に伴いデータ信号とクロック信号の位相関係が変化し、結果的に識別位相が最適値からずれてしまうという問題があった。 In recent years, a PLL has been adopted as a clock extraction means in order to realize miniaturization and power saving of an optical receiver. Since the frequency characteristics of each device constituting the optical transceiver changes slightly with changes in ambient temperature and power supply voltage, the duty of the data signal input to the clock extraction means changes. When the PLL is used as the clock extraction means, there is a problem that the phase relationship between the data signal and the clock signal changes with the change in the duty of the data signal, and as a result, the identification phase shifts from the optimum value.
そこで、データ信号のデューティーが変動してもデータ信号とクロック信号の位相関係を最適に制御するタイミング抽出回路が知られている(例えば、特許文献1参照)。このタイミング抽出回路は、データ信号のデューティー変動を検出する位相検出回路と、データ信号のデューティーが変動しても該データ信号と位相関係を最適に制御できるクロック信号を発生するクロック信号発生部とを備えるもので、位相検出回路として、データ信号の立ち上がり及び立ち下がりエッジを検出してエッジ信号を出力するエッジ検出回路と、その出力とクロック信号の位相比較を行うD型フリップフロップを有している。これにより、データ信号のデューティーに依らずクロック信号の位相はデータ信号の中心となり、データ信号とクロック信号の位相関係は最適に制御される。 Therefore, there is known a timing extraction circuit that optimally controls the phase relationship between the data signal and the clock signal even when the duty of the data signal varies (see, for example, Patent Document 1). The timing extraction circuit includes a phase detection circuit that detects a duty variation of the data signal, and a clock signal generation unit that generates a clock signal that can optimally control the phase relationship with the data signal even when the duty of the data signal varies. The phase detection circuit includes an edge detection circuit that detects the rising and falling edges of the data signal and outputs an edge signal, and a D-type flip-flop that compares the phase of the output and the clock signal. . Thus, the phase of the clock signal becomes the center of the data signal regardless of the duty of the data signal, and the phase relationship between the data signal and the clock signal is optimally controlled.
ところで、従来のエッジ検出回路は、タイミング抽出回路であるPLLにおいてD型フリップフロップとともに位相比較器を構成しており、データ信号を所定時間遅延する遅延回路、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するEXOR回路である。そのため、従来のエッジ検出回路にはデータ信号の速度以上の高速動作が要求されるという問題があった。同様に、従来のエッジ検出回路にはデータ信号の変調方式がRZ(Return to Zero)の場合においては更なる高速動作が要求される問題があった。また、従来のエッジ検出回路における位相比較がEXOR回路の動作帯域不足のため正しく行われず、PLLのフィードバック制御が不安定となる問題も考えられる。 By the way, the conventional edge detection circuit constitutes a phase comparator together with a D-type flip-flop in the PLL that is a timing extraction circuit, and a delay circuit that delays the data signal for a predetermined time, exclusive of the data signal and the output signal of the delay circuit This is an EXOR circuit that generates an edge signal having a pulse at the rise and fall of a data signal by performing a logical OR operation. Therefore, the conventional edge detection circuit has a problem that a high-speed operation higher than the data signal speed is required. Similarly, the conventional edge detection circuit has a problem that a higher speed operation is required when the data signal modulation method is RZ (Return to Zero). Further, there is a problem that phase comparison in the conventional edge detection circuit is not performed correctly due to insufficient operating band of the EXOR circuit, and PLL feedback control becomes unstable.
この発明は上記の問題点を解消するためになされたもので、受信したデータ信号のデューティー変動に依らずにデータ信号とクロック信号の位相関係を最適化することができる最適位相識別回路を得ることを目的とする。 The present invention has been made to solve the above problems, and to obtain an optimum phase identification circuit capable of optimizing the phase relationship between a data signal and a clock signal without depending on the duty fluctuation of the received data signal. With the goal.
この発明に係る最適位相識別回路は、受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路において、受信したデータ信号を分岐する分岐手段と、前記分岐手段から分岐出力されたデータ信号からクロック信号を抽出するクロック抽出手段と、前記分岐手段から分岐出力されたデータ信号のデューティーを検出するデューティー検出手段と、前記クロック抽出手段の出力及び前記デューティー検出回路の出力を入力とし、前記デューティー検出手段の出力信号に従いクロック信号の位相を制御する位相調整手段と、前記分岐手段の出力及び前記位相調整手段の出力を入力とし、受信したデータ信号の識別を行うD型フリップフロップとを備えたことを特徴とする。 An optimum phase identification circuit according to the present invention is an optimum phase identification circuit for extracting a clock signal from a received data signal and optimizing the phase relationship between the data signal and the clock signal when identifying and reproducing data using the clock signal. A branching unit for branching the received data signal; a clock extracting unit for extracting a clock signal from the data signal branched and output from the branching unit; and a duty detection for detecting the duty of the data signal branched and output from the branching unit A phase adjusting means for receiving the output of the clock extracting means and the output of the duty detecting circuit as input and controlling the phase of the clock signal in accordance with the output signal of the duty detecting means; the output of the branching means and the phase adjusting means The D-type flip-flow is used to identify the received data signal. Characterized in that a flop.
この発明によれば、クロック抽出手段を構成するPLL内部において受信したデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動に依らずにD型フリップフロップの入力においてデータ信号と抽出クロック信号の位相関係を安定に最適とする識別回路を得ることができる。 According to the present invention, the data at the input of the D-type flip-flop can be obtained without using a circuit that operates at a speed higher than the speed of the received data signal inside the PLL constituting the clock extraction means, and without depending on the duty fluctuation of the received data signal. An identification circuit that stably optimizes the phase relationship between the signal and the extracted clock signal can be obtained.
以下、この発明の各実施の形態について図面を参照して説明する。
実施の形態1.
この発明の実施の形態1に係る最適位相識別回路は、受信したデータ信号からPLLを用いることでクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従い抽出クロック信号の位相を位相調整手段により制御することで、識別器としてのD型フリップフロップの入力におけるデータ信号とクロック信号の位相関係の最適化を行うものである。
Embodiments of the present invention will be described below with reference to the drawings.
The optimum phase identification circuit according to the first embodiment of the present invention is an identification circuit that extracts a clock signal by using a PLL from a received data signal without using a circuit that operates at a speed higher than the speed of the data signal inside the PLL. By simply detecting the duty fluctuation of the received data signal as an analog signal and controlling the phase of the extracted clock signal by the phase adjusting means according to the detected signal, the data signal at the input of the D-type flip-flop as the discriminator The phase relation of the clock signal is optimized.
図1は、この発明の実施の形態1に係る最適位相識別回路の構成を示すブロック図である。図1に示す実施の形態1に係る最適位相識別回路は、受信したデータ信号をデータ入力端子1から入力し、三分岐する分岐手段2と、分岐手段2を介して分岐出力されたデータ信号からクロック信号を抽出する、例えばPLLでなるクロック抽出手段3と、分岐手段2を介して分岐出力されたデータ信号のデューティーをアナログ信号として検出するデューティー検出手段4と、クロック抽出手段3で抽出されたクロック信号の位相をデューティー検出手段4の出力信号に従い制御する位相調整手段5と、分岐手段2を介して分岐出力されたデータ信号を位相調整手段5の出力であるクロック信号により0あるいは1の2値のデジタル信号に変換するD型フリップフロップ(以下、D−FFと称す)6とを備えている。
FIG. 1 is a block diagram showing a configuration of an optimum phase identification circuit according to
次に動作について説明する。データ入力端子1から入力されたデータ信号は分岐手段2に入力され、クロック抽出手段3とデューティー検出手段4及びD−FF6に出力される。尚、分岐手段2に代わるものとしてファンアウト数が3であるバッファでも良い。
Next, the operation will be described. A data signal inputted from the
ここで、図2は、クロック抽出手段3の一例であるPLL(Phase Locked Loop)の構成を示すブロック図である。クロック抽出手段3であるPLLは、データ信号とVCO12の出力クロック信号との位相比較を行う位相比較器10と、位相比較器10の出力信号である、両信号間の位相の進み或いは遅れに相当する信号に含まれる低周波数成分のみ通過させて出力する低域通過フィルタ(Low Pass Filter、以下、LPFと称す)11と、LPF11の出力を制御電圧として入力し制御電圧に対応する周波数で発振する電圧制御発振器(以下、VCOと称す)12とを備えており、VCO12は、制御電圧に対応する周波数で発振した後に2分岐され、一方は位相比較器10に、他方は位相調整手段5に入力される。このように、PLLのフィードバック制御は、VCO12の制御電圧が一定となるまで続く。
Here, FIG. 2 is a block diagram showing a configuration of a PLL (Phase Locked Loop) which is an example of the clock extracting means 3. The PLL that is the clock extracting means 3 corresponds to a
PLLの出力である抽出クロック信号の立ち上がり変化点がデータ信号の変化点と同期し、且つD−FF6がクロック信号の立ち上がり変化点で動作する場合、PLL出力とD−FF6の間には位相調整手段5の一例である可変位相器が必要となる。可変位相器としては、電動式或いはバリキャップ式のものが考えられる。可変位相器における位相量は、データ信号が理想的なNRZ(Non Return to Zero)波形の場合には180°であり、データ信号が理想的なRZ波形の場合には90°となる。この様子を図3のタイミングチャートに示す。
When the rising change point of the extracted clock signal, which is the output of the PLL, is synchronized with the change point of the data signal and the D-
すなわち、図3は、位相調整手段5の一例である可変位相器の固定遅延時の動作を示すタイミングチャートで、受信したデータ信号がNRZ形式の0/1交番パターン時における抽出クロック信号と位相が180°ずれた抽出クロック信号、受信したデータ信号がRZ形式の0/1交番パターン時における抽出クロック信号と位相が90°ずれた抽出クロック信号をそれぞれ示している。
That is, FIG. 3 is a timing chart showing an operation at a fixed delay of a variable phase shifter that is an example of the phase adjusting means 5, and the phase of the received data signal and the extracted clock signal when the
PLLの出力である抽出クロック信号の位相は、データ信号の変化点に同期するため、可変位相器の位相量が固定の場合には、データ信号のデューティーが変化すると、D−FF6の入力においてクロック信号の位相は最適値からずれてしまう。図4は、NRZ形式の0/1交番パターンを受信データ信号としてD−FF6に入力する場合における、D−FF6での受信データ信号と抽出クロック信号間の位相関係を示したタイミングチャートである。図4より、デューティーが100%の場合には最適位相に設定されるが、デューティーが100%から変動する場合には最適位相からずれることがわかる。そのため、デューティー検出手段4にてデータ信号のデューティー変動を検出し、検出された信号に従いPLLで抽出されたクロック信号の位相を可変位相器で制御することで、D−FF6の入力におけるデータ信号とクロック信号の位相関係の最適化を行う必要がある。
Since the phase of the extracted clock signal, which is the output of the PLL, is synchronized with the change point of the data signal, when the phase amount of the variable phase shifter is fixed, if the duty of the data signal changes, the clock at the input of the D-
また、図5は、デューティー検出手段4の構成を示すブロック図である。すなわち、デューティー検出手段4は、図5に示すように、受信したデータ信号波形のピーク値を検出するピーク検波回路7と、受信したデータ信号波形の面積を検出するアベレージ回路8と、前記ピーク検波回路7の出力信号と前記アベレージ回路8の出力信号の比を演算する演算手段としてのCPU9とを備えている。
FIG. 5 is a block diagram showing the configuration of the duty detection means 4. That is, as shown in FIG. 5, the duty detection means 4 includes a
図6は、デューティー検出手段4の動作原理図である。図6では、受信したデータ信号波形のデューティー変動に係わらず、前記ピーク検波回路7の出力信号が一定である場合を表している。この場合、受信したデータ信号波形のデューティーが細くなると前記アベレージ回路8の出力信号は小さくなり、CPU9の出力値も小さくなる。また、受信したデータ信号波形のデューティーが太くなると前記アベレージ回路8の出力信号は大きくなり、CPU9の出力値も大きくなる。
FIG. 6 is an operation principle diagram of the duty detection means 4. FIG. 6 shows a case where the output signal of the
デューティー検出手段4において、ピーク検波回路7としては受動部品であるダイオードが一般的であり、前記ダイオードに要求される速度はデータ信号の速度と同等である。また、アベレージ回路8としては受動部品であるコンデンサから構成されるチャージポンプ回路が知られており、前記チャージポンプ回路に要求される信号もデータ信号の速度と同等である。よって、この発明によりデータ信号のデューティー変動をデータ信号と同等の速度で動作する受動部品を用いることで簡便に検出することができる。
In the duty detection means 4, a diode which is a passive component is generally used as the
位相調整手段5の一例である可変位相器は、PLLで抽出されたクロック信号の位相をデューティー検出回路4の出力信号に従い制御し、D−FF6の入力におけるデータ信号とクロック信号の位相関係の最適化を行うことができる。
The variable phase shifter, which is an example of the phase adjusting means 5, controls the phase of the clock signal extracted by the PLL according to the output signal of the duty detection circuit 4 and optimizes the phase relationship between the data signal and the clock signal at the input of the D-
このように、この発明の実施の形態1に係る最適位相識別回路は、クロック抽出手段3としてPLLを用いることで、受信したデータ信号からクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相を可変位相器で制御することで、D−FF6の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。
As described above, the optimum phase identification circuit according to the first embodiment of the present invention uses the PLL as the
実施の形態2.
この発明の実施の形態2に係る最適位相識別回路は、受信したデータ信号からPLLを用いることでクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従い抽出クロック信号の位相を可変位相器により制御することで、D−FFの入力におけるデータ信号とクロック信号の位相関係の最適化を行うものである。
The optimum phase identification circuit according to the second embodiment of the present invention is an identification circuit that extracts a clock signal by using a PLL from a received data signal, without using a circuit that operates at a speed higher than the speed of the data signal inside the PLL. The phase relationship between the data signal and the clock signal at the input of the D-FF can be easily detected as a digital signal, and the phase of the extracted clock signal is controlled by a variable phase shifter according to the detected signal. Optimization.
図7は、この発明の実施の形態2に係る最適位相識別回路の構成を示すブロック図であり、図1に示す実施の形態1と同様の構成である。図1との相違はデューティー検出手段であり、図1のデューティー検出手段4ではデューティー検出がアナログ信号として検出されるが、図7のデューティー検出手段16ではデジタル信号として検出される。
FIG. 7 is a block diagram showing the configuration of the optimum phase identification circuit according to
図8は、この発明の実施の形態2に係るデューティー検出手段16の構成を示すブロック図である。図8に示すデューティー検出手段16は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点を検出するエッジ検出回路13と、変化点間の時間を高速クロック源15から出力される高速クロックに基づいてカウントするカウンター回路14と、高速クロックを出力する高速クロック源15と、カウンター回路15の出力を入力とし、カウント数の変化からデューティー変動を検出する演算手段としてのCPU9とを備えている。
FIG. 8 is a block diagram showing a configuration of duty detection means 16 according to
次に、図9を参照して受信したデータ信号がNRZ形式の0/1交番パターン時におけるデューティー検出手段16の動作について説明する。カウンター回路14は、エッジ検出回路13の出力であるデータ信号の立ち上がり変化点と立ち下がり変化点との間において、受信したデータ信号よりも十分に早い高速クロック源15から出力される高速クロック数をカウントすることにより、データ信号のデューティーを検出する。CPU9は、カウンター回路15の出力を入力とし、カウント数の変化からデューティー変動を検出する。例えば、図9では、デューティーが100%の場合(デューティー=100%)には、高速クロックのカウント数は9である。デューティーが100%より細くなる場合(デューティー<100%)には、高速クロックのカウント数は7であり、CPU9は可変位相器を用い高速クロック1周期分クロック信号の位相を進める。また、デューティーが100%より太くなる場合(デューティー>100%)には、高速クロックのカウント数は11であり、CPU9は可変位相器を用い高速クロック1周期分クロック信号の位相を遅らせる。以上より、CPU9の出力信号は、位相調整手段5の一例である可変位相器を制御することで識別位相を安定した状態で最適に保つ。
Next, the operation of the duty detection means 16 when the received data signal is a 0/1 alternating pattern in the NRZ format will be described with reference to FIG. The
この実施の形態2においては、受信したデータ信号のデューティー変動の検出がデジタル的に行われるため、CPU9における信号処理が容易という利点がある。
In the second embodiment, since the duty fluctuation of the received data signal is detected digitally, there is an advantage that the signal processing in the
このように、この発明の実施の形態2に係る最適位相識別回路によれば、PLLの適用によりデータ信号からクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相を可変位相器で制御することで、D−FF6の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。デューティー検出回路16は、データ信号よりも十分に早いクロックを有するが、PLLの外部であるためPLLのフィードバック制御は安定に行われる。
As described above, according to the optimum phase identification circuit according to the second embodiment of the present invention, in the identification circuit that extracts the clock signal from the data signal by applying the PLL, a circuit that operates at a speed higher than the speed of the data signal is provided inside the PLL. The data signal at the input of the D-
実施の形態3.
この発明の実施の形態3に係る最適位相識別回路は、PLLの適用によりデータ信号からクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相をVCO制御電圧にオフセット信号を付加することで、D−FF(識別器)の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。
The optimum phase identification circuit according to the third embodiment of the present invention is received without using a circuit that operates at a speed higher than the speed of the data signal in the PLL in the identification circuit that extracts the clock signal from the data signal by applying the PLL. By simply detecting the duty variation of the data signal as an analog signal, and adding an offset signal to the VCO control voltage, the phase of the clock signal extracted by the PLL according to the detection signal, at the input of the D-FF (identifier) This optimizes the phase relationship between the data signal and the clock signal stably.
図10は、この発明の実施の形態3に係る最適位相識別回路の構成を示すブロック図であり、デューティー検出回路4の出力信号の接続先以外は図1と同様の構成である。また、図11は、この発明の実施の形態3におけるPLLの構成を示すブロック図である。
FIG. 10 is a block diagram showing the configuration of the optimum phase identification circuit according to the third embodiment of the present invention. The configuration is the same as that of FIG. 1 except for the connection destination of the output signal of the duty detection circuit 4. FIG. 11 is a block diagram showing the configuration of the PLL according to
次に動作について説明する。デューティー検出回路4の動作は、実施の形態1と同様であるが、制御対象が異なり、図10ではVCO12である。図11ではVCO制御電圧にオフセット信号を付加し、位相比較器10のロック点を変えることによりPLLで抽出されたクロック信号の位相を制御する。
Next, the operation will be described. The operation of the duty detection circuit 4 is the same as that of the first embodiment, but the controlled object is different, and is the
この実施の形態3においては、位相調整手段5の一例である可変位相器に求められる位相可変量を低減できるという利点がある。 The third embodiment has an advantage that the phase variable amount required for the variable phase shifter which is an example of the phase adjusting means 5 can be reduced.
このように、この発明の実施の形態3に係る最適位相識別回路によれば、PLLの適用によりデータ信号からクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相をVCO制御電圧にオフセット信号を付加することで、D−FF6の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。
Thus, according to the optimum phase identification circuit according to the third embodiment of the present invention, in the identification circuit that extracts the clock signal from the data signal by application of the PLL, a circuit that operates at a speed higher than the speed of the data signal is provided inside the PLL. By simply detecting the duty fluctuation of the received data signal as an analog signal without using it, and adding the offset signal to the VCO control voltage with the phase of the clock signal extracted by the PLL according to the detected signal, the input of the D-
実施の形態4.
この発明の実施の形態4に係る最適位相識別回路は、受信したデータ信号からPLLを用いることでクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相をVCO制御電圧にオフセット信号を付加することで、D−FF(識別器)の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。
Embodiment 4 FIG.
The optimum phase identification circuit according to the fourth embodiment of the present invention is an identification circuit that extracts a clock signal by using a PLL from a received data signal without using a circuit that operates at a speed higher than the speed of the data signal in the PLL. The D-FF (discriminator) can easily detect the duty fluctuation of the received data signal as a digital signal and add an offset signal to the VCO control voltage based on the phase of the clock signal extracted by the PLL. The phase relationship between the data signal and the clock signal at the input is stably optimized.
図12は、この発明の実施の形態4に係る最適位相識別回路の構成を示すブロック図であり、図10に示す実施の形態3においては、デューティー検出回路が図5に示すデューティー検出回路4の構成でなるのに対し、この実施の形態4では、図8に示すデューティー検出回路16の構成でなる点が異なり、その他の構成は同様である。 FIG. 12 is a block diagram showing a configuration of an optimum phase identification circuit according to the fourth embodiment of the present invention. In the third embodiment shown in FIG. 10, the duty detection circuit of the duty detection circuit 4 shown in FIG. In contrast to the configuration, the fourth embodiment is different in the configuration of the duty detection circuit 16 shown in FIG. 8, and the other configurations are the same.
この実施の形態4においては、受信したデータ信号のデューティー変動の検出がデジタル的に行われるため、CPU9における信号処理が容易という利点がある。また、可変位相器5に求められる位相可変量を低減できるという利点もある。
The fourth embodiment has an advantage that the signal processing in the
このように、この発明の実施の形態4に係る最適位相識別回路によれば、PLLの適用によりデータ信号からクロック信号を抽出する識別回路において、PLL内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いPLLで抽出されたクロック信号の位相をVCO制御電圧にオフセット信号を付加することで、D−FF6の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。デューティー検出回路16はデータ信号よりも十分に早いクロックを有するが、PLLの外部であるためPLLのフィードバック制御は安定に行われる。
Thus, according to the optimum phase identification circuit according to the fourth embodiment of the present invention, in the identification circuit that extracts the clock signal from the data signal by applying the PLL, a circuit that operates at a speed higher than the speed of the data signal is provided inside the PLL. By simply detecting the duty fluctuation of the received data signal as a digital signal without using it, and adding the offset signal to the VCO control voltage with the phase of the clock signal extracted by the PLL according to the detected signal, the input of the D-
実施の形態5.
この発明の実施の形態5に係る最適位相識別回路は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックする2つのPLLを有する識別回路において、前記2つのPLLの出力信号を加算手段で加算し、前記加算手段の出力信号を増幅手段で増幅した後、クロック信号としてD−FF(識別器)に入力することで、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、D−FF(識別器)の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。
The optimum phase identification circuit according to the fifth embodiment of the present invention is an identification circuit having two PLLs that lock at the rising change point and the falling change point of the received data signal, and adds the output signals of the two PLLs. In the case where the duty of the received data signal is changed by amplifying the output signal of the adding means by the amplifying means and inputting it to the D-FF (identifier) as a clock signal, the duty detecting means is Without use, the phase relationship between the data signal and the clock signal at the input of the D-FF (discriminator) is stably optimized.
図13は、この発明の実施の形態5に係る最適位相識別回路の構成を示すブロック図である。図13に示す実施の形態5に係る最適位相識別回路は、実施の形態1ないし4と同様な分岐手段2と、D−FF6とを備えると共に、分岐手段2から分岐出力されたデータ信号の正相出力及び逆相出力信号を出力するバッファ手段17と、バッファ手段17を介したデータ信号の正相出力及び逆相出力信号からクロック信号を抽出する、例えば図11に示すPLL、つまり受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックするPLLでなる2つのクロック抽出手段3と、2つのクロック抽出手段3の出力信号を加算する加算手段18と、加算手段18の出力信号を入力とする増幅手段19とを備えており、D−FF6は、受信したデータ信号を前記増幅手段19の出力であるクロック信号により0あるいは1の2値のデジタル信号に変換する。
FIG. 13 is a block diagram showing a configuration of an optimum phase identification circuit according to
次に、図14を参照して受信したデータ信号がNRZ形式の0/1交番パターン時におけるこの発明の実施の形態5の動作について説明する。2つのPLLの出力信号を加算手段18を用いて加算されたクロック信号の位相は常にデータ信号波形の真ん中となる。
Next, the operation of the fifth embodiment of the present invention when the received data signal is in the
この実施の形態5においては、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、D−FF(識別器)の入力におけるデータ信号とクロック信号の位相関係の最適化を安定にできるという利点がある。 In the fifth embodiment, when the duty of the received data signal changes, the phase relationship between the data signal and the clock signal at the input of the D-FF (identifier) is optimized without using the duty detection means. There is an advantage that it can be stabilized.
このように、この発明の実施の形態5に係る最適位相識別回路によれば、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックする2つのPLL(クロック抽出手段3)を有する識別回路において、前記2つのPLLの出力信号を加算手段18で加算し、前記加算手段18の出力信号を増幅手段19で増幅した後、クロック信号としてD−FF6に入力することで、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、D−FF6の入力におけるデータ信号とクロック信号の位相関係の最適化が可能である。
Thus, according to the optimum phase identification circuit according to the fifth embodiment of the present invention, the identification circuit having two PLLs (clock extraction means 3) that locks at the rising change point and the falling change point of the received data signal. 2, the output signals of the two PLLs are added by the adding means 18, the output signal of the adding means 18 is amplified by the amplifying means 19, and then input to the D-
1 データ入力端子、2 分岐手段、3 クロック抽出手段、4 デューティー検出手段、5 位相調整手段、6 D−FF、7 ピーク検波回路、8 アベレージ回路、9 CPU、10 位相比較器、11 LPF、12 VCO、13 エッジ検出回路、14 カウンター回路、15 高速クロック源、16 デューティー検出手段、17 バッファ手段、18 加算手段、19 増幅手段。 1 data input terminal, 2 branching means, 3 clock extracting means, 4 duty detecting means, 5 phase adjusting means, 6 D-FF, 7 peak detecting circuit, 8 average circuit, 9 CPU, 10 phase comparator, 11 LPF, 12 VCO, 13 edge detection circuit, 14 counter circuit, 15 high-speed clock source, 16 duty detection means, 17 buffer means, 18 addition means, 19 amplification means.
Claims (7)
受信したデータ信号を分岐する分岐手段と、
前記分岐手段から分岐出力されたデータ信号からクロック信号を抽出するクロック抽出手段と、
前記分岐手段から分岐出力されたデータ信号のデューティーを検出するデューティー検出手段と、
前記クロック抽出手段の出力及び前記デューティー検出回路の出力を入力とし、前記デューティー検出手段の出力信号に従いクロック信号の位相を制御する位相調整手段と、
前記分岐手段の出力及び前記位相調整手段の出力を入力とし、受信したデータ信号の識別を行うD型フリップフロップと
を備えたことを特徴とする最適位相識別回路。 In the optimum phase identification circuit that optimizes the phase relationship between the data signal and the clock signal when extracting the clock signal from the received data signal and identifying and reproducing the data using the clock signal,
Branching means for branching the received data signal;
Clock extraction means for extracting a clock signal from the data signal branched and output from the branch means;
Duty detection means for detecting the duty of the data signal branched from the branch means;
A phase adjusting unit that receives the output of the clock extraction unit and the output of the duty detection circuit as input, and controls the phase of the clock signal according to the output signal of the duty detection unit;
An optimum phase identification circuit comprising: a D-type flip-flop that receives the output of the branching unit and the output of the phase adjustment unit as inputs and identifies a received data signal.
前記クロック抽出手段としてPLLを用いた
ことを特徴とする最適位相識別回路。 The optimum phase identification circuit according to claim 1,
An optimum phase identification circuit using a PLL as the clock extracting means.
前記デューティー検出手段は、受信したデータ信号の波形のピーク値を検出するピーク検波手段と、受信したデータ信号の波形の面積を検出するアベレージ手段と、前記ピーク検波手段の出力信号と前記アベレージ手段の出力信号の比を演算する演算手段とを備えた ことを特徴とする最適位相識別回路。 The optimum phase identification circuit according to claim 1 or 2,
The duty detection means includes a peak detection means for detecting a peak value of the waveform of the received data signal, an average means for detecting an area of the waveform of the received data signal, an output signal of the peak detection means, and an average of the average means An optimum phase identification circuit comprising: an arithmetic means for calculating an output signal ratio.
前記デューティー検出手段は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点を検出するエッジ検出手段と、高速クロックを出力する高速クロック源と、前記エッジ検出手段の出力及び前記高速クロック源の出力を入力とし、データの変化点間の時間をカウントするカウンター手段と、前記カウンター手段の出力を入力とし、カウント数の変化からデューティー変動を検出する演算手段とを備えた
ことを特徴とする最適位相識別回路。 The optimum phase identification circuit according to claim 1 or 2,
The duty detection means includes an edge detection means for detecting rising and falling change points of the received data signal, a high-speed clock source for outputting a high-speed clock, an output of the edge detection means, and an output of the high-speed clock source. And a counter means for counting the time between data change points, and an arithmetic means for detecting a duty fluctuation from a change in the number of counts using the output of the counter means as an input. Identification circuit.
前記位相調整手段は、前記クロック抽出手段から出力される抽出クロック信号の位相を制御する可変位相器でなる
ことを特徴とする最適位相識別回路。 The optimum phase identification circuit according to any one of claims 1 to 4,
The optimum phase identification circuit, wherein the phase adjusting means is a variable phase shifter that controls the phase of the extracted clock signal output from the clock extracting means.
前記位相調整手段は、PLLを構成するVCO(Voltage Controlled Oscillator)の制御電圧にオフセット信号を付加することにより前記クロック抽出手段から出力される抽出クロック信号の位相を制御する
ことを特徴とする最適位相識別回路。 In the optimum phase identification circuit according to claim 5,
The phase adjusting means controls the phase of the extracted clock signal output from the clock extracting means by adding an offset signal to a control voltage of a VCO (Voltage Controlled Oscillator) constituting the PLL. Identification circuit.
受信したデータ信号を分岐する分岐手段と、
前記分岐手段から分岐出力されたデータ信号の正相出力及び逆相出力信号を出力するバッファ手段と、
前記バッファ手段を介したデータ信号の正相出力及び逆相出力信号からクロック信号を抽出する2つのクロック抽出手段と、
前記2つのクロック抽出手段の出力信号を加算する加算手段と、
前記加算手段の出力信号を増幅する増幅手段と、
前記分岐手段の出力及び前記増幅手段の出力を入力とし、受信したデータ信号の識別を行うD型フリップフロップと
を備えたことを特徴とする最適位相識別回路。 In the optimum phase identification circuit that optimizes the phase relationship between the data signal and the clock signal when extracting the clock signal from the received data signal and identifying and reproducing the data using the clock signal,
Branching means for branching the received data signal;
Buffer means for outputting a normal phase output and a reverse phase output signal of the data signal branched and output from the branch means;
Two clock extraction means for extracting a clock signal from the normal phase output and the reverse phase output signal of the data signal via the buffer means;
Adding means for adding the output signals of the two clock extracting means;
Amplifying means for amplifying the output signal of the adding means;
An optimum phase identification circuit comprising: a D-type flip-flop that receives the output of the branching unit and the output of the amplifying unit as input and identifies a received data signal.
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