JP2006197532A - 出力回路及びデジタルアナログ回路並びに表示装置 - Google Patents
出力回路及びデジタルアナログ回路並びに表示装置 Download PDFInfo
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Abstract
必要とされる入力電圧数を削減するとともに、トランジスタ数を削減し、省面積化を図る出力回路及びデジタルアナログ変換回路、並びに表示装置の提供。
【解決手段】
互いに異なる電圧値の複数(m個)の参照電圧を入力し、選択信号に基づいて、二つの電圧を選択して出力する選択回路12と、選択回路12から出力される2つの参照電圧を2つの入力端子T1、T2から入力し、2つの入力端子電圧V(T1)、V(T2)に基づいて所定の比で内挿した出力電圧を出力する増幅器13を備えている。あるいは、選択回路12は、選択した2つの電圧を順次出力し、増幅器13は、2つの電圧を順次入力して内挿した出力電圧を出力するようにしてもよい。
【選択図】
図1
Description
第1、第1の参照電圧(A、A)、
第1、第2の参照電圧(A、B)、
第2、第1の参照電圧(B、A)、
第2、第2の参照電圧(B、B)、
第1、第3の参照電圧(A、C)、
第1、第4の参照電圧(A、D)、
第2、第3の参照電圧(B、C)、
第2、第4の参照電圧(B、D)、
第3、第1の参照電圧(C、A)、
第3、第2の参照電圧(C、B)、
第4、第1の参照電圧(D、A)、
第4、第2の参照電圧(D、B)、
第3、第3の参照電圧(C、C)、
第3、第4の参照電圧(C、D)、
第4、第3の参照電圧(D、C)、
第4、第4の参照電圧(D、D)、
のうちのいずれかの対を前記第1、第2の端子に供給し、最大で4の2乗個の互いに異 なる電圧レベルが出力可能とした構成としてもよい。
{1+a_1×4(K−1)+a_2×4(K−2)+a_3×4(K−3)+…+a_K×4(K−K)}
(ただし、a_1,a_2,a_3,…,a_Kは0又は3をとるものとする)
のレベルとされ、
少なくとも2Kビットよりなる入力される選択信号(又はデジタルデータ信号)に基づき、第1のレベルから第4Kのレベルまでの計4Kの互いに異なるレベルの出力電圧が出力される、構成としてもよい。
出力端子と、
前記(m×S)個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する少なくとも1つのデコーダブロックと、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、を備え、
前記デコーダブロックは、3段構成の回路ブロックを有し、
1段目の回路ブロックとして、入力される前記(m×S)個の参照電圧のうち、それぞれが、m個ごとの参照電圧を入力し、前記第1のビットグループの値に応じて、前記m個の参照電圧の中から、重複を含めた2つの電圧を選択して出力する回路ブロックをS個備え、
2段目の回路ブロックとして、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の一方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックと、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の他方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックを備え、
3段目の回路ブロックとして、前記2段目の2つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ、前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、前記第1乃至第3ビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される。
出力端子と、
前記(m×S)個の参照電圧を入力し、複数ビットのデジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する少なくとも1つのデコーダブロックと、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、を備え、
前記デコーダブロックは、3段構成の回路ブロックを有し、
1段目の回路ブロックとして、入力された前記(m×S)個の参照電圧のうち、それぞれが、S個ごとの参照電圧を入力とし、前記第1のビットグループの値に応じて、前記S個の参照電圧の中から1つの電圧を選択して出力する回路ブロックをm個備え、
2段目の回路ブロックとして、前記1段目のm個の回路ブロックで選択されたm個の電圧を入力とし、前記第2のビットグループの値に応じて、入力されたm個の電圧の中から2つの電圧を選択して出力する1つの回路ブロックを備え、
3段目の回路ブロックとして、前記2段目の回路ブロックで選択出力された2つの電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、
前記第1乃至第3ビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される。本発明において、前記mの値が共通又は異なるデコーダブロックを更に備え、前記mの値が最大となるデコーダブロックにおいて、前記第3のビットグループの各ビットが、前記第1のビットグループ及び/又は第2のビットグループに全て含まれるときに、前記3段目の回路ブロックを省き、前記第2の回路ブロックの出力を前記第1及び第2の端子に供給する構成としてもよい。
本発明の他のアスペクトに係る出力回路又はデジタルアナログ変換回路において、互いに電圧値が異なる複数(m個)の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記m個の参照電圧から、同一又は異なる参照電圧を2つ選択して順次出力するデコーダ回路と、前記デコーダ回路で選択された2つの電圧を1つの端子より順次入力し、2つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、を備えた構成としてもよい。
あるいは、本発明においては、前記選択回路で選択された2つの電圧が順次出力され、増幅回路(13)では、1つの入力端子から、前記選択回路で選択された2つの電圧を順次入力し、入力された2つの電圧を1:2又は2:1に内挿した電圧を出力するようにしてもよい。
(2×V(T1)+V(T2))/3、すなわち、第1の入力端子T1と第2の入力端子T2の電圧を、1:2に内分する電圧となる。
第1の参照電圧(A)と前記第2の端子(T2)間に接続され、制御端子に前記第1信号の相補信号(D0B)が入力される第2のスイッチ(302)と、
第2の参照電圧(B)と前記第1の端子(T1)間に接続され、制御端子に前記第2信号(D1)が入力される第3のスイッチ(303)と、
第2の参照電圧(B)と前記第2の端子(T2)間に接続され、制御端子に前記第1信号(D0)が入力される第4のスイッチ(304)とを有する。
(01)第1、第1の参照電圧(A、A)、
(02)第1、第2の参照電圧(A、B)、
(03)第2、第1の参照電圧(B、A)、
(04)第2、第2の参照電圧(B、B)、
(05)第1、第3の参照電圧(A、C)、
(06)第1、第4の参照電圧(A、D)、
(07)第2、第3の参照電圧(B、C)、
(08)第2、第4の参照電圧(B、D)、
(09)第3、第1の参照電圧(C、A)、
(10)第3、第2の参照電圧(C、B)、
(11)第4、第1の参照電圧(D、A)、
(12)第4、第2の参照電圧(D、B)、
(13)第3、第3の参照電圧(C、C)、
(14)第3、第4の参照電圧(C、D)、
(15)第4、第3の参照電圧(D、C)、
(16)第4、第4の参照電圧(D、D)、
のうちのいずれかの対を前記第1、第2の端子に供給し、最大で4の2乗個の互いに異なる電圧レベルが出力可能とされる構成としてもよい。
第1の端子(T1)と第1の参照電圧(A)の供給端子との間に接続され、第2の信号の相補信号(D1B)と第4の信号の相補信号(D3B)をそれぞれ制御端子に入力する 第1及び第2のスイッチ(401、402)と、
第2の端子(T2)と第1の参照電圧(A)の供給端子との間に接続され、第1の信号の相補信号(D0B)と第3の信号の相補信号(D2B)をそれぞれ制御端子に入力する第3及び第4のスイッチ(403、404)と、
第1の端子(T1)と第2の参照電圧(B)の供給端子との間に接続され、第2の信号(D1)と第4の信号の相補信号(D3B)をそれぞれ制御端子に入力する第5及び第6のスイッチ(405、406)と、
第2の端子(T2)と第2の参照電圧(B)の供給端子との間に接続され、第1の信号(D0)と第3の信号の相補信号(D2B)をそれぞれ制御端子に入力する第7及び第8のスイッチ(407、408)と、
第1の端子(T1)と第3の参照電圧(C)の供給端子との間に接続され、第2の信号の相補信号(D1B)と第4の信号(D3)をそれぞれ制御端子に入力する第9及び第10のスイッチ(409、410)と、
第2の端子(T2)と第3の参照電圧(C)の供給端子との間に接続され、第1の信号の相補信号(D0B)と第3の信号(D2)をそれぞれ制御端子に入力する第11及び第12のスイッチ(411、412)と、
第1の端子(T1)と第4の参照電圧(D)の供給端子との間に接続され、第2の信号(D1)と第4の信号(D3)をそれぞれ制御端子に入力する第13及び第14のスイッチ(413、414)と、
第2の端子(T2)と第4の参照電圧(D)の供給端子との間に接続され、第1の信号(D0)と第3の信号(D2)をそれぞれ制御端子に入力する第15及び第16のスイッチ(415、416)と、
を有する。第1の信号の相補信号(D0B)を制御端子に共通に入力する第3及び第11のスイッチ(403、411)は、一のスイッチを共用するか、又は2つのスイッチで構成され、
第1の信号(D0)を制御端子に共通に入力する第7及び第15のスイッチ(407、415)は一のスイッチを共用するか、又は2つのスイッチで構成され、
第2の信号(D1)を制御端子に共通に入力する第5及び第13のスイッチ(405、413)は一のスイッチを共用するか、又は2つのスイッチで構成され、
第2の信号の相補信号(D1B)を制御端子に共通に入力する第1及び第9のスイッチ(401、409)は一のスイッチを共用するか、又は2つのスイッチで構成される。第3及び第11のスイッチ(403、411)、第7及び第15のスイッチ(407、415)、第5及び第13のスイッチ(405、413)、第1及び第9のスイッチ(401、409)の各対のすべてを2つのスイッチで構成すると、図32に示す例の構成とされ(スイッチ素子の数は16)、各対を1つのスイッチで共用すると、例えば図12に示したようなものとなる(スイッチ素子の数は12)。
(01)第1、第1の参照電圧(A、A)、
(02)第1、第2の参照電圧(A、B)、
(03)第2、第1の参照電圧(B、A)、
(04)第2、第2の参照電圧(B、B)、
(05)第1、第3の参照電圧(A、C)、
(06)第1、第4の参照電圧(A、D)、
(07)第2、第3の参照電圧(B、C)、
(08)第2、第4の参照電圧(B、D)、
(09)第3、第1の参照電圧(C、A)、
(10)第3、第2の参照電圧(C、B)、
(11)第4、第1の参照電圧(D、A)、
(12)第4、第2の参照電圧(D、B)、
(13)第3、第3の参照電圧(C、C)、
(14)第3、第4の参照電圧(C、D)、
(15)第4、第3の参照電圧(D、C)、
(16)第4、第4の参照電圧(D、D)、
対のいずれかを、増幅回路13の第1、第2の端子T1、T2に供給することができる。そして、増幅回路13の内分比が1:2のとき、第1の端子電圧V(T1)の2倍と第2の端子電圧V(T2)との和が出力電圧Voutの3倍に等しくなり、第1乃至第16の電圧レベルが出力可能とされる。
第1の参照電圧(A:レベル1)と前記第1の端子T1間に接続され、D1BとD3Bをそれぞれ制御端子に入力する第1及び第2のスイッチ401、402と、
第1の参照電圧Aと第2の端子T2間に接続され、D0BとD2Bをそれぞれ制御端子に入力する第3及び第4のスイッチ403、404と、
第2の参照電圧(B:レベル4)と第1の端子T1間に接続され、D1とD3Bをそれぞれ制御端子に入力する第5及び第6のスイッチ405、406と、
第2の参照電圧Bと第2の端子T2間に接続され、D0とD2Bをそれぞれ制御端子に入力する第7及び第8のスイッチ407、408と、
第3の参照電圧(C:レベル13)と、第1及び第2のスイッチ401、402の接続点の間に接続され、D3を制御端子に入力する第9のスイッチ409と、
第3の参照電圧Cと、第3及び第4のスイッチ403、404の接続点の間に接続され、D2を制御端子に入力する第10のスイッチ410と、
第4の参照電圧(D:レベル16)と、第5及び第6のスイッチ405、406の接続点の間に接続され、D3を制御端子に入力する第11のスイッチ411と、
第4の参照電圧Dと、前記第7及び第8のスイッチ407、408の接続点の間に接続され、D2を制御端子に入力する第12のスイッチ412と、を備えている。すなわち、トランジスタの数は、401〜412の計12個となる。
第1の参照電圧A(レベルV1)と第1の端子T1間に接続され、D1BとD3Bをそれぞれ制御端子に入力する第1及び第2のスイッチ401、402と、
第1の参照電圧Aと第2の端子T2間に接続され、D0BとD2Bをそれぞれ制御端子に入力する第3及び第4のスイッチ403、404と、
第2の参照電圧B(レベルV4)と、前記第1及び第2のスイッチ401、402の接続点の間に接続され、D1を制御端子に入力する第5のスイッチ405と、
第2の参照電圧Bと、前記第3及び第4のスイッチ403、404の接続点の間に接続され、D0を制御端子に入力する第6のスイッチ406と、
第3の参照電圧C(レベルV13)と第1の端子T1間に接続され、D1BとD3をそれぞれ制御端子に入力する第7及び第8のスイッチ407、408と、
第3の参照電圧Cと第2の端子T2間に接続され、D0BとD2をそれぞれ制御端子に入力する第9及び第10のスイッチ409、410と、
第4の参照電圧D(レベルV16)と、前記第7及び第8のスイッチ407、408の接続点の間に接続され、D1を制御端子に入力する第11のスイッチ411と、
第4の参照電圧Dと、前記第9及び第10のスイッチ409、410の接続点の間に接続され、D0を制御端子に入力する第12のスイッチ412と、を備えている。この場合もトランジスタ数は、12個となる。
第1の参照電圧Aと第1の端子T1間が、D1BとD3Bをそれぞれ制御端子に入力する2つのスイッチを介して接続され、第1の参照電圧Aと第2の端子T2間が、D0BとD2Bをそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第2の参照電圧Bと第1の端子T1間が、D1とD3Bをそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第2の参照電圧Bと第2の端子T2間が、D0とD2Bをそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第3の参照電圧Cと第1の端子T1間が、D1BとD3をそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第3の参照電圧Cと第2の端子T2間が、D0BとD2をそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第4の参照電圧Dと第1の端子T1間が、D1とD3をそれぞれ制御端子に入力する2つのスイッチを介して接続され、
第4の参照電圧Dと第2の端子T2間が、D0とD2をそれぞれ制御端子に入力する2つのスイッチを介して接続された構成となっている。以下のデコーダの説明では、トランジスタ数が比較的少ない代表的な構成を例に説明する。なお、図12、図13を参照して説明した4ビットデコーダの変更例と同様に、以下で説明する本発明の多ビットデコーダの代表的な構成においても、所定の参照電圧と所定の端子(T1又はT2)間に、選択用の信号を制御端子に入力する複数のスイッチを介して接続される構成が同じになるような変更例が可能である。
(01)第1、第1の参照電圧(A、A)、
(02)第1、第2の参照電圧(A、B)、
(03)第2、第1の参照電圧(B、A)、
(04)第2、第2の参照電圧(B、B)、
(05)第1、第3の参照電圧(A、C)、
(06)第1、第4の参照電圧(A、D)、
(07)第2、第3の参照電圧(B、C)、
(08)第2、第4の参照電圧(B、D)、
(09)第3、第1の参照電圧(C、A)、
(10)第3、第2の参照電圧(C、B)、
(11)第4、第1の参照電圧(D、A)、
(12)第4、第2の参照電圧(D、B)、
(13)第3、第3の参照電圧(C、C)、
(14)第3、第4の参照電圧(C、D)、
(15)第4、第3の参照電圧(D、C)、
(16)第4、第4の参照電圧(D、D)、
(17)第1、第5の参照電圧(A、E)、
(18)第1、第6の参照電圧(A、F)、
(19)第2、第5の参照電圧(B、E)、
(20)第2、第6の参照電圧(B、F)、
(21)第1、第7の参照電圧(A、G)、
(22)第1、第8の参照電圧(A、H)、
(23)第2、第7の参照電圧(B、G)、
(24)第2、第8の参照電圧(B、H)、
(25)第3、第5の参照電圧(C、E)、
(26)第3、第6の参照電圧(C、F)、
(27)第4、第5の参照電圧(D、E)、
(28)第4、第6の参照電圧(D、F)、
(29)第3、第7の参照電圧(C、G)、
(30)第3、第8の参照電圧(C、H)、
(31)第4、第7の参照電圧(D、G)、
(32)第4、第8の参照電圧(D、H)、
(33)第5、第1の参照電圧(E、A)、
(34)第5、第2の参照電圧(E、B)、
(35)第6、第1の参照電圧(F、A)、
(36)第6、第2の参照電圧(F、B)、
(37)第5、第3の参照電圧(E、C)、
(38)第5、第4の参照電圧(E、D)、
(39)第6、第3の参照電圧(F、C)、
(40)第6、第4の参照電圧(F、D)、
(41)第7、第1の参照電圧(G、A)、
(42)第7、第2の参照電圧(G、B)、
(43)第8、第1の参照電圧(H、A)、
(44)第8、第2の参照電圧(H、B)、
(45)第7、第3の参照電圧(G、C)、
(46)第7、第4の参照電圧(G、D)、
(47)第8、第3の参照電圧(H、C)、
(48)第8、第4の参照電圧(H、D)、
(49)第5、第5の参照電圧(E、E)、
(50)第5、第6の参照電圧(E、F)、
(51)第6、第5の参照電圧(F、E)、
(52)第6、第6の参照電圧(F、F)、
(53)第5、第7の参照電圧(E、G)、
(54)第5、第8の参照電圧(E、H)、
(55)第6、第7の参照電圧(F、G)、
(56)第6、第8の参照電圧(F、H)、
(57)第7、第5の参照電圧(G、E)、
(58)第7、第6の参照電圧(G、F)、
(59)第8、第5の参照電圧(H、E)、
(60)第8、第6の参照電圧(H、F)、
(61)第7、第7の参照電圧(G、G)、
(62)第7、第8の参照電圧(G、H)、
(63)第8、第7の参照電圧(H、G)、
(64)第8、第8の参照電圧(H、H)、
の対のいずれかを、増幅回路13の第1、第2の端子T1、T2に供給することができる。そして、増幅回路13の内分比が1:2のとき、第1の端子電圧V(T1)の2倍と第2の端子電圧V(T2)との和が出力電圧Voutの3倍に等しくなり、第1乃至第64の電圧レベルが出力可能とされる。なお、増幅回路13の内分比が2:1のときは、図15のT1とT2の入力電圧を上記とは逆に設定することで、全く同じ出力を得ることができる。このとき、第1の端子電圧V(T1)と第2の端子電圧V(T2)の2倍の和が出力電圧Voutの3倍に等しくなり、第1乃至第64の電圧レベルが出力可能とされる。
第1の参照電圧A(V1)と第1の端子T1間に接続され、D1BとD3BとD5Bをそれぞれ制御端子に入力する第1乃至第3のスイッチ501〜503と、
第1の参照電圧Aと第2の端子T2間に接続され、D0BとD2BとD4Bをそれぞれ制御端子に入力する第4乃至第6のスイッチ504〜506と、
第2の参照電圧B(V4)と第1及び第2のスイッチ501、502の接続点との間に接続され、D1を制御端子に入力する第7のスイッチ507と、
第2の参照電圧Bと第4及び第5のスイッチ504、505の接続点との間に接続され、D0を制御端子に入力する第8のスイッチ508と、
第3の参照電圧C(V13)と第2及び第3のスイッチ502、503の接続点との間に接続され、D1BとD3をそれぞれ制御端子に入力する第9及び第10のスイッチ509、510と、
第3の参照電圧Cと第5及び第6のスイッチ505、506の接続点との間に接続され、D0BとD2をそれぞれ制御端子に入力する第11及び第12のスイッチ511、512と、
第4の参照電圧D(V16)と第9及び第10のスイッチ509、510の接続点との間に接続され、D1を制御端子に入力する第13のスイッチ513と、
第4の参照電圧Dと第11及び第12のスイッチ511、512の接続点との間に接続され、D0を制御端子に入力する第14のスイッチ514と、
第5の参照電圧E(V49)と第1の端子T1間に接続され、D1BとD3BとD5をそれぞれ制御端子に入力する第15乃至第17のスイッチ515〜517と、
第5の参照電圧Eと第2の端子T2間に接続され、D0BとD2BとD4をそれぞれ制御端子に入力する第18乃至第20のスイッチ518〜520と、
第6の参照電圧F(V52)と第15及び第16のスイッチ515、516の接続点との間に接続され、D1を制御端子に入力する第21のスイッチ521と、
第6の参照電圧Fと第18及び第19のスイッチ518、519の接続点との間に接続され、D0を制御端子に入力する第22のスイッチ522と、
第7の参照電圧G(V61)と第16及び第17のスイッチ516、517の接続点との間に接続され、D1BとD3をそれぞれ制御端子に入力する第23及び第24のスイッチ523、524と、
第7の参照電圧Gと第19及び第20のスイッチ519、520の接続点との間に接続され、D0BとD2をそれぞれ制御端子に入力する第25及び第26のスイッチ525、526と、
第8の参照電圧H(V64)と第23及び第24のスイッチ523、524の接続点との間に接続され、D1を制御端子に入力する第27のスイッチ527と、
第8の参照電圧Hと第25及び第26のスイッチ525、526の接続点との間に接続され、D0を制御端子に入力する第28のスイッチ528と、
を備えている。図16に示した構成は、8個の入力電圧A〜H(V1、V4、V13、V16、V49、V52、V61、V64)と、28個のトランジスタ501〜528で構成できる。したがって、本発明を用いればデコーダを大幅に簡素化でき省面積化が可能である。なお、各ビット信号(D5,D4,D3,D2,D1,D0)及びその反転信号の順序は任意でよい。また、所定の参照電圧と所定の端子(T1又はT2)間に所定の信号を制御端子に入力する複数のスイッチを介して接続される構成が、図16と同様であれば、任意の変更が可能である。
ただし、上式(1)において、係数a1,a2,a3,…,は、0又は3をとるものとする。
{1+a1×4+a2×16+a3}レベル(a1,a2,a3=0,3)
となり、
係数の組(a1,a2,a3)=(0,0,0),(0,0,3),(0,3,0),(0,3,3),(3,0,0),(3,0,3),(3,3,0),(3,3,3)に、それぞれ対応するレベル1、4、13、16、49、52、61、64が、図15に示した入力電圧A〜Hとなる。
33〜224番目の電圧レベルは、16出力区間×12個で構成し、
225〜256番目の電圧レベルは、4出力区間×8個で構成している。
4出力区間では、各区間の1番目と4番目の電圧レベル、
16出力区間では、各区間の1番目、4番目、13番目、16番目の電圧レベル
とされる。256個の出力レベルに対して、入力電圧は、合計80個である。
る。
第1の回路ブロック52bには、12個の各区間の区間内1番目の電圧レベルの入力電圧V033、V049、…、V209(計12個)が入力され、
第2の回路ブロック52bには、12個の各区間の区間内4番目の電圧レベルの入力電圧V036、V052、…、V212(計12個)が入力され、
第3の回路ブロック52bには、12個の各区間の区間内13番目の電圧レベルの入力電圧V045、V061、…、V221(計12個)が入力され、
第4の回路ブロック52bには、12個の各区間の区間内16番目の電圧レベルの入力電圧V048、V064、…、V224(計12個)が入力される。
回路ブロック41a、51aとして、図8の構成(トランジスタ数:4)を用い、
回路ブロック41b、51bとして、図12又は図13の構成(トランジスタ数:12)を用い、
回路ブロック42a、52aとして、8入力のトーナメント型デコーダ(トランジスタ数:14)を用い、
回路ブロック42b、52bとして、12入力の最適化したトーナメント型デコーダ(トランジスタ数:24)を用いた場合、
図28のデコーダ12のトランジスタ数は276となり、図29のデコーダ12のトランジスタ数は184となる。
に、概して図29のデコーダの構成の方が、図28のデコーダの構成に比べて、トランジ
スタ数が少なく、省面積となる。
=1 + ΣK-1 X=0(εx・4x)
ただし、εX=0,3 …(3)
Vout=1+(c0・20)+(b0・21)+(c1・22)+(b1・23)+‥‥
+(cK-1・22(K-1))+(bK-1・22(K-1)+1)
=1+Σ(K-1) X=0(cX・22X+bX・22X+1) ただしcX,bX=0,1 …(4)
=1+Σ(K-1) X=0(cX+2・bX)・4X ただしcX,bX=0,1 …(5)
と表すことができる。
αX=3・cX ただしcX=0,1 …(10)
V(T1)=1+Σ(K-1) X=0(3・bX・4X) ただしbX=0,1 …(11)
V(T2)=1+Σ(K-1) X=0(3・cX・4X) ただしcX=0,1 …(12)
=1+Σ(K-1) X=0(bX・22X+1+bX・22X) ただしbX=0,1 …(13)
択された参照電圧が電圧V(T2)として増幅回路23に入力されるようにタイミング制御される。
ものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得る
であろう各種変形、修正を含むことは勿論である。
12、22 選択回路(デコーダ)
12A、12A1、12A2、12A3、12B、12B1、12B2、12B3 デ
コーダブロック
13、23 増幅回路(アンプ)
14 階調電圧発生回路
22 デコーダ
24 参照電圧発生回路
25 回路ブロック
26 データ入力制御回路
41、42、43 回路ブロック
51、52、53、61 回路ブロック
101〜106 nチャネルトランジスタ
107〜109 定電流源
110、111 pチャネルトランジスタ
112 増幅器
301〜304 nチャネルトランジスタ
401〜416 nチャネルトランジスタ
501〜528 nチャネルトランジスタ
601〜630 nチャネルトランジスタ
701〜704 nチャネルトランジスタ
950 表示コントローラー
960 表示部
961 走査線
962 データ線
963 薄膜トランジスタ
964 画素電極
965 液晶容量
966 対向基板電極
970 ゲートドライバ
980 データドライバ
981 ラッチアドレスセレクタ
982 ラッチ
983、986 階調電圧発生回路
984、987 デコーダ
985 バッファ回路
990 データ変換回路
991 データ変換テーブル
T0、T1、T2 入力端子
R000〜R255、R000b〜R255b 抵抗ストリング
S000〜S255、S000b〜S255b 抵抗端電圧選択スイッチ
4001、4001b ストリングDAC部
4002、4003、4002b、4003b 入力端子
4004、4004b 差動対入力選択スイッチ
4100、4100b 内挿アンプ部
4110、4120、4130、4140、4110b、4120b、4130b、4
140b 差動対
4111、4121、4131、4141、4111b、4121b、4131b、4
141b 非反転入力
4112、4122、4132、4142、4112b、4122b、4132b、4
142b 反転入力
4150、4150b 負荷回路
4200b 電流源
Claims (75)
- 互いに電圧値が異なるm個の参照電圧を入力し、第1、第2の端子に供給する2つの電圧を、前記m個の参照電圧のmの2乗通りの組合せの中から、選択信号に基づいて1組選択する選択回路と、
前記第1、第2の端子に供給される電圧を入力し、前記第1、第2の端子の電圧を、予め定められた一定の内分比で内分してなる電圧を、出力端子から出力する増幅回路と、
を備える、ことを特徴とする出力回路。 - 前記増幅回路は、前記m個の参照電圧のmの2乗通りの組合せに対応したmの2乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項1記載の出力回路。
- 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項1又は2に記載の出力回路。
- 互いに電圧値が異なる複数(m個)の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記m個の参照電圧から、同一又は異なる参照電圧を2つ選択して第1、第2の端子に出力する選択回路と、
前記第1、第2の端子に供給される電圧を入力し、前記第1、第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
を備える、ことを特徴とするデジタルアナログ変換回路。 - 前記デジタルアナログ変換回路は、前記m個の参照電圧のmの2乗通りの組合せに対応したmの2乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項4記載のデジタルアナログ変換回路。
- 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項4又は5記載のデジタルアナログ変換回路。
- 前記選択回路は、互いに電圧値の異なる第1の参照電圧(A)と第2の参照電圧(B)とを入力し、前記選択信号に基づいて、
第1、第1の参照電圧(A、A)、
第1、第2の参照電圧(A、B)、
第2、第1の参照電圧(B、A)、
第2、第2の参照電圧(B、B)、
のうちのいずれかの対を前記第1、第2の端子に供給し、最大で4個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記選択回路は、前記第1、第2の参照電圧を、前記選択信号をなす第1及び第2の信号の計2ビットに基づき選択して前記第1、第2の端子に出力する構成とされ、
前記第1の参照電圧と前記第1の端子との間に接続され、制御端子に前記第2信号の相補信号が入力される第1のスイッチと、
前記第1の参照電圧と前記第2の端子との間に接続され、制御端子に前記第1信号の相補信号が入力される第1のスイッチと、
前記第2の参照電圧と前記第1の端子との間に接続され、制御端子に前記第2信号が入力される第3のスイッチと、
前記第2の参照電圧と前記第2の端子との間に接続され、制御端子に前記第1信号が入力される第4のスイッチと、
を有する、ことを特徴とする請求項7記載の出力回路。 - 前記内分比が1:2又は2:1とされ、前記第1、第2の端子の一方の入力電圧の2倍の電圧と前記第1、第2の端子の他方の入力電圧との和が前記出力電圧の3倍となる関係とされ、
前記第1、第2の参照電圧は、等間隔の第1乃至第4レベルまでの電圧のうち、それぞれ、第1、第4のレベルとされ、
前記選択回路において、前記第1、第2の参照電圧(A、A)の対の選択による出力電圧と、前記第2、第1の参照電圧(B、B)の対の選択による出力電圧とを両端とする計4レベルの電圧が出力される、ことを特徴とする請求項7記載の出力回路。 - 前記選択回路は、互いに電圧値が異なる第1乃至第4の参照電圧(A、B、C、D)を入力し、前記選択信号に基づいて、
第1、第1の参照電圧(A、A)、
第1、第2の参照電圧(A、B)、
第2、第1の参照電圧(B、A)、
第2、第2の参照電圧(B、B)、
第1、第3の参照電圧(A、C)、
第1、第4の参照電圧(A、D)、
第2、第3の参照電圧(B、C)、
第2、第4の参照電圧(B、D)、
第3、第1の参照電圧(C、A)、
第3、第2の参照電圧(C、B)、
第4、第1の参照電圧(D、A)、
第4、第2の参照電圧(D、B)、
第3、第3の参照電圧(C、C)、
第3、第4の参照電圧(C、D)、
第4、第3の参照電圧(D、C)、
第4、第4の参照電圧(D、D)、
のうちのいずれかの対を前記第1、第2の端子に供給し、最大で4の2乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記選択回路は、前記第1乃至第4の参照電圧を、前記選択信号をなす第1乃至第4の信号の計4ビットに基づき選択して前記第1、第2の端子に出力する構成とされ、
前記第1乃至第4の参照電圧の供給端子のそれぞれと前記第1、第2の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
前記第1の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号の相補信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第1の端子と接続され、
前記第1の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号の相補信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第2の端子と接続され、
前記第2の参照電圧の供給端子は、前記第2の信号と前記第4の信号の相補信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第1の端子と接続され、
前記第2の参照電圧の供給端子は、前記第1の信号と前記第3の信号の相補信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第2の端子と接続され、
前記第3の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第1の端子と接続され、
前記第3の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第2の端子と接続され、
前記第4の参照電圧の供給端子は、前記第2の信号と前記第4の信号をそれぞれ制御端子に入力する2つのスイッチを介して前記第1の端子と接続され、
前記第4の参照電圧の供給端子は、前記第1の信号と前記第3の信号をそれぞれ制御端子に入力する2つのスイッチを介して、前記第2の端子と接続されている、
、ことを特徴とする請求項10記載の出力回路。 - 前記選択回路は、前記第1乃至第4の参照電圧を、前記選択信号をなす第1乃至第4の信号の計4ビットに基づき選択して前記第1、第2の端子に出力する構成とされ、
前記第1の端子と前記第1の参照電圧の供給端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号をそれぞれ制御端子に入力する第1及び第2のスイッチと、
前記第2の端子と前記第1の参照電圧の供給端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号をそれぞれ制御端子に入力する第3及び第4のスイッチと、
前記第1の端子と前記第2の参照電圧の供給端子との間に接続され、前記第2の信号と前記第4の信号の相補信号をそれぞれ制御端子に入力する第5及び第6のスイッチと、
前記第2の端子と前記第2の参照電圧の供給端子との間に接続され、前記第1の信号と前記第3の信号の相補信号をそれぞれ制御端子に入力する第7及び第8のスイッチと、
前記第1及び第2のスイッチの接続点と、前記第3の参照電圧の供給端子との間に接続され、前記第4の信号を制御端子に入力する第9のスイッチと、
前記第3及び第4のスイッチの接続点と、前記第3の参照電圧の供給端子との間に接続され、前記第3の信号を制御端子に入力する第10のスイッチと、
前記第5及び第6のスイッチの接続点と、前記第4の参照電圧の供給端子との間に接続され、前記第4の信号を制御端子に入力する第11のスイッチと、
前記第7及び第8のスイッチの接続点と、前記第4の参照電圧の供給端子との間に接続され、前記第3の信号を制御端子に入力する第12のスイッチと、
を備えている、ことを特徴とする請求項10記載の出力回路。 - 前記選択回路は、前記第1乃至第4の参照電圧を、前記選択信号をなす第1乃至第4の信号の計4ビットに基づき選択して前記第1、第2の端子に出力する構成とされ、
前記第1の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号をそれぞれ制御端子に入力する第1及び第2のスイッチと、
前記第1の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号をそれぞれ制御端子に入力する第3及び第4のスイッチと、
前記第2の参照電圧の供給端子と、前記第1及び第2のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第5のスイッチと、
前記第2の参照電圧の供給端子と、前記第3及び第4のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第6のスイッチと、
前記第3の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号をそれぞれ制御端子に入力する第7及び第8のスイッチと、
前記第3の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号をそれぞれ制御端子に入力する第9及び第10のスイッチと、
前記第4の参照電圧の供給端子と、前記第7及び第8のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第11のスイッチと、
前記第4の参照電圧の供給端子と、前記第9及び第10のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第12のスイッチと、
を備えている、ことを特徴とする請求項10記載の出力回路。 - 前記内分比が1:2又は2:1とされ、前記第1、第2の端子の一方の入力電圧の2倍の電圧と前記第1、第2の端子の他方の入力電圧との和が前記出力電圧の3倍となる関係となり、
前記第1乃至第4の参照電圧は、等間隔の第1乃至第16レベルの電圧のうち、それぞれ、第1、第4、第13、第16のレベルとされ、
前記選択回路において、前記第1、第1の参照電圧(A、A)の対の選択による出力電圧と、前記第4、第4の参照電圧(D、D)の対の選択による出力電圧とを両端とする計16レベルの電圧が出力される、ことを特徴とする請求項10記載の出力回路。 - 前記選択回路が、互いに電圧値が異なる第1乃至第8の参照電圧(A、B、C、D、E、F、G、H)を入力し、前記選択信号に基づいて、
第1、第1の参照電圧(A、A)、
第1、第2の参照電圧(A、B)、
第2、第1の参照電圧(B、A)、
第2、第2の参照電圧(B、B)、
第1、第3の参照電圧(A、C)、
第1、第4の参照電圧(A、D)、
第2、第3の参照電圧(B、C)、
第2、第4の参照電圧(B、D)、
第3、第1の参照電圧(C、A)、
第3、第2の参照電圧(C、B)、
第4、第1の参照電圧(D、A)、
第4、第2の参照電圧(D、B)、
第3、第3の参照電圧(C、C)、
第3、第4の参照電圧(C、D)、
第4、第3の参照電圧(D、C)、
第4、第4の参照電圧(D、D)、
第1、第5の参照電圧(A、E)、
第1、第6の参照電圧(A、F)、
第2、第5の参照電圧(B、E)、
第2、第6の参照電圧(B、F)、
第1、第7の参照電圧(A、G)、
第1、第8の参照電圧(A、H)、
第2、第7の参照電圧(B、G)、
第2、第8の参照電圧(B、H)、
第3、第5の参照電圧(C、E)、
第3、第6の参照電圧(C、F)、
第4、第5の参照電圧(D、E)、
第4、第6の参照電圧(D、F)、
第3、第7の参照電圧(C、G)、
第3、第8の参照電圧(C、H)、
第4、第7の参照電圧(D、G)、
第4、第8の参照電圧(D、H)、
第5、第1の参照電圧(E、A)、
第5、第2の参照電圧(E、B)、
第6、第1の参照電圧(F、A)、
第6、第2の参照電圧(F、B)、
第5、第3の参照電圧(E、C)、
第5、第4の参照電圧(E、D)、
第6、第3の参照電圧(F、C)、
第6、第4の参照電圧(F、D)、
第7、第1の参照電圧(G、A)、
第7、第2の参照電圧(G、B)、
第8、第1の参照電圧(H、A)、
第8、第2の参照電圧(H、B)、
第7、第3の参照電圧(G、C)、
第7、第4の参照電圧(G、D)、
第8、第3の参照電圧(H、C)、
第8、第4の参照電圧(H、D)、
第5、第5の参照電圧(E、E)、
第5、第6の参照電圧(E、F)、
第6、第5の参照電圧(F、E)、
第6、第6の参照電圧(F、F)、
第5、第7の参照電圧(E、G)、
第5、第8の参照電圧(E、H)、
第6、第7の参照電圧(F、G)、
第6、第8の参照電圧(F、H)、
第7、第5の参照電圧(G、E)、
第7、第6の参照電圧(G、F)、
第8、第5の参照電圧(H、E)、
第8、第6の参照電圧(H、F)、
第7、第7の参照電圧(G、G)、
第7、第8の参照電圧(G、H)、
第8、第7の参照電圧(H、G)、
第8、第8の参照電圧(H、H)、
のうちのいずれかの対を前記第1、第2の端子に供給し、最大で8の2乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記選択回路は、前記第1乃至第8の参照電圧を、前記選択信号をなす第1乃至第6の信号の計6ビットの信号に基づき、選択して前記第1、第2の端子に出力する構成とされ、
前記第1乃至第8の参照電圧の供給端子のそれぞれと前記第1、第2の端子のそれぞれの間の接続を制御する複数のスイッチを有し、
前記第1の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第1の端子と接続され、
前記第1の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第2の参照電圧の供給端子は、前記第2の信号と前記第4の信号の相補信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第1の端子と接続され、
前記第2の参照電圧の供給端子は、前記第1の信号と前記第3の信号の相補信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第3の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第1の端子と接続され、
前記第3の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第4の参照電圧の供給端子は、前記第2の信号と前記第4の信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第1の端子と接続され、
前記第4の参照電圧の供給端子は、前記第1の信号と前記第3の信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第5の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号をそれぞれ制御端子に入力する3個のスイッチを介して前記第1の端子と接続され、
前記第5の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第6の参照電圧の供給端子は、前記第2の信号と前記第4の信号の相補信号と前記第6の信号をそれぞれ制御端子に入力する3個のスイッチを介して前記第1の端子と接続され、
前記第6の参照電圧の供給端子は、前記第1の信号と前記第3の信号の相補信号と前記第5の信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第7の参照電圧の供給端子は、前記第2の信号の相補信号と前記第4の信号と前記第6の信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第1の端子と接続され、
前記第7の参照電圧の供給端子は、前記第1の信号の相補信号と前記第3の信号と前記第5の信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続され、
前記第8の参照電圧の供給端子は、前記第2の信号と前記第4の信号と前記第6の信号をそれぞれ制御端子に入力する3個のスイッチを介して前記第1の端子と接続され、
前記第8の参照電圧の供給端子は、前記第1の信号と前記第3の信号と前記第5の信号をそれぞれ制御端子に入力する3個のスイッチを介して、前記第2の端子と接続されている、ことを特徴とする請求項15記載の出力回路。 - 前記選択回路は、前記第1乃至第8の参照電圧を、前記選択信号をなす第1乃至第6の信号の計6ビットの信号に基づき、選択して前記第1、第2の端子に出力する構成とされ、
前記第1の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する第1乃至第3のスイッチと、
前記第1の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する第4乃至第6のスイッチと、
前記第2の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号と前記第4の信号の相補信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する第7乃至第9のスイッチと、
前記第2の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号と前記第3の信号の相補信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する第10乃至第12のスイッチと、
前記第3の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する第13乃至第15のスイッチと、
前記第3の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する第16乃至第18のスイッチと、
前記第4の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号と前記第4の信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する第19乃至第21のスイッチと、
前記第4の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号と前記第3の信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する第22乃至第24のスイッチと、
前記第5の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号をそれぞれ制御端子に入力する第25乃至第27のスイッチと、
前記第5の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号をそれぞれ制御端子に入力する第28乃至第30のスイッチと、
前記第6の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号と前記第4の信号の相補信号と前記第6の信号をそれぞれ制御端子に入力する第31乃至第33のスイッチと、
前記第6の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号と前記第3の信号の相補信号と前記第5の信号をそれぞれ制御端子に入力する第34乃至第36のスイッチと、
前記第7の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号と前記第6の信号をそれぞれ制御端子に入力する第37乃至第39のスイッチと、
前記第7の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号と前記第5の信号をそれぞれ制御端子に入力する第40乃至第42のスイッチと、
前記第8の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号と前記第4の信号と前記第6の信号をそれぞれ制御端子に入力する第43乃至第45のスイッチと、
前記第8の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号と前記第3の信号と前記第5の信号をそれぞれ制御端子に入力する第46乃至第48のスイッチと、
を有し、
前記第3の信号の相補信号を制御端子に共通に入力とするスイッチについて、
(a01)前記第5及び第11のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
(a02)前記第29及び第35のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第3の信号を制御端子に共通に入力とするスイッチについて、
(a03)前記第17及び第23のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
(a04)前記第41及び第47のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第4の信号を制御端子に共通に入力とするスイッチについて、
(a05)前記第14及び第20のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
(a06)前記第38及び第44のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第4の信号の相補信号を制御端子に共通に入力とするスイッチについて、
(a07)前記第2及び第8のスイッチは、一のスイッチを共有するか、又は、
2つのスイッチで構成され、
(a08)前記第26及び第32のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第5の信号の相補信号を制御端子に共通に入力とするスイッチについて、
(a09)前記第6、第12、第18及び第24のスイッチは、一のスイッチを共有するか、又は、
(a10)前記第6及び第12のスイッチは、一のスイッチを共有するか又は、2つのスイッチで構成され、前記第18及び第24のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第5の信号を制御端子に共通に入力とするスイッチについて、
(a11)前記第30、第36、第42及び第48のスイッチは、一のスイッチを共有するか、又は、
(a12)前記第30及び第36のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、前記第42及び第48のスイッチは、一のスイッチを共有するか、又は2つのスイッチで構成され、
前記第6の信号を制御端子に共通に入力とするスイッチについて、
(a13)前記第27、第33、第39及び第45のスイッチは、一のスイッチを共有するか、又は、
(a14)前記第27及び第33のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、前記第39及び第45のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、
前記第6の信号の相補信号を制御端子に共通に入力とするスイッチについて、
(a15)前記第3、第9、第15及び第21のスイッチは、一のスイッチを共有するか、又は、
(a16)前記第3及び第9のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成され、前記第15及び第21のスイッチは、一のスイッチを共有するか、又は、2つのスイッチで構成される、
ことを特徴とする請求項15に記載の出力回路。 - 前記選択回路は、前記第1乃至第8の参照電圧を、前記選択信号をなす第1乃至第6の信号の計6ビットの信号に基づき、選択して前記第1、第2の端子に出力する構成とされ、
前記第1の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号の相補信号をそれぞれ制御端子に入力する第1乃至第3のスイッチと、
前記第1の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号の相補信号をそれぞれ制御端子に入力する第4乃至第6のスイッチと、
前記第2の参照電圧の供給端子と、前記第1及び第2のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第7のスイッチと、
前記第2の参照電圧の供給端子と、前記第4及び第5のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第8のスイッチと、
前記第3の参照電圧の供給端子と、前記第2及び第3のスイッチの接続点との間に接続され、前記第2の信号の相補信号と前記第4の信号をそれぞれ制御端子に入力する第9乃至第10のスイッチと、
前記第3の参照電圧の供給端子と、前記第5及び第6のスイッチの接続点との間に接続され、前記第1の信号の相補信号と前記第3の信号をそれぞれ制御端子に入力する第11乃至第12のスイッチと、
前記第4の参照電圧の供給端子と、前記第9及び第10のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第13のスイッチと、
前記第4の参照電圧の供給端子と、前記第11及び第12のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第14のスイッチと、
前記第5の参照電圧の供給端子と前記第1の端子との間に接続され、前記第2の信号の相補信号と前記第4の信号の相補信号と前記第6の信号をそれぞれ制御端子に入力する第15乃至第17のスイッチと、
前記第5の参照電圧の供給端子と前記第2の端子との間に接続され、前記第1の信号の相補信号と前記第3の信号の相補信号と前記第5の信号をそれぞれ制御端子に入力する第18乃至第20のスイッチと、
前記第6の参照電圧の供給端子と、前記第15及び第16のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第21のスイッチと、
前記第6の参照電圧の供給端子と、前記第18及び第19のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第22のスイッチと、
前記第7の参照電圧の供給端子と、前記第16及び第17のスイッチの接続点との間に接続され、前記第2の信号の相補信号と前記第4の信号をそれぞれ制御端子に入力する第23乃至第24のスイッチと、
前記第7の参照電圧の供給端子と、前記第19及び第20のスイッチの接続点との間に接続され、前記第1の信号の相補信号と前記第3の信号をそれぞれ制御端子に入力する第25乃至第26のスイッチと、
前記第8の参照電圧の供給端子と、前記第23及び第24のスイッチの接続点との間に接続され、前記第2の信号を制御端子に入力する第27のスイッチと、
前記第8の参照電圧の供給端子と、前記第25及び第26のスイッチの接続点との間に接続され、前記第1の信号を制御端子に入力する第28のスイッチと、
を備えている、ことを特徴とする請求項15記載の出力回路。 - 前記内分比が1:2又は2:1とされ、前記第1、第2の端子の一方の入力電圧の2倍の電圧と前記第1、第2の端子の他方の入力電圧との和が前記出力電圧の3倍となる関係となり、
前記第1乃至第8の参照電圧は、等間隔の第1乃至第64レベルの電圧のうち、それぞれ、第1、第4、第13、第16、第49、第52、第61、第64レベルとされ、
前記選択回路において前記第1、第1の参照電圧(A、A)の対の選択による出力電圧と前記第8、第8の参照電圧(H、H)の対の選択による出力電圧を両端とする計64レベルの電圧が出力される、ことを特徴とする請求項15記載の出力回路。 - 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも2つの参照電圧が設けられ、
前記区間では、前記複数(n個)の参照電圧により、最大でnの2乗のレベルの出力電圧が出力される、
ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記複数の区間のうちのある区間における隣り合う電圧レベル間隔が、他の区間における隣り合う電圧レベル間隔と異なる、ことを特徴とする請求項20に記載の出力回路。
- 前記増幅回路が、前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
前記第1の端子に一端が接続された第1のスイッチと、
前記第1のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第2のスイッチと、
前記第2の端子に一端が接続された第3のスイッチと、
前記第3のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第4のスイッチと、
前記第1及び第2のスイッチの接続点と第1の電源間に接続された第1の容量と、
前記第3及び第4のスイッチの接続点と前記第1の電源間に接続された第2の容量と、
を有する、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記第2及び第4のスイッチがともにオフ、前記第1及び第3のスイッチがともにオンとされた期間に、前記第1及び第2の端子に供給される電圧が前記第1及び第3のスイッチを介してそれぞれ前記第1及び第2の容量に蓄えられ、
次に、前記第1及び第3のスイッチがともにオフ、前記第2及び第4のスイッチがともにオンとされた期間に、前記第1及び第2の容量の容量比の設定値に応じて、前記第1及び第2の端子の電圧を内分して電圧が、前記出力端子より出力される、ことを特徴とする請求項22に記載の出力回路。 - 前記増幅回路が、入力対の一方が前記第1の端子に接続され他方が前記出力端子に接続された第1及び第2の差動対と、
入力対の一方が前記第2の端子に接続され他方が前記出力端子に接続された第3の差動対と、
前記第1、第2、第3の差動対にそれぞれ電流を供給する第1、第2、第3の電流源と、
前記第1乃至第3の差動対の出力対に共通接続されている負荷回路と、
前記第1乃至第3の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
を有する、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記増幅回路が、入力対の一方が前記第1の端子に接続され他方が前記出力端子に接続された第1及び第2の差動対と、
入力対の一方が前記第2の端子に接続され他方が前記出力端子に接続された第3の差動対と、
前記第1乃至第3の差動対に共通に接続され、前記第1乃至第3の差動対に電流を供給する第1の電流源と、
前記第1乃至第3の差動対の出力対に共通接続されている負荷回路と、
前記第1乃至第3の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
を有する、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記選択回路は、互いに電圧値が異なる第1乃至第m(=2K、ただし、Kは所定の正整数)の参照電圧を入力し、
前記選択信号に基づいて、前記第1乃至第2Kの参照電圧に関する4K個の組み合わせの電圧対のうちのいずれかの対を選択して前記第1、第2の端子に供給し、最大で4K個の異なる電圧レベルが、前記出力端子から出力可能とされてなる、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記内分比が1:2又は2:1とされ、前記第1、第2の端子の一方の入力電圧の2倍の電圧と前記第1、第2の端子の他方の入力電圧との和が前記出力電圧の3倍となる関係となり、
前記選択回路は、互いに電圧値が異なる第1乃至第m(=2K、ただし、Kは所定の正整数)の参照電圧を入力し、
前記第1乃至第2Kの参照電圧は、等間隔の第1乃至第4Kのレベルの電圧のうち、それぞれ、
{1+a1×4(K−1)+a2×4(K−2)+a3×4(K−3)+…+aK×4(K−K)}
(ただし、a1、a2、a3、…、aKは0又は3をとるものとする)
番目のレベルとされ、
前記選択信号に応じて、第1のレベルから第4Kのレベルまでの計4K個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
請求項1、2、3、7乃至27のいずれか一に記載の前記出力回路を備え、
前記データ信号は、前記選択回路に入力される前記選択信号に用いられる、ことを特徴とするデータドライバ。 - 複数の電圧レベルを生成する階調電圧発生回路と、
映像データに基づき、前記複数の電圧レベルから選択された少なくとも2つの電圧を出力するデコーダ回路と、
前記デコーダ回路から出力された電圧を入力し、前記映像データに対応した電圧を出力端子より出力する増幅器を備えたデータドライバにおいて、
請求項1、2、3、7乃至27のいずれか一に記載の出力回路を備え、
前記デコーダは、前記出力回路の前記選択回路からなり、前記選択回路は、前記階調電圧発生回路からの複数の電圧レベルを前記複数の参照電圧として受け、前記映像データを前記選択信号として入力し、
前記映像データに対応した電圧を出力端子より出力する増幅器は、前記出力回路の増幅回路よりなる、ことを特徴とする表示装置用のデータドライバ。 - 一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、
前記データドライバは、請求項29に記載の前記表示装置用のデータドライバよりなる、ことを特徴とする表示装置。 - 出力可能な出力電圧の下限から上限で規定される出力電圧のレンジが、互いに重ならない複数の区間に分割され、
前記各区間ごとに、各区間に対応した、互いに電圧レベルが異なる少なくとも2つの参照電圧が設けられ、
前記区間では、前記複数(n個)の参照電圧により、最大でnの2乗のレベルの出力電圧が出力される、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 前記複数の区間のうちのある区間における隣り合う電圧レベル間隔が、他の区間における隣り合う電圧レベル間隔と異なる、ことを特徴とする請求項31に記載のデジタルアナログ変換回路。
- 前記増幅回路が、前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
前記第1の端子に一端が接続された第1のスイッチと、
前記第1のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第2のスイッチと、
前記第2の端子に一端が接続された第3のスイッチと、
前記第3のスイッチの他端と前記差動増幅回路の非反転入力端との間に接続された第4のスイッチと、
前記第1及び第2のスイッチの接続点と第1の電源間に接続された第1の容量と、
前記第3及び第4のスイッチの接続点と前記第1の電源間に接続された第2の容量と、
を有する、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 前記第2及び第4のスイッチがともにオフ、前記第1及び第3のスイッチがともにオンとされた期間に、前記第1及び第2の端子に供給される電圧が前記第1及び第3のスイッチを介してそれぞれ前記第1及び第2の容量に蓄えられ、
次に、前記第1及び第3のスイッチがともにオフ、前記第2及び第4のスイッチがともにオンとされた期間に、前記第1及び第2の容量の容量比の設定値に応じて、前記第1及び第2の端子の電圧を内分した電圧が、前記出力端子より出力される、ことを特徴とする請求項33に記載のデジタルアナログ変換回路。 - 前記増幅回路が、入力対の一方が前記第1の端子に接続され他方が前記出力端子に接続された第1及び第2の差動対と、
入力対の一方が前記第2の端子に接続され他方が前記出力端子に接続された第3の差動対と、
前記第1、第2、第3の差動対にそれぞれ電流を供給する第1、第2、第3の電流源と、
前記第1乃至第3の差動対の出力対に共通接続されている負荷回路と、
前記第1乃至第3の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
を有する、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 前記増幅回路が、入力対の一方が前記第1の端子に接続され他方が前記出力端子に接続された第1及び第2の差動対と、
入力対の一方が前記第2の端子に接続され他方が前記出力端子に接続された第3の差動対と、
前記第1乃至第3の差動対に共通に接続され、前記第1乃至前記第3の差動対に電流を供給する第1の電流源と、
前記第1乃至第3の差動対の出力対に共通接続されている負荷回路と、
前記第1乃至第3の差動対の共通出力対と、前記出力端子との間に接続された増幅回路と、
を有する、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 請求項1、2、3、7乃至27のいずれか一に記載の出力回路を備え、
データ入力端子より入力されるデジタル入力信号を、前記選択信号として前記選択回路に入力し、最大でmの2乗個の互いに異なるの電圧レベルの中から、入力された前記デジタル入力信号に対応する出力電圧が、前記増幅回路から出力される、ことを特徴とするデジタルアナログ変換回路。 - 前記選択回路は、互いに電圧値が異なる第1乃至第m(=2K、ただし、Kは所定の正整数)の参照電圧と、
少なくとも2Kビットよりなる前記デジタルデータを入力し、
前記デジタルデータ信号に応じて、前記第1乃至第2Kの参照電圧に関する4Kの組み合わせの電圧対のうちいずれかの対を選択して前記第1、第2の端子に供給し、最大で4K個の異なる電圧レベルが前記出力端子から出力可能とされてなる、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 内分比が1:2又は2:1とされ、前記第1、第2の端子の一方の入力電圧の2倍の電圧と前記第1、第2の端子の他方の入力電圧との和が前記出力電圧の3倍となり、
前記選択回路は、互いに電圧値が異なる第1乃至第m(=2K、ただし、Kは所定の正整数)の参照電圧を入力し、
前記第1乃至第2Kの参照電圧は、等間隔の第1乃至第4Kのレベルの電圧のうち、それぞれ、
{1+a1×4(K−1)+a2×4(K−2)+a3×4(K−3)+…+aK×4(K−K)}
(ただし、a1、a2、a3、…、aKは0又は3をとるものとする)
番目のレベルとされ、
入力された少なくとも2Kビットよりなる前記デジタルデータ信号に応じて、前記第1のレベルから第4Kのレベルまでの計4K個の互いに異なるレベルの電圧が、前記出力端子より出力される、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 互いに電圧値が異なる(m×S)個の参照電圧(ただし、m、Sは所定の正整数)を生成する回路と、
出力端子と、
前記(m×S)個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する少なくとも1つのデコーダブロックと、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記デコーダブロックは、3段構成の回路ブロックを有し、
前記1段目は、入力される前記(m×S)個の参照電圧のうち、それぞれが、m個ごとの参照電圧を入力とし、前記第1のビットグループの値に応じて、前記m個の参照電圧の中から、重複を含めた2つの電圧を選択して出力する回路ブロックをS個備え、
前記2段目は、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の一方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックと、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の他方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックを備え、
前記3段目は、前記2段目の2つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ、前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、
前記第1乃至第3ビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。 - 前記第3のビットグループの各ビットが、前記第1のビットグループ及び/又は前記第2のビットグループに全て含まれるときに、前記3段目の回路ブロックを省き、前記2段目の2つの回路ブロックの出力を前記第1及び第2の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項40に記載のデジタルアナログ変換回路。
- 互いに電圧値が異なる(m×S)個の参照電圧(ただし、m、Sは所定の正整数)を生成する回路と、
出力端子と、
前記(m×S)個の参照電圧と、複数ビットのデジタルデータ信号とを入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する少なくとも1つのデコーダブロックと、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記デコーダブロックは、3段構成の回路ブロックを有し、
前記1段目は、入力された前記(m×S)個の参照電圧のうち、それぞれが、S個ごとの参照電圧を入力とし、前記第1のビットグループの値に応じて、前記S個の参照電圧の中から1つの電圧を選択して出力する回路ブロックをm個備え、
前記2段目は、前記1段目のm個の回路ブロックで選択されたm個の電圧を入力とし、前記第2のビットグループの値に応じて、入力されたm個の電圧の中から2つの電圧を選択して出力する1つの回路ブロックを備え、
前記3段目は、前記2段目の回路ブロックで選択出力された2つの電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、
前記第1乃至第3ビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される、ことを特徴とするデジタルアナログ変換回路。 - 前記mの値が共通又は異なるデコーダブロックを更に備え、
前記mの値が最大となるデコーダブロックにおいて、前記第3のビットグループの各ビットが、前記第1のビットグループ及び/又は前記第2のビットグループに全て含まれるときに、前記3段目の回路ブロックを省き、前記第2の回路ブロックの出力を前記第1及び第2の端子に供給してなる、ことを特徴とする請求項42に記載のデジタルアナログ変換回路。 - それぞれが、請求項40記載のデコーダブロックよりなる第1乃至第3のデコーダブロックを備え、
前記デジタルデータ信号は、8ビットデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)よりなり、
前記第1及び第2のデコーダブロックは、前記mを2、前記Sを8として共通とし、それぞれ、16個の参照電圧を入力し、前記第1、第2、第3のビットグループを、前記8ビットのデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)のうち、それぞれ、(D1、D0)、(D4、D3、D2)、(D7、D6、D5)とし、
前記第3のデコーダブロックは、前記mを4、前記Sを12とし、48個の参照電圧を入力し、前記第1、第2、第3のビットグループを、前記8ビットのデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)のうち、それぞれ、(D3、D2、D1、D0)、(D7、D6、D5、D4)、(D7、D6、D5)とし、
前記第1乃至第3のデコーダブロックのそれぞれの2つの出力の一方が前記第1の端子に共通に接続され、
前記第1乃至第3のデコーダブロックのそれぞれの2つの出力の他方が前記第2の端子に共通に接続され、
前記8ビットデジタルデータ信号に基づき、前記出力端子から256の互いに異なる電圧レベルのうち任意の1つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。 - 前記第3のデコーダブロックの前記3段目の回路ブロックを省略し、前記2つの2段目の回路ブロックの出力をそれぞれ前記第1及び第2の端子に接続してなる、ことを特徴とする請求項44記載のデジタルアナログ変換回路。
- それぞれが、請求項42記載のデコーダブロックよりなる第1乃至第3のデコーダブロックを備え、
前記デジタルデータ信号は、8ビットデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)よりなり、
前記第1及び第2のデコーダブロックは、前記mを2、前記Sを8として共通とし、それぞれ、16個の参照電圧を入力し、前記第1、第2、第3のビットグループを、前記8ビットのデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)のうち、それぞれ、(D4、D3、D2)、(D1、D0)、(D7、D6、D5)とし、
前記第3のデコーダブロックは、前記mを4、前記Sを12とし、48個の参照電圧を入力し、前記第1、第2、第3のビットグループを、前記8ビットのデジタルデータ信号(D7、D6、D5、D4、D3、D2、D1、D0)のうち、それぞれ、(D7、D6、D5、D4)、(D3、D2、D1、D0)、(D7、D6、D5)とし、
前記第1乃至第3のデコーダブロックのそれぞれの2つの出力の一方が前記第1の端子に共通に接続され、
前記第1乃至第3のデコーダブロックのそれぞれの2つの出力の他方が前記第2の端子に共通に接続され、
前記8ビットデジタルデータ信号に基づき、前記出力端子から256の互いに異なる電圧レベルのうち任意の1つを出力可能としてなる、ことを特徴とするデジタルアナログ変換回路。 - 前記第3のデコーダブロックの前記3段目の回路ブロックを省略し、前記2段目の回路ブロックの2つの出力をそれぞれ前記第1及び第2の端子に接続してなる、ことを特徴とする請求項46記載のデジタルアナログ変換回路。
- 前記内分比が1:2又は2:1とされる、ことを特徴とする請求項40乃至47のいずれか一に記載のデジタルアナログ変換回路。
- 請求項40乃至48のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
表示パネルと、
を備え、
前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、
ことを特徴とする表示装置。 - 互いに電圧値が異なる(m×S)個の参照電圧(ただし、m、Sは所定の正整数)を入力する複数の端子と、
出力端子と、
前記(m×S)個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する選択回路と、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記選択回路は、3段構成の回路ブロックを有し、
前記1段目は、入力される前記(m×S)個の参照電圧のうち、それぞれが、m個ごとの参照電圧を入力とし、前記第1のビットグループの値に応じて、前記m個の参照電圧の中から、重複を含めた2つの電圧を選択して出力する回路ブロックをS個備え、
前記2段目は、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の一方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックと、前記1段目のS個の回路ブロックでそれぞれ選択された2つの電圧の他方を入力とし、前記第2のビットグループの値に応じて、入力されたS個の電圧の中から1つの電圧を選択して出力する回路ブロックを備え、
前記3段目は、前記2段目の2つの回路ブロックによりそれぞれ選択出力された電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ、前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、
前記第1乃至第3のビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される、ことを特徴とする出力回路。 - 前記第3のビットグループの各ビットが、前記第1のビットグループ及び/又は第2のビットグループに全て含まれるときに、前記3段目の回路ブロックを省き、前記2段目の2つの回路ブロックの出力を前記第1及び第2の端子にそれぞれ供給する構成としてなる、ことを特徴とする請求項50に記載の出力回路。
- 互いに電圧値が異なる(m×S)個の参照電圧(ただし、m、Sは所定の正整数)を入力する複数の端子と、
出力端子と、
前記(m×S)個の参照電圧と、複数ビットのデジタルデータ信号を入力し、前記デジタルデータ信号のうち各々が予め定められたビットフィールドをなす第1、第2、第3のビットグループの値に基づき、前記(m×S)個の参照電圧から、選択された電圧を第1及び第2の端子にそれぞれ出力する選択回路と、
前記デコーダブロックより前記第1及び第2の端子に供給される電圧を入力し、前記第1及び第2の端子の電圧を、予め定められた所定の内分比で内分した電圧を前記出力端子から出力する増幅回路と、
を備え、
前記選択回路は、3段構成の回路ブロックを有し、
前記1段目は、入力された前記(m×S)個の参照電圧のうち、それぞれが、S個ごとの参照電圧を入力とし、前記第1のビットグループの値に応じて、前記S個の参照電圧の中から1つの電圧を選択して出力する回路ブロックをm個備え、
前記2段目は、前記1段目のm個の回路ブロックで選択されたm個の電圧を入力とし、前記第2のビットグループの値に応じて、入力されたm個の電圧の中から2つの電圧を選択して出力する1つの回路ブロックを備え、
前記3段目は、前記2段目の回路ブロックで選択出力された2つの電圧を入力し、前記第3のビットグループの値に応じて、入力された2つの電圧を、それぞれ前記第1及び第2の端子に供給するか、又は、遮断するように制御する1つの回路ブロックを備え、
前記第1乃至第3のビットグループの信号値に応じて、(m2×S)個の互いに異なる電圧レベルのうち任意の1つが前記出力端子より出力される、ことを特徴とする出力回路。 - 前記mの値が共通又は異なる前記選択回路を複数備え、
前記mの値が最大となる選択回路において、前記第3のビットグループの各ビットが、前記第1のビットグループ及び/又は第2のビットグループに全て含まれるときに、前記3段目の回路ブロックを省き、前記第2の回路ブロックからの2つの出力を前記第1及び第2の端子に供給してなる、ことを特徴とする請求項52に記載の出力回路。 - 前記内分比が1:2又は2:1とされる、ことを特徴とする請求項50乃至53のいずれか一に記載の出力回路。
- 入力されたデータ信号に基づきデータ線を駆動するデータドライバにおいて、
互いに電圧値が異なる複数の参照電圧を生成する階調電圧生成回路と、
請求項50乃至54のいずれか一に記載の前記出力回路を備え、
前記データ信号は、前記選択回路に入力される前記デジタルデータ信号に用いられる、ことを特徴とするデータドライバ。 - 一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、
前記データドライバは、請求項55記載のデータドライバよりなる、ことを特徴とする表示装置。 - 前記mを2K(ただし、Kは所定の正整数)とし、
前記選択回路が、第1乃至第2Kの参照電圧を、前記選択信号をなす第1乃至第2Kの信号の計2Kビットの信号に基づき、選択して前記第1、第2の端子に出力する構成とされ、
第1列から第K列までの回路ブロック群を備え、前記各回路ブロックは4つの入力端子と2つの出力端子を有し、前記4つの入力端子より電圧信号を受け、2ビットの信号に基づいて選択された電圧信号を前記2つの出力端子より出力し、
前記第1列は、2の(K−1)乗個の前記回路ブロックよりなり、2の(K−1)乗個の前記回路ブロックが、それぞれ、4つの入力端子の2つずつが共通接続された2つの入力端に、前記第1乃至第2Kの参照電圧の各2つが入力され、前記第1、第2の信号に基づき、2つの電圧信号をそれぞれ選択して出力し、
第F列(ただし、Fは2からKまでの正整数)は、2の(K−F)乗個の前記回路ブロックよりなり、前記2の(K−F)乗個の回路ブロックが、それぞれ、4つの入力端子に第(F−1)列の各2つの回路ブロックの出力電圧信号が入力され、第(2F−1)、第2Fの信号に基づき、2つの電圧信号をそれぞれ選択して出力し、
前記第K列の回路ブロック群の2つの出力電圧信号が前記第1、第2の端子に出力される、ことを特徴とする請求項1乃至3のいずれか一に記載の出力回路。 - 前記回路ブロックは、前記4つの入力端子(「第1乃至第4の入力端子」という)と前記2つの出力端子(「第1及び第2の出力端子」という)について、
前記第1及び第3の入力端子と前記第1の出力端子の間にそれぞれ挿入され、前記2つのビット信号の一方の信号に基づきオン・オフ制御される2つのスイッチと、
前記第2及び第4の入力端子と前記第2の出力端子の間にそれぞれ挿入され、前記2つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される2つスイッチと、
を有する、ことを特徴とする請求項57記載の出力回路。 - 前記mを2K(ただし、Kは所定の正整数)とし、
前記選択回路が、第1乃至第2Kの参照電圧を、前記選択信号をなす第1乃至第2Kの信号の計2Kビットの信号に基づき、選択して前記第1、第2の端子に出力する構成とされ、
第1列から第K列までの回路ブロック群を備え、前記各回路ブロックは4つの入力端子と2つの出力端子を有し、前記4つの入力端子より電圧信号を受け、2ビットの信号に基づいて選択された電圧信号を前記2つの出力端子より出力し、
前記第1列は、2の(K−1)乗個の前記回路ブロックよりなり、2の(K−1)乗個の前記回路ブロックが、それぞれ、4つの入力端子の2つずつが共通接続された2つの入力端に、前記第1乃至第2Kの参照電圧の各2つが入力され、前記第1、第2の信号に基づき、2つの電圧信号をそれぞれ選択して出力し、
第F列(ただし、Fは2からKまでの正整数)は、2の(K−F)乗個の前記回路ブロックよりなり、前記2の(K−F)乗個の回路ブロックが、それぞれ、4つの入力端子に第(F−1)列の各2つの回路ブロックの出力電圧信号が入力され、第(2F−1)、第2Fの信号に基づき、2つの電圧信号をそれぞれ選択して出力し、
前記第K列の回路ブロック群の2つの出力電圧信号が前記第1、第2の端子に出力される、ことを特徴とする請求項4乃至6のいずれか一に記載のデジタルアナログ変換回路。 - 前記回路ブロックは、前記4つの入力端子(「第1乃至第4の入力端子」という)と前記2つの出力端子(「第1及び第2の出力端子」という)について、
前記第1及び第3の入力端子と前記第1の出力端子の間にそれぞれ挿入され、前記2つのビット信号の一方の信号に基づきオン・オフ制御される2つのスイッチと、
前記第2及び第4の入力端子と前記第2の出力端子の間にそれぞれ挿入され、前記2つのビット信号の他方の信号に基づきそれぞれオン・オフ制御される2つのスイッチと、
を有する、ことを特徴とする請求項59記載のデジタルアナログ変換回路。 - 請求項59又は60に記載の前記デジタルアナログ変換回路を含むデータドライバと、
表示パネルと、
を備え、
前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。 - 互いに電圧値が異なる複数(m個)の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記m個の参照電圧から、同一又は異なる参照電圧を2つ選択して順次出力するデコーダ回路と、
前記デコーダ回路で選択された2つの電圧を1つの端子より順次入力し、2つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
を備える、ことを特徴とする出力回路。 - 互いに電圧値が異なる複数(m個)の参照電圧を入力し、データ入力端子より入力されたデジタルデータ信号を選択信号として、前記m個の参照電圧から、同一又は異なる参照電圧を2つ選択して順次出力するデコーダ回路と、
前記デコーダ回路で選択された2つの電圧を1つの端子より順次入力し、2つの電圧を、予め定められた所定の内分比で内分した電圧を出力端子から出力する増幅回路と、
を備える、ことを特徴とするデジタルアナログ変換回路。 - 前記デジタルアナログ変換回路は、前記m個の参照電圧のmの2乗通りの組合せに対応したmの2乗個の異なる電圧を出力端子から出力する、ことを特徴とする請求項63記載のデジタルアナログ変換回路。
- 前記出力端子から出力される電圧が均等間隔の複数個の電圧である、ことを特徴とする請求項63又は64記載のデジタルアナログ変換回路。
- 前記増幅回路が、容量素子とスイッチを含み、
前記1つの端子より順次供給される第1、第2の電圧を、前記容量素子及びスイッチの接続切替により演算して出力する、ことを特徴とする請求項63記載のデジタルアナログ変換回路。 - 入力された複数ビットのデジタルデータ信号のうち、制御信号に基づき、奇数及び偶数ビットの一方よりなる複数ビットを出力し、つづいて、奇数及び偶数ビットの他方よりなる複数ビットを順次出力するように制御するデータ入力制御回路を備え、
前記データ入力制御回路の出力が、前記デコーダ回路に供給される、ことを特徴とする請求項63記載のデジタルアナログ変換回路。 - 前記デコーダ回路が、前記1つの端子と、少なくとも1つの前記参照電圧の供給端子との間に接続され、前記データ入力制御回路からの出力によりオン・オフ制御されるスイッチ群を備えている、ことを特徴とする請求項67記載のデジタルアナログ変換回路。
- 前記増幅回路が、出力端子が反転入力端子に帰還接続された差動増幅器と、
前記1つの端子と前記差動増幅器の非反転入力端子との間に接続された第1のスイッチと、
前記1つの端子に一端が接続された第2のスイッチと、
前記第2のスイッチの他端と前記非反転入力端子との間に接続された第3のスイッチと、
前記第1のスイッチと前記第3のスイッチと前記非反転入力端子との接続点と基準電圧端子との間に接続された第1の容量と、
前記第2のスイッチと前記第3のスイッチとの接続点と前記基準電圧端子との間に接続された第2の容量と、
を備えている、ことを特徴とする請求項63記載のデジタルアナログ変換回路。 - 前記増幅回路が、出力対が共通に負荷回路に接続され、それぞれに対応する電流源で駆動される複数の差動対と、
前記負荷回路と前記複数の差動対の出力対の共通接続点の少なくとも1つに入力端が接続され、前記出力端が、前記出力端子に接続された増幅段と、
を有し、
前記1つの端子に一端が接続されたスイッチと、
前記スイッチの他端と基準電圧端子との間に接続された容量を備え、
前記複数の差動対のうち所定個の差動対の入力対の一方は前記1つの端子に接続され、残りの差動対の入力対の一方は前記スイッチの他端に共通に接続され、
前記複数の差動対の入力対の他方は前記出力端子に共通に接続されている、ことを特徴とする請求項63記載のデジタルアナログ変換回路。 - 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバにおいて、
請求項63乃至70のいずれか一に記載の前記デジタルアナログ変換回路を備えている、ことを特徴とするデータドライバ。 - 請求項63乃至70のいずれか一に記載の前記デジタルアナログ変換回路を含むデータドライバと、
表示パネルと、
を備え、
前記データドライバの出力信号に基づき、前記表示パネルのデータ線を駆動してなる、ことを特徴とする表示装置。 - 一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、
前記データドライバは、請求項71記載のデータドライバよりなる、ことを特徴とする表示装置。 - nビットの映像データを、RGB(赤、緑、青)ごとに、それぞれ、mビット(ただし、n<m)の映像データに対応させるためのデータ変換テーブルと、
前記nビットの映像データを入力し、前記データ変換テーブルを参照して、前記mビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、
を更に備えている、ことを特徴とする請求項73記載の表示装置。 - 前記内分比が1:2又は2:1とされ、前記2つの電圧の一方の2倍の電圧と他方との和が前記出力端子から出力される電圧の3倍となる関係となり、
前記選択回路は、互いに電圧値が異なる第1乃至第m(=2K、ただし、Kは所定の正整数)の参照電圧を入力し、
前記第1乃至第2Kの参照電圧は、等間隔の第1乃至第4Kのレベルの電圧のうち、それぞれ、
{1+a1×4(K−1)+a2×4(K−2)+a3×4(K−3)+…+aK×4(K−K)}
(ただし、a1、a2、a3、…、aKは0又は3をとるものとする)
番目のレベルとされ、
前記選択信号に応じて、第1のレベルから第4Kのレベルまでの計4K個の互いに異なるレベルの電圧が前記出力端子より出力される、ことを特徴とする請求項63乃至65のいずれか一に記載のデジタルアナログ変換回路。
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