JP5020102B2 - アクティブマトリクス配列装置及びデジタル−アナログ変換器回路構成 - Google Patents

Description

本発明は、アクティブマトリクス配列装置に関し、特に、デジタル−アナログ変換器回路構成が個々のデバイス画素のための駆動信号を発生させるために設けられるところのアクティブマトリクス装置に関する。例えば、本発明はディスプレイ装置に関する。典型的なディスプレイ構成において、アナログ駆動信号はアクティブマトリクス配列の列へ供給され、その場合に、デジタル−アナログ変換器回路構成は列ドライバ回路構成の一部である。

低温ポリシリコン（ＬＴＰＳ）アクティブマトリクスディスプレイは、通常、相互に関連する複雑性及びコストを低減するよう、集積された行及びソース（又は列）を有する。列ドライバの場合には、また、ガラスへのインターフェースがデジタルであるように、デジタル−アナログ変換器（ＤＡＣ）を集積する大きな動機が存在する。これは、ディスプレイモジュールのコスト全体を下げ、ディスプレイ制御器が標準的なデジタルＣＭＯＳ加工フローにおいて製造されることを可能にする。

抵抗器列デジタル−アナログ変換器の使用は、アクティブマトリクス液晶（ＬＣ）ディスプレイの列ドライバ回路構成で知られる。単一の抵抗器列は、これが変換器の出力電圧の良好な不均一性を確保する場合に、通常、多数の変換器回路に供給するために使用される。抵抗器列は、列の長さ方向沿いの様々な点でなされる接続と直列に接続される抵抗器又は抵抗器の組を有する。電圧は抵抗器列の各端部へ印加され、更に、電圧は、また、列沿いの中間点へも印加されうる。出力は、列の長さ方向沿いの様々な点から取り出され、これらの点に存在する電圧は、デジタル−アナログ変換器のアナログ出力電圧レベルを表す。このような電圧は、線形な出力電圧特性を有する変換器を作るために電圧範囲全体に亘って一様に分配されても良く、あるいは、それは、非線形特性を作るよう配置されても良い。

ほとんどの場合に、アクティブマトリクスディスプレイのソース（又は列）ラインへ印加される駆動電圧は、デジタルコードへの線形依存性を有さない。これは、ソースドライバ出力電圧がディスプレイ（例えば、液晶セル又は発光ダイオード。）で使用される電気光学効果の特定電圧依存性を補正して、適切な輝度対デジタルコードの関係（ガンマ補正）を提供しなければならないためである。

抵抗器列は、ガンマ補正を実現する（即ち、適切な非線形出力電圧対デジタルコードを発生させる）都合の良い方法を提供する。抵抗器列は、（６ビットＤＡＣの場合に６４の）基準電圧の組を発生させる。その場合に、デコーダ及び電圧選択器回路は、デジタル入力をデコードして、６４の基準電圧のうちの１つを選択するために使用される。必要とされる非線形性は、出力が抵抗器列から取り出されるところの点の間の抵抗値を変化させることによって、及び、抵抗器列内の点へ印加される電圧の値を変更することによって達成される。

この技術は、ＬＴＰＳ技術で使用されてきたが、ポリシリコンで使用される設計ルールが、デコーダを、望まれるよりもずっと大きなものとする（具体的には、６ビットＤＡＣ又はそれ以上。）という欠点を有する。

また、２段抵抗器−コンデンサ複合ＤＡＣ（Ｔ．Ｎａｋａｍｕｒａ等、アジアディスプレイ会議議事録２００１、１６０３頁）の使用は、変換器を著しく小さくすることが知られる。このような形態のアプローチは、結晶シリコンＩＣでもっと前に使用された（Ｊ．Ｗ．Ｙａｎｇ及びＫ．Ｗ．Ｍａｒｔｉｎ、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、２４、１４５８頁（１９８９））。このような形態の変換器で、抵抗器列は、多数の基準電圧の対を発生させるために使用される。その場合に、最上位ビット（ＭＳＢ）は、第２の段の容量性変換器への入力として使用される一対の基準電圧を選択するために使用される。第２の段の容量性変換器へのデジタル入力は最下位ビット（ＬＳＢ）である。例えば、６ビット変換を達成するために、３つのＭＳＢは、８つの対から１対の基準電圧（Ｖｌ及びＶｈ）を選択するために使用され、次いで、３つのＬＳＢは、デジタルデータに従ってＶｌとＶｈとの間の出力電圧を発生させるために使用される。第２の段の容量性変換器はＶｌとＶｈとの間で線形であり、ガンマ補正は３ＭＳＢ抵抗器列ＤＡＣによって提供される。従って、変換全体は、「区分的な線形」として記載され得る。

このような６ビット２段ＤＡＣがＬＴＰＳディスプレイで既知の技術を用いて如何に実施され得るかを表すブロック図は、図１に示される。

ＤＡＣ１０は、第１のＤＡＣ１４へ６ビット画素データをラッチする一対のラッチ１２を有する。第１のＤＡＣ１４は、画素データの３つの最上位ビット（ＭＳＢ）を入力として有する。この３ビットＤＡＣ１４は、高電圧レールＶｈ及び低電圧レールＶｌを出力する電圧選択器として機能する。これらの電圧レベルは、抵抗器列１５からの基準電圧Ｖｒｅｆから選択される。

３つの最下位ビット（ＬＳＢ）は、スイッチコンデンサＤＡＣ１８（“Ｃ−ＤＡＣ”）及びスイッチコンデンサバッファ増幅器２０（“ＳＣ ｂｕｆｆｅｒ ａｍｐ”）の形をとる３ビットＤＡＣ１６を制御するために使用される。出力は、３：１マルチプレクサ及び列予備充電回路２２を介して画素配列の列へ供給される。

図２は、３ＬＳＢ容量性ＤＡＣ１８及びバッファ増幅器２０から成る第２の段１６が、既知の技術を用いて如何に実施されるかを示す。

図２のフィードバックコンデンサの値は８Ｃである。これは、反転増幅器に適切な利得を設定するために必要とされる。８Ｃの値は、増幅器からの出力電圧がＬＳＢ２進コード０００でのＶｌからＬＳＢ２進コード１１１でのＶｌ＋７（Ｖｈ−Ｖｌ）／８へと線形に増大することを確実にする。このようにして、電圧は、コード０００と１１１との間で、７に等しい段階で（Ｖｈ−Ｖｌ）／８ずつ増分する。

段１６は、２つのモードで動作可能である。（Ｃｋ２がハイであり、Ｃｋ１がローである）セットアップモードで、増幅器の反転入力及び出力は共に接続される。これは、８Ｃフィードバックコンデンサ（２４）の一端が増幅器の固有オフセット電圧へ充電され、一方、フィードバックコンデンサの他端がＶｌへ充電されることを意味する。同時に、全ての入力コンデンサはＶｈへ充電される。

（Ｃｋ１がハイであり、Ｃｋ２がローである）出力（又はアクティブ）モードの間、入力コンデンサ（Ｃ、２Ｃ及び４Ｃ）へ印加される入力電圧は、対応するＬＳＢデータビット（Ｂ０、Ｂ１及びＢ２）の値が１に等しい場合に、ＶｈからＶｌへ切り換えられる。ＬＳＢデータの値が０に等しい場合には、対応する入力電圧はＶｈのままである。これは、反転増幅器の出力電圧を、ＬＳＢ２進コード０００でのＶｌからＬＳＢ２進コード１１１でのＶｌ＋７（Ｖｈ−Ｖｌ）／８へとＬＳＢデータの値と共に線形に増大させる。結果として得られる出力電圧は、図２に示される式によって与えられる。

図２の第２の段のＤＡＣは、よく知られており、電荷再配分スイッチコンデンサ変換器と呼ばれる。それは、特にＬＴＰＳ技術に適する。これは、スイッチコンデンサ回路が、増幅器でのオフセット電圧変動を補正するためであり、増幅器でのオフセット電圧変動は、薄膜トランジスタの電気的特性における大きな変動に起因して、ＬＴＰＳ技術で大きい。

図２で、示される増幅器は、単一入力高利得反転増幅器である。しかし、同じ動作は、正の端子が接地電位へ接続され、コンデンサ及びフィードバックが反転入力部へ接続されるところの如何なる従来の高開ループ利得差動入力増幅器を用いても実現され得る。

図１及び２で示されるアプローチは、単一段の抵抗列よりも小型なＤＡＣを提供するが、ＬＴＰＳ技術を用いるレイアウト面積は、依然として好ましくなく大きい。現在及び将来のディスプレイ解像度に関して、これは、列ごとに単一のＤＡＣを有することが不可能であることを意味する。代わりに、夫々のＤＡＣからの出力は、多数の列に亘って多重化されなければならない。図１に示される例で、マルチプレックス比は３：１である。これは相当に代表的である。多重化の使用は、夫々の変換器回路の出力がディスプレイの多数の列のうちの１つへ接続されることを可能にし、ディスプレイ基板に集積されるべき回路構成の規模を低減することができる。

ＬＴＰＳ技術で、最小形状は比較的大きい（通常数ミクロン。）。これは、デジタル部分（データラッチ及び電圧選択器回路）が通常、ＬＳＢコンデンサＤＡＣ及び増幅器よりも大きな面積を占めることを意味する。マルチプレックス比の増大がポリシリコン回路の面積を低減する一方で、それは、また、バッファ増幅器が著しくより高速であることを要求する。例えば、図１に表される３：１マルチプレックス比の場合に関して、バッファは、１：１の比と比較してたった３分の１の時間でその安定化電圧に達するべきである。この速度制約はより悪化する。それは、スイッチコンデンサ回路はほぼ等しい期間の２つの相に亘って動作し、出力電圧はアクティブ相（図２でｃｋ１がハイ。）の間にのみ有効であり、セットアップ相（図２でｃｋ２がハイ。）の間には有効でないためである。これは、例えば、３：１マルチプレクサの場合に、増幅器の安定化時間が６分の１よりも少ないライン時間でなければならないことを意味する。

上記から明らかなように、増幅器の速度とレイアウト面積との間にはトレードオフが存在する。これは、特に、小さな列ピッチを有する、より高解像度のディスプレイにおいて深刻である。

本発明は、特に、ＬＳＢＤＡＣの実施と、これがデータ入力側で必要とされるデジタルデータラッチの数に与える因果関係とに関する。

本発明の第１の態様に従って、個々にアドレス可能なマトリクス素子の配列と、該マトリクス素子へアドレス信号を供給するドライバ回路とを有し、該ドライバ回路は、デジタル画素マトリクス素子信号をアナログ駆動レベルへ変換するデジタル−アナログ変換器回路構成を有し、該デジタル−アナログ変換器回路構成は、前記デジタルマトリクス素子信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、前記一対の電圧から及び前記デジタルマトリクス素子信号のビットの第２の組から得られるアナログ電圧レベルを供給する変換器配置とを有し、該変換器配置は、並列であって、交互に当該変換器配置の出力部へアナログ電圧レベルを供給するよう構成される第１及び第２のデジタル−アナログ変換器回路を有する、アクティブマトリクス配列装置が提供される。

この装置で、夫々の変換器配置は、望ましくはデジタル入力信号の最下位ビットのみに関して、２つのＤＡＣ回路を有する。

本発明は、レイアウト面積対利用可能な充電時間の相対的重要性に依存して、２つの異なる方法で利用され得る。通常、アナログ出力レベルは、マトリクス素子への供給の前に多重化される。

１つのアプローチで、マルチプレックス比は変更されず、代替的に使用される、本発明に従うＤＡＣごとの２つのＬＳＢ変換器回路の使用は、アクティブ（又は出力）相の間はバッファ増幅器の安定化時間を倍増し、また、セットアップ相で利用可能な時間を倍増する。これにより、夫々のＤＡＣが一対のＬＳＢＤＡＣを有する場合に、ＬＳＢＤＡＣ及びバッファ増幅器の総数は倍増する。しかし、マルチプレックス比は変更されないので、データラッチ及びＭＳＢ電圧選択器回路の数は同じままである。結果として、夫々のＤＡＣの面積の増大は、データラッチ及び電圧選択器回路がＤＡＣの面積のほとんどを占めるので、係数２よりもずっと小さい。要するに、所与のマルチプレックス比に関して、セットアップ相及びアクティブ相で利用可能な時間は、回路構成の規模を倍増させることなく倍増され得る。これは、１のマルチプレックス比、即ち、全ての列に１つのＤＡＣを適用する。このようにして、本発明は、多重化が利用されない場合でさえ、同じ利点を提供する。

第２の代替アプローチで、マルチプレックス比は、利用可能なセットアップ時間及びアクティブ時間を減少させることなく倍増され得る。マルチプレックス比の倍増は、データラッチ及びＭＳＢ電圧選択器の総数を半減させ、一方、ＬＳＢ容量性ＤＡＣ及びバッファ増幅器の総数は同じままである。これは、充電時間に影響を与えることなく、ＤＡＣによって占領される総体的な面積を著しく減少させる。

望ましくは、前記電圧選択器は、デジタル信号の最上位ビットを用いる抵抗性ＤＡＣである。しかし、ＬＳＢが、また、前記電圧選択器回路で使用されても良い。これは、電圧選択器回路がより複雑になる代わりに、第２の変換器へ利用可能な電圧の対の数を増大させることができる。

夫々のデジタル−アナログ変換器回路は、増幅器と、該増幅器の入力部へ接続されるスイッチコンデンサ入力配置とを有し、前記増幅器の出力部は、前記変換器配置の出力を供給する。

望ましくは、前記一対の電圧の夫々１つは、夫々の入力スイッチ配置を介して前記コンデンサ配置の各コンデンサの入力側へ結合され、前記コンデンサ配置の各コンデンサの出力側は、前記増幅器の入力部へ結合される。これは、所望の電圧を供給するための重み付けスイッチコンデンサ配置を提供する。前記コンデンサ配置の各コンデンサの入力側は、夫々のフィードバックスイッチを介して前記増幅器の出力部へ結合される。

このフィードバック配置は、前記変換器回路が、入力が接続を切られる場合でさえ出力を保持することを可能にする。これは、アクティブモードで、スイッチコンデンサ配置がフィードバックループにおいて接続され、入力電圧から分離されるためである。前記増幅器のフィードバックループに接続される場合に、電荷は、前記増幅器の出力電圧が適正な値に保たれるように、最初にこれらのコンデンサの間で共有され、次いで、これらのコンデンサで保持される。言い換えると、これは、１つの変換器回路が画素データをロードすることを可能にし、一方、他は画素を駆動する。これのために、夫々のフィードバックスイッチは同じタイミングで制御され、前記フィードバックスイッチは、前記入力スイッチが開いている場合にのみ閉じられる。

本発明の第２の態様に従って、個々にアドレス可能なマトリクス素子の配列と、該マトリクス素子へアドレス信号を供給するドライバ回路とを有し、該ドライバ回路は、デジタル画素マトリクス素子信号をアナログ駆動レベルへ変換するデジタル−アナログ変換器回路構成を有し、該デジタル−アナログ変換器回路構成は、前記デジタルマトリクス素子信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、前記一対の電圧から及び前記デジタルマトリクス素子信号のビットの第２の組から得られるアナログ電圧レベルを供給する変換器配置とを有し、該変換器配置は、増幅器と、該増幅器の入力部へ接続されるスイッチコンデンサ入力配置とを有し、前記増幅器の出力部は、前記変換器配置の出力を供給し、前記コンデンサ配置の各コンデンサの入力側は、夫々のフィードバックスイッチを介して前記増幅器の出力側へ結合される、アクティブマトリクス配列装置が提供される。

この場合もやはり、望ましくは、前記変換器配置は、並列であって、交互に当該変換器配置の出力部へアナログ電圧レベルを供給するよう構成される第１及び第２のデジタル−アナログ変換器回路を有する。

夫々の態様で、望ましくは、夫々のデジタル−アナログ変換器回路は、セットアップモード及びアクティブ（又は出力）モードの２つのモードで動作可能であり、前記第１及び第２のデジタル−アナログ変換器回路の一方が前記セットアップモードで動作する場合に、他方は前記アクティブ（又は出力）モードで動作する。夫々の重複しないクロック信号はモード制御を提供する。

望ましくは、前記第１のビットの組は最上位のビット（例えば、３。）を有し、前記第２の組はデジタル信号の最下位のビット（例えば、３。）を有する。

電圧選択器及び変換器配置は、複数のマトリクス素子へアナログ電圧レベルを供給するために使用可能であり、マルチプレクサ回路は、前記複数のマトリクス素子の間のスイッチングのために設けられる。

マルチプレックス比の増大は、列ドライバによって占有される総面積を低減する利点を有するが、最大マルチプレックス比は、前記増幅器の安定化時間によって制限される。本発明は、前記マルチプレックス比が係数２によって増大することを可能にする（例えば、３：１から６：１へ。）。このようにして、マルチプレックス比の倍増は、列ドライバの総面積が全体として著しく低減されるように、空間のほとんどを占める回路構成の規模を半減させる。

本発明は、また、デジタル信号をアナログ駆動レベルへ変換するデジタル−アナログ変換器回路構成であって、前記デジタル信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、前記一対の電圧から及び前記デジタルマトリクス素子信号のビットの第２の組から得られるアナログ電圧レベルを供給する変換器配置とを有し、該変換器配置は、並列であって、交互に当該変換器配置の出力部へアナログ電圧レベルを供給するよう構成される第１及び第２のデジタル−アナログ変換器回路を有する、デジタル−アナログ変換器回路構成を提供する。

本発明は、また、個々にアドレス可能なマトリクス素子の配列を有するアクティブマトリクス配列装置の前記マトリクス素子へアドレス信号を供給する方法であって、デジタルマトリクス素子信号のビットの第１の組に基づいて一対の電圧を選択するステップと、前記一対の電圧から及び前記デジタルマトリクス素子信号のビットの第２の組から得られるアナログ電圧レベルを供給するステップとを有し、前記アナログ電圧レベルは、並列な第１及び第２のデジタル−アナログ変換器回路によって交互に供給される、方法を提供する。

以下、添付の図面を参照して本発明の例を詳細に記載する。

本発明は、最下位ビットのための変換器配置が、並列であって、交互に変換器配置の出力部へアナログ電圧レベルを供給するよう構成される第１及び第２のデジタル−アナログ変換器回路を有するところのデジタル−アナログ変換器回路構成を提供する。

好ましい実施において、夫々のＤＡＣは、最下位ビット用の２つのスイッチコンデンサＤＡＣと、２つの対応するバッファ増幅器とを有する。

図３は、本発明のＤＡＣ回路のＬＳＢＤＡＣ部の一例を示す。

図３は、並列な第１及び第２のデジタル−アナログ変換器回路３０、３２の形をとるＬＳＢＤＡＣへ供給される３ビットのＬＳＢデータＤ０、Ｄ１、Ｄ２並びに電圧レールＶＨ及びＶＬを示す。これらはスイッチコンデンサＤＡＣ及びバッファ（“Ｃ−ＤＡＣ＋ｂｕｆｆ”）として夫々実施され、それらは逆位相で動作する。これは、ラッチ及びＭＳＢＤＡＣの数が同じままであることを可能にする。

図３で示されるように、２つのクロック信号は、夫々の回路３０、３２のリセット相及び出力相を制御するために使用され、これらは夫々の回路の交互動作を提供するために使用される。

回路３２は、ＣＫ１入力部へ入力されるセットアップ・クロック信号Ｓ１と、ＣＫ２入力部へ入力されるアクティブ・クロック信号Ａ１とを有する。回路３０は、ＣＫ１入力部へ入力されるセットアップ・クロック信号Ｓ２と、ＣＫ２入力部へ入力されるアクティブ・クロック信号Ａ２とを有する。

図３は、２つの回路３０、３２からの出力がアクティブ・クロック信号Ａ１、Ａ２によって制御されるスイッチを介して最終出力部へ交互に供給されるところの単一出力回路を示す。最も簡単な場合に、Ｓ１及びＡ１は、Ｓ１＝Ａ２及びＳ２＝Ａ１とともに、２つの位相の重ならないクロック信号である。

図４は、マトリクスディスプレイの６つの列を駆動するために多重化される夫々の回路３０、３２の出力を図解的に示す。６つの列は、このようにして両方の回路３０、３２によって制御され、夫々の回路３０、３２は、交互に動作しながら、３つの列へ出力を供給する。３：１のマルチプレックス比は、夫々の回路に関して与えられる。当然のことながら、変換器回路は並列であって、それは同じ入力へ接続され、夫々、変換器の入力と出力との間に設けられる。明らかなように、実際には２つの回路は、回路がその出力部で共に接続されないように、画素の異なる列に出力を供給する。語「並列」はこのような状況において理解されるべきである。

データラッチ及びＭＳＢＤＡＣの数を増大させることなく、ＤＡＣ回路のこの段のＬＳＢＤＡＣ及びバッファの数を倍増させることは、２つのバッファが独立して動作することができるように、２つのバッファの位相が反対であることを要する。

従って、第１の相の間、新しいＬＳＢデータ並びにＶＬ及びＶＨの値は、（そのセットアップ相にある）第１のＬＳＢＤＡＣ及びバッファ３０にサンプリングされ、一方、同時に、第２のＬＳＢＤＡＣ及びバッファ３２は、列の１つを駆動するアクティブモードにある。第２の相で、第１のＬＳＢＤＡＣ及びバッファ３０は、列の１つを駆動するアクティブモードにあり、一方、第２のＬＳＢＤＡＣ及びバッファ３２は、そのセットアップ相にあり、新しいＬＳＢデータ、ＶＬ及びＶＨの値をサンプリングしている。

第１の相の間、（ＭＳＢからの）ＶＨａ、ＶＬａ及びＤ０ａ、Ｄ１ａ及びＤ２ａは、第１のＬＳＢＤＡＣへ入力され、次いで、ＶＨｂ、ＶＬｂ、Ｄ０ｂ、Ｄ１ｂ及びＤ２ｂは、第２の相の間に第２のＬＳＢＤＡＣへ入力される。

この動作は、図２の従来の回路によっては達成され得ない。図３及び４で図解的に示されるＬＳＢＤＡＣの１つの実施例は図５に示される。

図５で示されるように、夫々のＬＳＢデジタル−アナログ変換器回路は、先と同じく、増幅器４０と、増幅器の入力部４４へ接続されたスイッチコンデンサ入力配置４２とを有する。増幅器４０の出力部は、ＬＳＢＤＡＣ変換器の出力を供給する。

コンデンサ配置は、２進重み付けコンデンサ・ラダー（ｌａｄｄａｒ）（Ｃ，２Ｃ，４Ｃ）を有し、電圧レールＶＬ、ＶＨの１つは、ＬＳＢデータＤ０〜Ｄ２に依存してこのラダーの各コンデンサの一方の端子へ接続される。全てが同じクロック信号Ｃｋ１によって制御される入力スイッチは、夫々のコンデンサの入力側へ電圧レールの１つ又は他を結合する。

更なるコンデンサＣ′は、先と同じくクロック信号Ｃｋ１によって制御されるスイッチによってタイミングを合わせられながら、増幅器の入力部４４へ低電圧レールＶＬを結合する。

コンデンサ配置（Ｃ′，Ｃ，２Ｃ，４Ｃ）の各コンデンサの入力側は、フィードバック経路４６で、夫々のフィードバックスイッチを介して増幅器４４の出力部へ結合される。夫々のフィードバックスイッチは、同じクロック信号Ｃｋ２により制御され、フィードバックスイッチは、入力スイッチが開いている場合にのみ閉じられる。

アクティブ相（Ｃｋ２がハイ）の間、コンデンサの入力側は、電圧レールＶＨ又はＶＬへ接続される必要はなく、同様に、ＬＳＢデータＤ０、Ｄ１及びＤ２は必要とされない。フィードバック経路４６は、各コンデンサの入力側に共通の電圧を発生させ、この共通の電圧は、フィードバック経路４６を介して出力部へ供給される所望のデジタル−アナログ変換を提供する。

アクティブモードで、２進重み付けコンデンサＣ′、Ｃ、２Ｃ及び４Ｃは、フィードバックループにおいて接続され、入力電圧から分離される。増幅器のフィードバックループに接続される場合に、充電は、増幅器の出力電圧が適正な値に保たれるように、最初にこれらのコンデンサの間で共有され、次いで、これらのコンデンサで保持される。

１つのＤＡＣがアクティブ相にある間、データは他のＤＡＣにロードされる。図５に示される増幅器は、この場合もやはり高利得信号入力反転増幅器である。これは、直列に接続された３つのより低い利得の反転増幅器を用いて達成される。これは既知の技術である。同じ機能は、また、正の入力が接地へ接続され、一方、コンデンサ及びフィードバックが増幅器の反転入力部へ接続されるところの差動入力演算増幅器を用いて達成される。

図６は、本発明の列の一例のアーキテクチャ全体を示す。

同じ参照番号が、図２〜４と同様に使用される。２つのＬＳＢ容量性ＤＡＣ及びバッファ３０、３２は、一対の入力ラッチ１２と、１つのＭＳＢＤＡＣ１４との間で共有されるように示される。

図７は、図１の従来の回路に関する可能なタイミング図であり、単一のスイッチコンデンサＤＡＣ／バッファ増幅器のためのセットアップ信号及びアクティブ信号を示す。これらの信号は、図２に（夫々）示されるＣｋ２及びＣｋ１信号である。アクティブ信号の夫々のパルスの間、出力は３つの多重化された出力のうちの１つへ供給される。「データ有効」タイミングラインは、バッファ増幅器の出力部におけるデータを表す。行選択ライン及びデータ有効タイミングラインにおける灰色の領域は、行選択期間の間に挿入されるブランキング期間である。

図８は、図４の回路に関する可能なタイミング図である。セットアップ期間及びアクティブ期間は、夫々、図７と同じ充電時間を有する。

“セットアップ１”及び“セットアップ２”の第１のパルスは、灰色で示されるブランキング期間の結果として、異なっている。ラインブランキング期間は、例えば、次のラインをアドレス指定する前に所与の値へ全ての列を予め充電するために、しばしば挿入される（しかし必須ではない。）。“アクティブ２”パルスは、（最小の遅延を有して）“セットアップ２”パルスの直後に続くべきである。しかし、“セットアップ１”パルスは、適切なデータ有効期間と同時に起こるべきである。これは、２つのパルスが、それらがラインブランキング期間と同時に起こる場合には異なっていることを意味する。ラインブランキング期間が必要とされないならば、パルス列“セットアップ１”及び“アクティブ２”は同一となりうる。同様に、ラインブランキングと共に使用するための代替のタイミング方式が存在する。

同じ行選択期間内で、出力は６つの列へ供給されるが、図１の回路の単一の１：３多重化形式と比較して回路規模が２倍にされるわけではない。

図９は、ディスプレイを駆動するための、デジタルビデオデータとマルチプレクサとの間をインターフェース接続する本発明のデジタル−アナログ変換器を用いる本発明のディスプレイ装置を示す。図９は、また、行ドライバ回路を示す。

本発明は、特に、列ドライバ回路構成が表示画素配列と同じ基板上に集積され、例えば、低温ポリシリコン技術のような画素配列と同じ技術を用いるところのディスプレイに適する。このようなディスプレイは、例えば、ＬＣＤディスプレイ又は電界発光（例えば、有機発光ダイオード。）ディスプレイであっても良い。しかし、本発明は、このような特定の用途に限定されず、ＤＡＣが他のマトリクス配列装置と同じ基板上に集積されるべきか否かにかかわらず、他の用途においてＤＡＣ回路の使用を見出す。

前出の詳細な例で、ＤＡＣは、６ビットデジタルデータを変換するために使用され、更に、３ビットは電圧レール選択のために使用され、３ビットはそれらのレールの間のレベル選択のために使用される。本発明は、当然、他のサイズのデジタルデータへ適用可能であり、更に、ＬＳＢとＭＳＢとの間の分割は等しい必要はない。

本発明は、特に、ＬＳＢからアナログレベルを得るＤＡＣの部分の実施に関する。ＤＡＣ回路の他の部分は、より詳細には記載されず、また、与えられる多数の代替の可能な実施を有する。しかし、変形例は当業者には明らかであろう。例えば、２段ラッチ配置を使用するＤＡＣが示されるが、これは全く必須ではない。同様に、予備充電回路の使用は必須ではなく、必要に応じて、予備充電回路の実施は当業者には日常的である。

前出の例で、２つのＬＳＢ変換器回路が使用され、これは、夫々の変換器回路が２つの異なる動作モードのために２つのクロック信号を必要とするように、必要とされるクロック信号の数を増大させることなく実施される。

本発明は２よりも多い並列なＬＳＢ変換器回路により実施され得るが、これは、回路の１つしか一度にＭＳＢＤＡＣ電圧レールを受け取らないことを可能にするよう、より複雑なタイミング配置を必要としうる。ＬＳＢＤＡＣ回路の数の増加は、より短い安定化時間を有するよう夫々の変換器回路に必要とされる面積を増大させ、あるいは、夫々の変換器回路の連続する出力間で必要とされる時間を増大させうるが、これは、先と同じく、列ごとに必要とされる回路面積において更なる低減をもたらしうる。このような更なる可能性は、また、請求される本発明の適用範囲内にあるよう意図される。

このようにして、詳細な例は、本発明の動作を説明するための１つの好ましい実施であり、請求される発明は、ディスプレイ用途及び非ディスプレイ用途の両方で、デジタル−アナログ変換器回路の多数の他の用途へ適用され得る。

既知のデジタル−アナログ変換器回路を示す。 図１の回路の１つの段をより詳細に示す。 本発明のデジタル−アナログ変換器回路段の第１の例を図解的に示す。 本発明のデジタル−アナログ変換器回路段の第２の例を図解的に示す。 図３及び４の回路の一部をより詳細に示す。 本発明のデジタル−アナログ変換器回路全体を示す。 ３：１の比で多重化された出力を有して、図１の回路の可能なタイミング図を示す。 図４の回路に関して本発明のタイミング図の一例を示す。 本発明のディスプレイ装置を示す。

Claims (21)

1. 個々にアドレス可能なマトリクス素子の配列と、該マトリクス素子へアナログ電圧レベルを供給するドライバ回路とを有し、
   該ドライバ回路は、デジタルマトリクス素子信号を前記アナログ電圧レベルへ変換する変換器回路を有し、
   該変換器回路は、前記デジタルマトリクス素子信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、前記一対の電圧及び前記デジタルマトリクス素子信号のビットの第２の組に基づき前記アナログ電圧レベルを生成する変換器配置とを有し、
   前記ビットの第１の組は、前記デジタルマトリクス素子信号の最上位のビットであり、前記ビットの第２の組は、前記デジタルマトリクス素子信号の最下位のビットであり、
   前記変換器配置は、交互に当該変換器配置の出力部に対して前記アナログ電圧レベルを生成する第１のデジタル−アナログ変換器及び第２のデジタル−アナログ変換器を有し、
   夫々のデジタル−アナログ変換器は、
   増幅器と、
   該増幅器の入力部へ接続され、複数のコンデンサを有するコンデンサ配置とを有し、
   前記一対の電圧は、夫々、複数のスイッチを介して前記複数のコンデンサの夫々へ結合され、前記複数のコンデンサの夫々の出力は、前記増幅器の前記入力部へ結合され、
   前記増幅器の出力部は、前記変換器配置の出力へ接続され、前記アナログ電圧レベルを供給し、
   前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが開いている間は閉じられ、前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが閉じられている間は開いている、アクティブマトリクス配列装置。
2. 前記複数のコンデンサの夫々の入力は、夫々のフィードバックスイッチを介して前記増幅器の前記出力部へ結合される、請求項１記載のアクティブマトリクス配列装置。
3. 前記フィードバックスイッチの夫々は、同じタイミングで制御され、
   前記フィードバックスイッチは、前記複数のスイッチが開いている場合にのみ閉じられる、請求項２記載のアクティブマトリクス配列装置。
4. 個々にアドレス可能なマトリクス素子の配列と、該マトリクス素子へアナログ電圧レベルを供給するドライバ回路とを有し、
   該ドライバ回路は、デジタルマトリクス素子信号を前記アナログ電圧レベルへ変換する変換器回路を有し、
   該変換器回路は、前記デジタルマトリクス素子信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、前記一対の電圧及び前記デジタルマトリクス素子信号のビットの第２の組に基づき前記アナログ電圧レベルを生成する変換器配置とを有し、
   前記ビットの第１の組は、前記デジタルマトリクス素子信号の最上位のビットであり、前記ビットの第２の組は、前記デジタルマトリクス素子信号の最下位のビットであり、
   前記変換器配置は、交互に当該変換器配置の出力部に対して前記アナログ電圧レベルを生成する第１のデジタル−アナログ変換器及び第２のデジタル−アナログ変換器を有し、夫々のデジタル−アナログ変換器は、増幅器と、該増幅器の入力部へ接続され、複数のコンデンサを有するコンデンサ配置とを有し、
   前記増幅器の出力部は、前記変換器配置の出力へ接続され、前記アナログ電圧レベルを供給し、
   前記複数のコンデンサの夫々の入力は、夫々のフィードバックスイッチを介して前記増幅器の前記出力部へ結合され、
   前記一対の電圧は、夫々、複数のスイッチを介して前記複数のコンデンサの夫々へ結合され、該複数のコンデンサの夫々の出力は、前記増幅器の前記入力部へ結合され、
   前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが開いている間は閉じられ、前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが閉じられている間は開いている、アクティブマトリクス配列装置。
5. 前記フィードバックスイッチの夫々は、同じタイミングで制御され、
   前記フィードバックスイッチは、前記複数のスイッチが開いている場合にのみ閉じられる、請求項４記載のアクティブマトリクス配列装置。
6. 前記第１のデジタル−アナログ変換器及び前記第２のデジタル−アナログ変換器は、充電モード及び出力モードの２つのモードで動作可能であり、
   前記第１のデジタル−アナログ変換器又は前記第２のデジタル−アナログ変換器のいずれか一方が前記充電モードで動作する場合に、他方は前記出力モードで動作する、請求項１乃至５のうちいずれか一項記載のアクティブマトリクス配列装置。
7. 前記第１のデジタル−アナログ変換器及び前記第２のデジタル−アナログ変換器のモードは、少なくとも１つの夫々のクロック信号によって制御される、請求項６記載のアクティブマトリクス配列装置。
8. 前記第１のデジタル−アナログ変換器及び前記第２のデジタル−アナログ変換器の対応するクロック信号は、重複しないハイレベルを有する、請求項７記載のアクティブマトリクス配列装置。
9. 前記変換器配置は、ｎが前記第２の組のビットの数である場合に、ｎビットのデジタル−アナログ変換用である、請求項１乃至８のうちいずれか一項記載のアクティブマトリクス配列装置。
10. 前記デジタルマトリクス素子信号は６ビットであり、
    前記第１の組及び前記第２の組は、夫々３ビットを有する、請求項１記載のアクティブマトリクス配列装置。
11. 前記変換器回路は、複数の電圧選択器及び複数の変換器配置を有する、請求項１乃至１０のうちいずれか一項記載のアクティブマトリクス配列装置。
12. １つの電圧選択器及び１つの変換器配置は、複数のマトリクス素子へアナログ電圧レベルを供給するためであり、
    当該アクティブマトリクス配列装置は、更に、夫々の電圧選択器及び変換器配置に関して、前記複数のマトリクス素子の間のスイッチングのためのマルチプレクサ回路を有する、請求項１１記載のアクティブマトリクス配列装置。
13. 前記一対の電圧は、抵抗器列の複数の出力電圧から選択される、請求項１乃至１２のうちいずれか一項記載のアクティブマトリクス配列装置。
14. アクティブマトリクスディスプレイを有する、請求項１乃至１３のうちいずれか一項記載のアクティブマトリクス配列装置。
15. ＬＣＤディスプレイを有する、請求項１４記載のアクティブマトリクス配列装置。
16. 電界発光ディスプレイ有する、請求項１４記載のアクティブマトリクス配列装置。
17. 前記ドライバ回路は、前記マトリクス素子の配列と同じ基板上に集積される、請求項１乃至１６のうちいずれか一項記載のアクティブマトリクス配列装置。
18. 前記ドライバ回路は、低温ポリシリコン加工により実施される、請求項１７記載のアクティブマトリクス配列装置。
19. デジタル信号をアナログ電圧レベルへ変換するデジタル−アナログ変換器回路構成であって、
    前記デジタル信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、
    前記一対の電圧及び前記デジタル信号のビットの第２の組に基づき前記アナログ電圧レベルを生成する変換器配置とを有し、
    前記ビットの第１の組は、前記デジタル信号の最上位のビットであり、前記ビットの第２の組は、前記デジタル信号の最下位のビットであり、
    前記変換器配置は、交互に当該変換器配置の出力部に対して前記アナログ電圧レベルを生成する第１のデジタル−アナログ変換器及び第２のデジタル−アナログ変換器を有し、
    夫々のデジタル−アナログ変換器は、
    増幅器と、
    該増幅器の入力部へ接続され、複数のコンデンサを有するコンデンサ配置とを有し、
    前記一対の電圧は、夫々、複数のスイッチを介して前記複数のコンデンサの夫々へ結合され、前記複数のコンデンサの夫々の出力は、前記増幅器の前記入力部へ結合され、
    前記増幅器の出力部は、前記変換器配置の出力へ接続され、前記アナログ電圧レベルを供給し、
    前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが開いている間は閉じられ、前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが閉じられている間は開いている、デジタル−アナログ変換器回路構成。
20. 夫々のデジタル−アナログ変換器は、スイッチコンデンサ回路を有する、請求項１９記載のデジタル−アナログ変換器回路構成。
21. デジタル信号をアナログ電圧レベルへ変換するデジタル−アナログ変換器回路構成であって、
    前記デジタル信号のビットの第１の組に基づいて一対の電圧を選択する電圧選択器と、
    前記一対の電圧及び前記デジタル信号のビットの第２の組に基づき前記アナログ電圧レベルを生成する変換器配置とを有し、
    前記ビットの第１の組は、前記デジタル信号の最上位のビットであり、前記ビットの第２の組は、前記デジタル信号の最下位のビットであり、
    前記変換器配置は、交互に当該変換器配置の出力部に対して前記アナログ電圧レベルを生成する第１のデジタル−アナログ変換器及び第２のデジタル−アナログ変換器を有し、夫々のデジタル−アナログ変換器は、増幅器と、該増幅器の入力部へ接続され、複数のコンデンサを有するコンデンサ配置とを有し、
    前記増幅器の出力部は、前記変換器配置の出力へ接続され、前記アナログ電圧レベルを供給し、
    前記複数のコンデンサの夫々の入力は、夫々のフィードバックスイッチを介して前記増幅器の前記出力部へ結合され、
    前記一対の電圧は、夫々、複数のスイッチを介して前記複数のコンデンサの夫々へ結合され、該複数のコンデンサの夫々の出力は、前記増幅器の前記入力部へ結合され、
    前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが開いている間は閉じられ、前記第１のデジタル−アナログ変換器の複数のスイッチは、前記第２のデジタル−アナログ変換器の複数のスイッチが閉じられている間は開いている、デジタル−アナログ変換器回路構成。

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