JP2006196573A - 半導体チップの製造方法及び半導体ウェハ - Google Patents
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Abstract
【解決手段】 複数の素子形成領域内に配置される半導体素子と、上記それぞれの素子形成領域を画定する分割領域内に配置されるTEGとを有する半導体ウェハにおいて、上記分割領域にその領域幅が部分的に拡大されたTEG配置部を形成し、当該TEG配置部に上記TEGを配置する。さらに、上記半導体ウェハに保護シートを貼り付けて、プラズマエッチングを施すことで、上記それぞれの素子形成領域を個片に分割して半導体チップを形成し、その後、上記保護テープを剥がすことで、上記分割領域内に残存しかつ上記保護テープに貼り付けられた状態の上記TEGを当該保護テープとともに除去する。
【選択図】 図3
Description
上記半導体ウェハにおいて、上記TEGが配置されるTEG配置部と、当該TEG配置部よりもその領域幅が縮小された領域幅縮小部とを含むように上記分割領域を配置して、上記それぞれの素子形成領域の配置を画定し、
当該半導体ウェハの上記第1の面において、当該画定された配置に基づいて、上記それぞれの素子形成領域内に上記半導体素子を形成するとともに、上記分割領域における上記
TEG配置部内に上記TEGを形成し、
上記半導体ウェハの上記第1の面において、上記TEGと接触するように保護シートを貼り付けて、
上記第1の面とは反対側の面である第2の面に、上記分割領域を画定するためのマスクを配置して、
上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第2の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割して、
上記プラズマエッチングにて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記TEG配置部内に残存しかつ上記保護シートに貼り付けられた状態の上記TEGの残部を、当該保護シートとともに除去することを特徴とする半導体チップの製造方法を提供する。
本発明の第3態様によれば、上記TEG配置部は、上記素子形成領域の角部に隣接して配置される第1態様又は第2態様に記載の半導体チップの製造方法を提供する。
上記第1分割領域と上記第2分割領域の少なくとも1つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第1分割領域及び上記第2分割領域の幅を部分的に拡大することで上記TEG配置部を形成して、上記分割領域の配置を行う第1態様に記載の半導体チップの製造方法を提供する。
上記分割領域は、上記TEGが配置されるTEG配置部と、当該TEG配置部よりもその領域幅が縮小された領域幅縮小部とを含み、
当該TEG配置部内に上記TEGが形成されているとともに、上記TEG配置部及び上記領域幅縮小部により画定された上記それぞれの素子形成領域内に上記半導体素子が形成されていることを特徴とする半導体ウェハを提供する。
上記分割領域は、隣接する上記それぞれの素子形成領域を第1の方向に分割する複数の第1分割領域と、当該第1の方向と直交する第2の方向に分割する複数の第2分割領域とを上記領域幅縮小部として含み、
上記第1分割領域と上記第2分割領域の少なくとも1つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第1分割領域及び上記第2分割領域の幅が部分的に拡大して形成された上記TEG配置部が配置されている第8態様に記載の半導体ウェハを提供する。
幅が、TEG3の幅寸法による制約(すなわち従来のようにTEG3の幅寸法よりも大きく形成しなければならないという制約)を受けることを防止することができる。
1a 回路形成面
1b 被処理面
2 半導体素子
3 TEG
4 保護シート
5 マスク層
5a 分割線用マスク除去部
5b マスク
5c マスクパターン
6 粘着シート
10 半導体チップ
11 真空容器
12 処理室
13 下部電極
14 上部電極
15 多孔質プレート
17 プラズマ発生用ガス供給部
19 排気ポンプ
20 高周波電源部
61、71 交差部
62、72 角部
63 R部
73 面取り部
101 プラズマ処理装置
R1、R4、R40、R50 素子形成領域
R2、R3、R30 分割領域
R21 領域幅縮小部
R22、R33 TEG配置部
R31 第1分割領域
R32 第2分割領域
Claims (10)
- 分割領域により画定される複数の素子形成領域内に配置される半導体素子と、上記分割領域内に配置されるTEG(テスト・エレメント・グループ)とを、半導体ウェハの第1の面において形成し、当該半導体ウェハに対して上記分割領域において上記各々の素子形成領域を個別に分割して、個片化された上記半導体素子を含む半導体チップを製造する方法であって、
上記半導体ウェハにおいて、上記TEGが配置されるTEG配置部と、当該TEG配置部よりもその領域幅が縮小された領域幅縮小部とを含むように上記分割領域を配置して、上記それぞれの素子形成領域の配置を画定し、
当該半導体ウェハの上記第1の面において、当該画定された配置に基づいて、上記それぞれの素子形成領域内に上記半導体素子を形成するとともに、上記分割領域における上記TEG配置部内に上記TEGを形成し、
上記半導体ウェハの上記第1の面において、上記TEGと接触するように保護シートを貼り付けて、
上記第1の面とは反対側の面である第2の面に、上記分割領域を画定するためのマスクを配置して、
上記保護シートが貼り付けられかつ上記マスクが配置された上記半導体ウェハにおける上記第2の面よりプラズマエッチングを施して、上記分割領域に該当する部分を除去することにより、上記各々の素子形成領域を上記個々の半導体チップとして分割して、
上記プラズマエッチングにて分割された上記それぞれの半導体チップから、上記保護シートを剥がすことで、上記TEG配置部内に残存しかつ上記保護シートに貼り付けられた状態の上記TEGの残部を、当該保護シートとともに除去することを特徴とする半導体チップの製造方法。 - 上記分割領域は、上記TEGの幅寸法よりも小さな幅を有する上記領域幅縮小部と、上記TEGの幅寸法よりも大きな幅寸法を有する上記TEG配置部とを含むように配置される請求項1に記載の半導体チップの製造方法。
- 上記TEG配置部は、上記素子形成領域の角部に隣接して配置される請求項1又は2に記載の半導体チップの製造方法。
- 上記それぞれの素子形成領域は矩形状の領域であって、上記分割領域は、隣接する上記それぞれの素子形成領域を第1の方向に分割する複数の第1分割領域と、当該第1の方向と直交する第2の方向に分割する複数の第2分割領域とを上記領域幅縮小部として含み、
上記第1分割領域と上記第2分割領域の少なくとも1つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第1分割領域及び上記第2分割領域の幅を部分的に拡大することで上記TEG配置部を形成して、上記分割領域の配置を行う請求項1に記載の半導体チップの製造方法。 - 上記それぞれの第1分割領域及び第2分割領域は、上記TEGの幅寸法よりも小さな幅寸法を有し、上記TEG配置部は、上記TEGの幅寸法よりも大きな幅寸法を有する請求項4に記載の半導体チップの製造方法。
- 上記交差部に面する上記それぞれの素子形成領域の上記角部が略凸状湾曲部となるように、上記TEG配置部を形成する請求項4又は5に記載の半導体チップの製造方法。
- 上記交差部に面する上記それぞれの素子形成領域の上記角部の面取りを行って、上記TEG配置部を形成する請求項4又は5に記載の半導体チップの製造方法。
- 複数の素子形成領域内に配置される半導体素子と、上記それぞれの素子形成領域を画定する分割領域内に配置されるTEG(テスト・エレメント・グループ)とを有する半導体ウェハであって、
上記分割領域は、上記TEGが配置されるTEG配置部と、当該TEG配置部よりもその領域幅が縮小された領域幅縮小部とを含み、
当該TEG配置部内に上記TEGが形成されているとともに、上記TEG配置部及び上記領域幅縮小部により画定された上記それぞれの素子形成領域内に上記半導体素子が形成されていることを特徴とする半導体ウェハ。 - 上記分割領域は、上記TEGの幅寸法よりも小さな幅を有する上記領域幅縮小部と、上記TEGの幅寸法よりも大きな幅寸法を有する上記TEG配置部とを含むように形成されている請求項8に記載の半導体ウェハ。
- 上記それぞれの素子形成領域は矩形状の領域であり、
上記分割領域は、隣接する上記それぞれの素子形成領域を第1の方向に分割する複数の第1分割領域と、当該第1の方向と直交する第2の方向に分割する複数の第2分割領域とを上記領域幅縮小部として含み、
上記第1分割領域と上記第2分割領域の少なくとも1つの交差部において、当該交差部に面する上記それぞれの素子形成領域の角部をその内側に後退させるように上記第1分割領域及び上記第2分割領域の幅が部分的に拡大して形成された上記TEG配置部が配置されている請求項8に記載の半導体ウェハ。
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