JP2015095509A - ウェーハの加工方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 43
- 239000002346 layers by function Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims abstract description 12
- 239000012530 fluid Substances 0.000 claims abstract description 11
- 238000005507 spraying Methods 0.000 claims abstract description 6
- 238000003672 processing method Methods 0.000 claims description 10
- 235000012431 wafers Nutrition 0.000 abstract description 74
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000003082 abrasive agent Substances 0.000 abstract description 2
- 238000000638 solvent extraction Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005422 blasting Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002161 passivation Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920006254 polymer film Polymers 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000010445 mica Substances 0.000 description 1
- 229910052618 mica group Inorganic materials 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3046—Mechanical treatment, e.g. grinding, polishing, cutting using blasting, e.g. sand-blasting
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
- H01L21/784—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
【課題】基板の表面に機能層が積層されたウェーハをデバイスごとのチップに分割する際に、機能層が剥離するのを防ぐ。【解決手段】マスク形成ステップにおいて、ウェーハ１０の機能層１２が形成されていない裏面にデバイス１３が形成されている領域を被覆するマスク５０を形成し、溝形成ステップにおいて、ウェーハ１０の表面側に、砥材を含む流体を噴射することにより、ストリートに沿って機能層１２を分断する分断溝を形成し、エッチングステップにおいて、ウェーハ１０を表面側からドライエッチングすることにより、ストリートに沿ってエッチング溝１６を形成する。機能層１２が剥離してデバイス１３が損傷するのを防ぐことができるとともに、一度に広範囲を加工することができるため、生産性が向上する。【選択図】図６
Description
本発明は、基板に機能層を積層してデバイスを形成したウェーハを分割するウェーハの加工方法に関する。
半導体ウェーハには、シリコンなどで形成された基板の表面に低誘電率絶縁体被膜（low-k膜）などを積層して機能層を形成し、デバイスを形成したものがある。low-k膜には、例えば、SiO2やSiOFなどの無機膜、ポリイミド系高分子やパリレン系高分子などの高分子膜、SiOCなどの有機膜などがある。
low-k膜は、雲母のように非常に脆いため、low-k膜を有するウェーハを切削ブレードで切削すると、low-k膜が剥離して、デバイスが損傷する場合がある。そこで、レーザビームの照射によりストリートに沿って切削ブレードの幅よりも広い間隔で２条のレーザ加工溝を形成してlow-k膜を分断し、その後、２条のレーザ加工溝の間を切削ブレードで切削することにより、low-k膜の剥離をレーザ加工溝までで止め、デバイスに影響を及ぼすのを防ぐ加工方法が提案されている（例えば、特許文献１参照）。
しかし、特許文献１に記載された加工方法には、以下に挙げる問題がある。
（１）機能層を分断するために、１本のストリートにつき２条のレーザ加工溝を形成する必要があり、生産性が低い。
（２）１本のストリートにつき２条のレーザ加工溝を形成するには、レーザビームを少なくとも２度照射する必要があるため、ウェーハに熱歪みが残留してデバイスチップの抗折強度が低下する。
（３）切削ブレードの幅よりも広い間隔で２条のレーザ加工溝を形成するため、ストリートの幅を広くする必要があり、１枚のウェーハに形成できるデバイスの数が減少する。
（４）機能層の表面にはSiO2、SiO、SiN、SiONなどを含むパシベーション膜が形成されているため、レーザビームがパシベーション膜を透過して機能層の内部に達する。この結果、機能層にレーザビームが吸収されることにより発生した熱がパシベーション膜の内側に一時的に閉じ込められて横方向に広がり、回路が形成され密度が低いデバイス側に剥離が生じる場合がある。
（１）機能層を分断するために、１本のストリートにつき２条のレーザ加工溝を形成する必要があり、生産性が低い。
（２）１本のストリートにつき２条のレーザ加工溝を形成するには、レーザビームを少なくとも２度照射する必要があるため、ウェーハに熱歪みが残留してデバイスチップの抗折強度が低下する。
（３）切削ブレードの幅よりも広い間隔で２条のレーザ加工溝を形成するため、ストリートの幅を広くする必要があり、１枚のウェーハに形成できるデバイスの数が減少する。
（４）機能層の表面にはSiO2、SiO、SiN、SiONなどを含むパシベーション膜が形成されているため、レーザビームがパシベーション膜を透過して機能層の内部に達する。この結果、機能層にレーザビームが吸収されることにより発生した熱がパシベーション膜の内側に一時的に閉じ込められて横方向に広がり、回路が形成され密度が低いデバイス側に剥離が生じる場合がある。
本発明は、上記問題を解決して、ウェーハをデバイスごとのチップに分割する際に、機能層が剥離してデバイスが損傷するのを防ぐことを目的とする。
本発明に係るウェーハの加工方法は、基板の表面に積層された機能層によって複数のデバイスが形成されたウェーハを該複数のデバイスを区画する複数のストリートに沿って分割するウェーハの加工方法であって、ウェーハの該表面の該機能層上に、該複数のデバイスに対応した領域を被覆するマスクを形成するマスク形成ステップと、該マスク形成ステップを実施した後、ウェーハの該表面に砥材を含む流体を噴射し、該複数のストリートに沿って該機能層を分断する溝を形成する溝形成ステップと、該溝形成ステップを実施した後、ウェーハの該表面から該ストリートに沿ってドライエッチングを施すエッチングステップと、を備えている。
上記ウェーハの加工方法では、前記エッチングステップにおいて、前記ストリートに沿ってウェーハの裏面に至らないエッチング溝を形成し、該エッチングステップを実施した後、ウェーハの該裏面を研削して所定の厚みへと薄化する薄化ステップを更に備えることが好ましい。
また、前記エッチングステップを実施した後、前記機能層上から前記マスクを除去するマスク除去ステップを更に備えることが好ましい。
本発明に係るウェーハの加工方法は、ウェーハの表面にストリートを露出させた状態でマスクを形成し、砥材を含む流体をウェーハの表面に噴射することでストリートに沿って機能層を分断し、その後、同一のマスクを使用してストリートに沿ってドライエッチングを行うため、以下に挙げる作用効果を奏する。
（１）ストリート１本につき複数のレーザ加工溝を形成する必要がない上に、砥材を含む流体の噴射及びドライエッチングにより一度に広範囲を加工することができるため、レーザビームの照射による加工よりも、生産性が向上する。特に、大口径でチップサイズが小さいウェーハの場合は、ストリートの数が多いため、生産性向上効果がより顕著に現れる。
（２）また、レーザビームの照射によるレーザ加工溝の形成を行わないため、レーザビームが吸収されて発生した熱が機能層の内部に閉じ込められることがなく、デバイス側に剥離が生じるのを防ぐことができるとともに、ウェーハに熱歪みが残留せず、デバイスチップの抗折強度の低下を防ぐことができる。
（３）ウェーハの表面からレーザビームを照射せず、砥材を含む流体の噴射及びドライエッチングによってストリートに沿った加工を行うため、ストリートの幅を広くする必要がなく、１枚のウェーハに形成できるデバイスの数を増やすことができるとともに、ストリートが直線状に形成されていないウェーハの分断も可能となるため、矩形以外の形状のデバイスや異なるサイズのデバイスを有するウェーハの加工も可能となる。
（４）溝形成ステップ及びエッチングステップでは、デバイスに対応する領域がマスクで被覆されているため、ウェーハの表面を改めて保護する必要がない。
（１）ストリート１本につき複数のレーザ加工溝を形成する必要がない上に、砥材を含む流体の噴射及びドライエッチングにより一度に広範囲を加工することができるため、レーザビームの照射による加工よりも、生産性が向上する。特に、大口径でチップサイズが小さいウェーハの場合は、ストリートの数が多いため、生産性向上効果がより顕著に現れる。
（２）また、レーザビームの照射によるレーザ加工溝の形成を行わないため、レーザビームが吸収されて発生した熱が機能層の内部に閉じ込められることがなく、デバイス側に剥離が生じるのを防ぐことができるとともに、ウェーハに熱歪みが残留せず、デバイスチップの抗折強度の低下を防ぐことができる。
（３）ウェーハの表面からレーザビームを照射せず、砥材を含む流体の噴射及びドライエッチングによってストリートに沿った加工を行うため、ストリートの幅を広くする必要がなく、１枚のウェーハに形成できるデバイスの数を増やすことができるとともに、ストリートが直線状に形成されていないウェーハの分断も可能となるため、矩形以外の形状のデバイスや異なるサイズのデバイスを有するウェーハの加工も可能となる。
（４）溝形成ステップ及びエッチングステップでは、デバイスに対応する領域がマスクで被覆されているため、ウェーハの表面を改めて保護する必要がない。
エッチングステップにおいて、ストリートに沿ってウェーハの裏面に至らないエッチング溝を形成し、エッチングステップを実施した後、ウェーハの裏面を研削して所定の厚みへと薄化すれば、エッチング溝がウェーハの裏面側に達していなくても、ウェーハを分断することができる。
エッチングステップを実施した後、マスク除去ステップで機能層上からマスクを除去するため、マスク形成ステップで形成したマスクを、溝形成ステップだけでなく、エッチングステップでも利用することができ、エッチング専用のマスクを形成する必要がないので、工程数を減らすことができる。
図１に示すウェーハ１０は、その表面１０２側に、複数のデバイス１３が形成されている。各デバイス１３は、±Ｘ方向及び±Ｙ方向に形成された複数のストリート１４によって区画された領域に形成されている。
図２に示すように、デバイス１３は、low-k膜やパシベーション膜などを積層した機能層１２により形成されている。機能層１２は、シリコン等で形成された円板状の基板１１の表面１１２上に積層されており、その厚さは、例えば１０μｍである。low-k膜には、例えば、SiO2やSiOFなどの無機膜、ポリイミド系高分子やパリレン系高分子などの高分子膜、SiOCなどの有機膜などがある。
パシベーション膜は、図２に示す機能層１２の最も上（＋Ｚ）側に形成され、SiO2、SiO、SiN、SiONなどを含んでいる。機能層１２は表面１０２側において露出している。一方、機能層１２の裏側においては基板１１の裏面１０１が露出している。表面１０２においては、デバイス１３が形成されている領域とストリート１４とで高さが異なっている。なお、デバイス１３が形成されている領域と、ストリート１４とは、高さが同じであってもよい。
このようなウェーハ１０をストリート１４に沿って分断することにより、デバイス１３ごとに分割し、複数のデバイスチップを製造する。具体的な手順は、以下に示すとおりである。
（１）マスク形成ステップ
図３に示すように、ウェーハ１０の表面１０２側に露出した機能層１２のうち、デバイス１３が形成されている領域にマスク５０を形成し、ストリート１４にはマスク５０を形成しない。例えば、ウェーハ１０の表面１０２にフォトレジストを塗布し、所定のパターンでフォトマスクした状態で露光して現像することにより、ストリート１４に対応する領域に塗布されたフォトレジストを除去し、デバイス１３に対応する領域にレジスト膜を残してマスク５０とし、デバイス１３に対応する領域を被覆する。
図３に示すように、ウェーハ１０の表面１０２側に露出した機能層１２のうち、デバイス１３が形成されている領域にマスク５０を形成し、ストリート１４にはマスク５０を形成しない。例えば、ウェーハ１０の表面１０２にフォトレジストを塗布し、所定のパターンでフォトマスクした状態で露光して現像することにより、ストリート１４に対応する領域に塗布されたフォトレジストを除去し、デバイス１３に対応する領域にレジスト膜を残してマスク５０とし、デバイス１３に対応する領域を被覆する。
（２）溝形成ステップ
マスク形成ステップを実施した後、図４に示すように、ウェーハ１０の上方に配置した噴射手段７０から流体７２をウェーハ１０に噴射する。流体７２は、例えば圧縮エアーや液体などであり、ホワイトアルミナ、セリア、シリカなどの砥材を含んでいる。流体７２や砥材の種類、砥材の径などは、機能層１２の材質や、必要とされる加工品質などに応じて適宜選定される。噴射手段７０の噴射口は、一つに限らず、複数であってもよい。
マスク形成ステップを実施した後、図４に示すように、ウェーハ１０の上方に配置した噴射手段７０から流体７２をウェーハ１０に噴射する。流体７２は、例えば圧縮エアーや液体などであり、ホワイトアルミナ、セリア、シリカなどの砥材を含んでいる。流体７２や砥材の種類、砥材の径などは、機能層１２の材質や、必要とされる加工品質などに応じて適宜選定される。噴射手段７０の噴射口は、一つに限らず、複数であってもよい。
ウェーハ１０の表面１０２に対して砥材を含む流体を噴射することにより、図５に示すように、マスク５０で被覆されていない領域、すなわちストリート１４に沿って、機能層１２を分断する分断溝１７が形成される。このようにしてブラスト加工により分断溝１７を形成するため、ストリート１４上にＴＥＧ（Test Element Group）がある場合など、機能層１２のストリート１４に対応する部分に金属が含まれている場合であっても、機能層１２を分断することができる。なお、分断溝１７は、少なくとも機能層１２を分断すればよく、基板１１を侵食してもよいし、機能層１２だけを削り基板１１は侵食していなくてもよい。
（３）エッチングステップ
溝形成ステップを実施した後、図６に示すように、ウェーハ１０を表面１０２側からドライエッチングすることにより、マスク５０が被覆されていない領域にエッチング溝１６を形成する。ドライエッチングには、例えば、特許文献２に記載のプラズマエッチング装置を用いることができる。
溝形成ステップを実施した後、図６に示すように、ウェーハ１０を表面１０２側からドライエッチングすることにより、マスク５０が被覆されていない領域にエッチング溝１６を形成する。ドライエッチングには、例えば、特許文献２に記載のプラズマエッチング装置を用いることができる。
エッチングガスは、基板１１の材質に応じて適宜選択される。例えば、基板１１がシリコンの場合は、SF6、NF3、XeF2などを用いる。例えば、条件Ａとして、SF6ガスを１分間につき１５００ｃｃ供給し、プラズマ発生部に３０００Ｗの高周波電力を印加し、基板側に３００Ｗの高周波電力を印加する。条件Ｂとして、C4F8ガスを１分間につき１０００ｃｃ供給し、プラズマ発生部に３０００Ｗの高周波電力を印加し、基板側に０Ｗの高周波電力を印加する。処理圧力を１０Ｐａとし、条件Ａを０．６秒間、条件Ｂを０．４秒間、交互に繰り返してシリコン基板をエッチングする。条件Ａのときにシリコンが高速にエッチングされ、条件Ｂのときにエッチングされた部分の側壁に保護膜が形成されるので、高いアスペクト比でシリコンを高速にエッチングすることができる。これを４分間続けると、シリコン基板を１００μｍエッチングすることができる。
このようにしてエッチングを行うことにより、エッチング溝１６が、分断溝１７に連続してストリート１４に沿って形成される。エッチング溝１６の深さは、少なくとも、製造すべきデバイスチップの仕上がり厚さ（例えば１００μｍ）以上であればよく、基板１１の裏面１０１にまで至らない深さでもよい。
このように、ブラスト加工とドライエッチングとを組み合わせることにより、分断溝１７と連続したエッチング溝１６を形成する。機能層１２はエッチングされないため、ブラスト加工で分断するが、ブラスト加工は、アスペクト比（溝幅：溝深さ）が１：１〜１：２程度であるため、深い溝を形成することはできない。一方、機能層１２を分断した後は、ブラスト加工ではなく、ドライエッチングで溝を形成することにより、比較的深い溝を精度良く形成することができる。
（４）マスク除去ステップ
図７に示すように、ウェーハ１０の機能層１２上からマスク５０を除去する。例えば、フォトレジスト膜リムーバーを用いて、マスク５０を除去する。マスク形成ステップで形成したマスク５０を、溝形成ステップだけでなく、エッチングステップでも利用し、その後、除去するため、エッチング専用のマスクを形成する必要がなく、工程数を減らすことができる。
図７に示すように、ウェーハ１０の機能層１２上からマスク５０を除去する。例えば、フォトレジスト膜リムーバーを用いて、マスク５０を除去する。マスク形成ステップで形成したマスク５０を、溝形成ステップだけでなく、エッチングステップでも利用し、その後、除去するため、エッチング専用のマスクを形成する必要がなく、工程数を減らすことができる。
（５）薄化ステップ
エッチングステップを実施した後、例えば、図８に示す研削装置４０を用いて、ウェーハ１０の裏面１０１を研削して所定の厚みへと薄化する。この研削装置４０は、被加工物を保持し回転軸４１９を中心として回転する保持手段４１と、保持手段４１に保持された被加工物を研削する研削手段４２とを備えている。研削手段４２は、回転軸４２９を中心として回転するスピンドル４２１と、スピンドル４２１の下端に連結されたマウント４２２とを備えている。マウント４２２には、下面に研削砥石４３１が固着されたホイール４３が装着される。
エッチングステップを実施した後、例えば、図８に示す研削装置４０を用いて、ウェーハ１０の裏面１０１を研削して所定の厚みへと薄化する。この研削装置４０は、被加工物を保持し回転軸４１９を中心として回転する保持手段４１と、保持手段４１に保持された被加工物を研削する研削手段４２とを備えている。研削手段４２は、回転軸４２９を中心として回転するスピンドル４２１と、スピンドル４２１の下端に連結されたマウント４２２とを備えている。マウント４２２には、下面に研削砥石４３１が固着されたホイール４３が装着される。
ウェーハＷの裏面１０１の研削にあたり、デバイス１３を保護するために、表面１０２に、表面保護シートなどの表面保護部材３１を貼着する。そして、保持手段４１において表面保護部材３１側を保持する。表面保護部材３１は、ガラスやシリコンなどのハードプレートであってもよい。
次に、スピンドル４２１を回転させながら研削手段４２を下降させていき、保持手段４１によって保持され露出した裏面１０１に回転する研削砥石４３１を接触させることで、裏面１０１を研削する。ウェーハ１０の厚さが、製造すべきデバイスチップの仕上がり厚さ（例えば１００μｍ）になるまで薄化された時点で、研削を終了する。このようにして裏面１０２を研削すると、図９に示すように、エッチング溝１６がウェーハ１０の裏面１０１側に露出し、エッチング溝１６によってウェーハ１０がデバイス１３ごとに分割されて、複数のデバイスチップ１９が形成される。
（７）転写ステップ
図１０に示すように、表面保護部材３１に貼着されたデバイスチップ１９の裏面１０１側からテープ３３を貼着する。テープ３３の外周部にはフレーム３２に貼着されており、デバイスチップ１９は、テープ３３を介して、フレーム３２に支持される。そして、テープ３３が貼着された側を下に、表面保護部材３１が貼着された側を上にして、デバイスチップ１９の表面１０２側から表面保護部材３１を剥離して除去する。このようにして、デバイス１９が表面保護部材３１からテープ３３に転写され、デバイスチップ１９の表面１０２側を露出させたのち、テープ３３からデバイスチップ１９をピックアップする。
図１０に示すように、表面保護部材３１に貼着されたデバイスチップ１９の裏面１０１側からテープ３３を貼着する。テープ３３の外周部にはフレーム３２に貼着されており、デバイスチップ１９は、テープ３３を介して、フレーム３２に支持される。そして、テープ３３が貼着された側を下に、表面保護部材３１が貼着された側を上にして、デバイスチップ１９の表面１０２側から表面保護部材３１を剥離して除去する。このようにして、デバイス１９が表面保護部材３１からテープ３３に転写され、デバイスチップ１９の表面１０２側を露出させたのち、テープ３３からデバイスチップ１９をピックアップする。
以上のように、ウェーハ１０を、切削ブレードで分断するのではなく、表面１０２にストリート１４を露出させた状態でマスク５０を形成し、砥材を含む流体７２をウェーハの表面に噴射することで機能層１２を分断し、その後、同一のマスク５０を使用してストリート１４に沿ってドライエッチングを行うため、low-k膜が剥離してデバイス１３が損傷するのを防ぐことができる。
溝形成ステップではブラスト加工により分断溝１７を形成し、エッチングステップではドライエッチングによりエッチング溝１６を形成するため、従来のようにストリート１本につき複数の加工溝を形成する必要がない上に、一度に広範囲を加工することができるため、レーザ加工や切削加工よりも、生産性が向上する。特に、ウェーハ１０が大口径（例えばφ４５０ｍｍ以上）でデバイスチップ１９が小チップ（例えば１ｍｍ角以下）である場合のようにストリート１４の数が多い場合には、レーザ加工や切削加工に要する時間よりも加工時間が短くなるため、大幅に生産性が向上する。
low-k膜の剥離を防ぐためにレーザ加工溝を形成する必要がないため、レーザビームが吸収されて発生した熱が機能層１２の内部に閉じ込められることがなく、デバイス１３側に剥離が生じるのを防ぐことができるとともに、ウェーハ１０に熱歪みが残留せず、デバイスチップ１９の抗折強度の低下を防ぐことができる。また、ウェーハの表面からレーザビームを照射しないため、ストリート１４の幅を広げる必要がないので、１枚のウェーハ１０から製造できるデバイスチップ１９の数を増やすことができる。
ブラスト加工やドライエッチングは、切削やレーザ加工と異なり、マスク５０によりマスクする部分の形状を柔軟に設定することができる。したがって、ストリート１４が直線でなく、曲線であってもよいので、デバイスチップ１９の形状は、矩形状に限られない。１枚のウェーハ１０上に、大きさの異なるデバイス１３を配置することもできる。このように、デバイス１３の配置の設計自由度が高くなるため、１枚のウェーハ１０から製造できるデバイスチップ１９の数を増やすことができる。
なお、マスク除去ステップは、エッチングステップの後に実行すればよいため、ウェーハ１０を薄化してデバイスチップ１９に分割した後にマスク５０を除去してもよい。例えば、転写ステップでデバイスチップ１９をテープ３３に転写して表面保護部材３１を除去した後に、マスク５０を除去してもよい。
薄化ステップは、エッチングステップの後ではなく、エッチングステップの前に実行してもよい。例えば、最初に、ウェーハ１０の表面１０２側に表面保護部材３１を貼着し、ウェーハ１０を裏面１０１側から研削して薄化する。次に、薄化したウェーハ１０をテープ３３に転写して、ウェーハ１０の表面１０２側を露出させる。その後、露出したウェーハ１０の表面１０２側にマスク５０を形成し、ブラスト加工及びエッチング加工により、分断溝１７及びエッチング溝１６を形成する。この場合、薄化されたウェーハ１０の裏面１０１側にエッチング溝１６が達した時点で、ウェーハ１０が分割される。なお、エッチング溝１６がウェーハ１０の裏面１０１側に到達するわずかに手前でエッチングを終了し、ウェーハ１０に外力を付与するなどして、ウェーハ１０を分割する構成であってもよい。
１０ ウェーハ、１０１ 裏面、１０２ 表面、
１１ 基板、１２ 機能層、１３ デバイス、
１４ ストリート、１６ エッチング溝、１７ 分断溝、
１８ 改質層、１９ デバイスチップ、
３１ 表面保護部材、３２ フレーム、３３ テープ、
４０ 研削装置、４１ 保持手段、４１９ 回転軸、
４２ 研削手段、４２１ スピンドル、４２２ マウント、４２９ 回転軸、
４３ ホイール、４３１ 研削砥石、
５０ マスク、７０ 噴射手段、７２ 流体、
９０ 外力付与装置、
９１ 支持手段、９２ 載置手段、９３ 把持手段、９４ 移動手段
１１ 基板、１２ 機能層、１３ デバイス、
１４ ストリート、１６ エッチング溝、１７ 分断溝、
１８ 改質層、１９ デバイスチップ、
３１ 表面保護部材、３２ フレーム、３３ テープ、
４０ 研削装置、４１ 保持手段、４１９ 回転軸、
４２ 研削手段、４２１ スピンドル、４２２ マウント、４２９ 回転軸、
４３ ホイール、４３１ 研削砥石、
５０ マスク、７０ 噴射手段、７２ 流体、
９０ 外力付与装置、
９１ 支持手段、９２ 載置手段、９３ 把持手段、９４ 移動手段
Claims (3)
- 基板の表面に積層された機能層によって複数のデバイスが形成されたウェーハを該複数のデバイスを区画する複数のストリートに沿って分割するウェーハの加工方法であって、
ウェーハの該表面の該機能層上に、該複数のデバイスに対応した領域を被覆するマスクを形成するマスク形成ステップと、
該マスク形成ステップを実施した後、ウェーハの該表面に砥材を含む流体を噴射し、該複数のストリートに沿って該機能層を分断する溝を形成する溝形成ステップと、
該溝形成ステップを実施した後、ウェーハの該表面から該ストリートに沿ってドライエッチングを施すエッチングステップと、
を備えたウェーハの加工方法。 - 前記エッチングステップでは、前記ストリートに沿ってウェーハの裏面に至らないエッチング溝を形成し、
該エッチングステップを実施した後、ウェーハの該裏面を研削して所定の厚みへと薄化する薄化ステップを更に備えた、請求項１記載のウェーハの加工方法。 - 前記エッチングステップを実施した後、前記機能層上から前記マスクを除去するマスク除去ステップを更に備えた、請求項１または２記載のウェーハの加工方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2013232911A JP6302644B2 (ja) | 2013-11-11 | 2013-11-11 | ウェーハの加工方法 |
| US14/525,848 US9236264B2 (en) | 2013-11-11 | 2014-10-28 | Wafer processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013232911A JP6302644B2 (ja) | 2013-11-11 | 2013-11-11 | ウェーハの加工方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015095509A true JP2015095509A (ja) | 2015-05-18 |
| JP6302644B2 JP6302644B2 (ja) | 2018-03-28 |
Family
ID=53044131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013232911A Active JP6302644B2 (ja) | 2013-11-11 | 2013-11-11 | ウェーハの加工方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9236264B2 (ja) |
| JP (1) | JP6302644B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6302644B2 (ja) | 2018-03-28 |
| US20150132925A1 (en) | 2015-05-14 |
| US9236264B2 (en) | 2016-01-12 |
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Legal Events
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| R250 | Receipt of annual fees |
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