JP3726711B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3726711B2 JP3726711B2 JP2001164775A JP2001164775A JP3726711B2 JP 3726711 B2 JP3726711 B2 JP 3726711B2 JP 2001164775 A JP2001164775 A JP 2001164775A JP 2001164775 A JP2001164775 A JP 2001164775A JP 3726711 B2 JP3726711 B2 JP 3726711B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- pad
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体装置に関し、特に、ウエハの良否判定を行うためにウエハの所定領域にＴＥＧ（テストエレメンタリグループ）が挿入される半導体装置に関する。
【０００２】
【従来の技術】
一般に、半導体装置を製造するためには多数の工程を経なければならないので、初期の段階でウエハの良否を検査することにより、不良ウエハを製造工程から排除することが望ましい。このため、ウエハの所定領域に、ＴＥＧ（テストエレメンタリグループ）と呼ばれるウエハ検査用の素子が形成されることが多い。
【０００３】
図８に、このようなＴＥＧが形成されたウエハを示す。図８の（ａ）に示す１枚のウエハ１０は、ダイシングにより細かく切断されて、多数のチップ１１に分割される。このため、図８の（ｂ）に示すように、多数のチップ領域の間には、ダイシングのための目印となるダイシングライン１２が描かれている。このように、ウエハにおいてチップ領域を区分する領域は、目印等を描くために利用することができるので、スクライブ領域と呼ばれる。ＴＥＧは、図８の（ｂ）において参照番号１３で示すように、スクライブ領域の中の所定の領域に形成される。以下においては、ＴＥＧが形成される領域をスクライブＴＥＧ領域と呼ぶことにする。
【０００４】
従来は、スクライブＴＥＧ領域にトランジスタ等の回路素子を形成し、これらの回路素子自体の特性を測定することにより、ウエハの良否を判定していた。このような従来の半導体装置において、スクライブＴＥＧ領域に形成された回路素子の例を図９に示す。
【０００５】
図９においては、例として２つのトランジスタＱ１及びＱ２が示されている。トランジスタＱ１及びＱ２のゲートＧはゲートパッドに接続され、ソースＳはソースパッドに接続されている。また、トランジスタＱ１のドレインＤはドレインパッドＡに接続され、トランジスタＱ２のドレインＤはドレインパッドＢに接続されている。計測器（ＩＣテスタ等）にケーブルを介して接続されたプローブをこれらのパッドに当てることにより、トランジスタＱ１及びＱ２の特性を測定することができる。この測定は、回路素子に直流電圧をかけて、回路素子に発生する直流電圧又は直流電流を測定するものであり、ＤＣ検査と呼ばれている。トランジスタについて測定すべき特性としては、オフ時のドレイン電流ＩOFF、オン時のドレイン電流ＩON、利得係数β、ゲート・ソース間しきい電圧ＶTH等が挙げられる。
【０００６】
【発明が解決しようとする課題】
ところで、実際に使用されるチップにおいて複数のトランジスタを組み合わせて構成される回路の遅延時間は、各素子における寄生容量や拡散抵抗の変動により大きく変化する。しかしながら、スクライブＴＥＧ領域に形成されたトランジスタの寄生容量や拡散抵抗を計測器で測定しようとしても、ケーブルやプローブの浮遊容量や損失抵抗の影響を受けるので測定が困難である。従って、従来の半導体装置においては、初期の段階でウエハの良否を完全に検査することができず、完成したチップの状態となって初めて動作不良が発見されるため、後工程におけるチップの歩留まりを低下させるという問題が生じていた。
また、そのような動作不良を起こした原因となる工程を解析する場合に、完成したチップの状態でＡＣ検査を行うしかなく、確認作業の複雑化を招いていた。
【０００７】
そこで、上記の点に鑑み、本発明は、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することが可能な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、入力パッドから供給される入力信号を制御信号に従って第１の出力又は第２の出力に供給するセレクタ回路と、セレクタ回路の第１の出力に直列に接続された複数の反転回路と、複数の反転回路の最終段の出力信号とセレクタ回路の第２の出力から出力される信号との内のいずれかを出力パッドに供給する出力回路とを含むテスト回路と、（ｄ）スクライブ領域内に形成され、セレクタ回路に制御信号を入力するための制御パッドとを具備する。
【０００９】
また、本発明の第２の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、入力パッドに直列に接続された複数の反転回路と、複数の反転回路の最終段の出力信号と入力パッドに供給される入力信号との排他的論理和をとって出力パッドに供給する出力回路とを含むテスト回路とを具備する。
【００１０】
さらに、本発明の第３の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路とを具備し、スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、チップ領域内に形成されたトランジスタと同一形状のトランジスタを含む。
【００１１】
加えて、本発明の第４の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路とを具備し、スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、チップ領域内に形成されたベーシックセルと同一形状のセルを構成する。
【００１２】
以上のように構成した本発明によれば、ウエハ検査用の複数のトランジスタによって構成されるテスト回路をスクライブＴＥＧ領域に形成するので、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することができる。特に、本発明の第１の観点によれば、テスト回路が複数の反転回路を通過した信号と通過していない信号とを制御信号に従って切り換えて出力パッドに供給するので、出力パッドにおいてこれらの信号を測定して比較することにより、複数の反転回路によって生じる遅延時間を正確に測定することができる。また、本発明の第２の観点によれば、テスト回路が複数の反転回路を通過した信号と通過していない信号との排他的論理和をとって出力パッドに供給するので、出力パッドにおいてこの信号を測定することにより、複数の反転回路によって生じる遅延時間を正確に測定することができる。さらに、本発明の第３の観点によれば、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路において、チップ領域内に形成されるトランジスタと同一形状のトランジスタが用いられるので、チップ領域内に形成される回路の特性を正確に知ることができる。加えて、本発明の第４の観点によれば、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路において、チップ領域内に形成されるベーシックセルと同一形状のセルが構成されるので、チップ領域内に形成されるベーシックセルの回路の特性を正確に知ることができる。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図８に示すように、半導体ウエハ１０は、所望の回路が形成された複数のチップ領域１１と、これらのチップ領域を区分するスクライブ領域とを含んでいる。このスクライブ領域中のスクライブＴＥＧ領域１３において、ＴＥＧ（テストエレメンタリグループ）と呼ばれるウエハ検査用の素子が形成されている。本発明によれば、スクライブＴＥＧ領域内に形成されたウエハ検査用の複数のトランジスタが、ＡＣ検査を行うためのテスト回路を構成する。さらに、テスト回路の入力に接続された入力パッドと、テスト回路の出力に接続された出力パッドとが、スクライブ領域内に形成される。
【００１４】
まず、本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。図１に示すように、本実施形態においては、直列に接続された複数の反転回路１〜Ｎが形成されている。ここで、Ｎは２以上の偶数であることが望ましい。
【００１５】
各々の反転回路は、一般的には、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとによって構成される。これらのトランジスタは、チップ領域内に形成されるトランジスタと同一形状とすることが望ましい。また、ゲートアレイの場合には、スクライブＴＥＧ領域内に形成される複数のトランジスタが、チップ領域内に形成されるベーシックセルと同一形状のセルを構成することが望ましい。このようにすれば、各チップにおけるＡＣ検査を省略することも可能である。
【００１６】
反転回路１の入力には入力パッドが接続され、反転回路Ｎの出力には出力パッドが接続されている。半導体ウエハのＡＣ検査においては、計測器に接続されたプローブをこれらの入出力パッドに当てると共に、電源パッドにプローブを当てて、必要な電源電圧をテスト回路に供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００１７】
測定項目としては、例えば、回路の遅延時間を測定する。図１に示すように、複数の反転回路１〜Ｎを直列に接続することにより、各々の回路によって生じる遅延時間が蓄積され、遅延時間の測定が容易となる。遅延時間の測定に用いるテスト信号としては、例えば、ローレベルからハイレベルに立ち上がるステップ信号や矩形波を用いて、入力パッドにおけるテスト信号の立ち上がり時点と出力パッドにおけるテスト信号の立ち上がり時点とを比較することにより、テスト回路における遅延時間を求めることができる。
【００１８】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図であり、図３は、図２のテスト回路の入出力信号のタイミングを示す波形図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎの他に、入力信号を分配するセレクタ回路２０と、出力回路としてＮＡＮＤ回路２４とが形成されている。
【００１９】
図２に示すように、セレクタ回路２０は、２つのＮＡＮＤ回路２１及び２２と、反転回路２３とによって構成される。セレクタ回路２０は、制御パッドに供給される制御信号に従って、入力パッドに入力される信号を、ＮＡＮＤ回路２１から第１の出力に供給するか、又は、ＮＡＮＤ回路２２から第２の出力に供給する。セレクタ回路２０の第１の出力には、反転回路１〜Ｎが直列に接続されている。ＮＡＮＤ回路２４は、反転回路Ｎの出力信号とセレクタ回路２０の第２の出力信号との論理積（反転）をとって、これを出力パッドに供給する。
【００２０】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００２１】
制御信号がハイレベルのときには、反転回路２３の出力がローレベルとなり、ＮＡＮＤ回路２２の出力は常にハイレベルとなる。ＮＡＮＤ回路２１の出力は、入力パッドに入力されるテスト信号に従って変化する。ＮＡＮＤ回路２１の出力は、反転回路１〜Ｎによって遅延された後に、ＮＡＮＤ回路２４の一方の入力に供給され、ＮＡＮＤ回路２２の出力は、そのままＮＡＮＤ回路２４の他方の入力に供給される。従って、ＮＡＮＤ回路２４は、反転回路１〜Ｎによって遅延されたテスト信号を出力する（図３における出力信号Ａ）。
【００２２】
一方、制御信号がローレベルのときには、ＮＡＮＤ回路２１の出力は常にハイレベルとなる。反転回路２３の出力もハイレベルとなり、ＮＡＮＤ回路２２の出力は、入力パッドに入力されるテスト信号に従って変化する。ＮＡＮＤ回路２１の出力は、反転回路１〜Ｎを介してＮＡＮＤ回路２４の一方の入力に供給され、ＮＡＮＤ回路２２の出力は、そのままＮＡＮＤ回路２４の他方の入力に供給される。従って、ＮＡＮＤ回路２４は、反転回路１〜Ｎによっては遅延されていないテスト信号を出力する（図３における出力信号Ｂ）。ただし、この信号は、ＮＡＮＤ回路２２及び２４によっては遅延されている。
【００２３】
図３に示すように、このテスト回路において、出力信号Ｂは、入力されるテスト信号（入力信号）に対して、ＮＡＮＤ回路２２及び２４によって生じる遅延時間だけ遅延されている。さらに、出力信号Ａは、出力信号Ｂに対して、反転回路１〜Ｎによって生じる遅延時間だけ遅延されている。従って、制御信号をハイレベル又はローレベルに切り換えて出力信号Ａと出力信号Ｂとを比較することにより、反転回路１〜Ｎによって生じる遅延時間を正確に測定することができる。
【００２４】
このように、本実施形態によれば、入力パッドにおいてテスト信号を測定することなく、半導体ウエハのＡＣ検査を行うことができる。また、測定に用いるプローブやケーブルによって生じる遅延の影響を受けずに、遅延時間の測定を行うことが可能である。
【００２５】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図であり、図５は、図４のテスト回路の入出力信号のタイミングを示す波形図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎの他に、出力回路としてＸＮＯＲ回路（排他的ＮＯＲ回路）４１が形成されている。ＸＮＯＲ回路４１は、反転回路Ｎの出力信号Ｃと入力パッドに入力されるテスト信号（入力信号）との排他的論理和（反転）をとって、出力パッドに供給する。
【００２６】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００２７】
図５に示すように、時刻ｔ1において入力信号が立ち上がると、ＸＮＯＲ回路４１の出力信号はハイレベルとなる。さらに、時刻ｔ2において反転回路Ｎの出力信号Ｃが遅延を伴って立ち上がると、ＸＮＯＲ回路４１の出力信号はローレベルとなる。従って、ＸＮＯＲ回路４１の出力信号がハイレベルとなっている期間が、反転回路１〜Ｎの遅延時間に相当する。
【００２８】
このように、本実施形態によれば、入力パッドにおいてテスト信号を測定したり制御パッドに制御信号を印加することなく、半導体ウエハのＡＣ検査を行うことができる。また、測定に用いるプローブやケーブルによって生じる遅延の影響を受けずに、遅延時間の測定を行うことが可能である。
【００２９】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎをループ状に接続して検査用のリングオシレータを構成し、ループの１点からバッファ回路６１を介して出力パッドに発振信号を取り出している。
【００３０】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、出力パッドに現れる発振信号の周波数又は周期を測定する。例えば、測定された発振信号の周波数が１００ＭＨｚであるとすると、発振信号の周期は１０ｎ秒である。反転回路の段数Ｎが９９段である場合には、各段の遅延時間をαとして、次式が成立する。
９９α＝１０ｎ秒／２
従って、各段の遅延時間α＝約５０ｐ秒が求められる。ウエハのＡＣ検査においては、検査用リングオシレータの発振周波数、発振周期、又は、各段の遅延時間に基づいて、ウエハの良否を判定することが可能である。
【００３１】
次に、本発明の第５の実施形態について説明する。
図７は、本発明の第５の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。本実施形態においては、第４の実施形態における検査用リングオシレータを構成する複数の反転回路の内の１つを、ＮＡＮＤ回路７１に置き換えたものである。ＮＡＮＤ回路７１の一方の入力には、制御パッドから制御信号が供給される。このように、リングオシレータの一部にＮＡＮＤ回路７１を用いることにより、制御信号を用いて発振動作のオン／オフが制御できるようになる。
【００３２】
制御信号がローレベルのときには、ＮＡＮＤ回路７１の出力が常にハイレベルとなり、リングオシレータは発振動作を行わない。一方、制御信号がハイレベルになると、ＮＡＮＤ回路２１の他方の入力に印加された信号が反転されて出力されるので、リングオシレータが発振動作を開始する。発振信号はバッファ回路６１を介して出力パッドに供給され、第４の実施形態におけるのと同様の方法により、検査用リングオシレータの発振周波数、発振周期、又は、各段の遅延時間を測定することができる。
【００３３】
【発明の効果】
以上述べたように、本発明によれば、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することができる。また、異なった機種において同一の回路を形成することにより、異なった機種間であってもデータの比較が可能となる。さらに、各チップにおけるＡＣ検査を省略することも可能であり、ＡＣ検査における解析や分析の負担が軽減される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図２】本発明の第２の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図３】図２のテスト回路の入出力信号のタイミングを示す波形図である。
【図４】本発明の第３の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図５】図４のテスト回路の入出力信号のタイミングを示す波形図である。
【図６】本発明の第４の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図７】本発明の第５の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図８】図８の（ａ）は、ＴＥＧが形成されたウエハを示す図であり、図８の（ｂ）は、図８の（ａ）に示すウエハの一部分を拡大した図である。
【図９】従来の半導体装置のスクライブＴＥＧ領域に形成された回路素子の例を示す図である。
【符号の説明】
１〜Ｎ 反転回路
１０ 半導体ウエハ
１１ チップ領域
１２ ダイシングライン
１３ スクライブＴＥＧ領域
２０ セレクタ回路
２１、２２、２４、７１ ＮＡＮＤ回路
２３ 反転回路
４１ ＸＮＯＲ回路
６１ バッファ回路
【発明の属する技術分野】
本発明は、一般的に半導体装置に関し、特に、ウエハの良否判定を行うためにウエハの所定領域にＴＥＧ（テストエレメンタリグループ）が挿入される半導体装置に関する。
【０００２】
【従来の技術】
一般に、半導体装置を製造するためには多数の工程を経なければならないので、初期の段階でウエハの良否を検査することにより、不良ウエハを製造工程から排除することが望ましい。このため、ウエハの所定領域に、ＴＥＧ（テストエレメンタリグループ）と呼ばれるウエハ検査用の素子が形成されることが多い。
【０００３】
図８に、このようなＴＥＧが形成されたウエハを示す。図８の（ａ）に示す１枚のウエハ１０は、ダイシングにより細かく切断されて、多数のチップ１１に分割される。このため、図８の（ｂ）に示すように、多数のチップ領域の間には、ダイシングのための目印となるダイシングライン１２が描かれている。このように、ウエハにおいてチップ領域を区分する領域は、目印等を描くために利用することができるので、スクライブ領域と呼ばれる。ＴＥＧは、図８の（ｂ）において参照番号１３で示すように、スクライブ領域の中の所定の領域に形成される。以下においては、ＴＥＧが形成される領域をスクライブＴＥＧ領域と呼ぶことにする。
【０００４】
従来は、スクライブＴＥＧ領域にトランジスタ等の回路素子を形成し、これらの回路素子自体の特性を測定することにより、ウエハの良否を判定していた。このような従来の半導体装置において、スクライブＴＥＧ領域に形成された回路素子の例を図９に示す。
【０００５】
図９においては、例として２つのトランジスタＱ１及びＱ２が示されている。トランジスタＱ１及びＱ２のゲートＧはゲートパッドに接続され、ソースＳはソースパッドに接続されている。また、トランジスタＱ１のドレインＤはドレインパッドＡに接続され、トランジスタＱ２のドレインＤはドレインパッドＢに接続されている。計測器（ＩＣテスタ等）にケーブルを介して接続されたプローブをこれらのパッドに当てることにより、トランジスタＱ１及びＱ２の特性を測定することができる。この測定は、回路素子に直流電圧をかけて、回路素子に発生する直流電圧又は直流電流を測定するものであり、ＤＣ検査と呼ばれている。トランジスタについて測定すべき特性としては、オフ時のドレイン電流ＩOFF、オン時のドレイン電流ＩON、利得係数β、ゲート・ソース間しきい電圧ＶTH等が挙げられる。
【０００６】
【発明が解決しようとする課題】
ところで、実際に使用されるチップにおいて複数のトランジスタを組み合わせて構成される回路の遅延時間は、各素子における寄生容量や拡散抵抗の変動により大きく変化する。しかしながら、スクライブＴＥＧ領域に形成されたトランジスタの寄生容量や拡散抵抗を計測器で測定しようとしても、ケーブルやプローブの浮遊容量や損失抵抗の影響を受けるので測定が困難である。従って、従来の半導体装置においては、初期の段階でウエハの良否を完全に検査することができず、完成したチップの状態となって初めて動作不良が発見されるため、後工程におけるチップの歩留まりを低下させるという問題が生じていた。
また、そのような動作不良を起こした原因となる工程を解析する場合に、完成したチップの状態でＡＣ検査を行うしかなく、確認作業の複雑化を招いていた。
【０００７】
そこで、上記の点に鑑み、本発明は、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することが可能な半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、入力パッドから供給される入力信号を制御信号に従って第１の出力又は第２の出力に供給するセレクタ回路と、セレクタ回路の第１の出力に直列に接続された複数の反転回路と、複数の反転回路の最終段の出力信号とセレクタ回路の第２の出力から出力される信号との内のいずれかを出力パッドに供給する出力回路とを含むテスト回路と、（ｄ）スクライブ領域内に形成され、セレクタ回路に制御信号を入力するための制御パッドとを具備する。
【０００９】
また、本発明の第２の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、入力パッドに直列に接続された複数の反転回路と、複数の反転回路の最終段の出力信号と入力パッドに供給される入力信号との排他的論理和をとって出力パッドに供給する出力回路とを含むテスト回路とを具備する。
【００１０】
さらに、本発明の第３の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路とを具備し、スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、チップ領域内に形成されたトランジスタと同一形状のトランジスタを含む。
【００１１】
加えて、本発明の第４の観点に係る半導体装置は、（ａ）所望の回路が形成された複数のチップ領域と、複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、（ｂ）スクライブ領域内に形成された入力パッド及び出力パッドと、（ｃ）スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路とを具備し、スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、チップ領域内に形成されたベーシックセルと同一形状のセルを構成する。
【００１２】
以上のように構成した本発明によれば、ウエハ検査用の複数のトランジスタによって構成されるテスト回路をスクライブＴＥＧ領域に形成するので、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することができる。特に、本発明の第１の観点によれば、テスト回路が複数の反転回路を通過した信号と通過していない信号とを制御信号に従って切り換えて出力パッドに供給するので、出力パッドにおいてこれらの信号を測定して比較することにより、複数の反転回路によって生じる遅延時間を正確に測定することができる。また、本発明の第２の観点によれば、テスト回路が複数の反転回路を通過した信号と通過していない信号との排他的論理和をとって出力パッドに供給するので、出力パッドにおいてこの信号を測定することにより、複数の反転回路によって生じる遅延時間を正確に測定することができる。さらに、本発明の第３の観点によれば、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路において、チップ領域内に形成されるトランジスタと同一形状のトランジスタが用いられるので、チップ領域内に形成される回路の特性を正確に知ることができる。加えて、本発明の第４の観点によれば、入力パッドから供給される入力信号に基づいて出力パッドに出力信号を供給するテスト回路において、チップ領域内に形成されるベーシックセルと同一形状のセルが構成されるので、チップ領域内に形成されるベーシックセルの回路の特性を正確に知ることができる。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図８に示すように、半導体ウエハ１０は、所望の回路が形成された複数のチップ領域１１と、これらのチップ領域を区分するスクライブ領域とを含んでいる。このスクライブ領域中のスクライブＴＥＧ領域１３において、ＴＥＧ（テストエレメンタリグループ）と呼ばれるウエハ検査用の素子が形成されている。本発明によれば、スクライブＴＥＧ領域内に形成されたウエハ検査用の複数のトランジスタが、ＡＣ検査を行うためのテスト回路を構成する。さらに、テスト回路の入力に接続された入力パッドと、テスト回路の出力に接続された出力パッドとが、スクライブ領域内に形成される。
【００１４】
まず、本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。図１に示すように、本実施形態においては、直列に接続された複数の反転回路１〜Ｎが形成されている。ここで、Ｎは２以上の偶数であることが望ましい。
【００１５】
各々の反転回路は、一般的には、１つのＰチャネルトランジスタと１つのＮチャネルトランジスタとによって構成される。これらのトランジスタは、チップ領域内に形成されるトランジスタと同一形状とすることが望ましい。また、ゲートアレイの場合には、スクライブＴＥＧ領域内に形成される複数のトランジスタが、チップ領域内に形成されるベーシックセルと同一形状のセルを構成することが望ましい。このようにすれば、各チップにおけるＡＣ検査を省略することも可能である。
【００１６】
反転回路１の入力には入力パッドが接続され、反転回路Ｎの出力には出力パッドが接続されている。半導体ウエハのＡＣ検査においては、計測器に接続されたプローブをこれらの入出力パッドに当てると共に、電源パッドにプローブを当てて、必要な電源電圧をテスト回路に供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００１７】
測定項目としては、例えば、回路の遅延時間を測定する。図１に示すように、複数の反転回路１〜Ｎを直列に接続することにより、各々の回路によって生じる遅延時間が蓄積され、遅延時間の測定が容易となる。遅延時間の測定に用いるテスト信号としては、例えば、ローレベルからハイレベルに立ち上がるステップ信号や矩形波を用いて、入力パッドにおけるテスト信号の立ち上がり時点と出力パッドにおけるテスト信号の立ち上がり時点とを比較することにより、テスト回路における遅延時間を求めることができる。
【００１８】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図であり、図３は、図２のテスト回路の入出力信号のタイミングを示す波形図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎの他に、入力信号を分配するセレクタ回路２０と、出力回路としてＮＡＮＤ回路２４とが形成されている。
【００１９】
図２に示すように、セレクタ回路２０は、２つのＮＡＮＤ回路２１及び２２と、反転回路２３とによって構成される。セレクタ回路２０は、制御パッドに供給される制御信号に従って、入力パッドに入力される信号を、ＮＡＮＤ回路２１から第１の出力に供給するか、又は、ＮＡＮＤ回路２２から第２の出力に供給する。セレクタ回路２０の第１の出力には、反転回路１〜Ｎが直列に接続されている。ＮＡＮＤ回路２４は、反転回路Ｎの出力信号とセレクタ回路２０の第２の出力信号との論理積（反転）をとって、これを出力パッドに供給する。
【００２０】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００２１】
制御信号がハイレベルのときには、反転回路２３の出力がローレベルとなり、ＮＡＮＤ回路２２の出力は常にハイレベルとなる。ＮＡＮＤ回路２１の出力は、入力パッドに入力されるテスト信号に従って変化する。ＮＡＮＤ回路２１の出力は、反転回路１〜Ｎによって遅延された後に、ＮＡＮＤ回路２４の一方の入力に供給され、ＮＡＮＤ回路２２の出力は、そのままＮＡＮＤ回路２４の他方の入力に供給される。従って、ＮＡＮＤ回路２４は、反転回路１〜Ｎによって遅延されたテスト信号を出力する（図３における出力信号Ａ）。
【００２２】
一方、制御信号がローレベルのときには、ＮＡＮＤ回路２１の出力は常にハイレベルとなる。反転回路２３の出力もハイレベルとなり、ＮＡＮＤ回路２２の出力は、入力パッドに入力されるテスト信号に従って変化する。ＮＡＮＤ回路２１の出力は、反転回路１〜Ｎを介してＮＡＮＤ回路２４の一方の入力に供給され、ＮＡＮＤ回路２２の出力は、そのままＮＡＮＤ回路２４の他方の入力に供給される。従って、ＮＡＮＤ回路２４は、反転回路１〜Ｎによっては遅延されていないテスト信号を出力する（図３における出力信号Ｂ）。ただし、この信号は、ＮＡＮＤ回路２２及び２４によっては遅延されている。
【００２３】
図３に示すように、このテスト回路において、出力信号Ｂは、入力されるテスト信号（入力信号）に対して、ＮＡＮＤ回路２２及び２４によって生じる遅延時間だけ遅延されている。さらに、出力信号Ａは、出力信号Ｂに対して、反転回路１〜Ｎによって生じる遅延時間だけ遅延されている。従って、制御信号をハイレベル又はローレベルに切り換えて出力信号Ａと出力信号Ｂとを比較することにより、反転回路１〜Ｎによって生じる遅延時間を正確に測定することができる。
【００２４】
このように、本実施形態によれば、入力パッドにおいてテスト信号を測定することなく、半導体ウエハのＡＣ検査を行うことができる。また、測定に用いるプローブやケーブルによって生じる遅延の影響を受けずに、遅延時間の測定を行うことが可能である。
【００２５】
次に、本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図であり、図５は、図４のテスト回路の入出力信号のタイミングを示す波形図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎの他に、出力回路としてＸＮＯＲ回路（排他的ＮＯＲ回路）４１が形成されている。ＸＮＯＲ回路４１は、反転回路Ｎの出力信号Ｃと入力パッドに入力されるテスト信号（入力信号）との排他的論理和（反転）をとって、出力パッドに供給する。
【００２６】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、入力パッドにテスト信号を供給し、出力パッドに現れる電圧を測定する。
【００２７】
図５に示すように、時刻ｔ1において入力信号が立ち上がると、ＸＮＯＲ回路４１の出力信号はハイレベルとなる。さらに、時刻ｔ2において反転回路Ｎの出力信号Ｃが遅延を伴って立ち上がると、ＸＮＯＲ回路４１の出力信号はローレベルとなる。従って、ＸＮＯＲ回路４１の出力信号がハイレベルとなっている期間が、反転回路１〜Ｎの遅延時間に相当する。
【００２８】
このように、本実施形態によれば、入力パッドにおいてテスト信号を測定したり制御パッドに制御信号を印加することなく、半導体ウエハのＡＣ検査を行うことができる。また、測定に用いるプローブやケーブルによって生じる遅延の影響を受けずに、遅延時間の測定を行うことが可能である。
【００２９】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。本実施形態においては、第１の実施形態におけるのと同様の反転回路１〜Ｎをループ状に接続して検査用のリングオシレータを構成し、ループの１点からバッファ回路６１を介して出力パッドに発振信号を取り出している。
【００３０】
半導体ウエハのＡＣ検査においては、計測器に接続されたプローブを出力パッドに当てると共に、電源パッドに必要な電源電圧を供給する。そして、出力パッドに現れる発振信号の周波数又は周期を測定する。例えば、測定された発振信号の周波数が１００ＭＨｚであるとすると、発振信号の周期は１０ｎ秒である。反転回路の段数Ｎが９９段である場合には、各段の遅延時間をαとして、次式が成立する。
９９α＝１０ｎ秒／２
従って、各段の遅延時間α＝約５０ｐ秒が求められる。ウエハのＡＣ検査においては、検査用リングオシレータの発振周波数、発振周期、又は、各段の遅延時間に基づいて、ウエハの良否を判定することが可能である。
【００３１】
次に、本発明の第５の実施形態について説明する。
図７は、本発明の第５の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。本実施形態においては、第４の実施形態における検査用リングオシレータを構成する複数の反転回路の内の１つを、ＮＡＮＤ回路７１に置き換えたものである。ＮＡＮＤ回路７１の一方の入力には、制御パッドから制御信号が供給される。このように、リングオシレータの一部にＮＡＮＤ回路７１を用いることにより、制御信号を用いて発振動作のオン／オフが制御できるようになる。
【００３２】
制御信号がローレベルのときには、ＮＡＮＤ回路７１の出力が常にハイレベルとなり、リングオシレータは発振動作を行わない。一方、制御信号がハイレベルになると、ＮＡＮＤ回路２１の他方の入力に印加された信号が反転されて出力されるので、リングオシレータが発振動作を開始する。発振信号はバッファ回路６１を介して出力パッドに供給され、第４の実施形態におけるのと同様の方法により、検査用リングオシレータの発振周波数、発振周期、又は、各段の遅延時間を測定することができる。
【００３３】
【発明の効果】
以上述べたように、本発明によれば、回路素子のＤＣ検査のみならず、回路の遅延時間等のＡＣ検査についても、初期の段階でウエハの良否を検査することができる。また、異なった機種において同一の回路を形成することにより、異なった機種間であってもデータの比較が可能となる。さらに、各チップにおけるＡＣ検査を省略することも可能であり、ＡＣ検査における解析や分析の負担が軽減される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図２】本発明の第２の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図３】図２のテスト回路の入出力信号のタイミングを示す波形図である。
【図４】本発明の第３の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図５】図４のテスト回路の入出力信号のタイミングを示す波形図である。
【図６】本発明の第４の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図７】本発明の第５の実施形態に係る半導体装置のスクライブＴＥＧ領域内に形成されたテスト回路を示す回路図である。
【図８】図８の（ａ）は、ＴＥＧが形成されたウエハを示す図であり、図８の（ｂ）は、図８の（ａ）に示すウエハの一部分を拡大した図である。
【図９】従来の半導体装置のスクライブＴＥＧ領域に形成された回路素子の例を示す図である。
【符号の説明】
１〜Ｎ 反転回路
１０ 半導体ウエハ
１１ チップ領域
１２ ダイシングライン
１３ スクライブＴＥＧ領域
２０ セレクタ回路
２１、２２、２４、７１ ＮＡＮＤ回路
２３ 反転回路
４１ ＸＮＯＲ回路
６１ バッファ回路
Claims (4)
- 所望の回路が形成された複数のチップ領域と、前記複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、
前記スクライブ領域内に形成された入力パッド及び出力パッドと、
前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、前記入力パッドから供給される入力信号を制御信号に従って第１の出力又は第２の出力に供給するセレクタ回路と、前記セレクタ回路の第１の出力に直列に接続された複数の反転回路と、前記複数の反転回路の最終段の出力信号と前記セレクタ回路の第２の出力から出力される信号との内のいずれかを前記出力パッドに供給する出力回路とを含む前記テスト回路と、
前記スクライブ領域内に形成され、前記セレクタ回路に制御信号を入力するための制御パッドと、
を具備する半導体装置。 - 所望の回路が形成された複数のチップ領域と、前記複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、
前記スクライブ領域内に形成された入力パッド及び出力パッドと、
前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成されるテスト回路であって、前記入力パッドに直列に接続された複数の反転回路と、前記複数の反転回路の最終段の出力信号と前記入力パッドに供給される入力信号との排他的論理和をとって前記出力パッドに供給する出力回路とを含む前記テスト回路と、
を具備する半導体装置。 - 所望の回路が形成された複数のチップ領域と、前記複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、
前記スクライブ領域内に形成された入力パッド及び出力パッドと、
前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、前記入力パッドから供給される入力信号に基づいて前記出力パッドに出力信号を供給するテスト回路と、
を具備し、前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、前記チップ領域内に形成されたトランジスタと同一形状のトランジスタを含む、半導体装置。 - 所望の回路が形成された複数のチップ領域と、前記複数のチップ領域を区分するスクライブ領域とを含む半導体ウエハと、
前記スクライブ領域内に形成された入力パッド及び出力パッドと、
前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタによって構成され、前記入力パッドから供給される入力信号に基づいて前記出力パッドに出力信号を供給するテスト回路と、
を具備し、前記スクライブ領域内に形成されたウエハ検査用の複数のトランジスタが、前記チップ領域内に形成されたベーシックセルと同一形状のセルを構成する、半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001164775A JP3726711B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体装置 |
| US10/151,246 US6714031B2 (en) | 2001-05-31 | 2002-05-21 | Semiconductor device for wafer examination |
| CNB021216894A CN1185710C (zh) | 2001-05-31 | 2002-05-31 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001164775A JP3726711B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359270A JP2002359270A (ja) | 2002-12-13 |
| JP3726711B2 true JP3726711B2 (ja) | 2005-12-14 |
Family
ID=19007548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001164775A Expired - Lifetime JP3726711B2 (ja) | 2001-05-31 | 2001-05-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6714031B2 (ja) |
| JP (1) | JP3726711B2 (ja) |
| CN (1) | CN1185710C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026646B2 (en) * | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
| US7253443B2 (en) * | 2002-07-25 | 2007-08-07 | Advantest Corporation | Electronic device with integrally formed light emitting device and supporting member |
| WO2004057672A1 (en) * | 2002-12-20 | 2004-07-08 | Koninklijke Philips Electronics N.V. | Method of producing semiconductor elements using a test structure |
| KR100505664B1 (ko) * | 2003-01-07 | 2005-08-04 | 삼성전자주식회사 | 공정 중의 칩 상의 변화를 용이하게 모니터링할 수 있는스피드 비닝 테스트 회로를 구비한 반도체 장치, 및 그테스트 방법 |
| US6967110B2 (en) * | 2003-05-15 | 2005-11-22 | Texas Instruments Incorporated | Sensitive test structure for assessing pattern anomalies |
| GB2402026B (en) * | 2003-05-20 | 2005-07-13 | Micron Technology Inc | System and method for balancing capactively coupled signal lines |
| GB2405215B (en) * | 2003-08-21 | 2005-09-28 | Micron Technology Inc | System and method for testing devices utilizing capacitively coupled signalling |
| US7256055B2 (en) * | 2003-08-25 | 2007-08-14 | Tau-Metrix, Inc. | System and apparatus for using test structures inside of a chip during the fabrication of the chip |
| GB2407207B (en) * | 2003-10-13 | 2006-06-07 | Micron Technology Inc | Structure and method for forming a capacitively coupled chip-to-chip signalling interface |
| US6939727B1 (en) * | 2003-11-03 | 2005-09-06 | Lsi Logic Corporation | Method for performing statistical post processing in semiconductor manufacturing using ID cells |
| US7098049B2 (en) * | 2003-11-18 | 2006-08-29 | Nanya Technology Corp. | Shallow trench isolation void detecting method and structure for the same |
| JP4338650B2 (ja) * | 2005-01-12 | 2009-10-07 | パナソニック株式会社 | 半導体チップの製造方法 |
| US7472322B1 (en) * | 2005-05-31 | 2008-12-30 | Integrated Device Technology, Inc. | On-chip interface trap characterization and monitoring |
| KR20090011228A (ko) * | 2007-07-25 | 2009-02-02 | 주식회사 하이닉스반도체 | 반도체 소자의 결함 검사 방법 |
| US8669775B2 (en) * | 2010-09-24 | 2014-03-11 | Texas Instruments Incorporated | Scribe line test modules for in-line monitoring of context dependent effects for ICs including MOS devices |
| FR2978557A1 (fr) * | 2011-07-26 | 2013-02-01 | St Microelectronics Sa | Structure de test de transistor |
| US8575026B2 (en) * | 2011-11-03 | 2013-11-05 | Infineon Technologies Ag | Method of protecting sidewall surfaces of a semiconductor substrate |
| JP6069831B2 (ja) * | 2011-12-16 | 2017-02-01 | 富士電機株式会社 | 半導体試験装置 |
| US9230613B2 (en) | 2012-04-16 | 2016-01-05 | Nanya Technology Corp. | Power up detecting system |
| US10249546B2 (en) | 2016-07-20 | 2019-04-02 | Kla-Tencor Corporation | Reverse decoration for defect detection amplification |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
| JPH0621188A (ja) * | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
| US5523252A (en) * | 1993-08-26 | 1996-06-04 | Seiko Instruments Inc. | Method for fabricating and inspecting semiconductor integrated circuit substrate, and semi-finished product used for the sustrate |
| US6020618A (en) * | 1994-03-30 | 2000-02-01 | Denso Corporation | Semiconductor device in which thin silicon portions are formed by electrochemical stop etching method |
| JPH07302773A (ja) * | 1994-05-06 | 1995-11-14 | Texas Instr Japan Ltd | 半導体ウエハ及び半導体装置 |
| GB2307783B (en) * | 1995-09-30 | 2000-04-05 | Motorola Ltd | Enhanced security semiconductor device, semiconductor circuit arrangement, and method of production thereof |
| JP3081994B2 (ja) * | 1997-10-22 | 2000-08-28 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US6400173B1 (en) * | 1999-11-19 | 2002-06-04 | Hitachi, Ltd. | Test system and manufacturing of semiconductor device |
-
2001
- 2001-05-31 JP JP2001164775A patent/JP3726711B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-21 US US10/151,246 patent/US6714031B2/en not_active Expired - Fee Related
- 2002-05-31 CN CNB021216894A patent/CN1185710C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1185710C (zh) | 2005-01-19 |
| JP2002359270A (ja) | 2002-12-13 |
| US6714031B2 (en) | 2004-03-30 |
| CN1389915A (zh) | 2003-01-08 |
| US20020179903A1 (en) | 2002-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3726711B2 (ja) | 半導体装置 | |
| US6815971B2 (en) | Method and apparatus for stress testing integrated circuits using an adjustable AC hot carrier injection source | |
| US6958659B2 (en) | Test method and apparatus for verifying fabrication of transistors in an integrated circuit | |
| US7532078B2 (en) | Scannable virtual rail method and ring oscillator circuit for measuring variations in device characteristics | |
| US6476632B1 (en) | Ring oscillator design for MOSFET device reliability investigations and its use for in-line monitoring | |
| US7562318B2 (en) | Test structure for automatic dynamic negative-bias temperature instability testing | |
| US7069525B2 (en) | Method and apparatus for determining characteristics of MOS devices | |
| US20020153525A1 (en) | Semiconductor device with process monitor circuit and test method thereof | |
| US20080284460A1 (en) | Method and apparatus for statistical cmos device characterization | |
| US7868640B2 (en) | Array-based early threshold voltage recovery characterization measurement | |
| Wang et al. | Silicon odometers: Compact in situ aging sensors for robust system design | |
| US20100327893A1 (en) | Probing Structure for Evaluation of Slow Slew-Rate Square Wave Signals in Low Power Circuits | |
| Ketchen et al. | High speed test structures for in-line process monitoring and model calibration [CMOS applications] | |
| US20130033285A1 (en) | Methods for reliability testing of semiconductor devices | |
| Snyder et al. | Novel self-stressing test structures for realistic high-frequency reliability characterization | |
| US20050229067A1 (en) | Semiconductor integrated circuit | |
| JP3123454B2 (ja) | 半導体集積回路 | |
| JP2004045132A (ja) | 半導体集積回路の故障解析装置及び故障解析方法 | |
| JPH1073642A (ja) | ディレー評価回路付き集積回路 | |
| KR100655075B1 (ko) | 반도체 장치의 전압 모니터링 장치 및 방법 | |
| JPH04213849A (ja) | 半導体装置及びその初期不良検出方法 | |
| Bhushan et al. | Ring oscillators | |
| Balakrishnan et al. | A simple array-based test structure for the AC variability characterization of MOSFETs | |
| KR100562304B1 (ko) | 반도체칩의 테스트패턴 | |
| JPH0582652A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050815 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050906 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050919 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |