CN100505211C - 半导体芯片和半导体晶片的制造方法 - Google Patents

半导体芯片和半导体晶片的制造方法 Download PDF

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Abstract

在具有布置在多个器件形成区中的半导体器件、以及放置在限定了器件形成区的划分区中的TEG的半导体晶片中，将TEG放置部分布置在部分地沿宽度延伸的划分区中，并且将TEG放置在TEG放置部分中。并且，将保护薄片粘到半导体晶片上，然后执行等离子体刻蚀，并且通过对保护薄片进行剥离将保持处于划分区、并且粘到保护薄片上的状态的TEG和保护薄片一起去除，从而将器件形成区划分为单片，并且制造出半导体芯片。

Description

半导体芯片和半导体晶片的制造方法
技术领域
本发明涉及一种半导体晶片，其中形成由划分区和在划分区中放置的TEG限定的多个器件形成区中排列的半导体器件，并且涉及一种用于半导体芯片的制造方法，每一个所述半导体芯片包括通过沿划分区对器件形成区进行个体化划分而与半导体晶片分离的半导体器件。
背景技术
通常，通过划分这种半导体晶片来制造多个半导体芯片的各种方法是公知的。例如，用于通过使器件形成区个体化在单晶硅等的晶片上设置的多个器件形成区中共同地形成半导体器件、沿位于相邻器件形成区之间的划分区来机械剪切(例如通过切割)所述晶片的各种方法已经是公知的。
此外，在这种晶片中，在划分区中形成称为TEG或测试元件组的评估器件(测试器件)。在半导体芯片制造工艺的各种工艺中，通过研究这样形成的TEG的各种特征来监测实际器件特征。
此外，通常是这样的情况：这种TEG由除了通常为晶片的基本材料的硅和二氧化硅之外、包含各种金属有无机衬底的材料形成。此外，在研究了各种特征之后，所形成的TEG变为是不必要的，并且通过在沿划分区的晶片切割阶段去除TEG。
尽管近年来划分区的收缩(变窄)已经促进增加每晶片可获得的半导体芯片的个数或者扩展了器件形成区，从实现各种电气测量的观点来看，在使TEG器件形成区的宽度变窄方面存在限制。因此，通过减小TEG器件形成区的边缘部分与划分区的边缘部分之间的间隙来使划分区变窄。
另一方面，在晶片切割期间通过刀锋进行剪切期间，易于由冲击引起产生小断片的切割或产生细裂缝的微裂纹，因此需要在位于远离器件形成区一定程度的位置处通过刀锋实现切割。因此，如果促进了如上所述的划分区的变窄，这是没有通过切割完全去除TEG的情况。如果TEG部分地保持未去除，当安装半导体芯片时由于TEG与配线图案的接触而发生短路等，并且这与可能发生电路故障的问题有关。
为了抑制问题的发生，已经考虑了各种方法作为用于通过切割去除TEG，例如在日本未审专利公开No.2002-231659和No.2001-60568中所公开的。
发明内容
近年来，使用等离子体刻蚀的等离子体切割已经引起了注意，作为用于晶片切割的新型切割技术(例如，参考日本未审专利公开No.2004-172365)。然而，通常是这样的情况：TEG由与硅和二氧化硅不同的各种金属和无机衬底形成。因此，存在这样的问题：不能通过刻蚀完全地去除TEG，并且所述TEG保持为通过使用气体用于刻蚀硅基材料的等离子体切割(例如，使用氟基等离子体的等离子体刻蚀)未被去除的。
因此，考虑通过使用在等离子体刻蚀期间改变的气体类型来执行刻蚀，通过刻蚀去除TEG。然而存在以下问题：在这种情况下需要用于改变刻蚀的气体类型的时间和工作，并且妨碍了半导体芯片制造工艺的效率。
本发明的目的是为了解决以上问题，并且提供一种半导体芯片制造方法以及半导体晶片，能够对通过使用等离子体刻蚀将其上的TEG形成为单块的半导体芯片的晶片进行划分、有效地去除TEG、并且进一步地增加每晶片可获得的半导体芯片的个数或扩展器件形成区的。
为了实现以上目的，本发明具有以下构造。
根据本发明的第一方面，提出了一种用于半导体芯片的制造方法，包括：
在由划分区限定的每一个器件形成区中形成半导体器件，并且在TEG放置部分中形成TEG或测试元件组，在半导体晶片的第一表面上，将所述划分区配置为包括其中配置了所述TEG的所述TEG放置部分和其区域宽度比所述TEG放置部分宽度小的区域宽度减小部分；
将保护薄片粘到所述半导体晶片的第一表面上，使得所述薄片与所述TEG接触；
将掩模放置到作为位于与所述晶片的所述第一表面相对的表面的第二表面上，以便限定所述划分区；
在已粘贴所述保护薄片并且已放置所述掩模的状态下，在所述晶片的第二表面上执行等离子体刻蚀，从而去除与所述划分区相对应的部分，然后将所述器件形成区划分为单个半导体芯片，每一个半导体芯片均包括个体化的半导体器件；以及
通过将所述保护薄片从由所述等离子体刻蚀划分的半导体芯片上剥离，与所述保护薄片一起去除残留在所述TEG放置部分中、并且粘到所述保护薄片上的所述TEG的剩余部分，从而制造所述个体化的半导体芯片。
根据本发明的第二方面，提出了一种如在所述第一方面中限定的所述半导体芯片的制造方法，其中，
在形成所述半导体器件和所述TEG时，将所述划分区配置为包括具有比所述TEG宽度尺寸小的宽度的区域宽度减小部分和具有比所述TEG的宽度尺寸大的宽度尺寸的所述TEG放置部分。
根据本发明的第三方面，提出了一种在所述第一方面中限定的所述半导体芯片的制造方法，其中，
在形成所述半导体器件和所述TEG时，将所述划分区配置为使得所述TEG放置部分配置为与所述器件形成区的角部相邻。
根据本发明的第四方面，提出了一种在所述第一方面中限定的所述半导体芯片的制造方法，其中，
所述器件形成区是矩形区，所述划分区包括：多个第一划分区，用于划分沿第一方向彼此相邻的器件形成区；以及多个第二划分区，用于沿与所述第一方向垂直的第二方向划分为区域宽度减小部分，并且所述划分区按照以下方式进行配置：通过部分地扩展所述第一划分区和所述第二划分区的宽度来形成所述TEG放置部分，将所述器件形成区的面对所述第一划分区和所述第二划分区的至少一个交叉点的角部向内缩进。
根据本发明的第五方面，提出了一种在所述第四方面中限定的所述半导体芯片的制造方法，其中，
所述第一划分区和所述第二划分区具有比所述TEG的宽度尺寸小的宽度尺寸，并且所述TEG放置部分具有比所述TEG的宽度尺寸大的宽度尺寸。
根据本发明的第六方面，提出了一种在所述第四方面中限定的所述半导体芯片的制造方法，其中，
形成所述TEG放置部分，使得所述器件形成区的面对所述交叉点的所述角部变为粗略弯曲的凸面部分。
根据本发明的第七方面，提出了一种在所述第四方面中限定的所述半导体芯片的制造方法，其中，
通过对所述器件形成区的面对所述交叉点的所述角部进行倒角来形成所述TEG放置部分。
根据本发明的第八方面，提出了一种半导体晶片，包括：
衬底，具有电路形成面，在所述电路形成面上配置多个器件形成区和用于限定所述器件形成区的划分区；
多个半导体器件，分别放置在所述器件形成区中；以及
TEG或测试元件组，放置在所述划分区的TEG放置部分中，所述划分区包括所述TEG放置部分和其区域宽度比所述TEG放置部分的区域宽度小的区域宽度减小部分。
根据本发明的第九方面，提出了一种如在所述第八方面中限定的所述半导体晶片，其中，
形成所述划分区，从而包括具有比所述TEG的宽度尺寸小的宽度的所述区域宽度减小部分和具有比所述TEG的宽度尺寸大的宽度尺寸的所述TEG放置部分。
根据本发明的第十方面，提出了一种如在所述第八方面中限定的所述半导体晶片，其中，
所述器件形成区是矩形区；
所述划分区包括：多个第一划分区，用于划分沿第一方向彼此相邻的器件形成区；以及多个第二划分区，用于沿与所述第一方向垂直的第二方向划分为区域宽度减小部分；以及
所述TEG放置部分，其中，部分地扩展所述第一划分区和所述第二划分区的宽度，将所述器件形成区的面对所述第一划分区和所述第二划分区的至少一个交叉点的角部向内缩进。
根据本发明的所述方面，通过用于半导体芯片的制造方法，通过将其中形成TEG的半导体晶片严所述划分区划分为所述各个器件形成区中的单块，通过形成所述划分区，包括其中放置了所述TEG的所述TEG放置部分和其区域宽度小于所述TEG放置部分的区域宽度减小部分，可以通过自由地减小所述区域宽度而不会受到所述TEG宽度限制来确定所述区域宽度减小部分的区域宽度。利用这种配置，可以通过将所述划分区域中的所述区域宽度减小部分的区域宽度减小为可以通过等离子体刻蚀划分区域的程度，来减小所述彼此相邻的器件形成区的边缘部分之间的距离。因此，可以提供半导体芯片制造方法，能够减小所述整个划分区的面积、增加每单位面积可获得的半导体芯片的个数或扩展所述半导体晶片上的所述器件形成区的面积。
具体地，通过设定所述TEG放置部分的宽度尺寸大于所述划分区域中的所述TEG的宽度尺寸，并且配置所述划分区使得包括具有设定得小于所述TEG的宽度尺寸的宽度尺寸的所述区域宽度减小部分，可以使没有放置所述TEG的所述部分中的所述划分区的宽度小于所述TEG的宽度，并且可以具体地减小整个划分区的区域面积。
此外，通过对沿相对方向配置的所述第一和第二划分区的交叉点处的所述第一划分区和所述第二划分区的宽度进行扩展，使得面对所述交叉点的所述器件形成区的所述角部恢复原位，可以形成和放置所述TEG放置部分。
此外，不仅通过用于所述半导体芯片的制造方法，而且在其中在由所述划分区的排列限定的各个器件形成区中形成所述半导体器件、并且在所述TEG放置部分上形成所述TEG的晶片中，可以类似地获得上述效果。
此外，在用于特征研究的所述半导体芯片制造工艺期间、在所述划分区中形成的所述TEG由作为将要通过等离子体刻蚀来刻蚀掉的目标材料硅和二氧化硅的材料形成、并且由例如包含与所述材料不同的金属或无机衬底形成。因此，作为依赖于用于所述半导体芯片的个体化的等离子体刻蚀没有去除所述TEG的传统问题的解决方案，通过执行等离子体刻蚀，并且随后将用于粘到所述半导体晶片的所述第一表面上的用于保护目的保护层从所述表面剥离，将所述TEG从所述各个半导体芯片上分离，可以将粘附到与所述薄片接触的所述保护薄片的所述TEG从位于所述各个半导体芯片之间的所述划分区中去除。
因此，即使当所述半导体晶片受到所述等离子体刻蚀的所述划分工艺，可以消除需要通过有目的的地改变所述气体类型、并且仅通过执行剥离所述保护薄片的操作来去除所述TEG来执行用于所述TEG的去除的等离子体刻蚀，允许通过有效的操作实现所述TEG的去除。
附图说明
根据结合参考附图的优选实施例的以下描述，本发明的这些和其它方面和特征将变得清楚，其中：
图1是示出了根据本发明一个实施例的等离子体处理设备结构的示意图；
图2是在以上实施例中处理的半导体晶片的示意性平面图；
图3是图2的半导体晶片的部分放大示意性平面图；
图4是沿图3的半导体晶片的箭头线A-A得到的剖面图；
图5是图3的半导体晶片的一部分B的放大示意图；
图6是示出了用于以上实施例的半导体芯片制造方法的步骤的流程图；
图7A至图7D是用于解释图6的流程图步骤的示意性说明图，其中：
图7A是示出了将保护薄片粘到半导体晶片上的状态的视图，
图7B是示出了在半导体晶片上形成掩模层的状态的视图，
图7C是示出了对前一个掩模层进行处理以形成掩模图案的状态的视图，以及
图7D是示出了执行等离子体切割的状态的视图；
图8A至图8C是用于解释图6的流程图步骤的、从图7D延续的示意性说明图，其中：
图8A是示出了去除掩模图案的状态的视图，
图8B是示出了粘附性地放置了粘附薄片的状态的视图，以及
图8C是示出了与保护薄片一起去除TEG的状态的视图；
图9是用于解释根据以上实施例的修改示例的器件形成区和划分区的配置变体的半导体晶片的部分放大的示意性说明图；
图10是用于解释图9的修改示例的配置变体的半导体晶片的部分放大的示意性说明图；
图11是用于解释根据图10的另外修改的配置变体的半导体晶片的部分放大的示意性说明图；以及
图12是以上实施例的掩模图案的示意图。
具体实施方式
在进行本发明的描述之前，应该注意的是，贯穿附图将相同部分用相同的附图标记来表示。
在下文中，参考附图详细描述本发明的一个实施例。
在描述根据本发明一个实施例用于半导体芯片的制造方法时，首先描述用于所述制造方法的设备的结构。
根据本实施例的制造方法，半导体芯片制造设备的一个示例的等离子体处理设备101通过将半导体晶片划分为多个半导体芯片来制造半导体芯片。图1示出了用于示意性地示出等离子体处理设备101的结构的示意性结构图。等离子体处理设备101是执行半导体晶片的等离子体刻蚀的设备，在所述半导体晶片中，在多个器件形成区中形成半导体器件，以从而将器件形成区分离为包括相应半导体器件的半导体芯片的单块(等离子体切割工艺)。首先，以下参考图1描述了等离子体处理设备101的示意性结构。
如图1所示，等离子体处理设备101具有真空容器11，在其中形成用于实现半导体晶片1的等离子体处理的密封空间的处理腔12。将下电极
(第一电极)13和上电极(第二电极)14彼此相对地平行设置在真空容器11中。此外，在下电极13的所示上表面上形成在其上可以放置粗略地盘状半导体晶片1的放置表面13a。此外，放置表面13a具有通过真空吸引或静电吸引可释放地吸引和保持所放置的半导体晶片1的功能。将下电极13经由绝缘体放置在真空容器11中，下电极13和真空腔11由绝缘体相互电绝缘。
此外，将作为用于提供用于产生等离子体的气体通道的气源孔14a形成为穿透在上电极14和下电极13之间形成的空间(放电空间)中的上电极14的内部。此外，在上电极14中，形成为与真空腔11的外部通信的气源孔14a的一端与配置在真空腔11尾部的等离子体发生气源单元17相连，并且允许氟基等离子体发生气体，例如所述气体包括从等离子体体发生单元17通过气源孔14a提供到处理腔室12中的四氟化碳(CF4)、六氟化硫(SF6)等。应该注意的是，将所提供气体的流速调节到所需流速的气体流速调节单元(未示出)分开地设置在位于等离子体体发生气源单元17和气源孔14a的一端之间的气源通道处。另外，将多孔板15设置在电极14的所示下表面上，并且可以将通过气源孔14a提供的等离子体体发生气体提供到处理腔室12中，使得将气体经由多孔板15均匀地提供给放置在下电极13的布置表面13a上的半导体晶片1。
此外，等离子体体处理设备101具有真空装置的一个示例的真空泵19。所述真空装置通过对处理腔室12的内部进行排气将处理腔室12的内部压力(即排气)减小到所需压力。此外，射频电源单元20与下电极13电连接，允许将射频电压通过射频电源单元20施加到下电极13。
在以上结构的等离子体体处理设备101中，通过将半导体晶片1放置在下电极13的布置表面13a上、对真空腔11进行密封、其后通过真空泵19对处理腔室19的内侧抽气以产生真空、以及通过驱动处于将规定量的等离子体发生气体从等离子体发生气源17提供到处理腔室12中来将射频电压施加到下电极13，可以在上电极14和下电极13之间的放电空间中产生氟基等离子体。通过将因此产生的等离子体施加到半导体晶片1的表面，可以对等离子体所施加的表面进行刻蚀(即执行等离子体刻蚀)。
接下来描述等离子体处理设备101中受到等离子体切割工艺的半导体晶片1等。为了解释，图2示出了其上形成半导体器件的半导体晶片1的电路形成面(第一表面或器件形成区表面)1a的示意性平面图。
如图2所示，将多个器件形成区R1按照矩阵形式排列在半导体晶片1的电路形成面1a上。器件形成区R1具有根据半导体晶片的尺寸确定的尺寸，并且例如按照矩形区排列。在这种情况下，图3示出了半导体晶片1的电路形成面1a的部分放大的示意性平面图；以及图4示出了沿图3的半导体晶片1的线A-A得到的示意性剖面图。
如图3所示，将作为具有规定宽度尺寸的粗略线形(带状)区域(即，具有足够小于其长度方向尺寸的区域)排列在相邻的器件形成区R1之间。划分区R2用作限定了器件形成区R1的半导体晶片1的电路形成面1a上按照粗略光栅状排列的区域，并且还用作相对于与一个器件形成区R1的关系排列在器件形成区R1的***外部的框架形区域(frame-shapedregion)。另外，划分区R2位于其中将器件形成区R1在随后所述的等离子体切割处理中分开为单独部件的划分位置中。
具体地，如图4所示，半导体晶片1由具有盘形形状的硅衬底51形成，并且半导体器件2的每一个均通过在与电路形成面1a上的每一个器件形成区R1相对应的部分中形成通过氧化硅52的器件层53来形成。此外，将TEG 3(即，“TEG”表示“测试元件组”)形成于与半导体晶片1的电路形成面1a上通过氧化硅54的彼此相邻的器件形成区R1之间排列的划分区R2相对应的部分中。这里，TEG是测试图案，将其设计为与应用相一致，使得在除了当难以测试实际器件上的图案、并且用作多个图案(测试元件)组件时的器件图案之外的地方，对需要测试的特征和形状进行评估和排列。此外，TEG是评估器件，通过半导体芯片制造工艺形成并且由硅和二氧化硅的材料以及包含与所述材料不同的金属或有机物质的材料形成。例如，TEG 3由与半导体器件2的器件层53类似的材料形成，所述材料例如是Al、AlSi、Al-Si-Cu等。
此外如图3和图4所示，将每一个器件形成区R1中的氧化硅52和每一个划分区R2中的氧化硅54彼此分离地形成。即，将半导体器件2和TEG 3彼此分离地形成，例如没有氧化硅存在的微小空间存在于它们两者之间。此外，例如如图3所示，因此形成的TEG 3具有各种形状，包括具有粗略地正方形平面形状以及沿划分区R2的长度方向延伸的矩形平面形状。
在这种情况下，图5示出了其中形成图3中所示的TEG 3的划分区R2的B部分的放大示意图。如图5所示，作为粗略线形(或粗略条形)区的划分区R2具有TEG放置部分R22和区域宽度减小部分(或者区域宽度变窄部分)R21，所述TEG放置部分R22是其中放置TEG 3的区域，并且所述区域宽度减小部分的区域宽度相对于TEG放置部分R22的区域宽度进行了减小，以及通过将这两种类型的区域进行组合将划分区R2形成为完整区域。
此外，如图5所示，TEG放置部分R22的宽度尺寸d2大于TEG 3的宽度尺寸d0，并且相反地，区域宽度减小部分R21的宽度尺寸d2小于TEG 3的宽度尺寸d0。通过因此形成TEG放置部分R22，可以将TEG 3放置在TEG放置部分R22中，并且可以将经由区域宽度减小部分R21放置的器件形成区R1的边缘部分之间的距离设定为较短。如图3所示，例如通过将多个TEG放置部分R22和多个区域宽度减小部分进行组合完整地形成按照矩阵形式粗略地排列(即，沿长度方向和侧面方向排列)的划分区R2，并且将TEG 3放置在各个TEG放置部分R22的每一个中。此外，如图3所示，当将不同形状和尺寸的多种TEG 3形成于半导体晶片1上时，根据各个TEG 3的形状和大小形成多种TEG放置部分R22。此外，因为将TEG放置部分R22的区域宽度相对于区域宽度减小部分R21进行扩大，还可以将该部分称为区域宽度扩大部分(或宽区域宽度部分)。
此外，通过这样在划分区R2中形成TEG放置部分R22来形成由划分区R2限定的器件形成区R1，使得将其粗略矩形的外部***边缘部分部分地向内缩进。尽管在器件形成区R1中形成的半导体器件2的外部***边缘部分的形状需要与部分缩进形状相一致，由于以下事实：TEG 3本身足够小于半导体器件2以及半导体器件2的边缘部分的形状足以忍受将要在器件中形成的电路的排列导致的变形到一定程度，而不出现特别的问题。例如，可以通过在图4和图5中设定器件形成区R1的宽度尺寸d1为1至20mm、设定TEG放置部分R22的宽度尺寸d2为30至50微米、设定区域宽度减小部分R21的宽度尺寸d1为5至20微米、以及设定TEG 3的宽度尺寸d0为20至30微米来确定器件形成区R1和划分区R2的排列。此外在图3中，例如可以将粗略矩形的TEG 3形成为具有约几百微米的长度尺寸，并且可以将粗略正方形的TEG 3形成为具有与1至20平方微米的尺寸。
接下来，以下描述通过使用以上结构的处理设备101来执行包括半导体晶片1的划分工艺的半导体芯片制造工艺的序列。为了解释，图6示出了表示半导体芯片制造工艺过程的流程图，以及图7A至图7D和图8A至图8C示出了用于解释所述过程的示意性说明图。
首先，在图6流程图的步骤S1中，半导体晶片1的电路形成面1a确定了器件形成区R1的布置(区域布置确定过程)。具体地，如图3和图5所示，根据将要形成的半导体器件2的尺寸来确定器件形成区R1的尺寸。通过根据用于通过随后描述的等离子体切割来划分相邻器件形成区R1所需的划分去3的宽度尺寸而计算的宽度尺寸d1来布置区域宽度减小部分R21。根据宽度尺寸d0和将要形成的TEG 3的尺寸(例如，沿长度方向等的长度尺寸)来布置TEG放置部分R22，确定划分区R2的布置。通过这些工艺，根据半导体晶片1来确定器件形成区R1的布置以及包括各个区域宽度减小部分R21和TEG放置部分R22的划分区的布置。应该注意的是，例如可以通过计算机等的计算装置执行程序用于确定布置来执行区域布置确定工艺。
接下来，通过使半导体晶片1的电路形成面1a根据如上所述确定的区域R1和R2的布置数据来进行如图4所示的膜形成、曝光、刻蚀等工艺，将半导体器件2形成于各个器件形成区R1中(步骤2：半导体器件形成步骤)。此外，通过半导体器件形成工艺将TEG 3形成于划分区R2的各个TEG放置部分R22中。如上所述形成的半导体晶片是如图2和图3所示的半导体晶片1。在如上所述的半导体器件形成工艺中，所形成的半导体器件2的各种特征通过使用TEG 3来进行检查(检查工艺)。
接下来，如图7A所示，经由粘附剂将保护带4可剥离地(peelably)粘贴到电路形成面1a上，使得已经完全地经历了检查工艺的半导体晶片1的电路形成面1a在随后执行的处理期间不会受到损坏(步骤3：保护带粘贴工艺)。由于在电路形成面1a上形成的半导体器件2和TEG 3，将保护带4粘贴到半导体器件2和TEG 3的所示上表面上。应该注意的是，将待使用的保护带4粗略地整形为与半导体晶片1的外部形状相同的形状，以便覆盖电路形成面1a的整个表面，而不从半导体晶片1的边缘部分相位凸出。通过使用上述形状的保护带4，可以防止例如在等离子体处理的随后处理器件由等离子体烧掉从半导体晶片1突出的保护带4的损坏的可能发生。
接下来，在图6的步骤S4中，将掩模层5形成于作为位于与半导体晶片1的电路形成面1a相对的表面(第二表面)的处理目标面1b上(步骤S4：掩模层形成工艺)。掩模层5是为了形成在随后描述的等离子体切割处理中使用的掩模图案，并且由具有对于氟基气体的等离子体具有电阻的材料形成，例如所述材料可以是铝或树脂(例如，光致抗蚀剂)。图7B示出了其中电路形成面1a和处理目标面1b想丢于图7A所示的半导体晶片1进行颠倒的状态。尽管在本实施例中描述了在保护带粘贴工艺之后执行掩模层形成工艺的情况，代替以上情况下，也可以在这两个工艺之间执行用于减小半导体晶片1厚度的厚度减小工艺。
当使用铝时，使用用于通过沉积工艺在处理目标面1b上形成铝薄膜的方法、以及用于粘贴箔状铝薄膜的方法。此外，当使用树脂时，可以使用用于粘贴膜状形成的树脂的方法、用于通过旋转涂敷方法等将液体形式的树脂施加到处理目标面1b上、并且随后附加地执行烘烤工艺等来形成掩模层的方法。
接下来，如图7C所示，通过激光处理部分地去除掩模层5(步骤S5：掩模图案形成工艺)。掩模层5的部分去除可以通过使用激光束、并且根据预设的所需图案将激光束施加到掩模层5上来实现掩模层5的部分去除。此外，将使得去除布置在与半导体晶片1的划分区R2相对应的位置中的掩模层5的图案形成为所需图案。具体地，依赖于由于区域宽度减小部分R21和TEG放置部分R22的存在导致的位置，划分区R2具有不同宽度尺寸的形状。将掩模层5按照与用于形成所需掩模图案一致的形状进行去除。
此外，通过执行掩模图案形成工艺，通过部分地去除与如图7C所示的划分区R2相对应的部分中的掩模5来形成用于划分线的掩模去除部分5a。此外，掩模5b由据此已经去除了掩模去除部分5a的剩余掩模层5形成，并且掩模图案5C由掩模5b和掩模去除部分5a形成。这里，图12示出了因此形成的掩模图案5c的平面示意图。图12是仅示出了从半导体晶片1中取出掩模图案5c、并且对掩模5b的那部分进行开口(hatched)的视图。如图12所示，在掩模图案5c中形成用于具有与TEG放置部分R22的形状相对应形状的TEG放置部分的掩模去除部分5a-2、以及用于具有与区域宽度减小部分R21的形状相对应形状的区域宽度减小部分的掩模去除部分5a-a，利用所述部分整体地形成了划分线掩模去除部分5a。此外，步骤3的掩模层形成工艺和步骤4的掩模图案形成工艺的组合工艺用作掩模形成工艺(步骤S10)。当掩模层5由光敏树脂形成时，用于通过曝光和显影形成掩模图案的方法也是可适用的。此外，这也可以是以下情况：将其上形成掩模图案5c的带状掩模5b放置在半导体晶片1的处理目标面1b上，代替通过如上所述处理掩模层5来形成掩模图案5c的情况。
接下来，描述了通过执行其上已经因此形成掩模图案5c的半导体晶片1的等离子体刻蚀来单独地分离器件形成区R1来形成包括半导体器件2的单片半导体芯片10的方法(步骤S6：等离子体切割工艺或等离子体刻蚀工艺)。
具体地，在如图1所示的等离子体处理设备101中，将半导体晶片经由具有处理目标面1b的保护带4放置在下电极13的放置表面13a上，在所述处理目标面1b上形成掩模图案5c用作上表面。随后，对真空腔11进行密封，并且通过驱动真空泵19对处理腔12进行内部抽真空(例如，约100Pa)。此外，将已调节流速的气体从等离子体发生气源单元17通过气源孔14a和多孔板15提供到处理腔12中。通过处于以上状态的射频电源单元20向下电极13施加射频电压，可以在位于上电极14和下电极13之间的放电空间中产生等离子体。
将在放电空间中产生的等离子体施加到在下电极13的放置表面13a上放置的半导体晶片1的处理目标面1b上形成的掩模图案5c上。通过等离子体施加，将等离子体施加到与划分线掩模去除部分5a或其上没有放置掩模5b的暴露表面相对应的处理目标面1b的表面上。通过因此施加等离子体，刻蚀了处理目标面1b的暴露表面。
通过对半导体晶片1的处理目标面1b的暴露表面执行等离子体刻蚀，在与暴露表面相对应的那部分中减小了半导体晶片1的厚度，并且最终去除所述部分。通过这种工艺，如图7D所示，将半导体晶片1沿划分区R2划分为包括半导体器件2的半导体芯片10的单片。
此外，在划分区R2中形成多个区域宽度减小部分R21和TEG放置部分R22，并且存在部分R21和R22之间的连接部分，所述连接部分是用于连接彼此具有不同区域宽度的部分R21和R22的部分。通过使用等离子体刻蚀作为刻蚀手段，可以根据连接部分的结构来划分器件形成区R1。
例如，针对等离子刻蚀，使用氟基等离子体以去除硅和二氧化硅。然而，在使用氟基等离子体刻蚀的情况下，减小的刻蚀速率结果是具有主要由包括金属和无机物质的材料形成的TEG 3，并且因此TEG 3保持未被去除(或者其他部分保持作为TEG 3的部分去除的结果的剩余部分)。因此，在执行等离子体刻蚀之后，如图7D所示，只有TEG 3保持与分离为单片的半导体芯片10之间的间隔中的半导体芯片10分离，即在与划分区R2相对应的部分中(在这种情况下是TEG放置部分R22)。即，通过执行等离子体刻蚀实现了器件形成区R1的分离，并且最为去除其中TEG已经粘附到硅衬底51上的那部分的结果，将已经在硅衬底51的表面上形成的TEG 3形成为与硅衬底51分离的单片。因此，通过使用能够同时执行半导体芯片10的分离和TEG 3的个体化所形成的掩模图案实现了等离子切割工艺。
随后，如图8A所示，例如通过执行灰化(ashing)工艺来去除保持在已分离的半导体芯片10的每一个的处理目标面1b上未被去除的掩模5b(步骤S7：掩模层去除工艺)。因为TEG 3通常由多种材料形成，即使通过执行掩模层去除工艺也没有去除TEG 3，并且TEG 3保持未被去除的。
随后，如图8B所示，将粘附带(切割带)6粘贴到半导体晶片1的处理目标面1b上(步骤S8：切割带粘贴工艺)。粘附带6具有大于半导体晶片1的尺寸，并且由位于其***的晶片环(夹具，未示出)来进行固定以保持晶片环，从而允许操纵半导体晶片1。
随后，如图8C所示，对已经保护了半导体晶片1的电路形成面1a的保护带4进行剥离。在剥离期间，将单独地保持处于与划分区R2(TEG放置部分R22)相对应的那部分中的TEG 3放入其中他们仅由保护带4进行支撑的状态中，即堆叠到保护带4的表面上。因此，与保护带4的剥离一起将TEG 3从各个划分区R2(TEG放置部分R22)上去除。可以将通过如上所述剥离保护带4来去除TEG 3的工艺称作保护带去除工艺或TEG去除工艺(步骤S9)。此外，可以通过操作者手动地执行剥离保护带4的操作，或由机器人装置等机械地执行。
结果，将半导体芯片10分离为单片，并且将其布置在处于其中不存在TEG 3的状态的粘附带6上。因此完成了半导体芯片制造工艺。
根据半导体晶片的制造方法，用于形成TEG 3的划分区R2的布置不只局限于以上情况，并且各种其他布置变体是可采用的。以下描述在划分区R1中的TEG 3的布置变体。
首先，图9示出了半导体晶片1的划分区R1的部分放大的示意图，用于解释根据第一实施例示例的变体。如图9所示，例如按照半导体晶片1的表面上的规则间隔间距，对作为沿所示垂直方向(即第一方向，沿半导体晶片1的表面方向)延伸而形成的粗略线形区的多个第一划分区R31以及作为沿所示水平方向(即第二方向，与第一方向垂直)延伸而形成的粗略线形区的多个第二划分区R32进行布置。通过因此对第一划分区R31和第二划分区R32进行布置，形成了具有粗略栅格化(grated)框架结构的划分区R3，并且器件形成区R4由划分区R3来限定。第一划分区R32和第二划分区R32具有设定为例如小于TEG 3的宽度尺寸d0的宽度尺寸d1，并且用作区域宽度减小部分的一个示例。
通过因此形成划分区R3，形成了其中第一划分区R31和第二划分区R32相互交叉的多个交叉点61。在这种情况下，彼此相邻的四个器件形成区R4的角部62彼此面对。通过内部使器件形成区R4的角部62向内缩进，可以如图10所示地扩大交叉点61的区域面积(即，可以扩大区域宽度)。扩大区域宽度使得所述宽度变为大于TEG 3的宽度尺寸d0。结果，交叉点61可以用作TEG放置部分R33，并且可以将TEG 3布置在各个TEG放置部分R33中。此外，通过是设置缩进使得器件形成区R4的角部62达到具有弯曲的凸面部分以扩展如图10所示的交叉点61的区域面积，可以在角部62处形成作为倒角部分63的R部分63。利用这种布置，将矩形器件形成区R40形成于其中在角部62处形成倒角部分63的器件形成区R40中。在具有倒角部分63的器件形成区R40中，将与形状相对应的半导体器件2形成于布置中。因此形成的是其中将TEG放置部分R33布置在划分区R3的交叉点61处的TEG放置部分R33的划分区R30。
通过这样采用通过对交叉点61处的TEG放置部分R33进行布置来放置TEG3的区域布置的变体，可以有效地利用交叉点61，而无需在矩形器件形成区R3的侧面部分中形成连接部分。具体地，通过相反地将角部形成为倒角部分，而不是使连接部分保持存在于所形成的半导体芯片中，可以改善半导体芯片的横断破裂强度，并且可以提供难以损坏的半导体芯片。
尽管在图10中将两个TEG 3放置在每一个TEG放置部分R33中，可以自由地设定所放置的TEG 3的数目。此外，当将多个TEG 3放置在如上所述的一个TEG放置部分R33中时，通过将多个TEG 3接地、并且采取考虑到整个大地的尺寸和宽度尺寸来确定TEG放置部分R33的尺寸。
此外，尽管已经根据以上描述形成TEG放置部分R33使得将倒角部分63形成于器件形成区R40的角部62处，可以采用角部62形状的其他各种形状。例如，可以是其中将刻槽部分73形成于如图11所示的器件形成区R50的角部72处。当采用如上所述的刻槽形状使得可以线形地切断角部72的边缘部分时，有利的是可以比当形成倒角部分63时更有效地扩展交叉点71的区域面积。
此外，可以通过执行与所述布置一致的掩模图案来限定如图10和图11所示的器件形成区和划分区的布置，并且可以是其上设置了掩模图案的半导体晶片1经历等离子体切割工艺。
根据该实施例，通过将利用区域宽度减小部分R21部分扩展区域宽度的TEG放置部分R22进行组合、并且随后将TEG 3放置在划分区R2的TEG放置部分R22中来代替形成具有如按照传统方式来确定半导体晶片1上的器件形成区R1和划分区R2的布置的恒定区域的划分区，可以防止区域宽度减小部分R21的区域宽度免于受到TEG 3的宽度尺寸的限制(即，受到必须将区域宽度形成为大于如在传统情况下的TEG 3的宽度尺寸的限制)。
具体地，在划分区R2中，通过形成其中将TEG 3放置为具有大于TEG3的宽度尺寸的TEG放置部分R22的部分区域、以及形成其中没有将TEG 3放置为具有小于TEG 3的宽度尺寸的区域宽度减小部分R21的区域，可以将彼此相邻的器件形成区R1的边缘部分之间的距离安置地彼此更近，而与半导体晶片1上TEG 3的布置无关。
具体地，当所述边缘部分之间的距离如上所述地减小时，可以通过等离子体刻蚀对器件形成区R1进行可靠地刻蚀，只要确保可以由等离子体刻蚀执行分离的限制尺寸为距离尺寸，并且对于半导体芯片10的制造工艺没有不会施加影响。
因此，与配置有TEG的传统半导体晶片相比，可以提供能够增加每单位面积可获得的半导体晶片的数目的半导体晶片和半导体芯片制造方法。
此外，例如在半导体芯片10的制造工艺期间在划分区R2中形成的用特征研究的TEG 3由与除所述材料之外将要有等离子体刻蚀进行刻蚀的目标材料的硅和二氧化硅材料不同的含金属和无机物质的材料形成。因此，对于不可以依赖于用于半导体晶片10的个体化的等离子体刻蚀来去除TGE的传统问题，可以通过执行等离子体刻蚀、并且随后通过对粘附地堆叠到半导体晶片1的电路形成面1a上用于保护表面的保护带4进行剥离来去除粘附地堆叠到保护带4上与来自位于半导体芯片10之间的各个划分区R2(即TEG放置部分R22)的所述带接触的TEG 3，可以将TEG 3与各个半导体芯片10分离。
因此，即使当半导体晶片1经历通过使用等离子体切割的划分工艺，可以消除用于通过有目的地改变气体类型来执行去除TEG 3的等离子体刻蚀的需求，并且只通过执行对保护带4进行剥离的操作来去除TEG 3，使得可以通过有效的操作实现TEG的去除。
应该注意的是，通过适当地组合上述各种实施例的任意实施例，可以产生他们所拥有的效果。
尽管本发明已经结合参考附图的优选实施例全面地进行了描述，应该注意的对于本领域普通技术人员而言各种变化和修改是显而易见的。将这些变化和修改理解为包括在不脱离所附权利要求所限定的本发明范围中。
将2005年1月12日递交的、包括说明书、附图和权利要求的日本专利申请No.2005-4860的全部公开内容一并在此作为参考。

Claims (10)

1.一种用于半导体芯片的制造方法，包括：
在由划分区限定的每一个器件形成区中形成半导体器件，并且在TEG放置部分中形成TEG或测试元件组，在半导体晶片的第一表面上，将所述划分区配置为包括其中配置了所述TEG的所述TEG放置部分和其区域宽度比所述TEG放置部分宽度小的区域宽度减小部分；
将保护薄片粘到所述半导体晶片的第一表面上，使得所述薄片与所述TEG接触；
将掩模放置到作为位于与所述晶片的所述第一表面相对表面的第二表面上，以便限定所述划分区；
在已粘贴所述保护薄片并且已放置所述掩模的状态下，在所述晶片的第二表面上执行等离子体刻蚀，从而去除与所述划分区相对应的部分，然后将所述器件形成区划分为单个半导体芯片，每一个半导体芯片均包括个体化的半导体器件；以及
通过将所述保护薄片从由所述等离子体刻蚀划分的半导体芯片上剥离，与所述保护薄片一起去除残留在所述TEG放置部分中、并且粘到所述保护薄片上的所述TEG的剩余部分，从而制造所述个体化的半导体芯片。
2.根据如权利要求1所述的用于半导体芯片的制造方法，其中，
在形成所述半导体器件和所述TEG时，将所述划分区配置为包括具有比所述TEG宽度尺寸小的宽度的区域宽度减小部分和具有比所述TEG的宽度尺寸大的宽度尺寸的所述TEG放置部分。
3.根据如权利要求1所述的用于半导体芯片的制造方法，其中，
在形成所述半导体器件和所述TEG时，将所述划分区配置为使得所述TEG放置部分配置为与所述器件形成区的角部相邻。
4.根据如权利要求1所述的用于半导体芯片的制造方法，其中，
所述器件形成区是矩形区，所述划分区包括：多个第一划分区，用于划分沿第一方向彼此相邻的器件形成区；以及多个第二划分区，用于沿与所述第一方向垂直的第二方向划分为区域宽度减小部分，并且所述划分区按照以下方式进行配置：通过部分地扩展所述第一划分区和所述第二划分区的宽度来形成所述TEG放置部分，将所述器件形成区的面对所述第一划分区和所述第二划分区的至少一个交叉点的角部向内缩进。
5.根据如权利要求4所述的用于半导体芯片的制造方法，其中，
所述第一划分区和所述第二划分区具有比所述TEG的宽度尺寸小的宽度尺寸，并且所述TEG放置部分具有比所述TEG的宽度尺寸大的宽度尺寸。
6.根据如权利要求4所述的用于半导体芯片的制造方法，其中，
形成所述TEG放置部分，使得所述器件形成区的面对所述交叉点的所述角部变为粗略弯曲的凸面部分。
7.根据如权利要求4所述的用于半导体芯片的制造方法，其中，
通过对所述器件形成区的面对所述交叉点的所述角部进行倒角来形成所述TEG放置部分。
8.一种半导体晶片，包括：
衬底，具有电路形成面，在所述电路形成面上配置多个器件形成区，所述器件形成区由多个带状的划分区限定；
多个半导体器件，分别放置在所述器件形成区中；以及
TEG或测试元件组，放置在所述划分区中，
其中，所述带状划分区中至少一个形成为包括(i)TEG放置部分，TEG放置在所述TEG放置部分中，且TEG放置部分的宽度在局部扩展；和(ii)其宽度比所述TEG放置部分的宽度小的区域宽度减小部分。
9.根据权利要求8所述的半导体晶片，其中，
形成所述划分区，从而包括具有比所述TEG的宽度尺寸小的宽度的所述区域宽度减小部分和具有比所述TEG的宽度尺寸大的宽度尺寸的所述TEG放置部分。
10.根据权利要求8所述的半导体晶片，其中，
所述器件形成区是矩形区；
所述划分区包括：多个第一划分区，用于划分沿第一方向彼此相邻的器件形成区；以及多个第二划分区，用于沿与所述第一方向垂直的第二方向划分为区域宽度减小部分；以及
所述TEG放置部分，其中，部分地扩展所述第一划分区和所述第二划分区的宽度，将所述器件形成区的面对所述第一划分区和所述第二划分区的至少一个交叉点的角部向内缩进。
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