JP2006128579A - 記憶素子及びメモリ - Google Patents

記憶素子及びメモリ Download PDF

Info

Publication number
JP2006128579A
JP2006128579A JP2004318464A JP2004318464A JP2006128579A JP 2006128579 A JP2006128579 A JP 2006128579A JP 2004318464 A JP2004318464 A JP 2004318464A JP 2004318464 A JP2004318464 A JP 2004318464A JP 2006128579 A JP2006128579 A JP 2006128579A
Authority
JP
Japan
Prior art keywords
layer
magnetization
storage
current
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004318464A
Other languages
English (en)
Other versions
JP4682585B2 (ja
Inventor
Kazuhiro Bessho
和宏 別所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2004318464A priority Critical patent/JP4682585B2/ja
Priority to US11/241,315 priority patent/US7313015B2/en
Priority to KR1020050103026A priority patent/KR101219931B1/ko
Publication of JP2006128579A publication Critical patent/JP2006128579A/ja
Application granted granted Critical
Publication of JP4682585B2 publication Critical patent/JP4682585B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Thin Magnetic Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 記憶素子に流す電流の極性を変えなくても情報の記録を可能にすることにより、構造を簡素化することができるメモリを提供する。
【解決手段】 記憶層５に対して中間層４を介して磁化固定層３が設けられ、記憶層５に対して、非磁性層６を介して、磁化の向きが積層方向にほぼ固定されている駆動層７が設けられ、積層方向に電流を流すことにより、記憶層５の磁化Ｍ２の向きが変化して記憶層５に対して情報の記録が行われる記憶素子１０と、この記憶素子１０に対して積層方向の電流を流す電流供給手段とを備え、電流供給手段から記憶素子１０に電流が供給される時間の長さにより、記録される情報の内容が変わるメモリを構成する。
【選択図】 図１

Description

本発明は、強磁性層の磁化状態を情報として記憶する記憶層と、磁化の向きが固定された磁化固定層とから成り、電流を流すことにより記憶層の磁化の向きを変化させる記憶素子、及びこの記憶素子を備えたメモリに係わり、不揮発性メモリに適用して好適なものである。
情報通信機器、特に携帯端末等の個人用小型情報機器の飛躍的な普及に伴い、これを構成するメモリやロジック等の素子には、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、半導体不揮発性メモリの高速化・大容量化は、可動部分の存在等の理由により本質的に小型化・高速化・低消費電力化が困難な磁気ハードディスク等と相補的な技術として、また電源投入と同時にオペレーションシステムを立ち上げるいわゆる「インスタント・オン」等の新しい機能の実現に向けて、ますます重要になってきている。
不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ(強誘電体不揮発メモリ)等が実用化されており、さらなる高性能化に向けての活発な研究開発が行われている。
最近、磁性体を利用した新しい不揮発性メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory ）の開発進捗が著しく、注目を集めている（例えば、非特許文献１、非特許文献２参照）。
このＭＲＡＭは、情報の記録を行う微小な磁気メモリ素子を規則的に配置し、その各々にアクセスできるように、配線例えばワード線及びビット線を設けた構造を有している。
それぞれの磁気メモリ素子は、情報を強磁性体の磁化の向きとして記録させる記憶層を有して構成される。
そして、磁気メモリ素子の構成としては、上述の記憶層と、トンネル絶縁膜（非磁性スペーサ膜）と、磁化の向きが固定された磁化固定層とから成る、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を用いた構造が採用されている。磁化固定層の磁化の向きは、例えば反強磁性層を設けることにより固定することができる。
このような構造においては、記憶層の磁化の向きと磁化固定層の磁化の向きとのなす角度に応じて、トンネル絶縁膜を流れるトンネル電流に対する抵抗値が変化する、いわゆるトンネル磁気抵抗効果を生じるため、このトンネル磁気抵抗効果を利用して、情報の書き込み（記録）を行うことができる。この抵抗値の大きさは、記憶層の磁化の向きと磁化固定層の磁化の向きとが反平行であるときに最大値をとり、平行であるときに最小値をとる。
このように構成した磁気メモリ素子において、磁気メモリ素子への情報の書き込み（記録）は、ワード線及びビット線の両方に電流を流すことにより発生する合成電流磁界により、磁気メモリ素子の記憶層の磁化の向きを制御することにより行うことができる。一般的には、このときの磁化の向き（磁化状態）の違いを、「０」情報と「１」情報とにそれぞれ対応させて記憶させる。
一方、記録された情報の読み出しは、トランジスタ等の素子を用いてメモリセルの選択を行い、磁気メモリ素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出することにより、記録された情報を検知することができる。
このＭＲＡＭを他の不揮発性メモリと比較した場合、最大の特長は、強磁性体から成る記憶層の磁化の向きを反転させることにより、「０」情報と「１」情報とを書き換えるため、高速かつほぼ無限(＞１０１５回)の書き換えが可能であることである。
しかしながら、ＭＲＡＭにおいては、記録された情報を書き換えるために、比較的大きい電流磁界を発生させる必要があり、アドレス配線にある程度大きい（例えば数ｍＡ程度）電流を流さなければならない。そのため消費電力が大きくなる。
また、ＭＲＡＭにおいては、書き込み用のアドレス配線と読み出し用のアドレス配線をそれぞれ必要とするため、構造的にメモリセルの微細化が困難であった。
さらに、素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなる問題や、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまう問題等を、生じることになる。
従って、素子の微細化が困難であった。
そこで、より少ない電流で磁化反転が可能な構成として、スピントランスファによる磁化反転を利用する構成のメモリが注目されている。
スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである（例えば、特許文献１参照）。
即ち、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与えるという現象である。そして、ある閾値以上の電流を流せば、磁性層（磁化自由層）の磁化の向きを反転させることができる。
例えば、磁化固定層と磁化自由層とを有する、巨大磁気抵抗効果素子（ＧＭＲ素子）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。
これにより、磁化固定層と磁化自由層（記憶層）とを有する記憶素子を構成し、記憶素子に流す電流の極性を変えることにより、記憶層の磁化の向きを反転させ、「０」情報と「１」情報との書き換えを行う。
記録された情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。
そして、スピントランスファによる磁化反転は、素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
磁化反転のために記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの記憶素子で１ｍＡ以下であり、しかも記憶素子の体積に比例して減少するため、スケーリング上有利である。
しかも、ＭＲＡＭで必要であった記録用ワード線が不要となるため、メモリセルの構成が単純になるという利点もある。
日経エレクトロニクス ２００１．２．１２号（第１６４頁−１７１頁） J.NaHas et al.,IEEE/ISSCC 2004 Visulas Supplement,p.22 特開２００３−１７７８２号公報
スピントランスファを利用して情報の記録を行う記憶素子の、一般的な構成の概略断面図を図９に示す。
この記憶素子１１０は、下層から、下地層１０１、反強磁性層１０２、磁化固定層１０３、非磁性層１０４、記憶層１０５、キャップ層１０６の各層が積層されて構成されている。
記憶層１０５は、一軸磁気異方性を有する強磁性体から成り、この記憶層１０５の磁化状態、即ち記憶層１０５の磁化Ｍ１１２の向きによって、記憶素子１１０に情報を記憶させることができる。
また、記憶層１０５に対して、非磁性層１０４を介して、強磁性体から成り磁化Ｍ１１１の向きが固定されている磁化固定層１０３が設けられている。図９の構成では、磁化固定層１０３の下層に反強磁性層１０２が設けられていることにより、この反強磁性層１０２の作用により磁化固定層１０３の磁化Ｍ１１１の向きが固定されている。
この記憶素子１１０に対して、情報を書き込む際には、記憶層１０５の膜面に垂直な方向、即ち記憶素子の積層方向に電流を流して、スピントランスファにより記憶層１０５の磁化Ｍ１１２の向きを反転させる。
ここで、スピントランスファによる磁化反転について簡単に説明する。
電子は２種類のスピン角運動量をもつ。仮に、これら２種類のスピン角運動量を、それぞれ上向き及び下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。
そして、図９に示す記憶素子１１０において、磁化固定層１０３及び記憶層１０５において、互いの磁気モーメントの向きが反平行状態にあり、電子を磁化固定層１０３から記憶層１０５に移動させる場合について考える。
磁化固定層１０３を通過した電子は、スピン偏極しており、スピン角運動量の上向きと下向きの数に差が生じている。
非磁性層１０４の厚さが充分に薄く、このスピン偏極が緩和して通常の非磁性体における非偏極(上向きと下向きが同数)状態になる前に、他方の磁性体である記憶層１０５に達すると、磁化固定層１０３及び記憶層１０５の磁気モーメントの向きが反平行状態にあって、スピン偏極度の符号が逆になっていることにより、系のエネルギーを下げるために一部の電子は反転、即ちスピン角運動量の向きを変えさせられる。このとき、系の全角運動量は保存されなくてはならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が、記憶層１０５の磁気モーメントにも与えられる。
電流即ち単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために、記憶層１０５の磁気モーメントに発生する角運動量変化も小さいが、電流が増えると、多くの角運動量変化を単位時間内に与えることができる。角運動量の時間変化はトルクであり、トルクがある閾値を超えると記憶層１０５の磁気モーメントＭ１１２は反転を開始し、その一軸異方性により１８０度回転したところで安定となる。即ち、反平行状態から平行状態への反転が起こる。
一方、磁化固定層１０３及び記憶層１０５において、互いの磁気モーメントの向きが平行状態にあるとき、電流を逆に記憶層１０５から磁化固定層１０３へ電子を送る向きに流すと、今度は磁化固定層１０３で反射される際にスピン反転した電子が記憶層１０５に進入する際にトルクを与え、反平行状態へと反転させることができる。
ただし、この平行状態から反平行状態へ反転させる場合に必要な電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。
このように、記憶層１０５への情報（０情報／１情報）の記録は、磁化固定層１０３から記憶層１０５への向き、又はその逆向きに、それぞれの極性に対応するある閾値以上の電流を流すことによって行われる。
また、記憶層１０５に記録された情報の読み出しは、記憶層１０５と磁化固定層１０３との磁気モーメントの相対角度に依存した抵抗変化、即ち互いに平行な場合に最小抵抗、反平行となった場合に最大抵抗となる、いわゆる磁気抵抗効果を利用して行うことができる。磁化固定層１０３の磁化の向きが、記憶層１０５の磁化の向きの基準となるので、磁化固定層１０３は参照層とも称される。
具体的には、記憶素子１１０に概一定電圧を印加して、その際に流れる電流の大小を検出することにより、情報の読み出しを行うことができる。
ここでは、記憶素子１１０の抵抗状態と情報との関係を、低抵抗状態を「１」情報、高抵抗状態を「０」情報、とそれぞれ規定する。
また、図９のキャップ層１０６から下地層１０１に向けて、即ち上層から下層に向けて、電子を移動させる電流を、正極性の電流である、と規定する。このとき、正極性の電流を流すと、電子がキャップ層１０６から下地層１０１に向けて、即ち記憶層１０５から磁化固定層１０３に向けて移動するので、前述したように、磁化固定層１０３の磁化Ｍ１１１と記憶層１０５の磁化Ｍ１１２とが反平行の向きになり、記憶素子１１０が高抵抗状態になる。
従って、「１」情報（低抵抗状態）を書き込む電流は負極性、「０」情報（高抵抗状態）を書き込む電流は正極性になる。
上述したスピントランスファによる磁化反転を利用してメモリを構成する場合には、記憶層に情報を書き込む（「０」情報と「１」情報とで書き換える）際に、電流の極性（正極性又は負極性）を変えなくてはならない。
このため、メモリセルを選択するために、例えば、ｐ型トランジスタ及びｎ型トランジスタから成るトランスファゲートを用いてメモリセルを構成する。
ここで、図９の記憶素子１１０を用いてメモリセルを構成したメモリの１つのメモリセルについて、第１層の配線層より下層を示した平面図を図１０Ａに示し、上面図を図１０Ｂに示す。
図１０Ａ及び図１０Ｂに示すように、ＮＭＯＳトランジスタ１１９Ｎ及びＰＭＯＳトランジスタ１１９Ｐを、ソース同士及びドレイン同士で、それぞれ第１層の配線層１１６Ａを介して電気的に接続することによって、選択用トランジスタが構成されている。
これにより、これらＮＭＯＳトランジスタ１１９Ｎ及びＰＭＯＳトランジスタ１１９Ｐから、所謂トランスファゲートが構成される。
そして、このトランスファゲートにより、記憶素子１１０に電流を流したり、記憶素子１１０に電流が流れないようにしたり、とスイッチングすることができる。
ＰＭＯＳトランジスタ１１９Ｐのゲート電極１１４は、コンタクト層１１５Ｇを介して、第１層の配線層１１６Ａにより形成されたワード線ＷＬに接続されている。ＮＭＯＳトランジスタ１１９Ｎのゲート電極１１４は、コンタクト層１１５Ｇを介してワード線ＷＬに接続されている。記憶素子１１０に流す電流のオン・オフに対応して、ＰＭＯＳトランジスタ１１９Ｐ側のワード線ＷＬと、ＮＭＯＳトランジスタ１１９Ｎ側のワード線ＷＬとには、一方に制御信号が供給され、他方には同じ制御信号をインバータに通した制御信号が供給される。
このメモリセルにおいては、ビット線ＢＬとセンス線ＳＬに対して、正又は負の電位差を与え、ワード線ＷＬに電圧を印加してトランスファゲートをオン状態にすることにより、記憶素子１１０の積層方向のいずれかの向きに電流を流すことができる。
しかしながら、このような２つのトランジスタ１１９Ｎ，１１９Ｐから成るトランスファゲートを用いた構成のメモリセルとすると、トランジスタ１個でメモリセルが構成された、いわゆる１Ｔｒ型の他のメモリと比較して、構造や回路が複雑になる。
また、メモリセルごとに余分なスペースを必要とするために、メモリの高密度化や大容量化が難しくなる。
上述した問題の解決のために、本発明においては、記憶素子に流す電流の極性を変えなくても情報の記録を可能にすることにより、構造を簡素化することができる記憶素子及びメモリを提供するものである。
本発明の記憶素子は、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるものであり、記憶層に対して、非磁性層を介して、磁化の向きが積層方向にほぼ固定されている駆動層が設けられているものである。
本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、記憶層に対して、非磁性層を介して、磁化の向きが積層方向にほぼ固定されている駆動層が設けられ、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる記憶素子と、この記憶素子に対して積層方向の電流を流す電流供給手段とを備え、電流供給手段から記憶素子に電流が供給される時間の長さにより、記録される情報の内容が変わるものである。
上述の本発明の記憶素子の構成によれば、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して中間層を介して磁化固定層が設けられており、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われるので、積層方向に電流を流してスピントランスファ（スピン注入）による情報の記録を行うことができる。
また、記憶層に対して、非磁性層を介して、磁化の向きが積層方向にほぼ固定されている駆動層が設けられていることにより、駆動層は磁化の向きが積層方向であることから、垂直磁気異方性を有している。これにより、記憶素子の積層方向に電流を流すと、駆動層と記憶層との間の偏極電子の移動（スピン注入）により、記憶層の磁化ベクトルに対して積層方向の力を与えるため、記憶層の磁化ベクトルに歳差運動を生じさせて、磁化の向きを変化させることができる。そして、電流を流す時間によって、電流を流す前の磁化の向きから反転させる、或いは反転させない（電流を流す前と同じ向きにする）ように制御することが可能になる。
従って、電流の極性を変えなくても、同じ極性の電流を記憶素子に流す時間を変えることにより、「０」及び「１」の情報の記録を行うことが可能になる。
上述の本発明のメモリの構成によれば、情報を磁性体の磁化状態により保持する記憶層を有する記憶素子と、記憶素子に対してその積層方向の電流を流す電流供給手段（電極や配線、電源等）とを備え、記憶素子が上記本発明の記憶素子の構成であることにより、電流供給手段を通じて記憶素子の積層方向に電流を流してスピントランスファ（スピン注入）による情報の記録を行うことができる。
また、電流供給手段から記憶素子に電流が供給される時間の長さにより、記録される情報の内容が変わる構成であるので、電流供給手段から記憶素子に流す電流の極性を変えなくても、同じ極性の電流だけで「０」及び「１」の情報の記録を行うことができる。
また、上記本発明の記憶素子において、駆動層が２層以上の積層膜からなり、駆動層の記憶層に対向する側に分極率がより高い材料から成る層が配置され、記憶層と対向しない側に垂直磁気異方性がより強い材料から成る層が配置されている構成とすることも可能である。
このような構成としたときには、記憶層に対向する側の分極率がより高い材料から成る層（第１の層）により、スピントランスファ（スピン注入）の効率を高めることができ、また記憶層と対向しない側の垂直磁気異方性がより強い材料から成る層（第２の層）により、記憶層に対向する側の第１の層との相互作用によって、第１の層の磁気モーメントを記憶素子の積層方向に向けることができる。このように、駆動層を構成する２層以上の層にそれぞれ役割を分担させることができるため、駆動層の材料選択の幅を広げることが可能になり、また相互作用を利用して記憶層の磁化の向きを容易に動かすことができるため、単層の駆動層では実現不可能な低電流での記録も可能になる。
上述の本発明によれば、電流の極性を変えなくても、同じ極性の電流を流す時間を変えることにより、記憶素子の記憶層に「０」及び「１」の情報の記録を行うことが可能になる。このため、各メモリセルに選択トランジスタを設ける場合に、記憶素子に流す電流の極性に対応して、その極性の電流を流しやすい１個のトランジスタを設ければよくなる。
これにより、選択トランジスタを単一のトランジスタ（例えばＮＭＯＳトランジスタ）のみにより構成することができるため、選択トランジスタとして２個のトランジスタから成るトランスファゲートを構成していたメモリと比較して、メモリセルの構成を簡素化して、メモリセルのサイズを縮小化することができる。
これにより、記憶素子から成るメモリセルを多数構成したメモリにおいて、記憶素子を高密度に集積することが可能になる。即ち、メモリを小型化したり、高密度化して記憶容量を大きくしたりすることが容易に可能になる。
従って、本発明によれば、高密度の不揮発性メモリを実現することができる。
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
本発明は、前述したスピントランスファ（スピン注入）により、記憶素子の記憶層の磁化の向きを反転させて、情報の記録を行うものである。記憶層は、強磁性層等の磁性体により構成され、情報を磁性体の磁化状態（磁化の向き）により保持するものである。
スピン注入により磁性層の磁化の向きを反転させる基本的な動作は、巨大磁気抵抗効果素子（ＧＭＲ素子）もしくはトンネル磁気抵抗効果素子（ＭＴＪ素子）から成る記憶素子に対して、その膜面に垂直な方向（記憶素子の各層の積層方向）に、ある閾値以上の電流を流すものである。
本発明では、さらに、従来の記憶層及び磁化固定層（参照層）の他に、記憶層に対して非磁性層を介して、磁化の向きが積層方向にほぼ固定されている、即ち垂直磁気異方性を有する駆動層を設けて、記憶素子を構成する。
そして、情報の記録、即ち記憶層の磁化の向きを反転させる動作は、駆動層から記憶層へ電子を送る方向の電流を流すことによってのみ行い、記録のための電流極性の反転は行わない。
そして、記憶層の磁化の向きの制御は、電流を供給する時間を変えることによって行う。
この原理について説明する。
駆動層は、垂直磁気異方性を有することから、記憶素子の各層の積層方向（ｚ軸方向）に平行な磁気異方性を有している。
この垂直磁気異方性を有する駆動層から、記憶層に向けて偏極電子を供給してスピン注入を行うと、記憶層の磁気モーメントに対して、ｚ軸の回りの歳差運動を励起する。
そして、この歳差運動をどこで止めるか、即ち、いつ偏極電子の供給を止めるかによって、磁化容易軸方向(ｘ軸方向)で落ち着く記憶層の磁化の向きが異なってくる。
従って、記憶素子に電流パルスを供給した場合に、電流パルスのパルス幅（時間）を変えることによって、記憶層の磁化の向きが反転するか反転しないかを制御することが可能である。
磁化固定層（参照層）、記憶層、駆動層を分離する非磁性層（中間層）には、スピンがその分極情報を失うのに必要な距離(スピン拡散長)の長いＣｕ等の非磁性金属膜、或いはＡｌ酸化膜等のトンネル絶縁膜を用いることが望ましい。
記憶素子の記憶層に記録された情報を読み出す方法としては、記憶素子の記憶層に薄いトンネル絶縁層を介して、情報の基準となる磁化固定層（参照層）を設けて、トンネル絶縁層を介して流れる強磁性トンネル電流によって読み出してもよいし、磁気抵抗効果により読み出してもよい。
また、記憶層と磁化固定層（参照層）との間をトンネル絶縁層とし、駆動層と記憶層の間を非磁性金属層（非磁性導電層）として、読み出した情報の出力信号が記憶層と磁化固定層（参照層）とでほぼ決定されるように構成することが望ましい。
また、記憶層の磁気ダンピング定数を０．０３以上とすると、記憶層の磁化の向きが変わるパルス幅の間隔が広くなるため、情報の記録の動作のマージンを広くとることができる。
なお、上述した、パルス電流を供給する時間の長さにより記憶層の磁化の向きの変化を制御する記録方法は、特定の情報(０もしくは１)を選択的に上書きするものではないため、記録を行うべきメモリセル（記憶素子の記憶層）に現在記録されている情報が「０」或いは「１」のいずれの状態にあるかを、事前に読んで確認してから記録を行うための回路(いわゆるＷｒｉｔｅ−ａｆｔｅｒ−Ｒｅａｄ回路)を設けて、メモリを構成する。
この回路を用いると、記録前後の情報の内容が同じであり、記憶層の磁化の向きを反転させる必要のない場合には、記録電流の供給を行わないようにすることが可能になることから、低消費電力化が可能である。
続いて、本発明の具体的な実施の形態を説明する。
本発明の一実施の形態として、メモリのメモリセルを構成する記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、下層から、下地層１、反強磁性層２、磁化固定層３、非磁性層４、記憶層５の順に、各層が積層されてなる。
磁化固定層３の下に反強磁性層２が設けられており、この反強磁性層２により、磁化固定層３の磁化Ｍ１の向きが固定される。図１では磁化固定層３の磁化Ｍ１の向きが、右向きに固定されている。
記憶層５は、情報を磁化状態即ち記憶層５の磁化Ｍ２の向きにより保持するものであり、磁化Ｍ２の向きが右向きであるか左向きであるかにより、それぞれ情報を保持することができる。
また、記憶層５と磁化固定層３との間に非磁性層４が設けられていることにより、記憶層５と磁化固定層３とにより、ＧＭＲ素子又はＭＴＪ素子が構成される。これにより、磁気抵抗効果を利用して、記憶層５の磁化Ｍ２の向きを検出することができる。
即ち、記憶層５の磁化Ｍ２の向きが、磁化固定層３の磁化Ｍ１の向き（右向き）に対して、平行（右向き）の場合には電気抵抗が低くなり、反平行（左向き）の場合には電気抵抗が高くなることから、磁気抵抗効果を利用して、記憶層５の磁化Ｍ２の向きを検出することができる。
磁化固定層３や記憶層５の材料としては、特に限定はないが、鉄、ニッケル、コバルトの１種もしくは２種以上から成る合金材料を用いることができる。さらにＮｂ，Ｚｒ等の遷移金属元素や、Ｂ等の軽元素を含有させることもできる。
反強磁性層２の材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等の金属元素とマンガンとの合金、コバルトやニッケルの酸化物等が使用できる。
非磁性層４は、非磁性導電層により、或いは、トンネルバリア層等の絶縁層により構成する。非磁性導電層としては、例えば、ルテニウム、銅、クロム、金、銀等が使用できる。トンネルバリア層としては、酸化アルミニウム等の絶縁材料を使用することができる。
本実施の形態では、特に、記憶素子１０の記憶層５に対して、非磁性層６を介して、前述した、磁化の向きが積層方向にほぼ固定された駆動層７を設けている。
即ち、図１に示すように、記憶層５の上に、さらに非磁性層６、駆動層７、キャップ層８が積層されて、記憶素子１０が構成されている。
また、本実施の形態では、記憶素子１０に対して、キャップ層８から下地層１への向きに、即ち駆動層７から記憶層５への向きに、電子を流すことにより、記憶層５に情報の記録を行い、記録のための電流極性の反転は行わない。そして、情報の記録時にその向きに電子が流れるように、電極や配線、電源等の電流供給手段を構成する。
このとき、記録電流Ｉは、電子を流す向きとは逆であり、図中矢印９で示すように下地層１からキャップ層８への向きになる。
さらに、電流供給手段から電流を供給する時間の長さにより、記憶層５に記録する情報（「０」或いは「１」）を制御する。
これにより、電流供給手段から記憶素子１０に供給する電流の極性を、一方のみとすることができ、選択トランジスタとして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方を設ける必要がなくなり、どちらか一方を設ければ充分になる。
次に、本実施の形態のメモリの概略構成図(断面図)を図２に示す。この図２は、メモリ(記憶装置)を構成する１つのメモリセルの断面図を示している。
このメモリは、図１に示した記憶素子１０により、メモリセルが構成されている。
この記憶素子１０は、前述したように、情報を磁化状態即ち磁化Ｍ２の向きにより保持する記憶層５を有する。
また、シリコン基板等の半導体基体１１に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１２、ソース領域１３、並びにゲート電極１４が、それぞれ形成されている。
このうち、ゲート電極１４は、図２とは別の断面にあるワード線ＷＬ（図３参照）に接続される。ドレイン領域１２は、コンタクト層１５Ｄ、第１層の配線層１６Ａ、埋め込み金属層１７を介して、第２層の配線層１６Ｂから成るセンス線ＳＬに接続されている。ソース領域１３は、コンタクト層１５Ｓ、第１層の配線層１６Ａ、第２層の配線層１６Ｂ，第３層の配線層１６Ｃ及び各配線層１６Ａ，１６Ｂ，１６Ｃの間の埋め込み金属層１７を介して、記憶素子１０に接続されている。
そして、記憶素子１０は、その上の第４層の配線層１８から成るビット線ＢＬに接続されている。
なお、ドレイン領域１２を、例えば隣接する２つのメモリセルのそれぞれの選択用トランジスタに共通して形成することにより、センス線ＳＬを２個のメモリセルに共通とすることが可能になる。
続いて、図２の１つのメモリセルについて、その上面図を図３に示す。
図３に示すように、ＮＭＯＳトランジスタ１９Ｎのみによって、選択用トランジスタが構成されている。
そして、このＮＭＯＳトランジスタ１９Ｎにより、記憶素子１０に電流を流したり、記憶素子１０に電流が流れないようにしたり、とスイッチングすることができる。
ＮＭＯＳトランジスタ１９Ｎのゲート電極１４は、コンタクト層１５Ｇを介してワード線ＷＬに接続されている。記憶素子１０に流す電流のオン・オフに対応して、ワード線ＷＬに制御信号（電圧）が供給される。
本実施の形態のメモリは、図２及び図３に示したメモリセルの構成を有することにより、ビット線ＢＬとセンス線ＳＬに対して、電位差を与え、ワード線ＷＬに電圧を印加してＮＭＯＳトランジスタ１９Ｎをオン状態にすることにより、記憶素子１０の積層方向のいずれか一方の向きだけに電流を流すことができる。
そして、図３に示すように、ＮＭＯＳトランジスタ１９Ｎのみにより選択用トランジスタが構成されているため、図１０Ａ及び図１０Ｂに示した、２つのトランジスタ１１９Ｎ，１１９Ｐにより選択トランジスタが構成された場合と比較して、メモリセルの面積を大幅に低減させることが可能になる。
ここで、本実施の形態のメモリについて、図１に示した記憶素子１０を実際に作製して、特性を調べた。
図４Ａは、図１の記憶素子１０の記憶層５の磁気モーメントがｘ軸方向（磁化容易軸方向）の右向きである状態で、１ｎｓ（ナノ秒；以下同様）のパルス電流を印加し、その後電流を遮断した場合の磁気モーメントの運動を示したものである。また、図４Ｂは、記憶層の磁気モーメントのｘ軸成分ｍｘの時間変化を示したものである。
図５Ａ及び図５Ｂは、逆に記憶層５の磁気モーメントがｘ軸方向の左向きである状態で、同様に１ｎｓのパルス電流を印加し、その後電流を遮断した場合の磁気モーメントの運動を示したものである。
このように、１ｎｓのパルス電流により、記憶層の磁化を、右向きから左向きに、左向きから右向きに、それぞれ反転させられることが示された。
次に、記憶素子１０に流すパルス電流のパルス幅(時間)を変化させて、１００ｎｓ後に記憶層５の磁化Ｍ２がどちらに向いていたかを調べた。
記憶層５の材料をＣｏＦｅＢ合金として、その飽和磁化を１[Ｔ]、磁気ダンピング定数を０.０１、膜厚を５ｎｍとし、記憶素子１０の平面形状を短軸０.１μｍ・長軸０.２μｍの楕円形状とした。
そして、記憶素子１０に流す電流Ｉを、６００μＡと６５０μＡとして、それぞれの電流量について、電流パルスのパルス幅による１００ｎｓ後の記憶層５の磁化Ｍ２の向きの変化を調べた。
結果を図６Ａ及び図６Ｂに示す。図６Ａは電流Ｉ＝６００μＡの場合を示し、図６Ｂは電流Ｉ＝６５０μＡの場合を示している。なお、図６の縦軸ｍｘは、記憶層５の磁化Ｍ２の向きを示しており、実線は初期状態の磁化が右向き（ｍｘ＝１）の場合、破線は初期状態が左向き（ｍｘ＝−１）の場合を示している。
図６Ａに示すように、電流Ｉ＝６００μＡの場合には、パルス電流のパルス幅によらず、記憶層５の磁化Ｍ２の向きが変化しない。
一方、図６Ｂに示すように、電流Ｉ＝６５０μＡの場合には、パルス電流のパルス幅により、記憶層５の磁化Ｍ２の向きが変化しなかったり、反転したり、同じ向きに戻ったりする。例えば、パルス幅０〜０．９ｎｓでは磁化の向きが変化せず、パルス幅１〜１．２ｎｓでは磁化の向きが反転し、パルス幅１．３ｎｓでは磁化の向きが元の向きに戻り、パルス幅１．５ｎｓでは最終的に元の向きから反転した向きになる。
即ち、６００μＡと６５０μＡとの間に存在する閾値を超える電流を印加した場合には、反転が起こるか或いは起こらないかは、パルス電流を供給した時間に依存して、ほぼ周期的に変化する。
即ち、反転を起こさせたい場合には、図６Ｂで反転が起こる時間Ｔ(例えば１.５ｎｓ)のパルス幅でパルス電流幅を供給するように設定すればよい。このとき、記憶層５の磁化Ｍ２の向きの初期状態が右向きでも左向きでも反転するため、電流の極性を初期状態に応じて変える必要はない。
上述の本実施の形態によれば、記憶素子１０の記憶層５に対して、非磁性層６を介して、磁化の向きが記憶素子１０の積層方向にほぼ固定され、垂直磁気異方性を有する駆動層７が設けられていることにより、記憶素子１０の積層方向に電流を流すと、駆動層７と記憶層５との間の偏極電子の移動（スピン注入）により、記憶層５の磁化ベクトルに対して積層方向の力を与えるため、記憶層５の磁化ベクトルに歳差運動を生じさせて、記憶層５の磁化Ｍ２の向きを変化させることができる。
そして、電流を流す時間によって、電流を流す前の磁化Ｍ２の向きから反転させる、或いは反転させない（電流を流す前と同じ向きにする）ように制御することが可能になる。
従って、電流の極性を変えなくても、同じ極性の電流Ｉを記憶素子１０に流す時間を変えることにより、「０」及び「１」の情報の記録を行うことが可能になる。
このため、各メモリセルに選択トランジスタを設ける場合に、記憶素子１０に流す電流の極性に対応して、その極性の電流を流しやすい１個のトランジスタを設ければよくなる。
このように選択トランジスタをＮＭＯＳトランジスタ１９Ｎのみにより構成することができるため、選択トランジスタとして２個のトランジスタから成るトランスファゲートを構成していたメモリと比較して、メモリセルの構成を簡素化して、メモリセルのサイズを縮小化することができる。
これにより、記憶素子１０から成るメモリセルを多数構成したメモリにおいて、記憶素子を高密度に集積することが可能になる。即ち、メモリを小型化したり、高密度化して記憶容量を大きくしたりすることが容易に可能になる。
従って、本実施の形態の構成によれば、高密度の不揮発性メモリを実現することができる。
次に、本発明の他の実施の形態を説明する。
本実施の形態においては、メモリセルを構成する記憶素子１０の記憶層５の磁気ダンピング定数αを０.０３以上と大きくして、メモリを構成する。
記憶層５の磁気ダンピング定数αを増大させるためには、記憶層にＰｔ，Ａｕ等の原子量の大きな元素や希土類元素を添加する方法や、これらの元素Ｐｔ，Ａｕ等を含有する層と記憶層とを積層させる等の方法をとる。
なお、記憶素子１０及びメモリのその他の構成は、先の実施の形態と同様とするので、重複説明を省略する。
ここで、記憶層５の磁気ダンピング定数αの、動作マージンに対する影響を調べた。
記憶層５の磁気ダンピング定数α＝０．０３として、その他の条件は図６に測定結果を示したものと同様にして、記憶素子１０を作製した。
そして、記憶素子１０に流す電流Ｉを、７００μＡと７５０μＡとして、それぞれの電流量について、電流パルスのパルス幅による１００ｎｓ後の記憶層５の磁化Ｍ２の向きの変化を調べた。
結果を図７Ａ及び図７Ｂに示す。図７Ａは電流Ｉ＝７００μＡの場合を示し、図７Ｂは電流Ｉ＝７５０μＡの場合を示している。
図７Ａ及び図７Ｂに示すように、α＝０.０３とすると、図６Ａ及び図６Ｂに示したα＝０.０１の場合と比較して、記録に必要な電流パルスの電流量Ｉはやや大きくなるものの、磁化の向きが変化するときのパルス幅の間隔が長くなっているため、パルス幅のバラツキに対して、より大きなマージンを得ることが可能である。
従って、本実施の形態によれば、記憶素子１０の記憶層５の磁気ダンピング定数αを０．０３以上と大きくしたことにより、パルス幅のバラツキに対してより大きなマージンを得ることができるため、情報の記録の動作を安定して行うことができる。
次に、本発明のさらに他の実施の形態として、メモリのメモリセルを構成する記憶素子の概略構成図（断面図）を図８に示す。
本実施の形態では、図８に示すように、駆動層７を２層の磁性層７Ａ及び７Ｂの積層構造として、記憶素子２０を構成する。
２層の磁性層７Ａ，７Ｂのうち、記憶層５と対向する磁性層７Ａは、スピントランスファ効率を向上させるために、分極率が大きく、偏極度の高い電流を供給できるＣｏＦｅ等の材料で構成する。ここで、この磁性層７Ａは、単独で垂直磁気異方性を有する必要はない。
一方、記憶層５と対向しない磁性層７Ｂについては、垂直異方性の強いＦｅＰｔやＣｏ／Ｐｔ多層膜、希土類合金等を使用して、記憶層５と対向する磁性層７Ａとの相互作用により、磁性層７Ａの磁気モーメントを記憶素子２０の積層方向に向けることに貢献させる。
このように、駆動層７を構成する２層の磁性層７Ａ，７Ｂにそれぞれ役割を分担させることにより、駆動層７の材料選択の幅を広げることが可能となり、単独の磁性層では実現不可能な低電流での記録も可能となる。
その他の構成は、先の実施の形態の記憶素子１０及びメモリと同様であるので、同一符号を付して重複説明を省略する。
上述の本実施の形態によれば、記憶素子２０の駆動層７が２層７Ａ，７Ｂの積層膜からなり、駆動層７の記憶層５に対向する側に分極率がより高い材料から成る層７Ａが配置され、記憶層５と対向しない側に垂直磁気異方性がより強い材料から成る層７Ｂが配置されている。
これにより、記憶層５に対向する側の分極率がより高い材料から成る層７Ａによって、スピントランスファの効率を向上させることができる。
また、記憶層５と対向しない側の垂直磁気異方性がより強い材料から成る層７Ｂにより、層７Ａとの相互作用によって、層７Ａの磁気モーメントを記憶素子２０の積層方向に向けることができる。
このように、駆動層７を構成する２層の磁性層７Ａ，７Ｂにそれぞれ役割を分担させることができるため、駆動層７の材料選択の幅を広げることが可能になる。
また、２層７Ａ，７Ｂの相互作用を利用して、記憶層５の磁化Ｍ２の向きを容易に動かすことができるため、単層の駆動層７では実現不可能な低電流での記録も可能になる。
上述の各実施の形態における記憶素子の層構成は、その本質的な役割を果たす範囲において変更が可能である。
例えば、磁化固定層として、反強磁性層との積層によらず、単独で十分に大きな保磁力を有する強磁性材料を用いてもよい。
また、記憶層や磁化固定層を構成する磁性体層は、単層の磁性体層に限定されるものではなく、組成の異なる２層以上の磁性体層を直接積層したり、２層以上の磁性体層を非磁性層を介して積層した積層フェリ構造としたりすることも可能である。
その他、各層の積層順序や層構成と電流の向きとの組み合わせ等の構成も、上述の各実施の形態とは異なる構成とすることも可能である。
本発明では、記憶層に対して、磁化の向きが積層方向にほぼ固定されている駆動層が少なくとも設けられて、記憶素子が構成されていればよい。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
本発明の一実施の形態のメモリのメモリセルを構成する記憶素子の概略構成図（断面図）である。 図１の記憶素子を用いたメモリの１つのメモリセルの断面図である。 図２のメモリセルの上面図である。 記憶層の磁気モーメントが右向きのときに電流パルスを印加した後の磁気モーメントの運動を示す図である。 Ａ 記憶層の磁気モーメントの時間変化である。 Ｂ 記憶層の磁気モーメントのｘ軸方向の成分の時間変化である。 記憶層の磁気モーメントが左向きのときに電流パルスを印加した後の磁気モーメントの運動を示す図である。 Ａ 記憶層の磁気モーメントの時間変化である。 Ｂ 記憶層の磁気モーメントのｘ軸方向の成分の時間変化である。 Ａ、Ｂ 電流パルスのパルス幅の変化に対する１００ｎｓ後の記憶層の磁化の向きを示す図である。 Ａ、Ｂ 記憶層の磁気ダンピング定数を０．０３とした場合の電流パルスのパルス幅の変化に対する１００ｎｓ後の記憶層の磁化の向きを示す図である。 本発明のさらに他の実施の形態のメモリのメモリセルを構成する記憶素子の概略構成図（断面図）である。 スピントランスファを利用して情報の記録を行う記憶素子の、一般的な構成の概略断面図である。 従来のスピントランスファを利用したメモリのメモリセルの構造を示した図である。 Ａ メモリセルの第１層の配線層より下層を示した平面図である。 Ｂ メモリセルの上面図である。
符号の説明
１ 下地層、２ 反強磁性層、３ 磁化固定層、４，６ 非磁性層、５ 記憶層、７ 駆動層、８ キャップ層、１０，２０ 記憶素子、１２ ドレイン領域、１３ ソース領域、１４ ゲート電極、１９Ｎ ＮＭＯＳトランジスタ、ＷＬ ワード線、ＢＬ ビット線、ＳＬ センス線

Claims (5)

  1. 情報を磁性体の磁化状態により保持する記憶層を有し、
    前記記憶層に対して、中間層を介して磁化固定層が設けられ、
    積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子であって、
    前記記憶層に対して、非磁性層を介して、磁化の向きが積層方向にほぼ固定されている駆動層が設けられている
    ことを特徴とする記憶素子。
  2. 前記中間層がトンネル絶縁層であり、前記非磁性層が非磁性導電層であることを特徴とする請求項１に記載の記憶素子。
  3. 前記駆動層が２層以上の積層膜からなり、前記駆動層の前記記憶層に対向する側に分極率がより高い材料から成る層が配置され、前記記憶層と対向しない側に垂直磁気異方性がより強い材料から成る層が配置されていることを特徴とする請求項１に記載の記憶素子。
  4. 情報を磁性体の磁化状態により保持する記憶層を有し、
    前記記憶層に対して、中間層を介して磁化固定層が設けられ、
    前記記憶層に対して、非磁性層を介して、磁化の向きが積層方向にほぼ固定されている駆動層が設けられ、
    積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子と、
    前記記憶素子に対して、前記積層方向の電流を流す電流供給手段とを備え、
    前記電流供給手段から前記記憶素子に電流が供給される時間の長さにより、記録される情報の内容が変わる
    ことを特徴とするメモリ。
  5. 情報を記録する際に、前記電流供給手段から前記記憶素子に流す電流の極性が一方のみであることを特徴とする請求項４に記載されたメモリ。
JP2004318464A 2004-11-01 2004-11-01 記憶素子及びメモリ Expired - Fee Related JP4682585B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004318464A JP4682585B2 (ja) 2004-11-01 2004-11-01 記憶素子及びメモリ
US11/241,315 US7313015B2 (en) 2004-11-01 2005-09-30 Storage element and memory including a storage layer a magnetization fixed layer and a drive layer
KR1020050103026A KR101219931B1 (ko) 2004-11-01 2005-10-31 기억 소자 및 메모리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004318464A JP4682585B2 (ja) 2004-11-01 2004-11-01 記憶素子及びメモリ

Publications (2)

Publication Number Publication Date
JP2006128579A true JP2006128579A (ja) 2006-05-18
JP4682585B2 JP4682585B2 (ja) 2011-05-11

Family

ID=36261615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004318464A Expired - Fee Related JP4682585B2 (ja) 2004-11-01 2004-11-01 記憶素子及びメモリ

Country Status (3)

Country Link
US (1) US7313015B2 (ja)
JP (1) JP4682585B2 (ja)
KR (1) KR101219931B1 (ja)

Cited By (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016503A (ja) * 2006-07-03 2008-01-24 Sony Corp 記憶装置
JP2008021976A (ja) * 2006-07-13 2008-01-31 Samsung Electronics Co Ltd 磁壁の移動を利用した半導体装置
JP2008034808A (ja) * 2006-07-25 2008-02-14 Samsung Electronics Co Ltd 磁壁の移動を利用した半導体装置
JP2009021352A (ja) * 2007-07-11 2009-01-29 Toshiba Corp 磁気記録素子及び磁気記録装置
WO2009078202A1 (ja) * 2007-12-19 2009-06-25 Fuji Electric Holdings Co., Ltd. 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
JP2009152258A (ja) * 2007-12-19 2009-07-09 Hitachi Ltd 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置
JP2009158665A (ja) * 2007-12-26 2009-07-16 Hitachi Ltd 磁気メモリ及び磁気メモリの書き込み方法
WO2009098796A1 (ja) 2008-02-08 2009-08-13 Fuji Electric Holdings Co., Ltd. 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
WO2009145161A1 (ja) 2008-05-28 2009-12-03 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
WO2009157101A1 (ja) 2008-06-25 2009-12-30 富士電機ホールディングス株式会社 磁気メモリ素子とその駆動方法及び不揮発記憶装置
JP2010519760A (ja) * 2007-02-21 2010-06-03 コミサリア ア レネルジ アトミク スピントランスファトルク発振器
WO2010064476A1 (ja) 2008-12-02 2010-06-10 富士電機ホールディングス株式会社 磁気メモリー素子及び不揮発性記憶装置
WO2010073790A1 (ja) 2008-12-22 2010-07-01 富士電機ホールディングス株式会社 磁気抵抗素子およびそれを用いる記憶装置
WO2010134378A1 (ja) 2009-05-19 2010-11-25 富士電機ホールディングス株式会社 磁気メモリ素子およびそれを用いる記憶装置
US7869265B2 (en) 2007-02-06 2011-01-11 Kabushiki Kaisha Toshiba Magnetic random access memory and write method of the same
JP2011502354A (ja) * 2007-10-31 2011-01-20 ニューヨーク・ユニバーシティ 電流によって誘起されるスピン運動量移動に基づいた、高速かつ低電力な磁気デバイス
JP2011023722A (ja) * 2009-07-14 2011-02-03 Crocus Technology Sa 高速スピン移動トルク書き込み手順を備えた磁気素子
US8077509B2 (en) 2008-02-14 2011-12-13 Kabushiki Kaisha Toshiba Magnetic memory
US8203808B2 (en) 2006-10-30 2012-06-19 Tdk Corporation Magneto-resistance effect element including free layer having multilayer constitution including magnetic body mixed with element having 4F electrons
JP2012146984A (ja) * 2011-01-13 2012-08-02 Crocus Technology Sa 分極層を備える磁気トンネル接合
JP2012174708A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 磁気トンネル接合素子及び磁気ランダムアクセスメモリ
KR101460420B1 (ko) * 2009-06-24 2014-11-10 뉴욕 유니버시티 전류-유도 스핀-모멘텀 전달에 기초한 고속 저전력 자기 장치
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US8995179B2 (en) 2009-09-17 2015-03-31 Fuji Electric Co., Ltd. Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US9236103B2 (en) 2003-08-19 2016-01-12 New York University Bipolar spin-transfer switching
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978413B2 (en) 2006-06-17 2018-05-22 Dieter Suess Multilayer exchange spring recording media
US20070297220A1 (en) * 2006-06-22 2007-12-27 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory
KR100799097B1 (ko) * 2006-09-06 2008-01-29 한국기초과학지원연구원 하이브리드 소자
US7508042B2 (en) * 2006-12-22 2009-03-24 Magic Technologies, Inc. Spin transfer MRAM device with magnetic biasing
JP5397902B2 (ja) * 2007-03-16 2014-01-22 国立大学法人東北大学 スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス
US20090289289A1 (en) * 2007-10-05 2009-11-26 Northern Lights Semiconductor Corp. Dram cell with magnetic capacitor
US20090090946A1 (en) * 2007-10-05 2009-04-09 James Chyi Lai Dram cell with magnetic capacitor
US7935435B2 (en) 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
US8134864B2 (en) * 2008-08-14 2012-03-13 Regents Of The University Of Minnesota Exchange-assisted spin transfer torque switching
US8406041B2 (en) 2009-07-08 2013-03-26 Alexander Mikhailovich Shukh Scalable magnetic memory cell with reduced write current
US9171601B2 (en) 2009-07-08 2015-10-27 Alexander Mikhailovich Shukh Scalable magnetic memory cell with reduced write current
US8508973B2 (en) * 2010-11-16 2013-08-13 Seagate Technology Llc Method of switching out-of-plane magnetic tunnel junction cells
EP2641247B1 (en) * 2010-11-17 2016-01-20 New York University Bipolar spin-transfer switching
US8644055B2 (en) 2010-12-09 2014-02-04 Infineon Technologies Ag Nonvolatile memory with enhanced efficiency to address asymetric NVM cells
US9142758B2 (en) * 2011-06-14 2015-09-22 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction configured for precessional switching using a bias structure
US9159350B1 (en) * 2014-07-02 2015-10-13 WD Media, LLC High damping cap layer for magnetic recording media
WO2018063177A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Spin transfer torque memory device having a pmos transistor coupled to a spin transfer torque element
US9886977B1 (en) 2016-12-22 2018-02-06 Western Digital Technologies, Inc. Dual cap layers for heat-assisted magnetic recording media
CN108461101B (zh) * 2017-02-17 2021-08-27 中电海康集团有限公司 存储单元与存储器
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261352A (ja) * 2000-12-07 2002-09-13 Commiss Energ Atom 記憶機能を有する磁気スピン極性化および磁化回転装置および当該装置を用いた書き込み方法
JP2004193595A (ja) * 2002-11-26 2004-07-08 Toshiba Corp 磁気セル及び磁気メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418537B1 (ko) * 1999-12-16 2004-02-11 가부시끼가이샤 도시바 자기 메모리 장치
JP2002314167A (ja) * 2001-04-16 2002-10-25 Sony Corp 巨大磁気抵抗効果素子、磁気抵抗効果型ヘッド、薄膜磁気メモリ、並びに薄膜磁気センサ
JP3849460B2 (ja) * 2001-05-29 2006-11-22 ソニー株式会社 磁気抵抗効果素子、磁気抵抗効果型磁気センサ、および磁気抵抗効果型磁気ヘッド
JP2003017782A (ja) 2001-07-04 2003-01-17 Rikogaku Shinkokai キャリヤスピン注入磁化反転型磁気抵抗効果膜と該膜を用いた不揮発性メモリー素子及び該素子を用いたメモリー装置
JP2004031547A (ja) * 2002-06-25 2004-01-29 Alps Electric Co Ltd 磁気検出素子及びその製造方法
JP3729159B2 (ja) * 2002-06-26 2005-12-21 ソニー株式会社 磁気メモリ装置
JP4400037B2 (ja) * 2002-10-31 2010-01-20 日本電気株式会社 磁気ランダムアクセスメモリ，及びその製造方法
JP4013140B2 (ja) * 2003-01-15 2007-11-28 ソニー株式会社 磁気メモリ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261352A (ja) * 2000-12-07 2002-09-13 Commiss Energ Atom 記憶機能を有する磁気スピン極性化および磁化回転装置および当該装置を用いた書き込み方法
JP2004193595A (ja) * 2002-11-26 2004-07-08 Toshiba Corp 磁気セル及び磁気メモリ

Cited By (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449668B2 (en) 2003-08-19 2016-09-20 New York University Current induced spin-momentum transfer stack with dual insulating layers
US9236103B2 (en) 2003-08-19 2016-01-12 New York University Bipolar spin-transfer switching
JP2008016503A (ja) * 2006-07-03 2008-01-24 Sony Corp 記憶装置
JP4518049B2 (ja) * 2006-07-03 2010-08-04 ソニー株式会社 記憶装置
JP2008021976A (ja) * 2006-07-13 2008-01-31 Samsung Electronics Co Ltd 磁壁の移動を利用した半導体装置
JP2008034808A (ja) * 2006-07-25 2008-02-14 Samsung Electronics Co Ltd 磁壁の移動を利用した半導体装置
US8203808B2 (en) 2006-10-30 2012-06-19 Tdk Corporation Magneto-resistance effect element including free layer having multilayer constitution including magnetic body mixed with element having 4F electrons
US7869265B2 (en) 2007-02-06 2011-01-11 Kabushiki Kaisha Toshiba Magnetic random access memory and write method of the same
JP2010519760A (ja) * 2007-02-21 2010-06-03 コミサリア ア レネルジ アトミク スピントランスファトルク発振器
US8611142B2 (en) 2007-07-11 2013-12-17 Kabushiki Kaisha Toshiba Magnetic recording device and magnetic recording apparatus
US9257168B2 (en) 2007-07-11 2016-02-09 Kabushiki Kaisha Toshiba Magnetic recording device and magnetic recording apparatus
JP2009021352A (ja) * 2007-07-11 2009-01-29 Toshiba Corp 磁気記録素子及び磁気記録装置
US8085582B2 (en) 2007-07-11 2011-12-27 Kabushiki Kaisha Toshiba Magnetic recording device and magnetic recording apparatus
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
JP2011502354A (ja) * 2007-10-31 2011-01-20 ニューヨーク・ユニバーシティ 電流によって誘起されるスピン運動量移動に基づいた、高速かつ低電力な磁気デバイス
JP2009152258A (ja) * 2007-12-19 2009-07-09 Hitachi Ltd 単一方向電流磁化反転磁気抵抗効果素子と磁気記録装置
KR101397654B1 (ko) 2007-12-19 2014-05-22 후지 덴키 가부시키가이샤 자기 메모리 소자, 그 구동 방법 및 불휘발성 기억장치
JP5062538B2 (ja) * 2007-12-19 2012-10-31 富士電機株式会社 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
US8279661B2 (en) 2007-12-19 2012-10-02 Fuji Electric Co., Ltd. Magnetic memory element, driving method for the same, and nonvolatile storage device
WO2009078202A1 (ja) * 2007-12-19 2009-06-25 Fuji Electric Holdings Co., Ltd. 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
JP2009158665A (ja) * 2007-12-26 2009-07-16 Hitachi Ltd 磁気メモリ及び磁気メモリの書き込み方法
US8274820B2 (en) 2008-02-08 2012-09-25 Fuji Electric Co., Ltd. Magnetic memory element, method of driving same, and nonvolatile storage device
WO2009098796A1 (ja) 2008-02-08 2009-08-13 Fuji Electric Holdings Co., Ltd. 磁気メモリー素子、その駆動方法及び不揮発性記憶装置
US8077509B2 (en) 2008-02-14 2011-12-13 Kabushiki Kaisha Toshiba Magnetic memory
WO2009145161A1 (ja) 2008-05-28 2009-12-03 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
KR101231288B1 (ko) * 2008-05-28 2013-02-07 가부시키가이샤 히타치세이사쿠쇼 자기 메모리 셀 및 자기 랜덤 액세스 메모리
US8508985B2 (en) 2008-05-28 2013-08-13 Hitachi, Ltd. Magnetic memory cell and magnetic random access memory
JP5356377B2 (ja) * 2008-05-28 2013-12-04 株式会社日立製作所 磁気メモリセル及び磁気ランダムアクセスメモリ
WO2009157101A1 (ja) 2008-06-25 2009-12-30 富士電機ホールディングス株式会社 磁気メモリ素子とその駆動方法及び不揮発記憶装置
US8709617B2 (en) 2008-06-25 2014-04-29 Fuji Electric Co., Ltd. Magnetic memory element, driving method for same, and nonvolatile storage device
WO2010064476A1 (ja) 2008-12-02 2010-06-10 富士電機ホールディングス株式会社 磁気メモリー素子及び不揮発性記憶装置
US8929131B2 (en) 2008-12-02 2015-01-06 Fuji Electric Co., Ltd. Magnetic memory element and non-volatile storage device
US8456896B2 (en) 2008-12-22 2013-06-04 Fuji Electric Co., Ltd. Magnetoresistance element and storage device using the same
WO2010073790A1 (ja) 2008-12-22 2010-07-01 富士電機ホールディングス株式会社 磁気抵抗素子およびそれを用いる記憶装置
WO2010134378A1 (ja) 2009-05-19 2010-11-25 富士電機ホールディングス株式会社 磁気メモリ素子およびそれを用いる記憶装置
KR101460420B1 (ko) * 2009-06-24 2014-11-10 뉴욕 유니버시티 전류-유도 스핀-모멘텀 전달에 기초한 고속 저전력 자기 장치
JP2011023722A (ja) * 2009-07-14 2011-02-03 Crocus Technology Sa 高速スピン移動トルク書き込み手順を備えた磁気素子
US8995179B2 (en) 2009-09-17 2015-03-31 Fuji Electric Co., Ltd. Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
EP3703113A2 (en) 2009-09-17 2020-09-02 III Holdings 3, LLC Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
US10756261B2 (en) 2009-09-17 2020-08-25 Iii Holdings 3, Ltd. Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
US10468591B2 (en) 2009-09-17 2019-11-05 Iii Holdings 3, Llc Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
US9525127B2 (en) 2009-09-17 2016-12-20 Iii Holdings 3, Llc Magnetoresistance element and non-volatile semiconductor storage device using same magnetoresistance element
JP2012146984A (ja) * 2011-01-13 2012-08-02 Crocus Technology Sa 分極層を備える磁気トンネル接合
JP2012174708A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 磁気トンネル接合素子及び磁気ランダムアクセスメモリ
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US9773837B2 (en) 2013-06-17 2017-09-26 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9406876B2 (en) 2014-07-25 2016-08-02 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US10615335B2 (en) 2015-04-21 2020-04-07 Spin Memory, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US10734574B2 (en) 2015-04-21 2020-08-04 Spin Memory, Inc. Method of manufacturing high annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US10147872B2 (en) 2015-04-21 2018-12-04 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10026892B2 (en) 2015-06-16 2018-07-17 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US10553787B2 (en) 2015-06-16 2020-02-04 Spin Memory, Inc. Precessional spin current structure for MRAM
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US10777736B2 (en) 2015-07-30 2020-09-15 Spin Memory, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10347314B2 (en) 2015-08-14 2019-07-09 Spin Memory, Inc. Method and apparatus for bipolar memory write-verify
US10643680B2 (en) 2016-01-28 2020-05-05 Spin Memory, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10381553B2 (en) 2016-01-28 2019-08-13 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10366775B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Memory device using levels of dynamic redundancy registers for writing a data word that failed a write operation
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10424393B2 (en) 2016-09-27 2019-09-24 Spin Memory, Inc. Method of reading data from a memory device using multiple levels of dynamic redundancy registers
US11355699B2 (en) 2017-02-28 2022-06-07 Integrated Silicon Solution, (Cayman) Inc. Precessional spin current structure for MRAM
US11271149B2 (en) 2017-02-28 2022-03-08 Integrated Silicon Solution, (Cayman) Inc. Precessional spin current structure with nonmagnetic insertion layer for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10930332B2 (en) 2017-12-28 2021-02-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
US10734573B2 (en) 2018-03-23 2020-08-04 Spin Memory, Inc. Three-dimensional arrays with magnetic tunnel junction devices including an annular discontinued free magnetic layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10615337B2 (en) 2018-05-30 2020-04-07 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Also Published As

Publication number Publication date
US7313015B2 (en) 2007-12-25
KR101219931B1 (ko) 2013-01-08
US20060092696A1 (en) 2006-05-04
JP4682585B2 (ja) 2011-05-11
KR20060052359A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
JP4682585B2 (ja) 記憶素子及びメモリ
KR101357929B1 (ko) 메모리
KR101202098B1 (ko) 메모리
JP4380707B2 (ja) 記憶素子
JP2006237329A (ja) 磁気記憶装置及び磁気記憶装置の書き込み方法
JP2008117930A (ja) 記憶素子、メモリ
JP5356377B2 (ja) 磁気メモリセル及び磁気ランダムアクセスメモリ
JP4438806B2 (ja) メモリ
US10375698B2 (en) Memory system
JP2005223086A (ja) 磁気記憶素子及びその駆動方法、磁気メモリ
JP2008211059A (ja) 記憶素子、メモリ
JP2008084950A (ja) 記憶素子、メモリ
JP2005183825A (ja) 磁気メモリ
JP5626741B1 (ja) 磁気メモリ
JP2013115320A (ja) 記憶素子、記憶装置
JP2012028798A (ja) メモリ
JP2008205186A (ja) 記憶素子、メモリ
JP2010021584A (ja) 記憶素子、メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4682585

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees