JP5397902B2 - スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス - Google Patents
スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス Download PDFInfo
- Publication number
- JP5397902B2 JP5397902B2 JP2009509018A JP2009509018A JP5397902B2 JP 5397902 B2 JP5397902 B2 JP 5397902B2 JP 2009509018 A JP2009509018 A JP 2009509018A JP 2009509018 A JP2009509018 A JP 2009509018A JP 5397902 B2 JP5397902 B2 JP 5397902B2
- Authority
- JP
- Japan
- Prior art keywords
- spin
- current
- free layer
- relaxation
- spin relaxation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000001514 detection method Methods 0.000 title claims description 17
- 230000005291 magnetic effect Effects 0.000 claims description 101
- 238000002347 injection Methods 0.000 claims description 94
- 239000007924 injection Substances 0.000 claims description 94
- 230000005415 magnetization Effects 0.000 claims description 34
- 230000005350 ferromagnetic resonance Effects 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 claims description 11
- 230000008859 change Effects 0.000 claims description 9
- 229910052697 platinum Inorganic materials 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 239000002096 quantum dot Substances 0.000 claims description 6
- 239000000696 magnetic material Substances 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 127
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 40
- 239000011229 interlayer Substances 0.000 description 22
- 239000004020 conductor Substances 0.000 description 21
- 230000005290 antiferromagnetic effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 230000005355 Hall effect Effects 0.000 description 14
- 238000000151 deposition Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 12
- 230000002441 reversible effect Effects 0.000 description 11
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910003321 CoFe Inorganic materials 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003993 interaction Effects 0.000 description 4
- 101100167360 Drosophila melanogaster chb gene Proteins 0.000 description 3
- 239000002772 conduction electron Substances 0.000 description 3
- 239000003302 ferromagnetic material Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005086 pumping Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005280 amorphization Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000021715 photosynthesis, light harvesting Effects 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 229910018516 Al—O Inorganic materials 0.000 description 1
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical class C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019236 CoFeB Inorganic materials 0.000 description 1
- 238000005481 NMR spectroscopy Methods 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 229910003472 fullerene Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005184 irreversible process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000013080 microcrystalline material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66984—Devices using spin polarized carriers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Description
本発明は、スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイスに関するものであり、特に、従来の固有の値で不変であったスピン緩和時間をスピン流を注入することによって制御するための構成に特徴のあるスピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイスに関するものである。
現在の半導体装置等のエクトロニクス分野においては、電子の有する電荷の自由度を利用しているが、電子は電荷以外にスピンという自由度を有している。
近年、このスピンの自由度を利用したスピントロニクスが次世代の情報技術の担い手として注目を集めている。
近年、このスピンの自由度を利用したスピントロニクスが次世代の情報技術の担い手として注目を集めている。
このスピントロニクスでは電子の電荷とスピンの自由度を同時に利用することによって、従来にない機能や特性を得ることを目指している。
この様なスピントロニクスの初期的デバイスとしてはＧＭＲ（巨大磁気抵抗）素子が挙げられ、ＧＭＲ素子を流れるセンス電流の担い手となる電子のスピン、即ち、アップスピンかダウンスピンかにより、フリー層の磁化方向とピンド層の磁化方向との違いの影響を受けて変化する現象を利用したものである。
近年このようなＧＭＲ素子やＴＭＲ（トンネル磁気抵抗）素子をメモリセルとしたＭＲＡＭ（磁気ランダムアクセスメモリ）において、従来、配線層に電流を流すことによって発生した磁界によりフリー層の磁化方向を制御していたものを、ＧＭＲ素子或いはＴＭＲ素子に直接電流を流して電流の担い手となる電子のスピンによりフリー層の磁化方向を制御するスピンＲＡＭが提案されている（例えば、特許文献１或いは特許文献２参照）。
また、スピントロニクスの別の形態としては、量子コンピュータが挙げられ、この量子コンピュータにおいては、原子、イオン、或いは、分子の有するスピンを利用して量子ビット（Ｑｕｂｉｔ）とするものである（例えば、特許文献３或いは非特許文献１参照）。
さらに、現在の情報処理装置における情報の伝達は電子流によって行われているが、電子流はジュール熱を伴う。
このジュール熱の発生は情報処理単位の高集積度化に伴い消費電力の増加として問題となるため、電子流に代えてスピン流による情報の伝達が検討されている。
このジュール熱の発生は情報処理単位の高集積度化に伴い消費電力の増加として問題となるため、電子流に代えてスピン流による情報の伝達が検討されている。
これは、固体中における伝導電子の電子流が時間的に非可逆過程であるのに対して、スピン流は可逆過程であり、エネルギーの散逸が殆どないために消費電力の増大に繋がらないことを利用するものである。
即ち、伝導電子の運動は時間をマイナス方向に反転させれば逆向きになるが、スピン流は伝導電子の運動によるものではあるが、スピン自体の運動量と、スピン角運動量とを有しているため、時間をマイナス方向に反転させた場合に、運動量とスピン角運動量の双方が反転して相殺するため、全体としては反転せずに可逆過程となる。
即ち、伝導電子の運動は時間をマイナス方向に反転させれば逆向きになるが、スピン流は伝導電子の運動によるものではあるが、スピン自体の運動量と、スピン角運動量とを有しているため、時間をマイナス方向に反転させた場合に、運動量とスピン角運動量の双方が反転して相殺するため、全体としては反転せずに可逆過程となる。
このようなスピントロニクスにおいては、スピン緩和という概念が非常に重要になる。 例えば、スピンＲＡＭにおいては、フリー層における磁気モーメントの緩和時間、即ち、フリー層に含まれる個々の電子のスピン緩和時間により書込速度が規定されることになり、書込容易性のためにはスピン緩和が小さい方が望ましく、一方、速く書込状態とするためにはスピン緩和が大きい方が望ましくなる。
また、量子コンピュータにおいては、スピン緩和が情報保持時間を決定するため、スピン緩和は重要になる。
即ち、量子コンピュータが機能するためには、その演算時間が系のデコヒーレンス時間、即ち、スピン緩和時間より短いことが前提となる。
即ち、量子コンピュータが機能するためには、その演算時間が系のデコヒーレンス時間、即ち、スピン緩和時間より短いことが前提となる。
このような、スピン緩和はスピン或いは磁気モーメントの運動の減衰を意味するものである。
即ち、スピン或いは磁気モーメントの運動は、磁場方向を回転軸とする歳差運動であり、磁気モーメントの基本方程式に減衰項を加えた下記に示すＬａｎｄａｕ−Ｌｉｆｓｈｉｔｚ−Ｇｉｌｂｅｒｔ（ＬＬＧ）方程式で表される。
ｄ vＭ／ｄｔ＝−γ vＭ×Ｈeff ＋（α／Ｍa ） vＭ×（ｄ vＭ／ｄｔ）
但し、Ｍa は磁化の大きさ、Ｈeff は有効磁場、αはＧｉｌｂｅｒｔの緩和定数である。
なお、ここでは、明細書作成の都合上、ベクトル記号の表記に、「 vＭ」或いは「 vＨ」を用いる。
即ち、スピン或いは磁気モーメントの運動は、磁場方向を回転軸とする歳差運動であり、磁気モーメントの基本方程式に減衰項を加えた下記に示すＬａｎｄａｕ−Ｌｉｆｓｈｉｔｚ−Ｇｉｌｂｅｒｔ（ＬＬＧ）方程式で表される。
ｄ vＭ／ｄｔ＝−γ vＭ×Ｈeff ＋（α／Ｍa ） vＭ×（ｄ vＭ／ｄｔ）
但し、Ｍa は磁化の大きさ、Ｈeff は有効磁場、αはＧｉｌｂｅｒｔの緩和定数である。
なお、ここでは、明細書作成の都合上、ベクトル記号の表記に、「 vＭ」或いは「 vＨ」を用いる。
このＬＬＧ方程式における右辺の第２項が減衰を表し、これがスピン或いは磁気モーメントの角運動量及びエネルギーの散逸、スピン流の発生を表し、このスピン流による散逸によって所定の緩和時間の後にスピン或いは磁気モーメントは外部磁場 VＨの方向に整列することになり、このようなスピン流が発生する現象はスピンポンピングとして知られている。
また、スピンの作用による現象としては、スピンホール効果（ｓｐｉｎ−Ｈａｌｌ ｅｆｆｅｃｔ）が知られており、試料中に電流を流すと、電流方向に垂直な向きに電荷の流を伴わない純スピン流が発生し、スピン流方向の試料端にスピン偏極が生ずる（例えば、非特許文献２参照）。
また、本発明者は、逆に、試料中に純スピン流を注入すると、純スピン流の方向と垂直方向に電流が流れることを見いだしており、この逆スピンホール効果を利用することによって、試料端に電位差が発生するので、この電位差を検出すことによって、純スピン流の流れの有無の検出が可能になる（例えば、非特許文献３参照）。
特開２００２−３０５３３７号公報
特開２００７−０５９８７９号公報
特開２００４−１０２３３０号公報
ｈｔｔｐ：／／ｗｗｗ．ｓ−ｇｒａｐｈｉｃｓ．ｃｏ．ｊｐ／ｎａｎｏｅｌｅｃｔｒｏｎｉｃｓ／ｎｅｗｓ／ｈｐｍｏｌｃｏｍ／２．ｈｔｍ
Ｓｃｉｅｎｃｅ，Ｖｏｌ．３０１，ｐ．１３４８，２００３
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏｌ．８８，ｐ．１８２５０９，２００６
しかし、従来のスピントロニクスにおいてはスピン緩和時間が非常に重要であるにも拘わらず、このスピン緩和時間を制御或いは変動させる手段が存在せず、スピン緩和時間は個々の部材に固有のスピン緩和時間で規定されてしまうという問題がある。
例えば、従来のスピンＲＡＭにおいては、上述のように書込速度を規定する磁化反転速度は、スピン緩和に支配されるため、書込初期においてはスピン緩和が小さいことが望ましく、書込後期においてはスピン緩和が大きいことが望まれる。しかし、スピン緩和時間がフリー層の素材によって規定されるため、スピン緩和が大きい素材を選択した場合には、書込み速度は速くなるものの、書込自体が困難になる。一方、スピン緩和が小さい素材を選択した場合には、書込は容易になるものの、書込み速度が遅くなるという問題がある。
また、量子コンピュータにおいても、演算時間の上限を規定するデコヒーレンス時間を延ばす手段が存在しないという問題があり、量子コンピュータの実現へのネックになっている。
さらに、スピン流を情報伝達媒体として用いた場合には、このスピン流を検出する手段が必要になるが、このスピン流を簡単な微小構造により検出する適当な手段・構成がないというのが現状である。
したがって、本発明は、スピン流の注入によりスピン緩和を変動させるとともに、純スピン注入効率を高めることを目的とする。
ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、スピン緩和変動方法であって、スピンの向きが特定の方向にある部材或いはスピンまたは磁気モーメントが特定の歳差運動状態にある部材１に前記スピンの方向或いは歳差運動の状態を変化させる方向にスピン流４を注入してスピン緩和時間を制御する。
図１参照
上記課題を解決するために、本発明は、スピン緩和変動方法であって、スピンの向きが特定の方向にある部材或いはスピンまたは磁気モーメントが特定の歳差運動状態にある部材１に前記スピンの方向或いは歳差運動の状態を変化させる方向にスピン流４を注入してスピン緩和時間を制御する。
即ち、本発明は、上述のスピン緩和過程におけるスピン或いは磁気モーメント２の角運動量及びエネルギーの散逸に伴うスピン流４の発生現象を逆に利用して、スピン流４を注入することによって、特定のスピン状態にある部材１のスピン緩和時間を制御することができることを新規に見い出したものである。
このように、スピン流４によりスピン緩和時間の制御が可能になることによって、各種のスピントロニクスデバイス或いはスピントロニクスシステムの高速化、高機能化、或いは、低消費電力化が可能になる。
例えば、スピン流４を、フリー層の磁化方向を電流注入で制御する磁気抵抗効果型ランダム・アクセス・メモリ（スピンＲＡＭ）を構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を短くすることができる。
或いは、スピン流４を、フリー層の磁化方向をスピン注入で制御する新規な磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を短くすることができる。
或いは、スピン流４を、フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリ（ＭＲＡＭ）を構成するフリー層にスピンホール効果を利用して注入することによって、スピン緩和時間を制御することができる。
また、スピン流４を、固体量子コンピュータを構成する量子ビットにスピンホール効果を利用して注入することによって、スピン緩和時間を制御することができ、それによって、演算に必要なデコヒーレンス時間を長くすることができる。
或いは、磁気モーメント２が歳差運動している磁性部材にスピンホール効果を利用してスピン流４を注入してスピン緩和時間を変化させるスピン緩和変動方法を利用し、磁性部材に部材固有の強磁性共鳴周波数近傍のマイクロ波を印加してスピン緩和時間の変化を検出することによってスピン流４を検出することができる。
それによって、スピン流４を情報伝達手段として用いた場合の信号検出機構を構築することができる。
それによって、スピン流４を情報伝達手段として用いた場合の信号検出機構を構築することができる。
この場合、マイクロ波の印加方法としては、磁性部材の磁化方向に平行な方向に延在するマイクロストリップ線にマイクロ波帯の電流５を流すことによって行うことが最も現実的である。
また、スピントロニクスデバイスとしては、フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリ（ＭＲＡＭ）を構成するフリー層に接するようにスピン注入電極３を設けた構成とすることができる。
或いは、フリー層の磁化方向をスピン注入で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極３を設けることによって、新規な原理による磁気抵抗効果型ランダム・アクセス・メモリを構成することができる。
なお、フリー層の磁化方向を外部磁場で制御する場合も純スピン注入で制御する場合にも、フリー層に純スピン流４を注入するスピン注入電極３を金属−絶縁体転移が生ずる寸前の短平均自由行程領域の材料とした構成とすることができる。
このように、スピン注入電極３を、金属−絶縁体転移が生ずる寸前の短平均自由行程領域、好適には平均自由行程が平均原子間距離の２〜５倍の材料で構成することによって、スピン流変換効率を高めることができる。それによって、純スピン流の注入効率を大幅に向上することができるので、素子の熱破壊を防止することができるとともに、消費電力を低減することができる。
なお、平均自由行程が平均原子間距離の２倍未満の場合には絶縁体に近づき、一方、平均自由行程が平均原子間距離の５倍を超えると多結晶に近づきスピン流変換効率が低下する。
なお、平均自由行程が平均原子間距離の２倍未満の場合には絶縁体に近づき、一方、平均自由行程が平均原子間距離の５倍を超えると多結晶に近づきスピン流変換効率が低下する。
或いは、フリー層に純スピン流を注入するスピン注入電極３を非晶質層とした構成とすることができる。
スピン注入電極３を構成する金属−絶縁体転移が生ずる寸前の短平均自由行程領域の材料としては、結晶性が低い場合には微結晶材料も該当するが、典型的には非晶質材料となる。
スピン注入電極３を構成する金属−絶縁体転移が生ずる寸前の短平均自由行程領域の材料としては、結晶性が低い場合には微結晶材料も該当するが、典型的には非晶質材料となる。
このようなスピン注入電極３としては、Ｐｔ、Ａｕ、Ｐｄ、或いは、その他のｆ軌道を有する元素のいずれかからなることが望ましい。
Ｐｔ、Ａｕ、或いは、その他のｆ軌道を有する元素、或いは、Ｐｄ等のスピン軌道相互作用の大きな元素を用いることによって、スピンホール効果を大きくすることでき、それによって、純スピン流の注入効果を高めることができる。
Ｐｔ、Ａｕ、或いは、その他のｆ軌道を有する元素、或いは、Ｐｄ等のスピン軌道相互作用の大きな元素を用いることによって、スピンホール効果を大きくすることでき、それによって、純スピン流の注入効果を高めることができる。
或いは、磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層の近傍に、フリー層の長手方向に平行な方向に延在するマイクロストリップ線を設けても良く、マイクロストリップ線にマイクロ波帯の電流５を流すことによって発生する磁界により強磁性共鳴を生起することができる。
さらには、固体量子コンピュータを構成する量子ビットに接するようにスピン注入電極３を設けても良く、それによって、量子ビットにスピン流４を注入することによって、デコヒーレンス時間を長くすることができる。
なお、これらのスピン注入電極３としては、スピン軌道相互作用の大きなＰｔ或いはＰｄで構成することが望ましい。
なお、これらのスピン注入電極３としては、スピン軌道相互作用の大きなＰｔ或いはＰｄで構成することが望ましい。
本発明によれば、スピン流を注入して強磁性共鳴を生起したり、或いは、強磁性共鳴している状態におけるスピン緩和時間を制御することができるので、新規な構成のスピントロニクスデバイスやスピントロニクスシステムの構築が可能になる。
特に、本発明の原理を磁気メモリ装置に適用することによって、スピン緩和時間を短くすることができるので、高速磁気メモリ装置の実現が可能になる。
また、スピン注入電極の構成を考慮することで、フリー層に純スピン流を高効率で注入することができ、それによって、磁化方向或いはスピン緩和時間を制御するためにスピン注入電極に流す電流を小さくすることができるので、低消費電力化た高密度化が可能になる。
本発明は、特定のスピン状態にある部材にスピン流を注入してスピン緩和時間を制御するものであり、例えば、歳差運動している磁気モーメント或いはスピンに、スピン緩和を促進する方向のスピンを有するスピン流を注入して、スピン緩和時間を短くしたり、或いは、スピン緩和を抑制する方向のスピンを有するスピン流を注入して、スピン緩和時間を長くしたりするものである。
図２参照
図２は、厚さが１０ｎｍのＰｔ層上に厚さが１０ｎｍのＮｉ81Ｆｅ19層を堆積させた試料に対して、所定の方向に１００ｋＨｚで２ｍＴの強度の変調磁場Ｈを印加した状態でＰｔ層に電流Ｉを流した場合の強磁性共鳴ＦＭＲを測定し、そのピーク幅をプロットしたものであり、図２においては、電流方向が磁場方向と垂直な場合（θ＝９０°）を示しており、挿入図は電流方向が磁場方向と平行な場合（θ＝０°）を示している。
図から明らかなように、ＦＭＲ信号のピーク間線幅は、電流ととともに広くなっており、このピーク間線幅は磁化Ｍの歳差運動の緩和と対応するので、さらに詳細に検討する。 なお、ここでは、磁性体としては、実験を容易に行うために、結晶磁気異方性の現れない組成であるＮｉ81Ｆｅ19を用いている。
図２は、厚さが１０ｎｍのＰｔ層上に厚さが１０ｎｍのＮｉ81Ｆｅ19層を堆積させた試料に対して、所定の方向に１００ｋＨｚで２ｍＴの強度の変調磁場Ｈを印加した状態でＰｔ層に電流Ｉを流した場合の強磁性共鳴ＦＭＲを測定し、そのピーク幅をプロットしたものであり、図２においては、電流方向が磁場方向と垂直な場合（θ＝９０°）を示しており、挿入図は電流方向が磁場方向と平行な場合（θ＝０°）を示している。
図から明らかなように、ＦＭＲ信号のピーク間線幅は、電流ととともに広くなっており、このピーク間線幅は磁化Ｍの歳差運動の緩和と対応するので、さらに詳細に検討する。 なお、ここでは、磁性体としては、実験を容易に行うために、結晶磁気異方性の現れない組成であるＮｉ81Ｆｅ19を用いている。
図３参照
図３は、電流の向きによるピーク間線幅の差の電流の絶対強度依存性の説明図であり、図に示すように、電流方向が磁場方向と平行な場合（θ＝０°）には電流の向きによる差はほとんどなく、電流の方向に対して対称性を示している。
図３は、電流の向きによるピーク間線幅の差の電流の絶対強度依存性の説明図であり、図に示すように、電流方向が磁場方向と平行な場合（θ＝０°）には電流の向きによる差はほとんどなく、電流の方向に対して対称性を示している。
一方、電流方向が磁場方向と垂直な場合（θ＝９０°）には、電流方向に対して非対称性を示している。
この非対称性は、一方の電流方向の場合にはスピンポンピング現象によってＮｉ81Ｆｅ19層から流れ出すスピン流を打ち消すように、スピンホール効果によってＰｔ層からＮｉ81Ｆｅ19層にスピン流が注入され、他方の電流方向の場合にはスピンポンピング現象によってＮｉ81Ｆｅ19層から流れ出すスピン流を大きくするように、スピンホール効果によってＰｔ層からＮｉ81Ｆｅ19層にスピン流が注入されたためと考えられる。
この非対称性は、一方の電流方向の場合にはスピンポンピング現象によってＮｉ81Ｆｅ19層から流れ出すスピン流を打ち消すように、スピンホール効果によってＰｔ層からＮｉ81Ｆｅ19層にスピン流が注入され、他方の電流方向の場合にはスピンポンピング現象によってＮｉ81Ｆｅ19層から流れ出すスピン流を大きくするように、スピンホール効果によってＰｔ層からＮｉ81Ｆｅ19層にスピン流が注入されたためと考えられる。
図４参照
図４は、電流方向が磁場方向と平行な場合（θ＝０°）の磁化Ｍとスピンの向きσの関係の説明図であり、スピン流ｊs は電流ｊc に対して垂直になるとともに、スピンの向きσはスピン流ｊs 及び電流ｊc に対して垂直になり、スピンの向きσは磁化Ｍと垂直になる。
磁化Ｍの方向は、平均として磁場Ｈの方向に向く。
図４は、電流方向が磁場方向と平行な場合（θ＝０°）の磁化Ｍとスピンの向きσの関係の説明図であり、スピン流ｊs は電流ｊc に対して垂直になるとともに、スピンの向きσはスピン流ｊs 及び電流ｊc に対して垂直になり、スピンの向きσは磁化Ｍと垂直になる。
磁化Ｍの方向は、平均として磁場Ｈの方向に向く。
この場合、スピンの向きσと磁化Ｍとの関係は電流ｊc の向きを反転させても同等の状態であるので、ＦＭＲ信号の変化は電流ｊc の向きを反転させても変わらないことを表しており、上記の図３の電流方向が磁場方向と平行な場合（θ＝０°）の対称性の結果と整合する。
図５参照
図５は、電流方向が磁場方向と垂直な場合（θ＝９０°）の磁化Ｍとスピンの向きσの関係の説明図であり、この場合もスピン流ｊs は電流ｊc に対して垂直になり、スピンの向きσはスピン流ｊs 及び電流ｊc に対して垂直になる。
図５は、電流方向が磁場方向と垂直な場合（θ＝９０°）の磁化Ｍとスピンの向きσの関係の説明図であり、この場合もスピン流ｊs は電流ｊc に対して垂直になり、スピンの向きσはスピン流ｊs 及び電流ｊc に対して垂直になる。
しかし、この場合、スピンの向きσは磁化Ｍと平行になり、電流ｊc の向きを反転させた場合には、平行と反平行の関係になる。
この時、ＦＭＲ信号の変化は電流ｊc の向きに依存すると考えられ、上記の図３の電流方向が磁場方向と垂直な場合（θ＝９０°）の非対称性の結果と整合する。
この時、ＦＭＲ信号の変化は電流ｊc の向きに依存すると考えられ、上記の図３の電流方向が磁場方向と垂直な場合（θ＝９０°）の非対称性の結果と整合する。
このような非対称性はスピンの向きσ、したがって、電流の方向によってスピンの緩和定数を制御できることを示しており、したがって、Ｐｔ層でスピンホール効果によって生成された純スピン流がＮｉ81Ｆｅ19層に注入されることによって、磁気モーメントのスピン摩擦を制御できることになる。
このような、スピンホール効果によるスピンの緩和定数を制御の利用は、特に、磁気メモリ装置において実用的となり、書込初期においては、スピン緩和を抑制する方向のスピンを有するスピン流を注入することによって、書込を容易にする。一方、書込終期においては、スピン緩和を促進する方向の逆向きのスピンを有するスピン流を注入することによって緩和時間を短くすることによって、書込時間を短縮することができる。
但し、スピンホール効果による純スピン流の発生効率が低いために、したがって、スピンＲＡＭに適用した場合には、スピン流の注入効率が低いために、スピン注入電極に大きな電流を流す必要がある。
そうすると、スピン注入電極における消費電力が問題となり、それが、高集積度化の妨げとなる。
そうすると、スピン注入電極における消費電力が問題となり、それが、高集積度化の妨げとなる。
そこで、ＭＲＡＭを構成するフリー層に純スピン流を高効率で注入してフリー層の磁化方向或いは歳差運動している磁気モーメント或いはスピンのスピン緩和時間を短くする際に流す電流を少なくして消費電力を低減する。
図６参照
図６は、本発明の実施の形態のスピンＲＡＭのメモリセルを構成する磁気抵抗効果素子近傍の概略的斜視図であり、下部電極１１上にフリー層１３、ＭｇＯ或いはＡｌ−Ｏ等のトンネル絶縁膜１４、ピンド層１５、及び、反強磁性層１６からなるＴＭＲ要素１２を設け、反強磁性層１６に接するようにビット線１７を設け、一方、フリー層１３に接するようにＰｔ或いはＡｕ等からなるスピン注入電極１８を設け、このスピン注入電極１８に対して接続配線１９，２０を設けたものである。
この場合、スピン注入電極１８の長手方向がＴＭＲ要素１２の長手方向と直交する方向に配置する。
図６は、本発明の実施の形態のスピンＲＡＭのメモリセルを構成する磁気抵抗効果素子近傍の概略的斜視図であり、下部電極１１上にフリー層１３、ＭｇＯ或いはＡｌ−Ｏ等のトンネル絶縁膜１４、ピンド層１５、及び、反強磁性層１６からなるＴＭＲ要素１２を設け、反強磁性層１６に接するようにビット線１７を設け、一方、フリー層１３に接するようにＰｔ或いはＡｕ等からなるスピン注入電極１８を設け、このスピン注入電極１８に対して接続配線１９，２０を設けたものである。
この場合、スピン注入電極１８の長手方向がＴＭＲ要素１２の長手方向と直交する方向に配置する。
図７参照
図７は、純スピン流注入原理の説明図であり、このスピン注入電極１８に対して電流Ｊc を流すと、電流Ｊc に垂直な向きに電荷の流れを伴わない純スピン流Ｊs が発生してフリー層１３に注入される。
この時、純スピン流Ｊs におけるスピンの向きσs は電流Ｊc 及び純スピン流Ｊs の双方に対して直交する向きとなり、フリー層１３の磁化方向Ｍを変換するように作用する。
図７は、純スピン流注入原理の説明図であり、このスピン注入電極１８に対して電流Ｊc を流すと、電流Ｊc に垂直な向きに電荷の流れを伴わない純スピン流Ｊs が発生してフリー層１３に注入される。
この時、純スピン流Ｊs におけるスピンの向きσs は電流Ｊc 及び純スピン流Ｊs の双方に対して直交する向きとなり、フリー層１３の磁化方向Ｍを変換するように作用する。
本発明の実施の形態においては、スピン注入電極１８を金属−絶縁体転移が生ずる寸前の短平均自由行程領域、好適には平均自由行程が平均原子間距離の２〜５倍の材料で構成したものであり、典型的にはアモルファス材料で構成する。
なお、平均原子間距離は密度で評価し、また、平均自由行程は残留抵抗で評価する。
なお、平均原子間距離は密度で評価し、また、平均自由行程は残留抵抗で評価する。
このように、スピン注入電極１８をアモルファス材料とするためには、スピン注入電極１８を構成する導電体をスパッタ法で成膜する際に、基板温度を５０℃以下にした状態で、例えば、室温（２５℃）で、成膜速度を例えば、０．１Å／分以上で成膜する。
また、このようなスピン注入電極１８のスパッタ工程においては、Ｃｕ等が不純物として混入してスピン注入電極１８における電子平均自由行程をさらに短くすることになる。
また、このようなスピン注入電極１８のスパッタ工程においては、Ｃｕ等が不純物として混入してスピン注入電極１８における電子平均自由行程をさらに短くすることになる。
このように成膜したスピン注入電極について、スピン流変換効率θSHE を測定すると、 アモルファスＰｔ：θSHE （α−Ｐｔ）〜０．１１
アモルファスＡｕ：θSHE （α−Ａｕ）〜０．１３２
であった。
一方、多結晶Ｐｔ或いは多結晶Ａｌのスピン流変換効率θSHE は、
多結晶Ｐｔ：θSHE （ｐ−Ｐｔ）〜０．００３７
多結晶Ａｌ：θSHE （ｐ−Ａｌ）〜０．０００１
であり、スピン注入電極をアモルファス化することによって、スピン流変換効率を大幅に向上することに成功した。
アモルファスＡｕ：θSHE （α−Ａｕ）〜０．１３２
であった。
一方、多結晶Ｐｔ或いは多結晶Ａｌのスピン流変換効率θSHE は、
多結晶Ｐｔ：θSHE （ｐ−Ｐｔ）〜０．００３７
多結晶Ａｌ：θSHE （ｐ−Ａｌ）〜０．０００１
であり、スピン注入電極をアモルファス化することによって、スピン流変換効率を大幅に向上することに成功した。
なお、上記の図３の電流の向きによるピーク間線幅の差の電流の絶対値依存性のグラフからスピン流変換効率θSHE を求めることができる。
再び図３参照
Ｗ（Ｊc ）はスピン注入電極１８に電流Ｊc を流した場合のＦＭＲ（強磁性共鳴）信号のピーク間線幅であり、Ｗ（−Ｊc ）はスピン注入電極１８に先程と逆向き方向に電流Ｊc を流した場合のＦＭＲ（強磁性共鳴）信号のピーク間線幅である。
再び図３参照
Ｗ（Ｊc ）はスピン注入電極１８に電流Ｊc を流した場合のＦＭＲ（強磁性共鳴）信号のピーク間線幅であり、Ｗ（−Ｊc ）はスピン注入電極１８に先程と逆向き方向に電流Ｊc を流した場合のＦＭＲ（強磁性共鳴）信号のピーク間線幅である。
このＷ（Ｊc ）はスピン注入した時の緩和αSHE と比例関係にあるので、Ｗ（Ｊc ）−Ｗ（−Ｊc ）のグラフから緩和αSHE の変化ΔαSHE を求めることができる。
このΔαSHE は、γを磁気回転比、ｊs SHをスピン流密度、ωをスピンの歳差運動の角振動数、Ｍs を飽和磁化、ｄF を強磁性体の膜厚とすると、
ΔαSHE ＝γｊs SH／（ωＭs ｄF ） ・・・（１）
で表される。
なお、スピン流密度ｊs SHは、ηをスピン注入効率（変換されたスピン流が強磁性体に注入される効率）、ｈをプランク常数、ｅを電気素量、ＡN をスピン注入される部分の強磁性体の面積とすると、
ｊs SH＝ηθSHE 〔ｈ／（２πｅ）〕×Ｊc ／ＡN ・・・（２）
で表される。
このΔαSHE は、γを磁気回転比、ｊs SHをスピン流密度、ωをスピンの歳差運動の角振動数、Ｍs を飽和磁化、ｄF を強磁性体の膜厚とすると、
ΔαSHE ＝γｊs SH／（ωＭs ｄF ） ・・・（１）
で表される。
なお、スピン流密度ｊs SHは、ηをスピン注入効率（変換されたスピン流が強磁性体に注入される効率）、ｈをプランク常数、ｅを電気素量、ＡN をスピン注入される部分の強磁性体の面積とすると、
ｊs SH＝ηθSHE 〔ｈ／（２πｅ）〕×Ｊc ／ＡN ・・・（２）
で表される。
したがって、Ｗ（Ｊc ）−Ｗ（−Ｊc ）のグラフから緩和αSHE の変化ΔαSHE が求まると、（１）式からスピン流密度ｊs SHが求まり、スピン流密度ｊs SHが求まると、スピン注入電極１８に流す電流Ｊc は既知であるので、（２）式からスピン流変換効率θSHE が求まる。
なお、この場合のスピン流変換効率θSHE は、σSHE をスピン流のスピンホール伝導度、σc をイオン注入電極を流れる電子の電気伝導度とすると、
θSHE ＝σSHE ／σc
で定義され、スピン注入電極１８において電流がスピン流に変換される効率を表す。
なお、この場合のスピン流変換効率θSHE は、σSHE をスピン流のスピンホール伝導度、σc をイオン注入電極を流れる電子の電気伝導度とすると、
θSHE ＝σSHE ／σc
で定義され、スピン注入電極１８において電流がスピン流に変換される効率を表す。
このようなアモルファス化によるスピン流変換効率の増加は、アモルファス化することによって、電子の平均自由行程が減少して、スピン軌道散乱効率、主に、ｓｋｅｗ散乱効率が増加することによると考えられる。
このようなスピン流変換効率の高い材料としては、Ｐｔ，Ａｕ、その他のｆ軌道を有する元素、或いは、Ｐｄ等のスピン軌道相互作用の大きな元素が好適となる。
このようなスピン流変換効率の高い材料としては、Ｐｔ，Ａｕ、その他のｆ軌道を有する元素、或いは、Ｐｄ等のスピン軌道相互作用の大きな元素が好適となる。
また、他の構成としては、磁気モーメントが歳差運動している磁性部材にスピンホール効果によってスピン流を注入して磁気モーメントを揺さぶって歳差運動の状態を変化させた状態で、磁性部材に部材固有の共鳴周波数近傍のマイクロ波を印加してその反射を検出することよって、スピン流の注入の有無を検出し、スピン流を情報伝達手段として用いた場合の信号検出機構とする。
なお、逆スピンホール効果を利用して、磁性部材の両端に発生する電位差を検出することによってスピン流の注入の有無を検出するように構成しても良い。
なお、逆スピンホール効果を利用して、磁性部材の両端に発生する電位差を検出することによってスピン流の注入の有無を検出するように構成しても良い。
ここで、図８及び図９を参照して、本発明の実施例１の改良型スピンＲＡＭを説明する。
図８参照
図８は、本発明の実施例１の改良型スピンＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のスピンＲＡＭと全く同様である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してワード線３４となるＷＳｉからなるゲート電極を形成する。ついで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。 なお、図８においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
図８参照
図８は、本発明の実施例１の改良型スピンＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のスピンＲＡＭと全く同様である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してワード線３４となるＷＳｉからなるゲート電極を形成する。ついで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。 なお、図８においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜からなる厚い第１層間絶縁膜３７を形成したのち、ｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６に達するコンタクトホールを形成する。次いで、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３８，３９を形成する。
次いで、例えば、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体４０及びｎ+ 型ソース領域３６に接続する接地線４１を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３を形成する。
次いで、再び、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって下部電極４４を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる薄い第３層間絶縁膜４５を堆積させたのち、下部電極３４が露出するまでＣＭＰ（化学機械研磨）して平坦化する。
次いで、例えば、マスクスパッタ法を用いて、非磁性導電層で分離された２つの磁性体層を有する３層構造のフリー層４６、厚さが、例えば、１ｎｍのＡｌ2 Ｏ3 からなるトンネル絶縁層４７、及び、非磁性導電層で分離された２つの磁性体層を有する３層構造のピンド層４８を順次堆積させることによって磁気記憶部４９を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる第４層間絶縁膜５０を堆積させたのち、ピンド層４８が露出するまでＣＭＰによって平坦化する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、ワード線３４となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例１の改良型スピンＲＡＭの基本構造が完成する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、ワード線３４となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例１の改良型スピンＲＡＭの基本構造が完成する。
図９参照
図９は、本発明の実施例１の改良型スピンＲＡＭの書込方法の説明図であり、まず、情報を書き込む際に、第１の方向、例えばピンド層４８側から書込電流を流すことによって“０”を書き込んだのち、フリー層４６における磁気モーメントの歳差運動が収束する前に、フリー層４６側から逆方向の弱い電流を流してスピン緩和を促進する。
図９は、本発明の実施例１の改良型スピンＲＡＭの書込方法の説明図であり、まず、情報を書き込む際に、第１の方向、例えばピンド層４８側から書込電流を流すことによって“０”を書き込んだのち、フリー層４６における磁気モーメントの歳差運動が収束する前に、フリー層４６側から逆方向の弱い電流を流してスピン緩和を促進する。
一方、“１”を書き込む場合には、フリー層４６側から書込電流を流したのち、フリー層４６における磁気モーメントの歳差運動が収束する前に、ピンド層４８側から逆方向の弱い電流を流してスピン緩和を促進する。
このように、本発明の実施例１においては、スピンＲＡＭに情報を書き込む際に、書込終期にスピン緩和を促進する方向に微小電流を流しているので、書込速度を従来のスピンＲＡＭより速くすることが可能になる。
次に、図１０を参照して、本発明の実施例２の磁界書込型ＭＲＡＭを説明する。
図１０参照
図１０は、本発明の実施例２の磁界書込型ＭＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のＭＲＡＭにスピン注入電極を設けるものである。
図に示すように、上述の実施例１と同様に、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してセンス線５２となるＷＳｉからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。
図１０参照
図１０は、本発明の実施例２の磁界書込型ＭＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のＭＲＡＭにスピン注入電極を設けるものである。
図に示すように、上述の実施例１と同様に、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してセンス線５２となるＷＳｉからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。
次いで、ＴＥＯＳ−ＮＳＧ膜からなる厚い第１層間絶縁膜３７を形成したのち、ｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６に達するコンタクトホールを形成する。次いで、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３８，３９を形成する。
次いで、例えば、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体４０及びｎ+ 型ソース領域３６に接続する接地線４１を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３を形成する。
次いで、再び、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体５３とセンス線５２に平行な書込み用ワード線５４を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第３層間絶縁膜５５を堆積したのち、接続導体５３に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ５６を形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第３層間絶縁膜５５を堆積したのち、接続導体５３に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ５６を形成する。
次いで、全面にＰｔを堆積させたのちパターニングすることによって下部電極５７とセンス線５２に平行なスピン注入電極５８を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる薄い第４層間絶縁膜５９を堆積させたのち、下部電極５７が露出するまでＣＭＰにより平坦化する。
次いで、厚さが、例えば、５ｎｍのＮｉＦｅからなるフリー層６０、厚さが、例えば、１ｎｍのＡｌ2 Ｏ3 からなるトンネル絶縁層６１、厚さが、例えば、２ｎｍのＣｏＦｅからなるピンド層６２、及び、厚さが、例えば、１５ｎｍのＩｒＭｎからなる反強磁性層６３を順次堆積させることによって、磁気記憶部６４を形成する。
この時、磁気記憶部６４の形状の長手方向がスピン注入電極５８の延在方向と垂直になるように形成する。
この時、磁気記憶部６４の形状の長手方向がスピン注入電極５８の延在方向と垂直になるように形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる第５層間絶縁膜６５を堆積させたのち、反強磁性層６３が露出するまでＣＭＰによって平坦化する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、センス線５２となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例２の磁気書込型ＭＲＡＭの基本構造が完成する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、センス線５２となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例２の磁気書込型ＭＲＡＭの基本構造が完成する。
この本発明の実施例２の磁界書込型ＭＲＡＭに情報を書き込む場合には、書込み用ワード線５４及びビット線５１に電流を流し、その合成磁界によりフリー層６０に情報を磁気的に書き込む。
この時、書込初期においてスピン注入電極５８にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層５９にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層６０における磁気モーメントの歳差運動が収束する前に、スピン注入電極５８に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
この時、書込初期においてスピン注入電極５８にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層５９にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層６０における磁気モーメントの歳差運動が収束する前に、スピン注入電極５８に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
このように、本発明の実施例２においては、磁気書込型のＭＲＡＭに情報を書き込む際に、書込初期にスピン緩和を抑制する方向のスピンを注入し、書込終期にはスピン緩和を促進する方向のスピンを注入しているので、書込速度を従来のＭＲＡＭより速くすることが可能になる。
次に、図１１を参照して、本発明の実施例３の磁界書込型ＭＲＡＭを説明するが、この実施例３は上記の実施例２の磁界書込型ＭＲＡＭにおける純スピン注入効率を高めたものである。
図１１参照
図１１は、本発明の実施例３の磁界書込型ＭＲＡＭを構成するメモリセルの概略的構成図であり、構成自体は、実施例１のＭＲＡＭに書込用ワード線を設けたものである。
なお、図１１（ａ）は概略的断面図であり、図１１（ｂ）は配線の状況を示す概略的平面図である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３1 ，３３2 を介してセンス線５２1 及び注入用配線５２2 となるＷＳｉからなるゲート電極を形成し、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 を形成して一対のＭＯＳＦＥＴを構成する。
図１１参照
図１１は、本発明の実施例３の磁界書込型ＭＲＡＭを構成するメモリセルの概略的構成図であり、構成自体は、実施例１のＭＲＡＭに書込用ワード線を設けたものである。
なお、図１１（ａ）は概略的断面図であり、図１１（ｂ）は配線の状況を示す概略的平面図である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３1 ，３３2 を介してセンス線５２1 及び注入用配線５２2 となるＷＳｉからなるゲート電極を形成し、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 を形成して一対のＭＯＳＦＥＴを構成する。
次いで、ＴＥＯＳ−ＮＳＧ膜からなる厚い第１層間絶縁膜３７を形成したのち、ｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 に達するコンタクトホールを形成する。次いで、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３８1 ，３８2 ，３９1 ，３９2 を形成する。
次いで、例えば、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体４０1 ，４０2 及びｎ+ 型ソース領域３６1 ，３６2 に接続する接地線４１1 ，４１2 を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０1 ，４０2 に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３1 ，４３2 を形成する。
次いで、再び、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体６２1 ，６２2 とセンス線５２1 に平行な書込用ワード線５４を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第３層間絶縁膜５０を堆積したのち、接続導体６２1 ，６２2 に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ５５1 ，５５2 を形成する。
次いで、全面にＰｔを堆積させたのちパターニングすることによって下部電極６６とセンス線５２1 に平行なスピン注入電極６７をそれぞれＷプラグ５５1 ，５５2 に接続するように形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる薄い第４層間絶縁膜５９を堆積させたのち、下部電極６６及びスピン注入電極６７が露出するまでＣＭＰにより平坦化する。
このスピン注入電極６７の形成工程において、スピン注入電極６７をアモルファスＰｔで構成するために、基板温度を５０℃以下にした状態で、例えば、室温（２５℃）で、成膜速度を例えば、０．１Å／分以上で成膜する。
次いで、厚さが、例えば、５ｎｍのＮｉＦｅからなるフリー層６８、厚さが、例えば、１ｎｍのＭｇＯからなるトンネル絶縁層６９、厚さが、例えば、２ｎｍのＣｏＦｅからなるピンド層７０、及び、厚さが、例えば、１５ｎｍのＩｒＭｎからなる反強磁性層７１を順次堆積させることによって、磁気記憶部７２を形成する。
この時、磁気記憶部７２の形状の長手方向がスピン注入電極６７の延在方向と垂直になるように形成する。
この時、磁気記憶部７２の形状の長手方向がスピン注入電極６７の延在方向と垂直になるように形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる第５層間絶縁膜６５を堆積させたのち、反強磁性層７１及びスピン注入電極６７の他端に達する接続用凹部を形成する。次いで、この凹部をＴｉ／ＴｉＮを介してＷで埋め込むことによって接続導体７３及びＷプラグ７４を形成する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、センス線５２1 となるゲート電極と直交する方向に延在するようにパターニングして接続導体７３に接続するビット線７５とＷプラグ７４に接続する注入用配線７６を形成することによって、本発明の実施例３の磁界書込型ＭＲＡＭの基本構造が完成する。
この本発明の実施例３の磁界書込型ＭＲＡＭに情報を書き込む場合には、書込用ワード線５４及びビット線７５に電流を流し、その合成磁界によりフリー層６８に情報を磁気的に書き込む。
この時、書込初期においてスピン注入電極６７にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層６８にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層６８における磁気モーメントの歳差運動が収束する前に、スピン注入電極６７に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
この時、書込初期においてスピン注入電極６７にスピン緩和を減少させる方向に微小電流を流すことによって、フリー層６８にスピン流を注入して情報を書込を容易にする。一方、書込終期においては、フリー層６８における磁気モーメントの歳差運動が収束する前に、スピン注入電極６７に逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
このように、本発明の実施例３においては、磁界書込型ＭＲＡＭに情報を書き込む際に、書込初期にはスピン緩和を抑制する方向の純スピン流を注入し、書込終期にはスピン緩和を促進する方向の純スピン流を注入しているが、純スピン流の注入効率を大幅に高めているので、スピン注入電極に流す電流は小さくて済み、したがって、低消費電力化が可能になる。
ここで、図１２を参照して、本発明の実施例４の純スピン流書込型ＭＲＡＭを説明する。
図１２参照
図１２は、本発明の実施例４の純スピン流書込型ＭＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のＭＲＡＭの書込用ワード線の代わりにスピン注入電極を設けたものである。
図に示すように、上述の実施例１と同様に、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してワード線３４となるＷＳｉからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。
図１２参照
図１２は、本発明の実施例４の純スピン流書込型ＭＲＡＭを構成するメモリセルの概念的断面図であり、構成自体は、従来のＭＲＡＭの書込用ワード線の代わりにスピン注入電極を設けたものである。
図に示すように、上述の実施例１と同様に、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３を介してワード線３４となるＷＳｉからなるゲート電極を形成する。次いで、このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６を形成する。
次いで、ＴＥＯＳ−ＮＳＧ膜からなる厚い第１層間絶縁膜３７を形成したのち、ｎ+ 型ドレイン領域３５及びｎ+ 型ソース領域３６に達するコンタクトホールを形成する。次いで、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３８，３９を形成する。
次いで、例えば、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体４０及びｎ+ 型ソース領域３６に接続する接地線４１を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３を形成する。
次いで、全面にＰｔを堆積させたのちパターニングすることによって下部電極５７とワード線３４に平行なスピン注入電極５８を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる薄い第３層間絶縁膜４５を堆積させたのち、下部電極５７が露出するまでＣＭＰにより平坦化する。
次いで、厚さが、例えば、５ｎｍのＮｉＦｅからなるフリー層６０、厚さが、例えば、１ｎｍのＡｌ2 Ｏ3 からなるトンネル絶縁層６１、厚さが、例えば、２ｎｍのＣｏＦｅからなるピンド層６２、及び、厚さが、例えば、１５ｎｍのＩｒＭｎからなる反強磁性層６３を順次堆積させることによって、磁気記憶部６４を形成する。
この時、磁気記憶部６４の形状の長手方向がスピン注入電極５８の延在方向と垂直になるように形成する。
この時、磁気記憶部６４の形状の長手方向がスピン注入電極５８の延在方向と垂直になるように形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる第４層間絶縁膜５０を堆積させたのち、反強磁性層６３が露出するまでＣＭＰによって平坦化する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、ワード線３４となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例４の純スピン書込型ＭＲＡＭの基本構造が完成する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、ワード線３４となるゲート電極と直交する方向に延在するようにパターニングしてビット線５１を形成することによって、本発明の実施例４の純スピン書込型ＭＲＡＭの基本構造が完成する。
この本発明の実施例４の純スピン書込型ＭＲＡＭに情報を書き込む場合には、書込初期においてスピン注入電極５８に書込電流を流すことによって、フリー層６０にスピン流を注入して情報の書込を行う。一方、書込終期においては、フリー層６０における磁気モーメントの歳差運動が収束する前に、スピン注入電極５８に書込電流と逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
このように、本発明の実施例４においては、書込をスピン注入電極５８からのスピン注入により行っているので、従来の磁気書込型のＭＲＡＭより書込速度を高めることができるとともに、従来のスピンＲＡＭに比べて磁気記憶部の構成を簡単にすることができる。
次に、図１３及び図１４を参照して、本発明の実施例５の純スピン流書込型ＭＲＡＭを説明するが、この実施例５は上述の実施例４の純スピン流書込型ＭＲＡＭにおける純スピン注入効率を高めたものである。
図１３参照
図１３は、本発明の実施例５の純スピン流書込型ＭＲＡＭを構成するメモリセルの概略的構成図であり、図１３（ａ）は概略的断面図であり、図１３（ｂ）は、配線の状況を示す概略的平面図である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３1 ，３３2 を介してワード線３４1 及び書込用配線３４2 となるＷＳｉからなるゲート電極を形成する。このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 を形成して一対のＭＯＳＦＥＴを構成する。
なお、図１３においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
図１３参照
図１３は、本発明の実施例５の純スピン流書込型ＭＲＡＭを構成するメモリセルの概略的構成図であり、図１３（ａ）は概略的断面図であり、図１３（ｂ）は、配線の状況を示す概略的平面図である。
図に示すように、ｐ型シリコン基板３１を選択酸化することによって素子分離酸化膜３２を形成したのち、素子形成領域にゲート絶縁膜３３1 ，３３2 を介してワード線３４1 及び書込用配線３４2 となるＷＳｉからなるゲート電極を形成する。このゲート電極をマスクとしてＡｓ等のイオンを注入することによってｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 を形成して一対のＭＯＳＦＥＴを構成する。
なお、図１３においては、概念的構成を示すものであるので、技術思想と直接の関連のないサイドウォールやエクステンション領域等の詳細な構成は説明を省略する。
次いで、ＴＥＯＳ−ＮＳＧ膜からなる厚い第１層間絶縁膜３７を形成したのち、ｎ+ 型ドレイン領域３５1 ，３５2 及びｎ+ 型ソース領域３６1 ，３６2 に達するコンタクトホールを形成する。次いで、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３８1 ，３８2 ，３９1 ，３９2 を形成する。
次いで、例えば、全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体４０1 ，４０2 及びｎ+ 型ソース領域３６1 ，３６2 に接続する接地線４１1 ，４１2 を形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる厚い第２層間絶縁膜４２を形成したのち、接続導体４０1 ，４０2 に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ４３1 ，４３2 を形成する。
次いで、全面にＰｔを堆積させたのちパターニングすることによって下部電極６６とワード線３４1 に平行なスピン注入電極６７をそれぞれＷプラグ４３1 ，４３2 に接続するように形成する。次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる薄い第３層間絶縁膜４５を堆積させたのち、下部電極６６及びスピン注入電極６７が露出するまでＣＭＰにより平坦化する。
このスピン注入電極６７の形成工程において、上述のように、スピン注入電極６７をアモルファスＰｔで構成するために、基板温度を５０℃以下にした状態で、例えば、室温（２５℃）で、成膜速度を例えば、０．１Å／分以上で成膜する。
次いで、厚さが、例えば、５ｎｍのＮｉＦｅからなるフリー層６８、厚さが、例えば、１ｎｍのＭｇＯからなるトンネル絶縁層６９、厚さが、例えば、２ｎｍのＣｏＦｅからなるピンド層７０、及び、厚さが、例えば、１５ｎｍのＩｒＭｎからなる反強磁性層７１を順次堆積させることによって、磁気記憶部７２を形成する。
この時、磁気記憶部７２の形状の長手方向がスピン注入電極６７の延在方向と垂直になるように形成する。
この時、磁気記憶部７２の形状の長手方向がスピン注入電極６７の延在方向と垂直になるように形成する。
次いで、再び、ＴＥＯＳ−ＮＳＧ膜からなる第５層間絶縁膜５０を堆積させたのち、反強磁性層７１及びスピン注入電極６７の他端に達する接続用凹部を形成する。次いで、この凹部をＴｉ／ＴｉＮを介してＷで埋め込むことによって接続導体７３及びＷプラグ７４を形成する。
次いで、全面に、ＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、センス線５２1 となるゲート電極と直交する方向に延在するようにパターニングして接続導体７３に接続するビット線７５とＷプラグ７４に接続する注入用配線７６を形成することによって、本発明の実施例５の純スピン流書込型ＭＲＡＭの基本構造が完成する。
図１４参照
図１４は、本発明の実施例５の純スピン流書込型ＭＲＡＭの書込方法の説明図であり、この本発明の実施例５の純スピン流書込型ＭＲＡＭに情報を書き込む場合には、書込初期においてスピン注入電極６７に書込電流を流すことによって、フリー層６８にスピン流を注入して情報の書込を行う。一方、書込終期においては、フリー層６８における磁気モーメントの歳差運動が収束する前に、スピン注入電極６７に書込電流と逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
図１４は、本発明の実施例５の純スピン流書込型ＭＲＡＭの書込方法の説明図であり、この本発明の実施例５の純スピン流書込型ＭＲＡＭに情報を書き込む場合には、書込初期においてスピン注入電極６７に書込電流を流すことによって、フリー層６８にスピン流を注入して情報の書込を行う。一方、書込終期においては、フリー層６８における磁気モーメントの歳差運動が収束する前に、スピン注入電極６７に書込電流と逆方向の弱い電流を流してスピン流を注入してスピン緩和を促進する。
即ち、まず、情報を書き込む際に、第１の方向、例えばピンド層７０側から書込電流を流すことによって“０”を書き込んだのち、フリー層６８における磁気モーメントの歳差運動が収束する前に、フリー層６８側から逆方向の弱い電流を流してスピン緩和を促進する。
一方、“１”を書き込む場合には、フリー層６８側から書込電流を流したのち、フリー層６８における磁気モーメントの歳差運動が収束する前に、ピンド層７０側から逆方向の弱い電流を流してスピン緩和を促進する。
このように、本発明の実施例５においては、スピン注入電極をアモルファスＰｔで構成しているので、純スピン流変換効率が大幅に改善される。また、それによって、磁化反転時間を短くすることができるとともに、書き込みに必要な電流を大幅に小さくすることができるので、低消費電力化が可能になる。
ここで、図１５を参照して、本発明の実施例６の量子演算装置を説明する。
図１５参照
図１５は、本発明の実施例６の量子演算装置の概念的構成図であり、上述の特許文献３の量子演算素子に接するようにスピン注入電極を設けたものである。
図に示すように、核スピンが零以外の値を有する原子、例えば、窒素（14Ｎ）やリン（31Ｐ）等の内包原子８３を内包した複数個の内包フラーレン８２を収容したカーボンナノチューブ８１をＰｔからなるスピン注入電極８４と接するようにように配置したものである。
図１５参照
図１５は、本発明の実施例６の量子演算装置の概念的構成図であり、上述の特許文献３の量子演算素子に接するようにスピン注入電極を設けたものである。
図に示すように、核スピンが零以外の値を有する原子、例えば、窒素（14Ｎ）やリン（31Ｐ）等の内包原子８３を内包した複数個の内包フラーレン８２を収容したカーボンナノチューブ８１をＰｔからなるスピン注入電極８４と接するようにように配置したものである。
この場合の量子演算原理は、上述の特許文献３に記載されている通りであり、磁界印加用のコイルから内包原子８３に磁界Ｈを印加するともに、交流磁場印加手段により交流磁界を印加することによって内包原子８３において核磁気共鳴を生起させ、これにより内包原子８３において核スピンが揃うことにより磁界が発生し、その磁界に基づいて発生する電流を電流検出手段により検出し、内包原子８３の核スピンの方向により量子状態を区別するものである。
この時、スピン注入電極８４からスピン流を注入することによって、内包原子８３の核スピンの歳差運動を長く維持することができ、それによって、デコヒーレンス時間を長くすることができるので、量子演算を行うことが容易になる。
ここで、図１６を参照して、本発明の実施例７のスピン流検出方法を説明する。
図１６参照
図１６は、本発明の実施例７のスピン流検出部の概念的構成図であり、図１６（ａ）が概念的斜視図であり、図１６（ｂ）はその概念的断面図であり、また、図１６（ｃ）はマイクロ波の印加状態の説明図である。
図に示すように、マイクロストリップ線９２上に絶縁膜９３を介してＮｉＦｅ等の磁性材料からなるスピン流検出部９４を設けるとともに、スピン流検出部９４の長手方向と垂直方向に延在する例えば、Ａｌ或いはＣｕからなるスピン流信号線９６を設けたものである。
図１６参照
図１６は、本発明の実施例７のスピン流検出部の概念的構成図であり、図１６（ａ）が概念的斜視図であり、図１６（ｂ）はその概念的断面図であり、また、図１６（ｃ）はマイクロ波の印加状態の説明図である。
図に示すように、マイクロストリップ線９２上に絶縁膜９３を介してＮｉＦｅ等の磁性材料からなるスピン流検出部９４を設けるとともに、スピン流検出部９４の長手方向と垂直方向に延在する例えば、Ａｌ或いはＣｕからなるスピン流信号線９６を設けたものである。
この場合、スピン流検出部９４の磁化方向、即ち、磁気モーメント９７の向きはその形状異方性によって、長手方向を向く。
この時、マイクロストリップ線９２にスピン流検出部９４の固有共鳴周波数の近傍のマイクロ波１００、即ち、マイクロ波帯の高周波電流を流すことによって、高周波電流によって発生するマイクロ波帯で振動する磁界１０１がスピン流検出部９４に印加されて、スピン流検出部９４における磁気モーメント９７が強磁性共鳴を起こして歳差運動することになる。
この時、マイクロストリップ線９２にスピン流検出部９４の固有共鳴周波数の近傍のマイクロ波１００、即ち、マイクロ波帯の高周波電流を流すことによって、高周波電流によって発生するマイクロ波帯で振動する磁界１０１がスピン流検出部９４に印加されて、スピン流検出部９４における磁気モーメント９７が強磁性共鳴を起こして歳差運動することになる。
この時、スピン流信号線９６に信号、即ち、スピン流９８が流れた場合には、スピン流９８の影響によりスピン流検出部９４における強磁性共鳴状態が変化して、マイクロストリップ線９２に流れる電流が変動して反射が生ずるので、この反射を検出することによって、スピン流９８の存在の有無が可能になる。
なお、図における符号９９は、スピンの向きである。
なお、図における符号９９は、スピンの向きである。
このように、スピン流の検出が可能になれば、電子流ではなく電流の伴わない純スピン流を情報伝達媒体として用いることができ、この純スピン流はジュール熱の発生を伴わないために情報伝達の必要な消費電力を大幅に低減することができる。
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施例においては、スピン注入電極としてＰｔを用いているが、Ｐｔに限られるものではなく、どの様な導電体を用いても良いが、効率の点からは、ＰｔやＡｕと同様にｆ軌道を有する元素が望ましいが、スピン軌道相互作用の大きなＰｄを用いても良い。
例えば、上記の各実施例においては、スピン注入電極としてＰｔを用いているが、Ｐｔに限られるものではなく、どの様な導電体を用いても良いが、効率の点からは、ＰｔやＡｕと同様にｆ軌道を有する元素が望ましいが、スピン軌道相互作用の大きなＰｄを用いても良い。
また、上記の実施例２乃至５においては、フリー層をＮｉＦｅで構成し、ピンド層をＣｏＦｅで形成しているが、これらの材料に限られるものではなく、フリー層をＣｏＦｅで構成してピンド層をＮｉＦｅで構成しても良く、或いは、ＣｏＦｅＢ等の他の強磁性体を用いても良いものであり、さらには、ＮｉＦｅ／ＣｏＦｅ等の積層構造を用いても良いものである。
また、上記の実施例２乃至５においては、反強磁性層としてＩｒＭｎを用いているが、ＰｄＰｔＭｎ等の他の反強磁性体を用いても良いものである。
但し、ＰｄＰｔＭｎを用いる場合には、下地にＮｉＦｅ等の配向制御膜が必要になるので、フリー層とピンド層の上下関係は逆転することなる。
但し、ＰｄＰｔＭｎを用いる場合には、下地にＮｉＦｅ等の配向制御膜が必要になるので、フリー層とピンド層の上下関係は逆転することなる。
さらには、反強磁性層の素材に拘わらず、フリー層とピンド層の上下関係を逆転しても良いものであるが、その場合には、書込み用ワード線やスピン注入電極の位置関係もフリー層側に設ける必要がある。
また、上記の実施例２乃至５においては、ピンド層の磁化方向を固定するために反強磁性層を用いているが、反強磁性層は必ずしも必須ではない。例えば、ピンド層の保磁力をフリー層の保磁力よりもかなり大きくすることによって、反強磁性層を省略することが可能になる。
また、上記の実施例１乃至５においては、磁気記憶部をトンネル磁気抵抗素子構造で構成しているが、トンネル磁気抵抗素子構造に限られるものではない。例えば、Ａｌ2 Ｏ3 膜或いはＭｇＯ膜の代わりにＣｕ等の非磁性導電体層を用いてＣＰＰ構造のスピンバルブ膜で構成しても良いものである。
また、上記の実施例１乃至５においては、磁気記憶部を形成する際に、フリー層乃至反強磁性層を直接形成しているが、例えば、Ｔａ等の下地膜を介してフリー層乃至反強磁性層を形成し、その上にＴａ等のキャップ層を設けても良いものである。
また、上記の実施例２乃至５においては、製造工程を簡素化するために下部電極とスピン注入電極をＰｔによって同時に形成しているが、下部電極はスピン流変換効率の低い材料で構成しても良い。
また、偏極スピン電流を注入するスピンＲＡＭにおいて、書込み時に磁気抵抗効果素子の磁化困難方向にアシスト磁場を印加するためのアシスト線を設けることも提案されている（例えば、特開２００７−１２３６３７号公報参照）。この場合にも、上記の実施例１のように、情報を書き込む際に、フリー層における磁気モーメントの歳差運動が収束する前に、スピン緩和を促進する方向の弱い電流を流すようにしても良い。
また、上記の実施例６においては、量子ビットを内包原子の核スピンによって構成しているが、量子ビットはこのような構成に限られるものではない。例えば、上述の非特許文献１に示されているように分子のスピン状態を用いても良いものであり、いずれにしても固体を利用した量子演算装置であれば適用可能である。
また、上記の実施例７においては、スピン流の有無をマイクロストリップ線を流れる電流の反射により検出しているが、磁性体にスピン流が注入された場合、上述の逆スピンホール効果によって磁性体の両端に電位差が発生するので、この電位差を検出することによって、スピン流の有無を検出するようにしても良いものである。
本発明の活用例としては、ＭＲＡＭ、量子コンピュータ、或いは、スピン流を情報伝達媒体としたスピン流検出手段が典型的なものであるが、それ以外のスピン緩和現象を動作原理としている各種のスピントロニクスデバイスに適用されるものであり、また、各種のスピン流検出手段としても適用されるものである。
Claims (13)
- スピンの向きが特定の方向にある部材或いはスピンまたは磁気モーメントが特定の歳差運動状態にある部材に前記スピンの方向或いは歳差運動の状態を変化させる方向にスピン流を注入してスピン緩和時間を制御するスピン緩和変動方法。
- 上記スピン流を、フリー層の磁化方向を電流注入、スピン注入、或いは、外部磁場のいずれかによって制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に注入することによって、スピン緩和時間を制御する請求項１記載のスピン緩和変動方法。
- 上記スピン流を、固体量子コンピュータを構成する量子ビットに注入することによって、スピン緩和時間を制御する請求項１記載のスピン緩和変動方法。
- 磁気モーメントが歳差運動している磁性部材にスピン流を注入してスピン緩和時間を変化させるスピン緩和変動方法を利用し、前記磁性部材に部材固有の強磁性共鳴周波数近傍のマイクロ波を印加して前記スピン緩和の変化を検出することによって前記スピン流を検出するスピン流検出方法。
- 前記マイクロ波の印加を、上記磁性部材の磁化方向に平行な方向に延在するマイクロストリップ線にマイクロ波帯の電流を流すことによって行う請求項４記載のスピン流検出方法。
- フリー層の磁化方向を外部磁場で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極を設けた請求項１に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- フリー層の磁化方向をスピン注入で制御する磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層に接するようにスピン注入電極を設けた請求項１に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- 上記フリー層に純スピン流を注入するスピン注入電極を、金属−絶縁体転移が生ずる寸前の短平均自由行程領域の材料で構成する請求項６または７に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- フリー層に純スピン流を注入するスピン注入電極を非晶質層で構成する請求項６または７に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- 上記スピン注入電極が、Ｐｔ、Ａｕ、Ｐｄ、或いは、ｆ軌道を有する元素のいずれかからなる請求項８記載のスピン緩和現象を利用したスピントロニクスデバイス。
- 磁気抵抗効果型ランダム・アクセス・メモリを構成するフリー層の近傍に、前記フリー層の長手方向に平行な方向に延在するマイクロストリップ線を設けた請求項１に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- 固体量子コンピュータを構成する量子ビットに接するようにスピン注入電極を設けた請求項１に記載のスピン緩和現象を利用したスピントロニクスデバイス。
- 情報をスピン流として伝送するスピン流伝送配線の一部に接するように、前記スピン流伝送配線の延在方向と直交方向が長手方向となる磁性体からなるスピン流検出部を設けるとともに、前記スピン流検出部の長手方向に延在するマイクロストリップ線を設けた請求項１に記載のスピン緩和現象を利用したスピントロニクスデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009509018A JP5397902B2 (ja) | 2007-03-16 | 2008-03-14 | スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007068371 | 2007-03-16 | ||
| JP2007068371 | 2007-03-16 | ||
| JP2007283363 | 2007-10-31 | ||
| JP2007283363 | 2007-10-31 | ||
| PCT/JP2008/054733 WO2008123023A1 (ja) | 2007-03-16 | 2008-03-14 | スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス |
| JP2009509018A JP5397902B2 (ja) | 2007-03-16 | 2008-03-14 | スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2008123023A1 JPWO2008123023A1 (ja) | 2010-07-15 |
| JP5397902B2 true JP5397902B2 (ja) | 2014-01-22 |
Family
ID=39830525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009509018A Active JP5397902B2 (ja) | 2007-03-16 | 2008-03-14 | スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8564293B2 (ja) |
| JP (1) | JP5397902B2 (ja) |
| WO (1) | WO2008123023A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100982660B1 (ko) * | 2008-08-01 | 2010-09-17 | 한국과학기술연구원 | 스핀 홀 효과를 이용한 자기메모리셀 판독 방법 및자기메모리 장치 |
| US8686525B2 (en) * | 2009-03-25 | 2014-04-01 | Toroku University | Magnetic sensor and magnetic memory |
| JP5219046B2 (ja) * | 2009-04-09 | 2013-06-26 | 国立大学法人東北大学 | マイクロ波発振素子及びマイクロ波発振装置 |
| KR101664199B1 (ko) * | 2009-07-09 | 2016-10-10 | 고쿠리쓰다이가쿠호진 규슈다이가쿠 | 자화 반전 장치, 기억 소자, 및 자계 발생 장치 |
| KR101457511B1 (ko) | 2011-08-18 | 2014-11-04 | 코넬 유니버시티 | 스핀 홀 효과 자기 장치, 방법, 및 적용 |
| JP5969109B2 (ja) * | 2012-03-29 | 2016-08-10 | インテル コーポレイション | 磁気状態素子及び回路 |
| US9281467B2 (en) * | 2012-06-29 | 2016-03-08 | Intel Corporation | Spin hall effect memory |
| US9230626B2 (en) | 2012-08-06 | 2016-01-05 | Cornell University | Electrically gated three-terminal circuits and devices based on spin hall torque effects in magnetic nanostructures apparatus, methods and applications |
| EP2884654B1 (en) * | 2012-08-09 | 2016-10-19 | Japan Science and Technology Agency | Spin motor and spin rotary member |
| US9076537B2 (en) * | 2012-08-26 | 2015-07-07 | Samsung Electronics Co., Ltd. | Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction |
| KR102023626B1 (ko) | 2013-01-25 | 2019-09-20 | 삼성전자 주식회사 | 스핀 홀 효과를 이용한 메모리 소자와 그 제조 및 동작방법 |
| US9460768B2 (en) * | 2013-03-14 | 2016-10-04 | Intel Corporation | Cross point array MRAM having spin hall MTJ devices |
| KR102078850B1 (ko) * | 2013-03-15 | 2020-02-18 | 삼성전자 주식회사 | 자기 메모리 소자 및 이에 대한 정보 쓰기 방법 |
| US8889433B2 (en) * | 2013-03-15 | 2014-11-18 | International Business Machines Corporation | Spin hall effect assisted spin transfer torque magnetic random access memory |
| US9076954B2 (en) * | 2013-08-08 | 2015-07-07 | Samsung Electronics Co., Ltd. | Method and system for providing magnetic memories switchable using spin accumulation and selectable using magnetoelectric devices |
| US9691458B2 (en) * | 2013-10-18 | 2017-06-27 | Cornell University | Circuits and devices based on spin hall effect to apply a spin transfer torque with a component perpendicular to the plane of magnetic layers |
| WO2015064663A1 (ja) * | 2013-10-31 | 2015-05-07 | 独立行政法人科学技術振興機構 | スピン制御機構及びスピンデバイス |
| US9391262B1 (en) * | 2013-12-23 | 2016-07-12 | Intel Corporation | Nanomagnetic devices switched with a spin hall effect |
| CN107004440B (zh) | 2014-07-17 | 2021-04-16 | 康奈尔大学 | 基于用于有效自旋转移矩的增强自旋霍尔效应的电路和装置 |
| US9269415B1 (en) | 2014-09-18 | 2016-02-23 | International Business Machines Corporation | Utilization of the anomalous hall effect or polarized spin hall effect for MRAM applications |
| US9490297B1 (en) * | 2015-09-30 | 2016-11-08 | HGST Netherlands B.V. | Half select method and structure for gating rashba or spin hall MRAM |
| JPWO2018052062A1 (ja) * | 2016-09-14 | 2019-07-04 | Tdk株式会社 | 磁気抵抗効果デバイスおよび磁気抵抗効果モジュール |
| US10283561B2 (en) * | 2016-12-14 | 2019-05-07 | Regents Of The University Of Minnesota | Two-terminal spintronic devices |
| JP6919608B2 (ja) | 2018-03-16 | 2021-08-18 | Tdk株式会社 | スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ |
| US11815569B2 (en) * | 2018-11-30 | 2023-11-14 | Industry Academy Cooperation Foundation Of Sejong University | Magnetic sensor and hall sensor, each using anomalous hall effect, and method for manufacturing hall sensor |
| CN113270542B (zh) * | 2021-05-13 | 2023-03-21 | 上海科技大学 | 一种基于iii-v族窄禁带半导体异质结构的自旋信号探测器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09214016A (ja) * | 1996-02-02 | 1997-08-15 | Fujitsu Ltd | 半導体感磁性素子及びそれを用いた磁気ヘッド装置 |
| JPH11271412A (ja) * | 1998-03-20 | 1999-10-08 | Fujitsu Ltd | 磁気検出方法及び装置 |
| JP2006032570A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | スピンフィルタ及びスピン状態分離方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2817999B1 (fr) * | 2000-12-07 | 2003-01-10 | Commissariat Energie Atomique | Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif |
| JP2004102330A (ja) | 2002-09-04 | 2004-04-02 | Sony Corp | 演算素子およびその製造方法、ならびに演算装置および演算方法 |
| US6888208B2 (en) * | 2003-07-30 | 2005-05-03 | Hewlett-Packard Development Company, L.P. | Square-law detector based on spin injection and nanowires |
| US7219018B2 (en) * | 2003-09-11 | 2007-05-15 | Franco Vitaliano | Quantum information processing elements and quantum information processing platforms using such elements |
| US7252852B1 (en) * | 2003-12-12 | 2007-08-07 | International Business Machines Corporation | Mg-Zn oxide tunnel barriers and method of formation |
| US7135697B2 (en) * | 2004-02-25 | 2006-11-14 | Wisconsin Alumni Research Foundation | Spin readout and initialization in semiconductor quantum dots |
| US7492022B2 (en) * | 2004-02-27 | 2009-02-17 | University Of Iowa Research Foundation | Non-magnetic semiconductor spin transistor |
| JP4682585B2 (ja) * | 2004-11-01 | 2011-05-11 | ソニー株式会社 | 記憶素子及びメモリ |
| US7061797B1 (en) * | 2004-12-30 | 2006-06-13 | Infineon Technologies Ag | Hybrid memory cell for spin-polarized electron current induced switching and writing/reading process using such memory cell |
| US7309887B2 (en) * | 2005-03-04 | 2007-12-18 | Osipov Viatcheslav V | Ferromagnetic-semiconductor spin polarizer of electrons in nonmagnetic semiconductors |
| JP5096702B2 (ja) | 2005-07-28 | 2012-12-12 | 株式会社日立製作所 | 磁気抵抗効果素子及びそれを搭載した不揮発性磁気メモリ |
| US7825402B2 (en) * | 2006-03-27 | 2010-11-02 | The Regents Of The University Of California | Excitonic signal processing optically interfaced electrically controlled devices |
| JP5339272B2 (ja) * | 2008-06-05 | 2013-11-13 | 国立大学法人東北大学 | スピントロニクスデバイス及び情報伝達方法 |
| JP5166322B2 (ja) * | 2009-03-03 | 2013-03-21 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP5072120B2 (ja) * | 2009-09-25 | 2012-11-14 | 株式会社東芝 | 磁気抵抗素子及び磁気メモリ |
| US8064246B2 (en) * | 2009-12-10 | 2011-11-22 | John Casimir Slonczewski | Creating spin-transfer torque in oscillators and memories |
-
2008
- 2008-03-14 WO PCT/JP2008/054733 patent/WO2008123023A1/ja active Application Filing
- 2008-03-14 US US12/531,594 patent/US8564293B2/en not_active Expired - Fee Related
- 2008-03-14 JP JP2009509018A patent/JP5397902B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09214016A (ja) * | 1996-02-02 | 1997-08-15 | Fujitsu Ltd | 半導体感磁性素子及びそれを用いた磁気ヘッド装置 |
| JPH11271412A (ja) * | 1998-03-20 | 1999-10-08 | Fujitsu Ltd | 磁気検出方法及び装置 |
| JP2006032570A (ja) * | 2004-07-14 | 2006-02-02 | Nippon Telegr & Teleph Corp <Ntt> | スピンフィルタ及びスピン状態分離方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2008123023A1 (ja) | 2008-10-16 |
| US8564293B2 (en) | 2013-10-22 |
| US20100097063A1 (en) | 2010-04-22 |
| JPWO2008123023A1 (ja) | 2010-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5397902B2 (ja) | スピン緩和変動方法、スピン流検出方法、及び、スピン緩和を利用したスピントロニクスデバイス | |
| Barla et al. | Spintronic devices: a promising alternative to CMOS devices | |
| US10529775B2 (en) | Two-terminal spintronic devices | |
| US9343658B2 (en) | Magnetic memory bits with perpendicular magnetization switched by current-induced spin-orbit torques | |
| JP6438532B2 (ja) | スピンフィルタ構造体を含む磁気トンネル接合素子 | |
| CN107004440B (zh) | 基于用于有效自旋转移矩的增强自旋霍尔效应的电路和装置 | |
| Huai | Spin-transfer torque MRAM (STT-MRAM): Challenges and prospects | |
| US8779538B2 (en) | Magnetic tunneling junction seed, capping, and spacer layer materials | |
| KR101460420B1 (ko) | 전류-유도 스핀-모멘텀 전달에 기초한 고속 저전력 자기 장치 | |
| US8482968B2 (en) | Non-volatile magnetic tunnel junction transistor | |
| CN103392245B (zh) | 可写入的磁性元件 | |
| CN111542490A (zh) | 用于低温操作的金属磁性存储器装置及其操作方法 | |
| US20190189908A1 (en) | Heterostructures for Electric Field Controlled Magnetic Tunnel Junctions | |
| EP3001470B1 (en) | Antiferromagnetic memory device | |
| KR20080060143A (ko) | 기억 소자 및 메모리 | |
| JP6319954B2 (ja) | 磁気トンネリング接合シード膜、キャッピング膜、及びスペーサー膜物質 | |
| CN104704564A (zh) | 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置 | |
| CN103329204A (zh) | 磁性存储元件 | |
| KR20080084590A (ko) | 기억 소자 및 메모리 | |
| KR20220029381A (ko) | 쌍극자 결합 스핀 궤도 토크 구조 | |
| CN105449097B (zh) | 双磁性势垒隧道结以及包括其的自旋电子学器件 | |
| US20190189912A1 (en) | Structures Enabling Voltage Control of Oxidation Within Magnetic Heterostructures | |
| KR20120024469A (ko) | 기억 소자 및 메모리 장치 | |
| KR20060124578A (ko) | 자기저항효과에 의해 데이터를 기억하는 자기기억소자 | |
| KR20120023560A (ko) | 기억 소자 및 기억 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20111227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120113 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20111227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130514 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130716 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130813 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130924 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131016 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5397902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |