JP2012146984A - 分極層を備える磁気トンネル接合 - Google Patents

分極層を備える磁気トンネル接合 Download PDF

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Abstract

【課題】 分極層を備える磁気トンネル接合を提供する。
【解決手段】 本発明は、一定の向きの第１磁化を有する第１強磁性層と自由に偏向可能な第２磁化を有する第２強磁性層との間にあるトンネル障壁層と、第１磁化及び第２磁化にほぼ垂直な磁化極性を有する分極層とを備える磁気トンネル接合を備えるメモリ素子であって、第１及び第２強磁性層が、磁気トンネル接合のトンネル磁気抵抗が約１５０％以上になるようにアニールされるメモリ装置に関する。さらに、本発明は、当該ＭＲＡＭセルを製造する方法に関する。
【選択図】 図１

Description

本発明は、分極層を備え且つ小さいスピン分極電流によって書き込まれる磁気トンネル接合を製造するための方法に関する。
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、周囲温度で強い磁気抵抗を有する磁気トンネル接合の発見により、改めて注目を浴びている。これらのＭＲＡＭには、速度（数ナノ秒の書き込み及び読み出し期間）、不揮発性及び電離放射線に対する不感受性など多くの利点がある。したがって、コンデンサの帯電状態に基づくより従来型の技術を使用するメモリ（ＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ）の代わりに徐々に用いられるようになってきている。
特許文献１に記載されているものなど従来のＭＲＡＭセルは、固定磁化を有する第１強磁性層と、ＭＲＡＭセルの書き込み操作中に変えることができる磁化方向を有する第２強磁性層と、それら２つの強磁性層の間にある薄い絶縁層又はトンネル障壁とを備える磁気トンネル接合から形成される。ＭＲＡＭセルへの書き込み操作中、第２強磁性層の磁化は、第１強磁性層の磁化に平行又は反平行に向けさせることができ、それぞれ低い磁気接合抵抗又は高い磁気接合抵抗を生じる。
このＭＲＡＭセルは、特許文献２に記載されるものなどスピントランスファー注入トルク（ＳＴＴ）方式に基づく書き込み操作を使用して書き込みを実施できる。ＳＴＴベースの書き込み操作は、磁気トンネル接合に接続された電流線を介して磁気トンネル接合にスピン分極電流を流すことを含む。外部磁場を用いて書き込みを実施するＭＲＡＭセルとは対照的に、スピン分極電流は、磁気トンネル接合の表面積に反比例して増減する。したがって、ＳＴＴベースの書き込み操作で書き込みを実施するＭＲＡＭセル、すなわちＳＴＴベースＭＲＡＭセルは、高密度ＭＲＡＭにとって有望である。さらに、ＳＴＴベースＭＲＡＭセルは、外部磁場を使用してＭＲＡＭセルへの書き込みが実施されるときよりも速く書き込みを実施できる。
現在のところ、ＳＴＴベースＭＲＡＭセルの最も実用的な実装形態は、いわゆる「長手方向」構成を有し、この構成では、スピン分極電流のスピンが第２強磁性層の磁化と共軸に注入される。これは、典型的には、平面内磁化（強磁性層の平面内の磁化）又は平面に垂直な磁化を有する強磁性材料を使用することによって実現される。
従来のＳＴＴベースＭＲＡＭセルでは、注入されたスピン分極電流のスピンは、第２強磁性層の磁化の向きほぼ平行に整列される。このとき、注入されたスピンによって第２強磁性層の磁化に及ぼされるトルクは、ほぼ零である。
ＳＴＴベースの書き込み操作中、書き込み速度は、第２強磁性層の磁化の切替えの確率的性質によって制限される。この確率的挙動は、注入されるスピンの平行な向きによって決定され、この向きは、第２強磁性層の磁化の方向に対する第１強磁性層又は分極層の磁化方向によって決定される。第２強磁性層の磁化の切替えは、磁化の熱活性化によって引き起こされる。すなわち、第２強磁性層の磁化の熱変動により、注入されたスピンと第２強磁性層のこの磁化との間の初期角度が生じるときに、磁化の切替えが引き起こされる。スイッチング速度は、典型的には、１０ＭＡ／ｃｍ２程度のスピン分極電流に関しては約１０ｎｓ、又は１００ＭＡ／ｃｍ２程度の電流に関しては１０ｎｓ未満のスイッチング遅延によって制限される。
１０ｎｓよりも小さい電流パルス幅に関して１ＭＡ／ｃｍ２未満の電流でメモリセルに書き込みを実施できるようにすることは、垂直に磁化された層、又は垂直偏極器を磁化トンネル接合に挿入することによって達成することができる。垂直偏極器は、非常に短いパルス幅でさえ、第１強磁性層磁化の向きと第２強磁性層磁化の向きとの間で初期角度を生み出す。この初期角度は、初期トルクを最大にし、それにより、第２強磁性層の磁化の切替えに必要な臨界スピン分極電流を最小にする。
特許文献３では、スピン分極電流の大きさは、磁気トンネル接合にスピン分極層又は合成反強磁性（ＳＡＦ）多層を追加することによって減少される。あるいは、例えばＭｇＯからなるトンネル障壁を提供することによって、第２強磁性層の飽和磁化を減少させることができ、又はスピン分極電流内の注入された電子のスピン偏極レベルを高めることができる。
ＭｇＯトンネル障壁に隣接する第１及び第２強磁性層の適切な結晶学的組織を得るために、ＭｇＯトンネル障壁層を、３００℃よりも大きい、典型的には３４０℃〜３６０℃の範囲内のアニーリング温度でアニールする必要がある。典型的な垂直偏極器は、コバルト／白金、もしくはコバルト／パラジウム、もしくはコバルト／ニッケルに基づく、又は希土類／遷移金属合金に基づく多層からなる。ＭｇＯベースのトンネル障壁と垂直偏極器とを備える磁気トンネル接合が上記のアニーリング温度にさらされる場合、多層垂直偏極器の界面での混合が生じることがある。さらに、希土類／遷移金属合金は、これらのアニーリング温度では不安定であることがある。
従来の磁気トンネル接合製造プロセスは、垂直偏極器及びＭｇＯベースのトンネル障壁を含めた、磁気トンネル接合を形成する様々な層を堆積するステップと、磁気トンネル接合全体のアニーリングを実施するステップとから成る。その結果、ＭｇＯベースのトンネル障壁の適切なアニーリングと垂直偏極器の良好な特性とを１つの同じ磁気トンネル接合内に同時には得ることは不可能である。したがって、大きい磁気抵抗と良好に限定された垂直偏極器とを１つの磁気トンネル接合内に同時には得ることは不可能である。
米国特許第５６４０３４３号明細書 米国特許第５６９５８６４号明細書 米国特許第６６０３６７７号明細書 米国特許第５５８３７２５号明細書
本発明の課題は、これらの欠点を解消することにある。
本発明は、スピン分極電流によって書き込みを実施できる磁気トンネル接合を形成製造する方法であって、磁気トンネル接合が、第１磁化を有する第１強磁性層と第２磁化を有する第２強磁性層との間にあるトンネル障壁層と、磁化極性を有する分極層とを備え、第１強磁性層、トンネル障壁層、及び第２強磁性層を堆積するステップと、磁気トンネル接合のトンネル磁気抵抗が約１５０％以上になるように、堆積された強磁性層を予め設定された第１アニーリング温度でアニールするステップとから成る方法がさらに、分極層を堆積するステップと、堆積された分極層を予め設定された第２アニーリング温度でアニールするステップとから成り、堆積された強磁性層を予め設定された第１アニーリング温度でアニールする前記ステップが、分極層を堆積するステップの前に実施され、予め設定された第２アニーリング温度が、磁化極性を第１磁化と第２磁化とに対してほぼ垂直に向けさせる方法に関する。
１つの実施の形態では、予め設定された第２アニーリング温度は、予め設定された第１アニーリング温度よりも低くすることができる。
別の実施の形態では、予め設定された第１アニーリング温度は、約３４０℃〜３６０℃にすることができる。
さらに別の実施の形態では、予め設定された第２アニーリング温度は、約１５０℃〜２５０℃にすることができる。
さらに別の実施の形態は、第２強磁性層、トンネル障壁層及び第１強磁性層を堆積するステップを、この順番で実施できる。
さらに別の実施の形態では、第１強磁性層、トンネル障壁層及び第２強磁性層を堆積するステップが、この順番で実施される。
さらに、本発明は、本明細書に開示する方法によって製造される磁気トンネル接合を備えるＭＲＡＭセルに関する。
本明細書に開示する方法は、高いトンネル磁気抵抗を有し、垂直磁化極性を有する分極層を備える磁気トンネル接合を製造できるようにする。本明細書に開示する方法で製造される磁気トンネル接合は、小さいスピン分極電流を使用して書き込みを実施できる。
本発明は、例として提示されて図１によって図示される実施の形態の説明から、より良く理解されよう。
一実施の形態による磁気トンネル接合を備える磁気ランダムアクセスメモリ（ＭＲＡＭ）セルを示す。
図１は、一実施の形態による磁気トンネル接合２を備える磁気ランダムアクセスメモリ（ＭＲＡＭ）セル１を示す。磁気トンネル接合２は、第１強磁性層２１と、第２強磁性層２３と、第１強磁性層２１と第２強磁性層２３の間の絶縁層又はトンネル障壁層２２とを備える。好ましくは、第１強磁性層２１は、一定の向きの第１磁化２１１を有し、第２強磁性層２３は、自由に偏向可能な第２磁化２３１を有する。第１磁化２１１は、反強磁性層（図示せず）と交換結合することができる。
好ましくは、第１強磁性層２１及び第２強磁性層２３は、Ｆｅ、Ｃｏ、もしくはＮｉなどの３ｄ金属、又はそれらの合金からなる。最終的には、非晶質形態及び平坦な界面を得るために、層組成物にホウ素を添加することができる。トンネル障壁層２２は、典型的には、アルミナ（Ａｌ２Ｏ３）又は酸化マグネシウム（ＭｇＯ）からなる。好ましくは、第１強磁性層２１は、例えば特許文献４に記載されているものなど合成反強磁性層から形成することができる。
第２磁化２３１は、層２３の平面内でのみ偏向させることができる。
磁気トンネル接合２は、さらに、分極層６０と、分極層６０と第１強磁性層２１の間に設けられた金属分離層６１とを備える。この実施の形態では、分極層６０は垂直な磁化極性６００を有し、すなわち分極層６０の磁化極性６００は、層６０の平面に対してほぼ垂直に、又は第１磁化と第２磁化２１１、２３１とに対してほぼ垂直に向けられる。
分極層６０は、例えば、Ｆｅ／ＰｔもしくはＦｅ／Ｐｄ、又はＣｏ／Ｐｔ、Ｃｏ／Ｐｄ、もしくはＣｏ／Ａｕなど、又はそれらの合金、あるいは希土類／遷移金属合金からなる積層を備えることができる。
磁気トンネル接合２は、さらに、第１導電線又は第１電極５０と第２導電線又は第２電極５１を備えることができ、これらの電極５０及び５１はそれぞれ、分極層６０の側での磁気トンネル接合２の一端、及び磁気トンネル接合２の他端に配設される。ＭＲＡＭセル１は、さらに、磁気トンネル接合２の一端と電気的に連絡するＣＭＯＳ選択トランジスタ３などのスイッチング素子を備えることができる。
書き込み操作中、スピン分極電流３２が、第２磁化２３１を切り替えることができるように所定の大きさで磁気トンネル接合２を通して流される。分極層６０の磁化極性６００が、第１磁化と第２磁化２１１、２３１とに対してほぼ垂直に向けられているとき、スピン分極電流３２の電子は、分極層６０内で、層２１、２３の平面に垂直なスピン方向に偏極させられる。スピン分極電流３２の偏極されたスピン電子は、第２強磁性層２３の平面内の第２磁化２３１の連続的な回転を引き起こす。本明細書に開示する磁気トンネル接合２では、第２磁化２３１の向きは、スピン分極電流３２の所定の大きさが約１×１０６Ａ／ｃｍ２以下であるときに切り替えることができる。
一実施の形態によれば、磁気トンネル接合２を形成する方法は、第２電極５１と第２強磁性層２３とトンネル障壁層２２と第１強磁性層２１とを堆積するステップを有する。
この方法は、さらに、堆積された強磁性層２１、２３をアニールするステップを含み、すなわち、例えば、堆積された層５１、２１、２２、及び２３を備える磁気トンネル接合２を、第１及び第２強磁性層２１、２３の適切な結晶学的組織を得るのに適合された予め設定された第１アニーリング温度でアニールするステップを含む。予め設定された第１アニーリング温度は、予め設定された第１アニーリング温度でのアニーリングステップ後に磁気トンネル接合２のトンネル磁気抵抗が最大になる、例えば約１５０％以上のトンネル磁気抵抗値を有するようなものである。例えば、予め設定された第１アニーリング温度は３００℃よりも高いことがある。一実施の形態では、予め設定された第１アニーリング温度は、約３４０℃〜３６０℃である。
この方法は、さらに、金属分離層６１及び分極層６０を堆積するステップを含む。
分極層６０が堆積された後、この方法は、さらに、堆積された分極層６０をアニールするステップを含み、すなわち、堆積された分極層６０を備える磁気トンネル接合２を予め設定された第２アニーリング温度でアニールするステップを含む。予め設定された第２アニーリング温度は、分極層６０の磁化極性６００を、分極層６０の平面に対してほぼ垂直に、又は第１磁化と第２磁化２１１、２３１とに対してほぼ垂直に向けるようなものでよい。典型的には、予め設定された第２アニーリング温度は、予め設定された第１アニーリング温度よりも低い。例えば、予め設定された第２アニーリング温度は、約１５０℃〜２５０℃である。
一実施の形態では、第１強磁性層２１、トンネル障壁層２２、及び第２強磁性層２３を堆積するステップが、この順番で実施される。そのようにして製造される磁気トンネル接合２は、分極層６０と第１強磁性層２１の間に第２強磁性層２３を備える。
別の実施の形態では、第２強磁性層２３、トンネル障壁層２２、及び第１強磁性層２１を堆積するステップが、この順番で実施される。そのようにして製造される磁気トンネル接合２は、分極層６０と第２強磁性層２３の間に第１強磁性層２１を備える。
堆積された強磁性層２１、２３を第１アニーリング温度でアニールするステップが、分極層６０を堆積するステップの前に実施される条件で、この方法での堆積及びアニーリングステップの別の順番も可能である。
本明細書に開示する磁気トンネル接合２を備えるＭＲＡＭセル１を複数備えるアレイから、磁気メモリ装置（図示せず）を形成することができる。
ここで開示した方法を使用して製造された磁気トンネル接合２は、分極層６０の平面に対してほぼ垂直な、又は第１及び第２磁化２１１、２３１に対してほぼ垂直な磁化極性６００を有する分極層６０を有し且つ高いトンネル磁気抵抗を有する磁気トンネル接合２の形成を可能にする。
さらに、当該方法は、多層分極層６０の界面での混合を最小限にすることを可能にする一方で、強磁性層２１、２３及びトンネル障壁層２２が、予め設定された高い第１アニーリング温度でアニールされ、１５０％以上の高いトンネル磁気抵抗を可能にする。
１ ＭＲＡＭセル
２ 磁気トンネル接合
２１ 第１強磁性層
２１１ 第１磁化
２２ トンネル障壁層
２３ 第２強磁性層
２３１ 第２磁化
３ 選択トランジスタ
３０ 前端層
３２ スピン分極電流
５０ 第１導電線、第１電極
５１ 第２導電線、第２電極
６０ 分極層
６００ 磁化極性
６１ 金属分離層

Claims (8)

  1. スピン分極電流によって書き込まれる磁気トンネル接合を製造するための方法であって、前記磁気トンネル接合は、一定の向きの第１磁化を有する第１強磁性層と自由に偏向可能な第２磁化を有する第２強磁性層との間のトンネル障壁層、及び磁化極性を有する分極層を備える当該方法において、
    この方法は、
    前記第１強磁性層、前記トンネル障壁層及び前記第２強磁性層を堆積するステップと、
    前記磁気トンネル接合のトンネル磁気抵抗が、約１５０％以上であるように、当該堆積された第１強磁性層及び第２強磁性層を第１アニーリング温度でアニールするステップと、
    前記分極層を堆積するステップと、
    前記磁化極性を前記第１磁化及び前記第２磁化に対してほぼ垂直に向けさせるため、当該堆積された分極層を第２アニーリング温度でアニールするステップとから成り、
    当該堆積された第１強磁性層及び第２強磁性層の、前記第１アニーリング温度での当該アニーリングは、前記分極層を堆積する前に実施される方法。
  2. 前記第２アニーリング温度は、前記第１アニーリング温度より低い請求項１に記載の方法。
  3. 前記第１アニーリング温度は、約３４０℃〜３６０℃である請求項１に記載の方法。
  4. 予め設定された前記第２アニーリング温度は、約１５０℃〜２５０℃である請求項１に記載の方法。
  5. 前記第２強磁性層と前記トンネル障壁層と前記第１強磁性層とを堆積するステップは、この順番で実施される請求項１に記載の方法。
  6. 前記第１強磁性層と前記トンネル障壁層と前記第２強磁性層とを堆積するステップは、この順番で実施される請求項１に記載の方法。
  7. 磁気トンネル接合を備えるＭＲＡＭセルにおいて、
    このＭＲＡＭセルは、一定の向きの第１磁化を有する第１強磁性層と自由に偏向可能な第２磁化を有する第２強磁性層との間のトンネル障壁層、並びに前記第１磁化及び前記第２磁化に対してほぼ垂直に向けさせる磁化極性を有する分極層を備え、
    前記磁気トンネル接合のトンネル磁気抵抗が、約１５０％以上であるように、前記第１強磁性層及び第２強磁性層はアニールされるＭＲＡＭセル。
  8. 複数のＭＲＡＭセルを備える磁気メモリ装置において、
    各ＭＲＡＭセルは、一定の向きの第１磁化を有する第１強磁性層と自由に偏向可能な第２磁化を有する第２強磁性層との間のトンネル障壁層、並びに前記第１磁化及び前記第２磁化に対してほぼ垂直に向けさせる磁化極性を有する分極層を備え、
    前記磁気トンネル接合のトンネル磁気抵抗が、約１５０％以上であるように、前記第１強磁性層及び第２強磁性層はアニールされる磁気メモリ装置。
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RU (1) RU2573756C2 (ja)
TW (1) TWI535085B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183279A (ja) * 2013-03-21 2014-09-29 Tokyo Electron Ltd 磁気アニール装置
JP2015525426A (ja) * 2012-05-31 2015-09-03 ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ ジョセフソン磁気メモリセルシステム
US10297481B2 (en) 2013-03-21 2019-05-21 Tokyo Electron Limited Magnetic annealing apparatus

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2479759A1 (en) * 2011-01-19 2012-07-25 Crocus Technology S.A. Low power magnetic random access memory cell
US9236560B1 (en) 2014-12-08 2016-01-12 Western Digital (Fremont), Llc Spin transfer torque tunneling magnetoresistive device having a laminated free layer with perpendicular magnetic anisotropy
US9502642B2 (en) 2015-04-10 2016-11-22 Micron Technology, Inc. Magnetic tunnel junctions, methods used while forming magnetic tunnel junctions, and methods of forming magnetic tunnel junctions
US9530959B2 (en) 2015-04-15 2016-12-27 Micron Technology, Inc. Magnetic tunnel junctions
US9520553B2 (en) 2015-04-15 2016-12-13 Micron Technology, Inc. Methods of forming a magnetic electrode of a magnetic tunnel junction and methods of forming a magnetic tunnel junction
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9257136B1 (en) 2015-05-05 2016-02-09 Micron Technology, Inc. Magnetic tunnel junctions
US9960346B2 (en) 2015-05-07 2018-05-01 Micron Technology, Inc. Magnetic tunnel junctions
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US9680089B1 (en) 2016-05-13 2017-06-13 Micron Technology, Inc. Magnetic tunnel junctions
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092444A (ja) * 2001-07-13 2003-03-28 Alps Electric Co Ltd 磁気検出素子の製造方法
JP2006128579A (ja) * 2004-11-01 2006-05-18 Sony Corp 記憶素子及びメモリ
JP2006179524A (ja) * 2004-12-20 2006-07-06 Toshiba Corp 磁気記録素子、磁気記録装置、および情報の記録方法
US20070297220A1 (en) * 2006-06-22 2007-12-27 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory
JP2008028362A (ja) * 2006-06-22 2008-02-07 Toshiba Corp 磁気抵抗素子及び磁気メモリ
US20080151614A1 (en) * 2006-12-22 2008-06-26 Magic Technologies, Inc. Spin transfer MRAM device with magnetic biasing
WO2009122992A1 (ja) * 2008-04-03 2009-10-08 日本電気株式会社 磁気抵抗記憶装置
WO2010100728A1 (ja) * 2009-03-04 2010-09-10 株式会社日立製作所 磁気メモリ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583725A (en) 1994-06-15 1996-12-10 International Business Machines Corporation Spin valve magnetoresistive sensor with self-pinned laminated layer and magnetic recording system using the sensor
US5695864A (en) 1995-09-28 1997-12-09 International Business Machines Corporation Electronic device using magnetic components
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
FR2817999B1 (fr) 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
US7270896B2 (en) * 2004-07-02 2007-09-18 International Business Machines Corporation High performance magnetic tunnel barriers with amorphous materials
US7241631B2 (en) * 2004-12-29 2007-07-10 Grandis, Inc. MTJ elements with high spin polarization layers configured for spin-transfer switching and spintronics devices using the magnetic elements
RU2394304C2 (ru) * 2007-12-26 2010-07-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) Способ формирования структуры магнитного туннельного перехода на основе наноразмерных структур металл-изолятор-металл и структура магнитного туннельного перехода на основе наноразмерных структур металл-изолятор-металл (варианты)

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092444A (ja) * 2001-07-13 2003-03-28 Alps Electric Co Ltd 磁気検出素子の製造方法
US20030163913A1 (en) * 2001-07-13 2003-09-04 Naoya Hasegawa Method for manufacturing magnetic sensing element having improved magnetic field sensitivity
JP2006128579A (ja) * 2004-11-01 2006-05-18 Sony Corp 記憶素子及びメモリ
JP2006179524A (ja) * 2004-12-20 2006-07-06 Toshiba Corp 磁気記録素子、磁気記録装置、および情報の記録方法
US20070297220A1 (en) * 2006-06-22 2007-12-27 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory
JP2008028362A (ja) * 2006-06-22 2008-02-07 Toshiba Corp 磁気抵抗素子及び磁気メモリ
US20080151614A1 (en) * 2006-12-22 2008-06-26 Magic Technologies, Inc. Spin transfer MRAM device with magnetic biasing
WO2009122992A1 (ja) * 2008-04-03 2009-10-08 日本電気株式会社 磁気抵抗記憶装置
WO2010100728A1 (ja) * 2009-03-04 2010-09-10 株式会社日立製作所 磁気メモリ
EP2405504A1 (en) * 2009-03-04 2012-01-11 Hitachi, Ltd. Magnetic memory
US20120012955A1 (en) * 2009-03-04 2012-01-19 Hitachi, Ltd. Magnetic memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015525426A (ja) * 2012-05-31 2015-09-03 ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ ジョセフソン磁気メモリセルシステム
JP2014183279A (ja) * 2013-03-21 2014-09-29 Tokyo Electron Ltd 磁気アニール装置
US10297481B2 (en) 2013-03-21 2019-05-21 Tokyo Electron Limited Magnetic annealing apparatus

Also Published As

Publication number Publication date
EP2477227B1 (en) 2019-03-27
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