JP2006127665A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 半導体記憶装置100は、データを書き込み並びに読み出すことができる情報メモリセルMCと、情報メモリセルがマトリクス状に配置されたメモリセルアレイMCAと、メモリセルアレイの各行の情報メモリセルに接続された情報ワード線WLと、メモリセルアレイの各列の情報メモリセルに接続された情報ビット線BLと、情報メモリセルのデータを判別するために用いられる基準電位を生成する単一種類のデジタルデータを格納する基準メモリセルDMCと、基準メモリセルに接続された基準ビット線DBLと、情報ビット線および基準ビット線に接続されたセンスアンプSAとを備えている。
【選択図】 図1
Description
図1は、本発明に係る第1の実施形態に従った半導体記憶装置100の部分的な回路図である。半導体記憶装置100は、情報メモリセルMC(以下、単に、メモリセルともいう)、情報ワード線(以下、単に、ワード線ともいう)WL0〜WLm、情報ビット線(以下、単に、ビット線ともいう)BL0〜BLn、基準メモリセルDMC0、基準ビット線DBL0、DBL1、センスアンプSA1〜SAn、選択トランジスタTBS0〜TBSn、クランプトランジスタTFAITおよび負荷電流トランジスタTCL0、TCL1を備えている。mおよびnは自然数である。
閾値電圧Vt0が駆動電圧Vg以下であるので、メモリセルMCSのデータが“0”である場合には、メモリセルMCSはオンしない。よって、データ“0”を搬送するビット線の電位は、電源電圧と等しいV0となる。一方、閾値電圧Vt1が駆動電圧Vg以上であるので、メモリセルMCSのデータが“1”である場合には、メモリセルMCSはオンする。よって、データ“1”を搬送するビット線の電位は、電源電圧V0よりも低いV1となる。式1を満たす電圧Vgをワード線に印加する理由は図2を参照して後述される。
図2は、読出し時に選択されたワード線に印加される駆動電位VgとメモリセルMCSに流れるセル電流Icellとの関係を示すグラフである。図3は、読出し時に、データ“1”を伝達するセンスノード(ビット線)の電位、データ“0”を伝達するセンスノード(ビット線)の電位および基準電位Vrefを伝達するセンスノード(ビット線)の電位を示すグラフである。
図4は、本発明に係る第2の実施形態に従った半導体記憶装置200の部分的な回路図である。第2の実施形態では、1本の基準ビット線DBL0に対して1つの基準メモリセルDMC1が接続されている。また、基準ワード線DWLがこの基準メモリセルDMC1に対して設けられている。第2の実施形態の他の構成要素は、第1の実施形態の構成要素と同じでよい。
図5は、本発明に係る第3の実施形態に従った半導体記憶装置300の部分的な回路図である。半導体記憶装置300は、オープンビット線構成を有する。従って、各センスアンプSA0〜SAnは、2つのメモリセルアレイMCA1およびMCA2の間に設けられている。各センスアンプSA0〜SAnは、メモリセルアレイMCA1およびMCA2のそれぞれに含まれるビット線BL0L〜BLnLおよびBL0R〜BLnRに接続されている。各メモリセルアレイMCA1およびMCA2は、それぞれ基準ワード線DWLLおよびDWLRを備えている。基準メモリセルDMC0およびDMC1は、行方向に交互に配列されている。基準メモリセルDMC0およびDMC1のゲートは基準ワード線DWLLまたはDWLRに接続されている。基準メモリセルDMC0はビット線に接続されているが、基準メモリセルDMC1はビット線に接続されていない。基準メモリセルDMC0はデータ“1”を格納している。隣り合う2つのビット線は対を成し、このビット線対の間に平均化トランジスタTAVRLおよびTAVRRが接続されている。
図6は、本発明に係る第4の実施形態に従った半導体記憶装置400の部分的な回路図である。半導体記憶装置400は、メモリセルアレイMCAにおいて、情報メモリセルMCおよび基準メモリセルDMCは、隣り合う行および隣り合う列においてそれぞれ半ピッチずれるように配置されている。
図7は、本発明に係る第5の実施形態に従った半導体記憶装置500の部分的な回路図である。第5の実施形態は、基準メモリセルDMCが4列に配置されており、4つの基準ビット線DBLのいずれかに接続されている点で第4の実施形態と異なる。2つの基準ビット線DBLは対を成し、互いに接続されている。第4の実施形態では、基準ビット線DBL対は1つであったが、第5の実施形態では、基準ビット線DBL対は2つ形成されている。基準メモリセルDMCは、総てデータ“1”を格納している。
図8は、本発明に係る第6の実施形態に従った半導体記憶装置600の部分的な回路図である。半導体記憶装置600は、オープンビット線構成を有する。センスアンプSA0、SA1は、それぞれ4つのメモリセルアレイMCA0〜MCA3のビット線に接続されている。本実施形態では、サブビット線SBLL0およびSBLL1がメモリセルアレイMCA0に、サブビット線SBLL2およびSBLL3がメモリセルアレイMCA1に、サブビット線SBLR0およびSBLR1がメモリセルアレイMCA2に、並びに、サブビット線SBLR2およびSBLR3がメモリセルアレイMCA3に設けられている。
図9は、本発明に係る第7の実施形態に従った半導体記憶装置700の部分的な回路図である。第7の実施形態は、メインビット線に対して複数のサブビット線が設けられている点で第6の実施形態と同様である。しかし、第7の実施形態では、1本のメインビット線に対して4本のサブビット線が設けられている点で第6の実施形態と異なる。また、第7の実施形態では、メモリセルMCが隣り合う行および隣り合う列においてそれぞれ半ピッチずれるように配置されている。
MC 情報メモリセル
MCA メモリセルアレイ
WL0〜WLm 情報ワード線
BL0〜BLn 情報ビット線
DMC0 基準メモリセル
DBL0、DBL1 基準ビット線
SA1〜SAn センスアンプ
TBS0〜TBSn 選択トランジスタ
TFAIT クランプトランジスタ
TCL0、TCL1 負荷電流トランジスタ
Claims (5)
- データを書き込み並びに読み出すことができる情報メモリセルと、
前記情報メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの各行の前記情報メモリセルに接続された情報ワード線と、
前記メモリセルアレイの各列の前記情報メモリセルに接続された情報ビット線と、
前記情報メモリセルのデータを判別するために用いられる基準電位を生成する単一種類のデジタルデータを格納する基準メモリセルと、
前記基準メモリセルに接続された基準ビット線と、
前記情報ビット線および前記基準ビット線に接続されたセンスアンプとを備えた半導体記憶装置。 - データを書き込み並びに読み出すことができるメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの各行に接続された情報ワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記メモリセルのデータを判別するために用いられる基準電圧を生成する単一種類のデジタルデータを格納し、2つの前記ビット線ごとに設けられた基準メモリセルと、
2つの前記メモリセルアレイのそれぞれのビット線に接続され、前記メモリセルからデータを読み出すときに、一方の前記メモリセルアレイの前記メモリセルおよび他方の前記メモリセルアレイの前記基準メモリセルに該ビット線を介して電気的に接続されるセンスアンプとを備えた半導体記憶装置。 - データを書き込み並びに読み出すことができるメモリセルと、
前記メモリセルが隣り合う行および隣り合う列において半ピッチずれるように配置されたメモリセルアレイと、
前記メモリセルアレイの各行の前記メモリセルに接続された情報ワード線と、
前記メモリセルアレイの各列の前記メモリセルに接続された情報ビット線と、
前記メモリセルのデータを判別するために用いられる基準電圧を生成する単一種類のデジタルデータを格納し、前記情報ワード線ごとに設けられた基準メモリセルと、
前記基準メモリセルに接続された複数の基準ビット線と、
前記複数の基準ビット線および前記情報ビット線に接続されたセンスアンプとを備えた半導体記憶装置。 - データを書き込み並びに読み出すことができるメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイの各行の前記メモリセルに接続された情報ワード線と、
前記メモリセルアレイの各列の前記メモリセルに接続されたサブビット線と、
複数の前記サブビット線に接続されたメインビット線と、
複数の前記サブビット線のうちいずれかのサブビット線を前記メインビット線に接続する選択トランジスタと、
前記メモリセルのデータを判別するために用いられる基準電圧を生成する単一種類のデジタルデータを格納し、前記サブビット線ごとに設けられた基準メモリセルと、
前記基準メモリセルに接続された基準ワード線と、
2つの前記メモリセルアレイのそれぞれの前記メインビット線に接続され、前記メモリセルからデータを読み出すときに、一方の前記メモリセルアレイの前記メモリセルおよび他方の前記メモリセルアレイの前記基準メモリセルに電気的に接続されるセンスアンプとを備えた半導体記憶装置。 - データを書き込み並びに読み出すことができるメモリセルと、
前記メモリセルが隣り合う行および列において半ピッチずれるように配置されたメモリセルアレイと、
前記メモリセルアレイの各行の前記メモリセルに接続された情報ワード線と、
前記メモリセルアレイの各列の前記メモリセルに接続されたサブビット線と、
複数の前記サブビット線に接続されたメインビット線と、
複数の前記サブビット線のうちいずれかのサブビット線を前記メインビット線に接続する選択トランジスタと、
前記メモリセルのデータを判別するために用いられる基準電圧を生成する単一種類のデジタルデータを格納し、前記サブビット線ごとに設けられた基準メモリセルと、
前記基準メモリセルに接続された基準ワード線と、
2つの前記メモリセルアレイのそれぞれの前記メインビット線に接続され、前記メモリセルからデータを読み出すときに、一方の前記メモリセルアレイの前記メモリセルおよび他方の前記メモリセルアレイの前記基準メモリセルに電気的に接続されるセンスアンプとを備えた半導体記憶装置。
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