JPS6276098A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS6276098A JPS6276098A JP60217111A JP21711185A JPS6276098A JP S6276098 A JPS6276098 A JP S6276098A JP 60217111 A JP60217111 A JP 60217111A JP 21711185 A JP21711185 A JP 21711185A JP S6276098 A JPS6276098 A JP S6276098A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reference potential
- amplifier circuit
- dummy
- dummy memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、例えば電気的に書込可能な不揮発性メモリ
（ＥＲＲＯＭ、Ｅ２ ＰＲＯｆｖｌ）等に使用されるセ
ンスアンプ回路に関する。
（ＥＲＲＯＭ、Ｅ２ ＰＲＯｆｖｌ）等に使用されるセ
ンスアンプ回路に関する。
［発明の技術的前頭とその問題点］
センスアンプ回路は、メモリからの低レベル信号を検出
して、これを増幅し、信号を全システムの電圧レベルま
で増大させるのに１吏用される。
して、これを増幅し、信号を全システムの電圧レベルま
で増大させるのに１吏用される。
第４図は、このような従来のセンスアンプ回路の一例を
示している。
示している。
同図中ブロックＡは、ＥＲＲＯＭ （消去可能ＲＯＭ＞
からなる本体メモリ、およびこの本体メモリから読出さ
れた情報を検出する第１の増幅回路ＡＭＰＩで構成され
ている。本体メモリは、スタックド・ゲートＭＯ８を用
いたメモリセルＱＣ１、ＱＣ２・・・が行・列に複数個
配列されている。ＢＬ１〜Ｂ Ｌ Ｎはビット線、Ｗ
Ｌ １、〜ＶＬ２・・・はワ−ド線、ＱＮ３（なお符号
ＱＮ・はＮチャンネル間Ｏ８を意味し、後出するＱＰ・
はＰチャンネルＭＯ８を意味する）はパストランジスタ
である。ＱＷｌはスイッチトランジスタで、古込み時に
Ｄ１ｎ信号線に駆動電圧ｖｐｐが加えられてオンに転じ
、ピッ１−線［３１１・・・に所要電圧Ｖｐρを供給す
るためのものである。
からなる本体メモリ、およびこの本体メモリから読出さ
れた情報を検出する第１の増幅回路ＡＭＰＩで構成され
ている。本体メモリは、スタックド・ゲートＭＯ８を用
いたメモリセルＱＣ１、ＱＣ２・・・が行・列に複数個
配列されている。ＢＬ１〜Ｂ Ｌ Ｎはビット線、Ｗ
Ｌ １、〜ＶＬ２・・・はワ−ド線、ＱＮ３（なお符号
ＱＮ・はＮチャンネル間Ｏ８を意味し、後出するＱＰ・
はＰチャンネルＭＯ８を意味する）はパストランジスタ
である。ＱＷｌはスイッチトランジスタで、古込み時に
Ｄ１ｎ信号線に駆動電圧ｖｐｐが加えられてオンに転じ
、ピッ１−線［３１１・・・に所要電圧Ｖｐρを供給す
るためのものである。
また第１の増幅回路ＡＭＰＩは、各メモリセルＱＣＩ、
ＱＣ２・・・から読出される情報（ドレイン電流）を増
幅し、読出されたメモリセルが０”であるか“１°゛で
あるかを検出するためのもので。
ＱＣ２・・・から読出される情報（ドレイン電流）を増
幅し、読出されたメモリセルが０”であるか“１°゛で
あるかを検出するためのもので。
３ ｆｌＷのＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＰ
ｌで構成されている。なお上記のパ０”セルとは、Ｊｕ
込みが行なわれていてしきい値電圧ｖｔｈが高い状態に
あるメモリセルを指し、“１°′とは書込みが行なわれ
てなく、しきい値電圧ｙｔｈが低い状態にあるメモリヒ
ルを指す。
ｌで構成されている。なお上記のパ０”セルとは、Ｊｕ
込みが行なわれていてしきい値電圧ｖｔｈが高い状態に
あるメモリセルを指し、“１°′とは書込みが行なわれ
てなく、しきい値電圧ｙｔｈが低い状態にあるメモリヒ
ルを指す。
上記３１［！ｉｆのＶＯ３トランジスタのうち、ＱＰｌ
のＭＯＳトランジスタは、増幅用ＭＯＳトランジスタＱ
Ｎ１の負荷トランジスタ（負荷抵抗）として機能りる。
のＭＯＳトランジスタは、増幅用ＭＯＳトランジスタＱ
Ｎ１の負荷トランジスタ（負荷抵抗）として機能りる。
また〜ＩＯ８＋−ランジスタＱＮ１．ＯＮ２のゲー１−
には、ｆｆ１１幅用の〜ｌ０８ｔ−ランジスタＱＮＩが
、ｒｉ Ｏ＋＋セル選択時には５極管動作をし、１１１
ＩＩレセル択詩には、３性管動作をザるように設定さ
れた基準電位Ｖｂｉａが、後述の基準電位設定回路Ｃか
ら供給される。このように第１の増幅回路ＡＭＰＩは、
“Ｏ″セル選択時には増幅率が大になるように設定され
ている。
には、ｆｆ１１幅用の〜ｌ０８ｔ−ランジスタＱＮＩが
、ｒｉ Ｏ＋＋セル選択時には５極管動作をし、１１１
ＩＩレセル択詩には、３性管動作をザるように設定さ
れた基準電位Ｖｂｉａが、後述の基準電位設定回路Ｃか
ら供給される。このように第１の増幅回路ＡＭＰＩは、
“Ｏ″セル選択時には増幅率が大になるように設定され
ている。
ブロックＢは比較回路で、第１の増幅回路へＭＰ１の出
力電位、即ち選択されたメモリセルからの情報に対応し
た電位Ｖｉｎと、後述の比較用基準電位発生回路Ｃから
の基準電位ｖ ｒ ｅ ’ｒとを比較し、差動的に動作
してその差電圧に対応したセンスアンプ出力ｖｏｕｔを
出力するためのものである。比較回路Ｂはカレントミラ
ー形回路で構成されている。
力電位、即ち選択されたメモリセルからの情報に対応し
た電位Ｖｉｎと、後述の比較用基準電位発生回路Ｃから
の基準電位ｖ ｒ ｅ ’ｒとを比較し、差動的に動作
してその差電圧に対応したセンスアンプ出力ｖｏｕｔを
出力するためのものである。比較回路Ｂはカレントミラ
ー形回路で構成されている。
ブロックＣは、基準電位ｙｂｒａを設定する基準電位設
定回路で、３四の通常のエンハンスメント形ＭＯＳトラ
ンジスタＱＦ３Ｐ、、Ｑ［３Ｎ１、Ｑ［３Ｎ２で構成さ
れている。このうち０８Ｎ１、ＱＢＮ２のＭＯＳトラン
ジスタは抵抗として機能する。
定回路で、３四の通常のエンハンスメント形ＭＯＳトラ
ンジスタＱＦ３Ｐ、、Ｑ［３Ｎ１、Ｑ［３Ｎ２で構成さ
れている。このうち０８Ｎ１、ＱＢＮ２のＭＯＳトラン
ジスタは抵抗として機能する。
ブロックＤは、比較用の基準電位■ｒｅｆを発生する比
較用基準電位発生回路で、前記ブロックＡとほぼ類似し
た構成からなり、１１［！ｉｌのダミーセル（” １
”セル）ＱＤ３を備えたメモリ部と、このダミーセルＱ
Ｄ３から読み出された信号を増幅して、基準電位ＶｒＱ
ｆを発生させる増幅回路ＡＭＰ３とで構成されている。
較用基準電位発生回路で、前記ブロックＡとほぼ類似し
た構成からなり、１１［！ｉｌのダミーセル（” １
”セル）ＱＤ３を備えたメモリ部と、このダミーセルＱ
Ｄ３から読み出された信号を増幅して、基準電位ＶｒＱ
ｆを発生させる増幅回路ＡＭＰ３とで構成されている。
増幅回路ＡＭＰ３は、４周のＶＯ８Ｉ〜ランジスタＱＰ
２、ＱＰ３、ＱＮ６、ＱＮ７で構成されている。ＭＯＳ
トランジスタＱＮ６、ＱＮ７のゲートには、前記第１の
増幅回路へＭＰＩと同様に、工ｊ準電位設定回路Ｃから
の基ＩＰ電位ｖｂｉａの線路が接続されている。
２、ＱＰ３、ＱＮ６、ＱＮ７で構成されている。ＭＯＳ
トランジスタＱＮ６、ＱＮ７のゲートには、前記第１の
増幅回路へＭＰＩと同様に、工ｊ準電位設定回路Ｃから
の基ＩＰ電位ｖｂｉａの線路が接続されている。
比較用１３ ＄電位発生回路Ｃの出力電位Ｖｒｅｆは、
比較回路Ｂから出力されるセンスアンプ出力Ｖ ｏ ｕ
’ｔが正常に、即ちｉｔ Ｏ＋＋ ｔ層選択時にはＬ
レベルに、ｓｒ １ ＋ｔセル選択時にはＨレベルに出
力されるようにするために、ＶＯｉｎ＞Ｖｒｅｆ＞Ｖｌ
ｉｎを満足するように設定される必要がある。
比較回路Ｂから出力されるセンスアンプ出力Ｖ ｏ ｕ
’ｔが正常に、即ちｉｔ Ｏ＋＋ ｔ層選択時にはＬ
レベルに、ｓｒ １ ＋ｔセル選択時にはＨレベルに出
力されるようにするために、ＶＯｉｎ＞Ｖｒｅｆ＞Ｖｌ
ｉｎを満足するように設定される必要がある。
ここでＶＯｉｎは、″′Ｏ″セル選択時の第１の増幅回
路ＡＭＰ１の出力電位、Ｖ’ｉｎは、“１”セル選択時
の同出力電位で、ＶＯｉｎ＞Ｖｌ ｉｎの関係にある
。
路ＡＭＰ１の出力電位、Ｖ’ｉｎは、“１”セル選択時
の同出力電位で、ＶＯｉｎ＞Ｖｌ ｉｎの関係にある
。
このため、増幅用ＭＯＳトランジスタＱＮ６の負荷回路
には、ｎη記第１の増幅回路Ａ ｔｖｌ Ｐ １にお１
ノる負荷トランジスタＱＰＩと同＃ｌイズの負荷トラン
ジスタＱＰ２に加えて、ざらに負荷トランジスタＱＰ３
が並列接続されている。このような負荷回路とすること
により、第１の増幅回路ΔＭＰ１の出力電位と、比較用
基準電位発生回路りで発生する基１ｆｆｌＷ位Ｖｒｅ
ｆとの間にアンバランスを生じさせ、前記の条件Ｖｏ
ｉｎ＞Ｖｒｅｆ＞Ｖｌｉｎを、標準的な電源電圧ＶＣＣ
に対して満足するように構成されている。
には、ｎη記第１の増幅回路Ａ ｔｖｌ Ｐ １にお１
ノる負荷トランジスタＱＰＩと同＃ｌイズの負荷トラン
ジスタＱＰ２に加えて、ざらに負荷トランジスタＱＰ３
が並列接続されている。このような負荷回路とすること
により、第１の増幅回路ΔＭＰ１の出力電位と、比較用
基準電位発生回路りで発生する基１ｆｆｌＷ位Ｖｒｅ
ｆとの間にアンバランスを生じさせ、前記の条件Ｖｏ
ｉｎ＞Ｖｒｅｆ＞Ｖｌｉｎを、標準的な電源電圧ＶＣＣ
に対して満足するように構成されている。
そしてビット線ＢＬ１〜ＢＬＮおよびワード線ＷＬ１、
ＷＬ２・・・を選択することにより、選択されたメモリ
セルが゛′０″セルである場合のそのメモリセルのドレ
イン電流ｒｏｃｅｆｌ（１，または１１１ Ｉ＋セルで
ある場合のそのメモリセルのドレイン電流ＩＩ Ｃｅｕ
又を第１の増幅回路ΔＭＰ１で増幅検出し、同増幅回路
Ａ Ｍ Ｐ １から出力される出力電位ＶＯｉｎまたは
Ｖｌｉｎと、基準電位Ｖｒ ｅ ｆとの差電圧を比較回
路Ｂで比較し、” ｏ ”セル選択時（こは〜ｌ０８ｔ
−ランジスタＱＮ４をほぼ導通状態とさせてＬレベルの
、また” ’１ ”セル選ＩＲ時には同トランジスタＱ
Ｎ４をほぼ非導通状態どさｉＩＣトルトル化のセンスア
ンプ出力Ｖｏｕｔを出力さけるようにしている。
ＷＬ２・・・を選択することにより、選択されたメモリ
セルが゛′０″セルである場合のそのメモリセルのドレ
イン電流ｒｏｃｅｆｌ（１，または１１１ Ｉ＋セルで
ある場合のそのメモリセルのドレイン電流ＩＩ Ｃｅｕ
又を第１の増幅回路ΔＭＰ１で増幅検出し、同増幅回路
Ａ Ｍ Ｐ １から出力される出力電位ＶＯｉｎまたは
Ｖｌｉｎと、基準電位Ｖｒ ｅ ｆとの差電圧を比較回
路Ｂで比較し、” ｏ ”セル選択時（こは〜ｌ０８ｔ
−ランジスタＱＮ４をほぼ導通状態とさせてＬレベルの
、また” ’１ ”セル選ＩＲ時には同トランジスタＱ
Ｎ４をほぼ非導通状態どさｉＩＣトルトル化のセンスア
ンプ出力Ｖｏｕｔを出力さけるようにしている。
しかしながら、このようなセンスアンプ回路にあっては
、必要とさる！、ｉ準電１ηＶｂｉａおよびＶｒｃｒが
自己整合的には生成されていないので、電源電圧Ｖｃｃ
の変動、製造プロセスのゆらぎによる索子パラメータの
変化、およびメモリビル書込条件の変り」等に対して動
作マージンが小さいという問題点があった。
、必要とさる！、ｉ準電１ηＶｂｉａおよびＶｒｃｒが
自己整合的には生成されていないので、電源電圧Ｖｃｃ
の変動、製造プロセスのゆらぎによる索子パラメータの
変化、およびメモリビル書込条件の変り」等に対して動
作マージンが小さいという問題点があった。
これを差動増幅回路Ｂの各入力電圧ＶＯｉｎ、Ｖ’ｉｎ
、およびＶｒｅ ｌ’の電源電圧Ｖｃｃ依γｊ性を示づ
第５図を用いてさらに説明すると、電源電圧Ｖ ＣＣ＜
Ｖ ＣＣｍ ａ ＸにＪ３いては必要条件ＶＱ ｉ
ｎ＞ｖｒｅｆ＞ｖ’ ｉ ｎが満足されティるため
差動増幅回路Ｂは正常に動作するが、ｙ ｃ ｃ ＞Ｖ
ＣＣｍ ａ Ｘにおいては同条１′１が満足されず、従
って差動増幅回路Ｂが誤動作してしまう事を示している
。この誤動作の県内は（イ）ＶＣＣ＞ＶＣｃｍａｘにＪ
３いてはアシバランスを作るための増幅回路ΔＭ ＋）
３の負荷トランジスタＱＰ３の素子量ナイスが適切で
ない、（ロ）電源電圧ＶＣＣがその設：ｔ ｆｉＶ ｃ
ｃ （設計）からヂれると基準電位Ｖｂ！ Ｆｌの圃
が適切でなくなる、の２点であり、そのいずれの原因も
、基ｔｌｊ電位Ｖ ｂ ＋ ａ 、 Ｖ ｒ’ ｅ ｆ
’の発生手段に問題がある事を示しでいる。第５図のゆ
１においては電源電圧Ｖｃｃの変動に対するマージンに
ついて述べたが、素子パラメータの変化およびメモリセ
ル書込み不足によっても同様に誤動作が起こりうる事は
明らかであり、例えば、比較回路Ｂを本来はＶＣＣ＝５
Ｖで動作１べく設計したにもかかわらず、実デバイスで
は装造プロビスのゆらぎに起因りる索子パラメータの変
動によって設泪通りのＶｃｃ＝５Ｖでは動作しない、と
いう事態が生ずるおそれが多い。これは第４図に示した
Ｃｔ来の回路に１５いては基準電位Ｖｂｉａ、ｊ５よび
Ｖｒｅｆの設定方？ムとして、索子パラメータ、電源電
圧ＶＣＣ等に高く依存した回路膜８１を行なわざるを１
７ない事が原因となっている。
、およびＶｒｅ ｌ’の電源電圧Ｖｃｃ依γｊ性を示づ
第５図を用いてさらに説明すると、電源電圧Ｖ ＣＣ＜
Ｖ ＣＣｍ ａ ＸにＪ３いては必要条件ＶＱ ｉ
ｎ＞ｖｒｅｆ＞ｖ’ ｉ ｎが満足されティるため
差動増幅回路Ｂは正常に動作するが、ｙ ｃ ｃ ＞Ｖ
ＣＣｍ ａ Ｘにおいては同条１′１が満足されず、従
って差動増幅回路Ｂが誤動作してしまう事を示している
。この誤動作の県内は（イ）ＶＣＣ＞ＶＣｃｍａｘにＪ
３いてはアシバランスを作るための増幅回路ΔＭ ＋）
３の負荷トランジスタＱＰ３の素子量ナイスが適切で
ない、（ロ）電源電圧ＶＣＣがその設：ｔ ｆｉＶ ｃ
ｃ （設計）からヂれると基準電位Ｖｂ！ Ｆｌの圃
が適切でなくなる、の２点であり、そのいずれの原因も
、基ｔｌｊ電位Ｖ ｂ ＋ ａ 、 Ｖ ｒ’ ｅ ｆ
’の発生手段に問題がある事を示しでいる。第５図のゆ
１においては電源電圧Ｖｃｃの変動に対するマージンに
ついて述べたが、素子パラメータの変化およびメモリセ
ル書込み不足によっても同様に誤動作が起こりうる事は
明らかであり、例えば、比較回路Ｂを本来はＶＣＣ＝５
Ｖで動作１べく設計したにもかかわらず、実デバイスで
は装造プロビスのゆらぎに起因りる索子パラメータの変
動によって設泪通りのＶｃｃ＝５Ｖでは動作しない、と
いう事態が生ずるおそれが多い。これは第４図に示した
Ｃｔ来の回路に１５いては基準電位Ｖｂｉａ、ｊ５よび
Ｖｒｅｆの設定方？ムとして、索子パラメータ、電源電
圧ＶＣＣ等に高く依存した回路膜８１を行なわざるを１
７ない事が原因となっている。
（発明の目的］
この発明ｔ、Ｌ、１−記事情に基づいてなされたもので
電源電圧の変動、製造プロセスのゆらぎによる本子特［
１の変化、およびメモリセル書込み条ｒ１の変ｆＪ＋等
に対して高い動作マージンを持ったセンスアンプ回路を
提０（することを目的とザろ。
電源電圧の変動、製造プロセスのゆらぎによる本子特［
１の変化、およびメモリセル書込み条ｒ１の変ｆＪ＋等
に対して高い動作マージンを持ったセンスアンプ回路を
提０（することを目的とザろ。
［発明のｉ！！！要１
この発明は、上記「１的をｊヱ成するために、比較用の
基準電［ｑを発生ずるＳ、！準電位光牛回路に、複数個
のグミーメ［リセルを並δ２−７Ｊるとともに、このダ
ミーメモリセルの少なくとも回れかに電気的に所要１３
号を書込む７Ｉ（込手段を配設し、ＩＹｊ記復教個のダ
ミーメモリセルの同れかは″“０゛′セルとし、他の何
れかは゛１″セルとし、本体メ［リセルの読出し頭にこ
れら複数個のダミーメしリセルを同ｕ、１、または所要
のものを選（ツクして動作さびることにより、自己整合
的＜； ３．Ｉ Ｈ￥電位光牛回路を実現さじたものＣ
ある。
基準電［ｑを発生ずるＳ、！準電位光牛回路に、複数個
のグミーメ［リセルを並δ２−７Ｊるとともに、このダ
ミーメモリセルの少なくとも回れかに電気的に所要１３
号を書込む７Ｉ（込手段を配設し、ＩＹｊ記復教個のダ
ミーメモリセルの同れかは″“０゛′セルとし、他の何
れかは゛１″セルとし、本体メ［リセルの読出し頭にこ
れら複数個のダミーメしリセルを同ｕ、１、または所要
のものを選（ツクして動作さびることにより、自己整合
的＜； ３．Ｉ Ｈ￥電位光牛回路を実現さじたものＣ
ある。
［発明の効果］
この発明によれば、基ｔ％Ｌ電位電位発生側路側複数ｆ
ｆ／１ ！＋１＞ 設したダミーメ［リセルと、これら
のダミーメモリセルの少なくとも河れかに電気的に所要
信号を占込む潟込Ｔ一段と、これらのダミーメモリセル
からの読出し信号を増幅ける第２の増幅手段とを備えさ
せたので、前記複数個のダミーメモリヒルのうち何れか
を” Ｏ” ＩＺルどし、他の河れかを゛′１″セルど
じで、これら“′０″セルｄ５よび“′１°ルルのダミ
ーメ［リセルから読出された所要の帽合わせ読出し１５
舅に工１ｔづいて基準電１ひを生じさせることにより、
基準電位発生回路を自己整合的に動作させることができ
て、電源電圧の変動、装造プ［ルスのゆらぎによる索子
持性の変化、メモリヒル占込条叶の変動等に対して高い
Ｕ）作マージンが保証されるという効果が１ｑられる。
ｆ／１ ！＋１＞ 設したダミーメ［リセルと、これら
のダミーメモリセルの少なくとも河れかに電気的に所要
信号を占込む潟込Ｔ一段と、これらのダミーメモリセル
からの読出し信号を増幅ける第２の増幅手段とを備えさ
せたので、前記複数個のダミーメモリヒルのうち何れか
を” Ｏ” ＩＺルどし、他の河れかを゛′１″セルど
じで、これら“′０″セルｄ５よび“′１°ルルのダミ
ーメ［リセルから読出された所要の帽合わせ読出し１５
舅に工１ｔづいて基準電１ひを生じさせることにより、
基準電位発生回路を自己整合的に動作させることができ
て、電源電圧の変動、装造プ［ルスのゆらぎによる索子
持性の変化、メモリヒル占込条叶の変動等に対して高い
Ｕ）作マージンが保証されるという効果が１ｑられる。
［発明の実ＩＪＩ！！例］
以下この発明の実施例を図面にＸＪづいて説明フる。第
１図は、この発明の第１実施例示す図である。なＪ５第
１図およびｔ’ｉ述の７Ａ ３図において前記′；ｆＳ
４図にＪｕｌづるブロックまたは回路素子等と同一ない
し均等のｂのは、前記と同一符号を以って示し重複した
説明を省略する。
１図は、この発明の第１実施例示す図である。なＪ５第
１図およびｔ’ｉ述の７Ａ ３図において前記′；ｆＳ
４図にＪｕｌづるブロックまたは回路素子等と同一ない
し均等のｂのは、前記と同一符号を以って示し重複した
説明を省略する。
まず構成を説明すると、この発明においては基？ｊＩ電
位介１回路Ｅが次のように構成されている。
位介１回路Ｅが次のように構成されている。
即も、基準電位発ｉ回路［には、２藺のダミーメ［リセ
ルＱＤ１、ＱＤ２が設置）られ、ダミーメしリセルＱＤ
１にはパストランジスタＱＮＤ３が直列接続され、他方
のダミーメモリピルＱＤ２にはパス１−ランジス／）Ｑ
ＮＤ４が直列接続され、このＪ、うに構成された２周の
ダミーセル回路１ａ１１ｂが並設されている。ダミーメ
モリセルＱＤ１とパス１〜ランジスクＱＮＤ３の各ゲー
トにはコントロールば号線Ｓｄｌが共通接続され、１ｔ
！！のダミーメモリセルＱＤ２とパストランジスタＱＮ
Ｄ４の各ゲートにはコントロール信号線Ｓｄ２が共通接
続されている。コントロール信り線Ｓｄ１、Ｓ、
ｄ２のＪｉ択により、ダミーメモリセルＱＤ１
．ＱＤ２の回れか、または両省が選択される。
ルＱＤ１、ＱＤ２が設置）られ、ダミーメしリセルＱＤ
１にはパストランジスタＱＮＤ３が直列接続され、他方
のダミーメモリピルＱＤ２にはパス１−ランジス／）Ｑ
ＮＤ４が直列接続され、このＪ、うに構成された２周の
ダミーセル回路１ａ１１ｂが並設されている。ダミーメ
モリセルＱＤ１とパス１〜ランジスクＱＮＤ３の各ゲー
トにはコントロールば号線Ｓｄｌが共通接続され、１ｔ
！！のダミーメモリセルＱＤ２とパストランジスタＱＮ
Ｄ４の各ゲートにはコントロール信号線Ｓｄ２が共通接
続されている。コントロール信り線Ｓｄ１、Ｓ、
ｄ２のＪｉ択により、ダミーメモリセルＱＤ１
．ＱＤ２の回れか、または両省が選択される。
パス１〜ランジスタＱ Ｗ ２は、そのゲートに接続さ
れたコントロール信号線ＤＰＧＭに高電圧Ｖｐｐが印カ
１１されることによりオンに転じてダミーセル回路１ａ
、１ｂに所要電圧を供給するもので、このパストランジ
スタＱ Ｗ ２により、ダミーメモリセルＱＤ１．ＱＤ
２に対づる電気的な古込ｆ段が構成される。
れたコントロール信号線ＤＰＧＭに高電圧Ｖｐｐが印カ
１１されることによりオンに転じてダミーセル回路１ａ
、１ｂに所要電圧を供給するもので、このパストランジ
スタＱ Ｗ ２により、ダミーメモリセルＱＤ１．ＱＤ
２に対づる電気的な古込ｆ段が構成される。
２個のダミーセル回路１ａ、１ｂの共通出力線は、第２
の増幅回路Ａ ＩＶＩ Ｐ ２に接続されている。
の増幅回路Ａ ＩＶＩ Ｐ ２に接続されている。
第２の増幅回路ＡＭＰ２は、ダミーメモリピルＱＤ１、
ＱＤ２からの読出し信号を増幅し、このｇ３ｉ出し信号
に基づいた基準電位信号Ｖｒｅｆを出力するもので、３
個のＭＯＳトランジスタＱＮＤ１、ＱＮＤ２、およびＱ
ＰＤ １により、前記第１の増幅回路ＡＭＰＩと対称的
に構成されている。
ＱＤ２からの読出し信号を増幅し、このｇ３ｉ出し信号
に基づいた基準電位信号Ｖｒｅｆを出力するもので、３
個のＭＯＳトランジスタＱＮＤ１、ＱＮＤ２、およびＱ
ＰＤ １により、前記第１の増幅回路ＡＭＰＩと対称的
に構成されている。
第２の増幅回路ＡＭＰ２の出力端子２は、差動増幅回路
Ｂの基準電位Ｖｒｅｆ’入力端子に接続されるとともに
、第１の増幅回路ΔＭＰ１におけるＭｏ５ｔ−ランジス
タＱＮ１ 、ＱＮ２（７）／／’−ｌ−にち接続されて
いる。而して第２の増幅回路ＡＭＰ２の出力電位である
基準電位ｙｒｅ ｒは、第１の増幅回路Ａ ｌｖｌ Ｐ
１の制御用基準電位としても用いられ、回路構成の簡
略化が図られている。
Ｂの基準電位Ｖｒｅｆ’入力端子に接続されるとともに
、第１の増幅回路ΔＭＰ１におけるＭｏ５ｔ−ランジス
タＱＮ１ 、ＱＮ２（７）／／’−ｌ−にち接続されて
いる。而して第２の増幅回路ＡＭＰ２の出力電位である
基準電位ｙｒｅ ｒは、第１の増幅回路Ａ ｌｖｌ Ｐ
１の制御用基準電位としても用いられ、回路構成の簡
略化が図られている。
またヰ準電１η発生回路Ｅを構成する各索子ＱＤ１、Ｑ
［）２、ＱＮＤｌ、ＱＮＤ２、ＱＮＤ３、ｊｊ３よびＱ
ＰＤｌは、本体メ七りおよび第１の増幅回路△Ｍ Ｐ
１の各索子ＱＣ１、ＱＮｌ、ＱＮ２、ＱＮ３、およびＱ
ＰＩに対して次のようなサイズ関係に形成されている。
［）２、ＱＮＤｌ、ＱＮＤ２、ＱＮＤ３、ｊｊ３よびＱ
ＰＤｌは、本体メ七りおよび第１の増幅回路△Ｍ Ｐ
１の各索子ＱＣ１、ＱＮｌ、ＱＮ２、ＱＮ３、およびＱ
ＰＩに対して次のようなサイズ関係に形成されている。
叩らおのＪ３の対応する素子同上、例えばＱＣＩ対ＱＤ
１あるいはＱＤ２は、それぞれ等しいチャンネルを長を
持ち、ブレンネル幅においてはＱＰＤｌ、ＱＮＤｌ、Ｑ
ＮＤ２はそれぞれＱＰｌ、ＱＮｌ、ＱＮ２のｙ ｆ８、
ＱＮＤ３、ＱＤｌはそれぞれＱＮ３、ＱＣＩのＸｆｆ１
、ＱＮＤ４、ＱＤ２はそれぞれＱＮ３、ＱＣｌの（ｙ−
ｘ）倍となるようにシシ定されている。ただし上記ｘ、
ｙはｙ＞ｘを満足する正の実数である。このようにして
差動増幅回路Ｂに対する入力電位Ｖｉｎ発生側ど基準電
位Ｖｒｅｆ発生側発生量には、素子サイズの面において
も対応性が有せしめられて、゛電源電圧の変動等、特性
上の変動による動作マージンの低下を防止する対策が講
じられている。
１あるいはＱＤ２は、それぞれ等しいチャンネルを長を
持ち、ブレンネル幅においてはＱＰＤｌ、ＱＮＤｌ、Ｑ
ＮＤ２はそれぞれＱＰｌ、ＱＮｌ、ＱＮ２のｙ ｆ８、
ＱＮＤ３、ＱＤｌはそれぞれＱＮ３、ＱＣＩのＸｆｆ１
、ＱＮＤ４、ＱＤ２はそれぞれＱＮ３、ＱＣｌの（ｙ−
ｘ）倍となるようにシシ定されている。ただし上記ｘ、
ｙはｙ＞ｘを満足する正の実数である。このようにして
差動増幅回路Ｂに対する入力電位Ｖｉｎ発生側ど基準電
位Ｖｒｅｆ発生側発生量には、素子サイズの面において
も対応性が有せしめられて、゛電源電圧の変動等、特性
上の変動による動作マージンの低下を防止する対策が講
じられている。
第１表
次に上記第１人を参照して作用を説明する。第１表は動
作モード別の各」ン１〜［１−ル信号線に印加する１λ
７シの電位を表わしている。ここで同人中の本体ヒルは
ＱＣｌのメモリセルが選ばれて、これに）・ｊして占込
みとδに出しが行なわれるものとし、ダミーし！ルはＱ
Ｄ２のちのが選ばれてこれに古込みが行４アわれるもの
とＪろ。また同表中、記号Ｑｎｄはアースレベルの電位
を表ねり。
作モード別の各」ン１〜［１−ル信号線に印加する１λ
７シの電位を表わしている。ここで同人中の本体ヒルは
ＱＣｌのメモリセルが選ばれて、これに）・ｊして占込
みとδに出しが行なわれるものとし、ダミーし！ルはＱ
Ｄ２のちのが選ばれてこれに古込みが行４アわれるもの
とＪろ。また同表中、記号Ｑｎｄはアースレベルの電位
を表ねり。
まず２周のダミーメしりセルのうｌう、第１表に示づＪ
、うにＱＤ２が“’ ０ ”セルに選ばれるものとツる
。パストランジスタＱＷ２のコン１〜ロール信号線ｔ３
ｐ Ｇ＼１と、ダミーメモリはルＱＤ２のコン１−１
１−ル１ａ号線Ｓｄ２とを、それぞれ高電位ｖｐｐに選
択すると、ダミーメ〔リセルＱＤ２に円込みが？１なわ
れＵ ” Ｏ”セルとされる。以後ダミーメ［リセルＱ
Ｄ２は゛０″セルに、曲のダミーメモリセルＱＤ１＋よ
“１°゛レルに保持される。
、うにＱＤ２が“’ ０ ”セルに選ばれるものとツる
。パストランジスタＱＷ２のコン１〜ロール信号線ｔ３
ｐ Ｇ＼１と、ダミーメモリはルＱＤ２のコン１−１
１−ル１ａ号線Ｓｄ２とを、それぞれ高電位ｖｐｐに選
択すると、ダミーメ〔リセルＱＤ２に円込みが？１なわ
れＵ ” Ｏ”セルとされる。以後ダミーメ［リセルＱ
Ｄ２は゛０″セルに、曲のダミーメモリセルＱＤ１＋よ
“１°゛レルに保持される。
次いで、例えば予め占込みが行われて゛′Ｏ゛′セルと
されている本体メモリセルＱＣ１の情報を読出づ−６の
とする。メモリ本体側において、ワードＩＱＷ ｌ １
、ｔ＞ Ｊ＝ヒコンｌ−にｌ−ル（、：ｎ粍！Ｓ ｅ
１ ヲ−’（しぞれＶｃｃ電１−＆ ｔ、、： ａ
Ｉｆｆ ’ｊると、メモリセルＱＣＩから１ｏｃｅワリ
のドレイン電流が読出され、これが第１の増幅回路△Ｍ
ＰＩの５極管動作により増幅検出されて、第１の増幅回
路Ａ〜１１〕１から出力電１ＱＶＯｉｎが出力される。
されている本体メモリセルＱＣ１の情報を読出づ−６の
とする。メモリ本体側において、ワードＩＱＷ ｌ １
、ｔ＞ Ｊ＝ヒコンｌ−にｌ−ル（、：ｎ粍！Ｓ ｅ
１ ヲ−’（しぞれＶｃｃ電１−＆ ｔ、、： ａ
Ｉｆｆ ’ｊると、メモリセルＱＣＩから１ｏｃｅワリ
のドレイン電流が読出され、これが第１の増幅回路△Ｍ
ＰＩの５極管動作により増幅検出されて、第１の増幅回
路Ａ〜１１〕１から出力電１ＱＶＯｉｎが出力される。
一方、基準電圧発生回路Ｅ側においては、コントロール
信号線Ｓｄ１．Ｓｄ２がとらにＶｃｃの＾電位に選択さ
れ、１１０１１ヒルのダミーメモリセルＱＤ２と、“′
１″セルのダミーメ［リセルＱＤ１とが同時に読出され
る。而してダミーメ［リセルからの訣出し電流は、“Ｏ
″セルダミーメモリセルＱＤ２の１個のみが読出される
場合と較べて、所定レベルだけ低い電流値となる。而し
て基準電位発生回路Ｅから出力される基準電位Ｖｒｃｆ
は、正確にＶＯｉｎ＞Ｖｒｅｆの関係に設定され、この
両入力電位ＶＯｉｎ、Ｖｒｅｆが比較回路Ｂで比較され
て、当該比較回路Ｂからしレベルのセンスアンプ出力Ｖ
○ＬＪ ｔが出力される。
信号線Ｓｄ１．Ｓｄ２がとらにＶｃｃの＾電位に選択さ
れ、１１０１１ヒルのダミーメモリセルＱＤ２と、“′
１″セルのダミーメ［リセルＱＤ１とが同時に読出され
る。而してダミーメ［リセルからの訣出し電流は、“Ｏ
″セルダミーメモリセルＱＤ２の１個のみが読出される
場合と較べて、所定レベルだけ低い電流値となる。而し
て基準電位発生回路Ｅから出力される基準電位Ｖｒｃｆ
は、正確にＶＯｉｎ＞Ｖｒｅｆの関係に設定され、この
両入力電位ＶＯｉｎ、Ｖｒｅｆが比較回路Ｂで比較され
て、当該比較回路Ｂからしレベルのセンスアンプ出力Ｖ
○ＬＪ ｔが出力される。
上記と逆に°′１″セルの本体メモリセルが選ＩＲされ
たときは、第１の増幅回路ＡＭＰＩは３極管仙作をして
、第１の増幅回路Ａ〜ＩＰ１からは出力電位Ｖ’ ｉ
ｎ （＜ＶＯｉ ｎ＞が出力される。この出力電１１
Ｖ’ｉｎは、ｉ％ Ｑｔ電位Ｖ ｒ ６ ｆ’ ニ対し
、ＶＣ”ＯＩ’＞Ｖｌ ｉ ｎｔ））関＋ｙ ニｖｑ
定すレ、コノ両入力電（１７Ｖ丁 ｉ ｎ、Ｖｒｃｆが
比較回路Ｂで比較されて、当該比較回路Ｂから１＝ルベ
ルのセンスアンプ出力ｖｏ ｕ ｔが出力される。
たときは、第１の増幅回路ＡＭＰＩは３極管仙作をして
、第１の増幅回路Ａ〜ＩＰ１からは出力電位Ｖ’ ｉ
ｎ （＜ＶＯｉ ｎ＞が出力される。この出力電１１
Ｖ’ｉｎは、ｉ％ Ｑｔ電位Ｖ ｒ ６ ｆ’ ニ対し
、ＶＣ”ＯＩ’＞Ｖｌ ｉ ｎｔ））関＋ｙ ニｖｑ
定すレ、コノ両入力電（１７Ｖ丁 ｉ ｎ、Ｖｒｃｆが
比較回路Ｂで比較されて、当該比較回路Ｂから１＝ルベ
ルのセンスアンプ出力ｖｏ ｕ ｔが出力される。
而して、Ｆ記のように章学電ｆ＆発生回路「側にＡ３い
て、” ｏ ”セルと゛１′°ヒルの両ダミーメモリセ
ルＱＤ１．ＱＤ２を同時に読出し、この組合わ１！読出
し信号に１．（づいてＪｌ 、Ｉ（電位Ｖｒｅ Ｉ’を
発生さぼることにより、いかなる電源電圧Ｖｃｃおよび
索子パラメータのしとに、■３いても、第２図に示づよ
うにＶ Ｏ！ ｎ ＞ ｖｒ ｅ ｆ ＞ ｖ’ ｉ
ｎの必要条イ′１が；−またされて、比較回路Ｂの誤
動作が的確に防ｌ−される。
て、” ｏ ”セルと゛１′°ヒルの両ダミーメモリセ
ルＱＤ１．ＱＤ２を同時に読出し、この組合わ１！読出
し信号に１．（づいてＪｌ 、Ｉ（電位Ｖｒｅ Ｉ’を
発生さぼることにより、いかなる電源電圧Ｖｃｃおよび
索子パラメータのしとに、■３いても、第２図に示づよ
うにＶ Ｏ！ ｎ ＞ ｖｒ ｅ ｆ ＞ ｖ’ ｉ
ｎの必要条イ′１が；−またされて、比較回路Ｂの誤
動作が的確に防ｌ−される。
次に第３１４には、この発明の第２実施例を示す。
この実施例は、第１増幅回路Ａ〜）Ｐｌの出力１〜ラン
ジスクＱ１つ１に、新たに［〕チャンネル形の２個の〜
Ｉ ＯＳ ｈ ７ ンシ７． タＱ Ｐ Ｖ Ａ３ Ｊ
、びＱＰＶ’ をＷｌダ１にしｌこらのを、並列接続し
て、ダミーメモリセル、例えばＱ Ｄ ２に内込みがな
されたかとうかを簡便に確認できるようにしたちのであ
る。
ジスクＱ１つ１に、新たに［〕チャンネル形の２個の〜
Ｉ ＯＳ ｈ ７ ンシ７． タＱ Ｐ Ｖ Ａ３ Ｊ
、びＱＰＶ’ をＷｌダ１にしｌこらのを、並列接続し
て、ダミーメモリセル、例えばＱ Ｄ ２に内込みがな
されたかとうかを簡便に確認できるようにしたちのであ
る。
第２７＜（次頁）を参照して動作を説明すると、通、信
の本陣メモリからのメヒリ読出し動作口）にはＶＯ３ｌ
〜ランジスタＱＰＶ’ の−オン１−ロール１言号匹！
Ｄ Ｖを１−ルベルに設定して、両〜ｌ０３Ｉ−ラン
ジスタＱＰＶＳＱＰＶ’ をオフ状態としてＪｊ ＜
、、このとさの回路構成状態は、前記第１図と同−状Ｃ
ぷととｊる。
の本陣メモリからのメヒリ読出し動作口）にはＶＯ３ｌ
〜ランジスタＱＰＶ’ の−オン１−ロール１言号匹！
Ｄ Ｖを１−ルベルに設定して、両〜ｌ０３Ｉ−ラン
ジスタＱＰＶＳＱＰＶ’ をオフ状態としてＪｊ ＜
、、このとさの回路構成状態は、前記第１図と同−状Ｃ
ぷととｊる。
ダミーメモリセル、例えばＱＤ２に占込みが＜ｆｆｉさ
れているか否かをＩｉｆ Ｈするときは、コントロール
（、，″Ｔつ線Ｄ■を（−レベルに設定し、両〜ｌ０８
Ｉ−ランジスクＱＰ、ＱＰＶ’ をオン状態とする。こ
の結果用１の増幅回路ＡＭＰ１は、０荷トランジスタＱ
ＰＩにさらに、〜１０ＳトランジスタＱ Ｐ Ｖが０荷
トランジスタとして並列接続され、０荷抵抗が減少して
増幅頂が低下する。
れているか否かをＩｉｆ Ｈするときは、コントロール
（、，″Ｔつ線Ｄ■を（−レベルに設定し、両〜ｌ０８
Ｉ−ランジスクＱＰ、ＱＰＶ’ をオン状態とする。こ
の結果用１の増幅回路ＡＭＰ１は、０荷トランジスタＱ
ＰＩにさらに、〜１０ＳトランジスタＱ Ｐ Ｖが０荷
トランジスタとして並列接続され、０荷抵抗が減少して
増幅頂が低下する。
このとさ本体メ七りは、゛１°゛レルのメモリレルを選
択する。したがって第１の増幅回路へＭＰｌ カラハＶ
’ ｉ ｎＪ、リモサラ１氏電位のｖＩ ｉｎ′が出
力される。
択する。したがって第１の増幅回路へＭＰｌ カラハＶ
’ ｉ ｎＪ、リモサラ１氏電位のｖＩ ｉｎ′が出
力される。
第２表
一方、基準電位発生回路Ｅ側においては、コン］−ロー
ル信号線５（ｊｌ、Ｓｄ２をとらにｖＣＣの高電位に設
定して、両ダミーメモリ亡ルＱＤ１、ＱＤ２を同時に読
出し状態とし、第２の増幅回路ΔＭ［〕２から基１Ｖ電
位Ｖｒｅｆが出力されろように設定する。この基準電位
ｖｒｅｆは、ダミーメモリピルＱＤ２に正しく書込みが
なされていれば、正しい所要の基準電位レベルになって
いる筈である。
ル信号線５（ｊｌ、Ｓｄ２をとらにｖＣＣの高電位に設
定して、両ダミーメモリ亡ルＱＤ１、ＱＤ２を同時に読
出し状態とし、第２の増幅回路ΔＭ［〕２から基１Ｖ電
位Ｖｒｅｆが出力されろように設定する。この基準電位
ｖｒｅｆは、ダミーメモリピルＱＤ２に正しく書込みが
なされていれば、正しい所要の基準電位レベルになって
いる筈である。
したがってこの基準電位Ｖｒｅｆと、第１の増幅回路Ａ
ＭＰ１の前記の出力電位Ｖ１ｉｎ’ との関係は、Ｖｒ
ｅｆ＞Ｖｌ ｉｎ’ ｆ７）状態が、間３Ｕ イなく
実現する苫である。このため比較口°路Ｂから１−ルベ
ルの出力がされれば、両入力電位は、ｖｒｅｆ＞Ｖｌ
ｉｎ’ の関係となっていて、ダミーメモリセルＱＤ
２には、正しく潟込みがなされていると確認される。
ＭＰ１の前記の出力電位Ｖ１ｉｎ’ との関係は、Ｖｒ
ｅｆ＞Ｖｌ ｉｎ’ ｆ７）状態が、間３Ｕ イなく
実現する苫である。このため比較口°路Ｂから１−ルベ
ルの出力がされれば、両入力電位は、ｖｒｅｆ＞Ｖｌ
ｉｎ’ の関係となっていて、ダミーメモリセルＱＤ
２には、正しく潟込みがなされていると確認される。
上記のダミーメモリヒルの内込確認動作は、本体メモリ
の初期状態、即ちメモリセルＱＣ１、ＱＣ２・・・が全
て“１゛セルの時に行なえば、本体メ［り側のセルは、
何れのメモリセルでも選択することができる。
の初期状態、即ちメモリセルＱＣ１、ＱＣ２・・・が全
て“１゛セルの時に行なえば、本体メ［り側のセルは、
何れのメモリセルでも選択することができる。
この実施例によれば、上記のように、ダミーメモリヒル
に正しく占込みがなされているか否かを容易にＡｔ認す
ることができる。
に正しく占込みがなされているか否かを容易にＡｔ認す
ることができる。
なお、上述の第１ ｄ３よび第２の実施例において、ダ
ミーメモリヒルＱＤ２の上面をアルミニューム等でカバ
ーすれば、このダミーメモリセルＱＤ２をｕｎｃｒａｓ
ａｂｌａ Ｅ ＰＲＯＭ （消去不可能なＥＰＲＯＭ
）セルとすることができる。このようにずれば紫外線照
射による本体メモリビルの情報消去（初＋１１１化：全
てのメモリセルを末円込状態に−４−る）後においても
、ダミーメモリヒルＱＤ２のみは初期化されずに“０″
セルのまま信号を保持し、したがってダミーメモリヒル
ＱＤ２への書込み作業は一回のみで済み、本体メモリセ
ルの情報）肖去毎に；！１込みをｔｊなう必要が照く、
通常の情報消去、書込み、読出！ＦｊＪ作は従来のメモ
リチップと全く同一に行う串ができる。
ミーメモリヒルＱＤ２の上面をアルミニューム等でカバ
ーすれば、このダミーメモリセルＱＤ２をｕｎｃｒａｓ
ａｂｌａ Ｅ ＰＲＯＭ （消去不可能なＥＰＲＯＭ
）セルとすることができる。このようにずれば紫外線照
射による本体メモリビルの情報消去（初＋１１１化：全
てのメモリセルを末円込状態に−４−る）後においても
、ダミーメモリヒルＱＤ２のみは初期化されずに“０″
セルのまま信号を保持し、したがってダミーメモリヒル
ＱＤ２への書込み作業は一回のみで済み、本体メモリセ
ルの情報）肖去毎に；！１込みをｔｊなう必要が照く、
通常の情報消去、書込み、読出！ＦｊＪ作は従来のメモ
リチップと全く同一に行う串ができる。
第１図はこの発明に係るセンスアンプ回路の第１実施例
を示す回路図、第２図は同上第１実施例における比較回
路への各入力電位の電源電圧依存性を承り特性図、第３
図はこの発明の第２実施例を示す回路図、第４図は従来
のセンスアンプ回路を示１回路図、第５図は同上従来間
における比較回路への各入力電位の電源電圧依存性を示
ず特性図である。 へＭＰ１：第１の増幅回路、 ＡＭＰ２：第２の増幅回路、 Ｂ：比較回路、 Ｅ：Ｌい■電位発生回路、 ＱＣＩ、ＱＣ２：メモリヒル、 ＱＤｌ、ＱＤ２ ：ダミーメモリセル、ＱＷｌ：Ｉ込手
段をも■成するＭＯＳトランジスタ。 第２図
を示す回路図、第２図は同上第１実施例における比較回
路への各入力電位の電源電圧依存性を承り特性図、第３
図はこの発明の第２実施例を示す回路図、第４図は従来
のセンスアンプ回路を示１回路図、第５図は同上従来間
における比較回路への各入力電位の電源電圧依存性を示
ず特性図である。 へＭＰ１：第１の増幅回路、 ＡＭＰ２：第２の増幅回路、 Ｂ：比較回路、 Ｅ：Ｌい■電位発生回路、 ＱＣＩ、ＱＣ２：メモリヒル、 ＱＤｌ、ＱＤ２ ：ダミーメモリセル、ＱＷｌ：Ｉ込手
段をも■成するＭＯＳトランジスタ。 第２図
Claims (2)
- （１）メモリセルから読出される情報を検出する第１の
増幅回路と、 複数個並設されたダミーメモリセルと、 該ダミーメモリセルの少なくとも何れかに 電気的に所要信号を書込む書込手段と、 所要の前記ダミーメモリセルから読出され た信号を増幅する第２の増幅回路を備え、該第２の増幅
回路から基準電位信号を出力する基準電位発生回路と、 該基準電位発生回路で発生する基準電位と 前記第１の増幅回路の出力電位とを比較して、その差電
圧に対応したセンスアンプ出力をする比較回路とを有す
ることを特徴とするセンスアンプ回路。 - （２）前記第１の増幅回路の制御用基準電位として、前
記基準電位発生回路で発生する基準電位を用いたことを
特徴とする特許請求の範囲第１項記載のセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217111A JPS6276098A (ja) | 1985-09-30 | 1985-09-30 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217111A JPS6276098A (ja) | 1985-09-30 | 1985-09-30 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276098A true JPS6276098A (ja) | 1987-04-08 |
Family
ID=16699020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217111A Pending JPS6276098A (ja) | 1985-09-30 | 1985-09-30 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276098A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217796A (ja) * | 1988-02-24 | 1989-08-31 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
| JPH0312897A (ja) * | 1989-06-12 | 1991-01-21 | Toshiba Corp | 半導体メモリ装置 |
| JPH03242898A (ja) * | 1990-02-21 | 1991-10-29 | Sharp Corp | センス増幅回路 |
| US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
| WO2004057623A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | 不揮発性メモリ及びその書き込み方法 |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US7266017B2 (en) | 1989-04-13 | 2007-09-04 | Sandisk Corporation | Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1985
- 1985-09-30 JP JP60217111A patent/JPS6276098A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186197A (ja) * | 1983-04-07 | 1984-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217796A (ja) * | 1988-02-24 | 1989-08-31 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH07105148B2 (ja) * | 1988-02-24 | 1995-11-13 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH01220295A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
| JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
| US7266017B2 (en) | 1989-04-13 | 2007-09-04 | Sandisk Corporation | Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system |
| US7283397B2 (en) | 1989-04-13 | 2007-10-16 | Sandisk Corporation | Flash EEprom system capable of selective erasing and parallel programming/verifying memory cell blocks |
| JPH0312897A (ja) * | 1989-06-12 | 1991-01-21 | Toshiba Corp | 半導体メモリ装置 |
| JPH03242898A (ja) * | 1990-02-21 | 1991-10-29 | Sharp Corp | センス増幅回路 |
| US7212443B2 (en) | 2002-12-20 | 2007-05-01 | Spansion Llc | Non-volatile memory and write method of the same |
| WO2004057623A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | 不揮発性メモリ及びその書き込み方法 |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US7411850B2 (en) | 2004-10-29 | 2008-08-12 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9899089B1 (en) | Memory architecture having two independently controlled voltage pumps | |
| JP4707841B2 (ja) | 電圧レギュレータ回路および半導体メモリ装置 | |
| JP3346274B2 (ja) | 不揮発性半導体記憶装置 | |
| TW578294B (en) | Voltage generating circuit | |
| EP1297535B1 (en) | Reference cell for high speed sensing in non-volatile memories | |
| US7209391B2 (en) | Nonvolatile semiconductor memory device and method of rewriting data thereof | |
| US20110222355A1 (en) | Control voltage generation circuit and nonvolatile storage device having the same | |
| US6307778B1 (en) | Non volatile memory with detection of short circuits between word lines | |
| US20120044774A1 (en) | Sense amplifier for low voltage high speed sensing | |
| US7924598B2 (en) | Nonvolatile semiconductor memory | |
| US7009882B2 (en) | Bit switch voltage drop compensation during programming in nonvolatile memory | |
| US7859906B1 (en) | Circuit and method to increase read margin in non-volatile memories using a differential sensing circuit | |
| US7417493B2 (en) | Voltage generator in a flash memory device | |
| US11342031B2 (en) | Circuit and method for process and temperature compensated read voltage for non-volatile memory | |
| KR19990076161A (ko) | 플래쉬 메모리 장치의 센스 앰프 회로 | |
| JPS6276098A (ja) | センスアンプ回路 | |
| US5982677A (en) | Compensated voltage regulator | |
| JP4284343B2 (ja) | 半導体集積回路 | |
| US6704233B2 (en) | Sensing circuitry for reading and verifying the contents of electrically programmable and erasable non-volatile memory cells, useful in low supply-voltage technologies | |
| JP2001229686A (ja) | 不揮発性半導体記憶装置 | |
| US5680348A (en) | Power supply independent current source for FLASH EPROM erasure | |
| US7835185B2 (en) | Nonvolatile semiconductor memory device | |
| JP4484344B2 (ja) | 不揮発性半導体記憶装置 | |
| US20020186586A1 (en) | Reading circuit for a non-volatile memory | |
| JP3864528B2 (ja) | 半導体記憶装置 |