KR101001449B1 - 불휘발성 소자의 독출 동작 방법 - Google Patents

불휘발성 소자의 독출 동작 방법 Download PDF

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Abstract

본 발명은, 선택된 비트라인을 프리차지하는 단계, 모든 워드라인들에 순차적으로 패스전압을 인가하는 단계, 워드라인들 중, 선택된 워드라인에 인가된 패스전압을 독출전압으로 변경하여 인가하는 단계, 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
독출, 채널, 채널 부스팅, 핫일렉트론, 패스전압, 독출전압, 워드라인

Description

불휘발성 소자의 독출 동작 방법{Read method of non-volatile device}
본 발명은 불휘발성 소자의 독출 동작 방법에 관한 것으로, 특히 독출 동작의 신뢰도를 향상시키기 위한 불휘발성 소자의 독출 동작 방법에 관한 것이다.
불휘발성 소자의 독출(read) 동작은 선택된 스트링(string)과 전기적으로 연결된 비트라인(bit line)에 프리차지(pre-charge) 전압을 인가하고, 선택된 메모리 셀과 전기적으로 연결된 워드라인에는 독출전압을 인가하여, 프리차지된 비트라인의 전압 레벨 변화를 센싱(sensing)함으로써 데이터를 독출할 수 있다.
도 1은 종래의 불휘발성 소자의 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 불휘발성 소자는 반도체 기판(10) 상에 형성된 다수개의 워드라인들(WL0 내지 WLn; n은 자연수)을 포함한다. 다수개의 워드라인들(WL0 내지 WLn)의 양 단에는 각각 소오스 셀렉트 라인(source select line; SSL) 및 드레인 셀렉트 라인(drain select line; DSL)이 형성된다. 다수개의 워드라인들(WL0 내지 WLn), 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)은 반도체 기판(10) 상 에 게이트 절연막(12), 플로팅 게이트(14), 유전체막(16) 및 콘트롤 게이트(18)가 적층된 구조로 형성된다. 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)에 형성되는 유전체막(16)의 일부에는 콘택 홀이 형성되어 플로팅 게이트(14)와 콘트롤 게이트(18)가 전기적으로 연결된다. 또한, 각각의 다수개의 워드라인들(WL0 내지 WLn), 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 사이의 반도체 기판(10)에는 접합영역(junction; 10a)이 형성된다.
이 중에서, 제3 워드라인(WL2)과 연결된 메모리 셀에 대한 독출 동작을 예를 들어 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 상술한 바와 같이, 독출하고자 하는 메모리 셀과 전기적으로 연결된 비트라인을 통해 프리차지 전압이 인가된다. 선택되지 않은 나머지 메모리 셀들과 전기적으로 연결된 워드라인들(WL1 내지 WLn)에는 패스전압이 인가되고, 선택된 메모리 셀과 전기적으로 연결된 제3 워드라인(WL2)에는 독출전압이 인가된다.
선택된 메모리 셀이 프로그램된 셀이고 선택된 제3 워드라인(WL2)에 인가되는 독출전압 레벨이 프로그램된 셀의 문턱전압보다 낮은 경우, 선택된 메모리 셀의 하부에는 채널이 형성되지 않는다. 이때, 소스 셀렉트 라인(SSL)에 턴 온(turn on) 전압이 인가되기 전에는 소스 셀렉트 라인(SSL)과 전기적으로 연결된 소스 셀렉트 트랜지스터가 턴 오프(off)된 상태를 유지하므로 소스 셀렉트 트랜지스터의 하부에도 채널이 형성되지 않는다. 이처럼, 소스 셀렉트 트랜지스터와 선택된 메모리 셀이 동시에 오프(off) 상태인 경우, 오프된 영역 사이에서 전압 레벨이 높아지는 채 널 부스팅(channel boosting) 현상이 발생할 수 있다. 도면을 참조하면, 소스 셀렉트 라인(SSL)과 제3 워드라인(WL2) 사이의 반도체 기판(10)에서 채널 부스팅이 발생할 수 있다. 반면에, 드레인 셀렉트 라인(DSL) 방향으로는 반도체 기판(10)에 채널 부스팅이 발생하지 않는다. 왜냐하면, 비트라인(BL)의 전압을 활성영역으로 전달하기 위해 드레인 셀렉트 라인(DSL)에 턴 온(turn on) 전압이 인가되기 때문이다.
이처럼, 동일한 스트링 내에서 채널 부스팅이 발생한 부분과 발생하지 않는 영역이 존재하면, 채널 부스팅이 발생한 영역과 발생하지 않은 영역 사이에서 높은 전기장이 형성되고, 이로 인해 핫일렉트론(hot electron; e)이 발생할 수 있다. 특히, 선택된 메모리 셀과 소스 셀렉트 라인(SSL) 방향으로 인접한 다른 메모리 셀에 핫일렉트론(e)이 침투하기가 쉬우므로 메모리 셀의 문턱전압 분포가 변동될 수 있다. 즉, 핫일렉트론(e)의 침투로 인해 제2 워드라인(WL1)과 연결된 메모리 셀에 원하지 않는 소프트 프로그램(soft program) 동작이 수행될 수 있다.
이처럼, 문턱전압이 변동될 경우, 메모리 셀의 데이터가 변동될 뿐만 아니라 문턱전압 분포 폭도 증가할 수 있으므로, 특히 멀티 레벨 셀(multi level cell; MLC)의 경우 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 독출(read) 동작 시 채널 부스팅의 발생을 억제하여, 핫일렉트론의 발생을 방지하고, 이로 인해 메모리 셀들의 문턱전압 분포 변화를 방지할 수 있다.
본 발명의 제1 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 선택된 비트라인을 프리차지한다. 모든 워드라인들에 순차적으로 패스전압을 인가한다. 워드라인들 중, 선택된 워드라인에 인가된 패스전압을 독출전압으로 변경하여 인가한다. 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
본 발명의 제2 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 선택된 비트라인을 프리차지한다. 워드라인들에 순차적으로 패스전압을 인가하되, 선택된 워드라인에는 독출전압을 동시에 인가한다. 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
선택된 메모리 셀이 포함된 선택된 메모리 블럭 내에서, 모든 워드라인들에 순차적으로 패스전압이 인가된 후에, 선택된 워드라인에 독출전압을 인가한다.
패스전압을 독출전압으로 변경하여 인가하는 단계는, 패스전압이 인가되던 선택된 워드라인을 디스차지(discharge)한 후에 독출전압을 인가하는 단계를 더 포함한다.
패스전압을 인가할 때, 드레인 셀렉트 라인과 인접한 워드라인부터 소오스 셀렉트 라인 방향의 워드라인으로 순차적으로 패스전압을 인가한다.
패스전압은 10ns 내지 10000ns의 시간지연 차이를 두고 워드라인들에 순차적으로 인가된다.
하나 이상의 워드라인들을 그룹화하여 그룹별로 패스전압을 인가한다.
본 발명의 제3 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 한개 이상의 워드라인들을 포함한 다수개의 워드라인 그룹들을 형성한다. 모든 워드라인 그룹들에 순차적으로 패스전압을 인가한다. 워드라인들 중 선택된 워드라인에 인가되는 패스전압을 독출전압으로 변경하여 인가한다. 선택된 워드라인과 접속된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
본 발명의 제4 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 다수개의 워드라인들을 포함한 다수개의 워드라인 그룹들을 형성한다. 워드라인 그룹들에 순차적으로 패스전압을 인가하되, 선택된 워드라인이 포함된 워드라인 그룹에는 독출전압을 동시에 인가한다. 선택된 워드라인과 접속된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
패스전압을 독출전압으로 변경하여 인가하는 단계는, 패스전압이 인가되던 선택된 워드라인을 디스차지(discharge)한 후에 독출전압을 인가하는 단계를 더 포 함한다.
패스전압을 인가하는 단계는, 드레인 셀렉트 라인에서 소오스 셀렉트 라인 방향의 워드라인 그룹 순서로 패스전압을 인가한다.
패스전압은 10ns 내지 10000ns의 시간지연 차이를 두고 워드라인들에 순차적으로 인가된다.
본 발명의 제5 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 선택된 비트라인을 프리차지한다. 선택된 비트라인이 프리차지된 후, 모든 워드라인들에 패스전압을 동시에 인가한다. 워드라인들 중, 선택된 워드라인에 인가되는 패스전압을 독출전압으로 바꾸어 인가한다. 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
본 발명의 제6 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 모든 워드라인들에 패스전압을 동시에 인가한다. 모든 워드라인들에 패스전압이 인가된 후, 선택된 비트라인을 프리차지한다. 워드라인들 중, 선택된 워드라인에 인가되는 패스전압을 독출전압으로 바꾸어 인가한다. 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
모든 워드라인들에 패스전압을 인가할 때에는 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시키고, 선택된 워드라인에 인가되는 패스전압을 독출전압으로 바꾸어 인가할 때에는 소오스 셀렉트 트랜지스터 를 턴 오프(turn off)시킨다.
패스전압을 인가할 때, 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시킨다.
패스전압을 독출전압으로 바꾸어 인가하는 단계에서, 소오스 셀렉트 트랜지스터는 턴 오프 시키고, 선택된 워드라인이 독출전압 레벨이 되면 소오스 트랜지스터를 다시 턴 온 시켜 선택된 메모리 셀의 데이터를 독출하는 단계를 포함한다.
패스전압을 독출전압으로 변경하여 인가하는 단계는, 패스전압이 인가되던 선택된 워드라인을 디스차지(discharge)한 후에 독출전압을 인가하는 단계를 더 포함한다.
본 발명의 제7 실시 예에 따른 불휘발성 소자의 독출 동작 방법은, 선택된 워드라인에는 독출전압을 인가하며, 이와 동시에 나머지 워드라인들에는 패스전압을 인가한다. 독출전압 또는 패스전압이 인가된 후, 선택된 비트라인을 프리차지한다. 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법으로 이루어진다.
워드라인들에 독출전압 또는 패스전압을 인가할 때, 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시킨다.
워드라인들에 독출전압 또는 패스전압을 인가하여 선택된 스트링의 채널을 전기적으로 연결한 후, 소오스 셀렉트 트랜지스터를 턴 오프(turn off) 시킨다.
메모리 셀의 데이터를 독출하는 단계는, 메모리 셀의 문턱전압 변화를 평가한 후, 메모리 셀과 접속된 비트라인의 전압 변화를 센싱한다.
본 발명은, 독출(read) 동작 시 채널 부스팅의 발생을 억제함으로써 핫일렉트론의 발생을 억제할 수 있다. 이로 인해, 메모리 셀들의 문턱전압 분포 변화를 방지할 수 있으며, 문턱전압 분포 폭이 증가하는 것을 방지할 수 있으므로, 불휘발성 소자의 신뢰도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 불휘발성 소자를 설명하기 위한 회로도이다.
도 2를 참조하면, 불휘발성 소자의 메모리 셀(200), 비트라인 선택부(210) 및 페이지 버퍼(220)의 일부를 개략적으로 도시한 회로도이다.
메모리 셀 어레이(memory cell array; 200)는 다수개의 스트링들(STe 및 STo)을 포함한다. 각각의 스트링은 위치에 따라 이븐(even) 스트링(STe) 또는 오드(odd) 스트링(STo)으로 구분될 수 있다. 예를 들면, 짝수 번째 스트링은 이븐 스트링(STe)이 되고, 홀수 번째 스트링은 오드 스트링(STo)이 된다. 이에 따라, 이븐 스트링(STe)과 오드 스트링(STo)은 서로 교호적으로 평행하게 배열된다. 각각의 스트링은 동일한 회로 구조로 이루어진다. 이븐 스트링(STe)을 예를 들어 설명하면 다음과 같다.
이븐 스트링(STe)의 드레인(drain) 단에는 드레인 셀렉트 트랜지스터(DST)가 연결되고, 소오스 단에는 소오스 셀렉트 트랜지스터(SST)가 연결된다. 드레인 셀렉트 트랜지스터(DST)와 소오스 셀렉트 트랜지스터(SST) 사이에는 서로 직렬로 연결된 다수개의 메모리 셀들(F0 내지 Fn; n은 자연수)이 연결된다. 서로 다른 스트링에 접속된 드레인 셀렉트 트랜지스터(DST)의 게이트 단이 연결되어 드레인 셀렉트 라인(DSL)을 이룬다. 서로 다른 스트링에 접속된 소오스 셀렉트 트랜지스터(SST)의 게이트 단이 연결되어 소오스 셀렉트 라인(SSL)을 이룬다. 또한, 서로 다른 스트링에 접속된 메모리 셀들(F0 내지 Fn; n은 자연수) 각각의 게이트 단이 연결되어 다수개의 워드라인들(WL0 내지 WLn; n은 자연수)을 이룬다. 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(Bit-line)과 연결된다. 이븐 스트링(STe)은 이븐 비트라인(BLe)과 전기적으로 연결되고, 오드 스트링(STo)은 오드 비트라인(BLo)과 전기적으로 연결된다.
비트라인 선택부(210)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에서 직렬로 연결된 제1 스위치(N1) 및 제2 스위치(N2)를 포함한다. 이븐 비트라인(BLe)과 제1 노드(D1) 사이에 접속된 제3 스위치(N3)를 포함한다. 오드 비트라인(BLo)과 제1 노드(D1) 사이에 접속된 제4 스위치(N4)를 포함한다. 제1 내지 제4 스위치(N1 내지 N4) 각각은 NMOS 트랜지스터로 구현할 수 있다. 제1 및 제2 스위치(N1 및 N2) 의 사이에는 버추어전압(VIRPWR)이 인가된다. 제1 스위치(N1)는 이븐 디스차지 신호(DISe)에 따라 동작하며, 제2 스위치(N2)는 오드 디스차지 신호(DISo)에 따라 동작한다. 제3 스위치(N3)는 이븐 셀렉트 신호(SELBLe)에 따라 동작하며, 제4 스위치(N4)는 오드 셀렉트 신호(SELBLo)에 따라 동작한다.
페이지 버퍼(220)는 본 발명과 관련된 부분을 설명하기 위하여 일부만 도시하였다. 페이지 버퍼(220)는 제1 노드(D1)과 센싱노드(SO) 사이에 접속된 제5 스위치(N5)를 포함하며, 전원전압(Vdd)과 센싱노드(SO) 사이에 접속된 프리차지 스위치(P1)를 포함한다. 제5 스위치(N5)는 NMOS 트랜지스터로 구현할 수 있으며, 프리차지 스위치(P1)는 PMOS 트랜지스터로 구현할 수 있다. 제5 스위치(N5)는 센싱신호(PBSENSE)에 따라 동작하며, 프리차지 스위치(P1)는 프리차지 신호(PRECH_b)에 따라 동작한다. 본 회로를 사용한 본 발명의 독출 동작을 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 모든 워드라인들에 순차적으로 패스전압을 인가하되, 선택된 워드라인에는 패스전압을 인가하다가 독출전압으로 변경하여 독출 동작을 수행한다. 독출하고자 하는 메모리 셀이 이븐 비트라인(BLe)에 접속되어 있는 경우를 예를 들어 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드(SO)를 프리차지하는 제1 구간(T1), 비트라인을 프리차지하는 제2 구간(T2), 워드라인에 패스전압을 전달하는 제3 구 간(T3), 채널(channel)에 전압을 인가하는 제4 구간(T4), 선택된 워드라인에 독출 전압을 인가하는 제5 구간(T5), 평가 동작을 하는 제6 구간(T6), 데이터를 센싱하는 제7 구간(T7)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(pre-charge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 로우 레벨(low level)로 인가하여 프리차지 스위치(P1)를 턴 온(turn on)한다. 프리차지 스위치(P1)가 턴 온 되면 전원전압(Vdd)이 센싱노드(SO)로 전달되어 센싱노드(SO)가 프리차지(precharge)된다.
제2 구간(T2)은, 비트라인을 프리차지(precharge)하는 구간이다. 구체적으로, 센싱신호(PBSENSE)를 제1 전압(V1)레벨로 인가하여 제5 소자(N5)를 턴 온(turn on)한다. 이븐 비트라인(BLe)이 선택되는 경우에는 제3 스위치(N3)를 턴 온(turn on) 시키고, 제4 스위치(N4)는 턴 오프(turn off) 시킨다. 이로 인해, 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다.
제3 구간(T3)은, 워드라인 전압 인가 구간이다. 구체적으로, 드레인 셀렉트 라인(DSL)에 하이 레벨의 전압을 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 이때, 소오스 셀렉트 라인(SSL)에는 로우 레벨의 전압을 인가하여 소스 셀렉트 트랜지스터(SST)를 턴 오프 상태로 유지시킨다. 이어서, 모든 워드라인들(WLn 내지 WL0; n은 자연수)에 순차적으로 패스전압(Vpass)을 인가한다.
드레인 셀렉트 트랜지스터(DST)가 턴 온 되어 비트라인을 통해 스트링으로 전압이 인가되므로, 드레인 셀렉트 트랜지스터(DST)와 인접한 워드라인(WLn)부터 순차적으로 패스전압(Vpass)을 인가하는 것이 바람직하다. 예를 들면, 제n 워드라인(WLn)에 패스전압(Vpass)을 인가하고, 일정한 시간지연(DL) 후에 제n-1 워드라인(WLn-1)에 패스전압(Vpass)을 인가한다. 시간지연(DL) 시간은 10ns 내지 10000ns으로 설정할 수 있다. 이때, 'ns'는 시간 단위로써 'nano second'를 의미한다. 모든 워드라인들(WLn 내지 WL0)에 순차적으로 패스전압(Vpass)을 인가하면 선택된 스트링의 채널(channel)이 전기적으로 모두 연결될 수 있다.한편, 두 개 이상의 워드라인들을 그룹(group)화하여 다수개의 그룹들(Gr0 내지 GrJ; J는 자연수)을 이룰 수 있다. 이때, 각각의 그룹별로 워드라인에 패스전압(Vpass)을 인가할 수 있다.
제4 구간(T4)은, 채널 연결 구간이다. 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 일정 시간 동안 인가한다. 바람직하게는, 모든 채널들이 전기적으로 연결되도록 각각의 메모리 셀들을 턴 온(turn on) 시켜 일정 시간 유지한다. 예를 들면, 1000ns 내지 10000ns 시간 동안 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 인가하여 채널이 고르게 형성되도록 한다.
제5 구간(T5)은, 독출전압 인가 구간이다. 선택된 메모리 블럭 내의 모든 워드라인들에 패스전압(Vpass)이 인가되었으면, 선택된 워드라인(독출하고자 하는 메모리 셀과 접속된 워드라인)에 인가되던 패스전압(Vpass)을 독출전압(Vread)으로 변경한다. 예를 들어, 제n-1 워드라인(WLn-2; 제1 워드라인을 WL0이라고 할 때)이 선택된 워드라인일 경우, 패스전압(Vpass)이 인가되던 제n-1 워드라인(WLn-2)에 독출전압(Vread)을 인가한다. 또는, 패스전압(Vpass)이 인가되던 선택된 워드라인을 디스차지(discharge)한 후, 선택된 워드라인(SEL)에 독출전압(Vread)을 인가할 수 도 있다. 제4 구간까지가 선택된 스트링의 채널을 고르게 형성하는 단계였다면, 제5 구간부터는 선택된 메모리 셀의 데이터를 독출하는 단계라고 할 수 있다.
제6 구간(T6)은, 평가구간이다. 구체적으로 설명하면, 선택된 워드라인(WLn-2)에 인가되던 패스전압(Vpass) 레벨이 낮아져서 독출전압(Vread)으로 바뀔 때, 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가한다. 즉, 선택된 메모리 셀의 문턱전압 분포 레벨이 높아 셀이 오프 될 경우에 채널 부스팅이 발생할 수 있으므로, 이를 방지하기 위하여 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시키면서 평가 구간의 동작을 수행한다. 또는, 제5 구간(T5)에서 선택된 워드라인에 독출전압(Vread)을 인가할 때, 이와 동시에 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가할 수도 있다. 센싱신호(PBSENSE)는 로우 레벨로 바꾸어 인가한다.
공통 소오스 라인(CSL)에 접지전압(예컨데, 0V)이 인가된 상태에서는, 선택된 메모리 셀의 데이터에 따라 프리차지된 이븐 비트라인(BLe)의 전압 레벨이 바뀔 수 있다. 예를 들면, 선택된 메모리 셀이 소거 셀(ER)인 경우, 이븐 비트라인(BLe)의 전압 레벨은 낮아지게 된다. 반면, 선택된 메모리 셀이 프로그램된 셀(PGM)인 경우에는 이븐 비트라인(BLe)의 전압 레벨은 하이 레벨을 유지하게 된다. 실질적으로는, 전류 누설로 인해 전압 레벨이 약간 낮아질 수도 있다.
제7 구간(T7)은, 센싱구간 이다. 센싱신호(PBSENSE)를 제2 전압(V2)으로 인가한다. 즉, 페이지 버퍼(220)와 평가 완료된 이븐 비트라인(BLe)이 전기적으로 연결되고, 페이지 버퍼(220)는 이븐 비트라인(BLe)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)하게 된다.
도 4는 본 발명의 제2 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 4를 참조하면, 하나 이상의 워드라인들을 그룹(group)화하여 다수개의 워드라인 그룹(Gr0 내지 Grk; k는 자연수)을 형성한다. 각 워드라인 그룹에 포함된 모든 워드라인들에는 동시에 패스전압(Vpass)을 인가하는 것이 바람직하다. 특히, 선택된 워드라인(SEL)에도 패스전압(Vpass)을 인가했다가 모든 워드라인들에 패스전압(Vpass)이 인가되었으면, 선택된 워드라인(SEL)의 전압을 독출전압(Vread)으로 바꾸어 인가하여 독출동작을 수행한다. 독출하고자 하는 메모리 셀이 이븐 비트라인(BLe)에 접속되어 있는 경우를 예를 들어 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드(SO)를 프리차지하는 제1 구간(T1), 비트라인을 프리차지하는 제2 구간(T2), 워드라인에 패스전압을 전달하는 제3 구간(T3), 채널을 연결하는 제4 구간(T4), 독출 전압을 인가하는 제5 구간(T5), 평가 동작을 하는 제6 구간(T6), 데이터를 센싱하는 제7 구간(T7)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(pre-charge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 활성화하여 프리차지 스위치(P1)를 턴 온(turn on)한다. 이에 따라, 센싱노드(SO)가 프리차지된다.
제2 구간(T2)은, 비트라인을 프리차지(pre-charge)하는 구간이다. 구체적으로, 센싱신호(PBSENSE)를 제1 전압(V1)레벨로 활성화한다. 이븐 비트라인(BLe)이 선택되는 경우에는 제3 스위치(N3)가 턴 온(turn on) 되고, 제4 스위치(N4)는 턴 오프(turn off) 되도록 한다. 이에 따라, 센싱노드(SO)와 이븐 비트라인(BLe)이 전 기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다.
제3 구간(T3)은, 워드라인 전압 인가 구간이다. 구체적으로, 드레인 셀렉트 라인(DSL)에 하이 레벨(high level)의 전압을 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 이때, 소오스 셀렉트 라인(SSL)에는 로우 레벨(low level)의 전압을 인가한다. 이어서, 워드라인 그룹(Grk 내지 Gr0; k는 자연수)에 순차적으로 패스전압(Vpass)을 인가한다. 특히, 드레인 셀렉트 트랜지스터(DST)가 턴 온 되므로, 드레인 셀렉트 트랜지스터(DST)와 인접한 워드라인 그룹부터 순서대로 패스전압(Vpass)을 인가하는 것이 바람직하다. 구체적으로, 제k 워드라인 그룹(Grk)에 포함된 모든 워드라인들에 패스전압(Vpass)을 동시에 인가한다. 이어서, 일정한 시간지연(DL) 후에 제k-1 워드라인 그룹(Grk-1)에 포함된 모든 워드라인들에 패스전압(Vpass)을 동시에 인가한다. 상기와 같은 방식으로 모든 워드라인 그룹에 순차적으로 패스전압(Vpass)을 인가하면, 채널을 전기적으로 연결하기가 용이해진다. 시간지연(DL)은 10ns 내지 10000ns으로 하며, 이때 시간 단위인 'ns'는 'nano second'가 된다. 모든 워드라인 그룹(Grk 내지 Gr0)들에 순차적으로 패스전압(Vpass)을 인가하면 선택된 스트링의 채널(channel)에 이븐 비트라인(BLe)의 프리차지 전압이 인가된다.
제4 구간(T4)은, 채널을 연결하는 구간이다. 제3 구간에서도 채널이 전기적으로 연결되지만, 일정 시간을 더 유지시킴으로써 채널을 더욱 효과적으로 연결시킬 수 있다. 구체적으로, 모든 워드라인 그룹(Gr0 내지 Grk)들에 패스전압(Vpass)이 인가된 상태에서, 소오스 셀렉트 라인(SSL)에 로우 레벨의 전압이 인가되더라도 채널 부스팅은 발생하지 않는다. 구체적으로 설명하면, 모든 워드라인 그룹들(Gr0 내지 Grk)에 포함된 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 일정 시간 동안 인가한다. 바람직하게는, 채널이 충분히 연결될 수 있는 시간 동안 패스전압(Vpass)을 인가하는데, 예를 들면 1000ns 내지 10000ns 시간 동안 인가할 수 있다.
제5 구간(T5)은, 독출전압 인가 구간이다. 구체적으로, 독출하고자 하는 메모리 셀과 전기적으로 연결된 선택된 워드라인(SEL)에 독출전압(Vread)을 인가한다. 예를 들어, 제k-2 워드라인 그룹(Grk-2) 내에 독출하고자 하는 선택된 워드라인(SEL)이 포함된 경우, 선택된 워드라인(SEL)에 인가되던 패스전압(Vpass)을 독출전압(Vread)으로 바꾸어 인가한다. 이때, 선택된 워드라인(SEL)을 제외한 제k-2 워드라인 그룹(Grk-2)에 포함된 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가하며, 다른 워드라인 그룹들의 워드라인들에도 패스전압(Vpass)을 계속 인가한다. 또는, 선택된 워드라인(SEL)에 독출전압(Vread)을 인가할 때, 선택된 워드라인(SEL)을 디스차지한 후에 독출전압(Vread)을 인가할 수도 있다.
이처럼, 선택된 스트링의 채널을 모두 연결시킨 후, 독출전압(Vread)을 인가함으로써 워드라인 그룹들(Gr0 내지 Grk)의 하부에 채널 부스팅이 발생하는 것을 억제시킬 수 있다. 이로 인해, 선택된 스트링의 웰 영역 내에서 전기장의 차이를 유발하지 않아 핫일렉트론의 발생을 방지할 수 있다. 핫일렉트론(hot electron)의 발생을 억제할 수 있으므로, 메모리 셀의 문턱전압 분포 변화를 방지할 수 있다.
제6 구간(T6)은, 평가구간이다. 구체적으로 설명하면, 센싱신호(PBSENSE)를 로우 레벨로 바꾸어 인가하고, 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on)한다. 이때, 공통 소오스 라인(CSL)에는 접지전압(예컨데, 0V)이 인가된다. 평가구간에서는 선택되지 않은(Unsel) 워드라인 그룹(Grk, Grk-1, Grk-3 내지 Gr0)의 워드라인들에 패스전압(Vpass)을 계속 인가하고, 선택된 워드라인(SEL)에는 독출전압(Vread)을 계속 인가한다. 만약, 선택된 워드라인(SEL)에 접속된 메모리 셀이 소거된 셀이거나, 문턱전압 레벨이 독출전압보다 낮은 경우에는 선택된 메모리 셀이 턴 온(turn on) 되므로 이븐 비트라인(BLe)의 전압이 낮아(ER)진다. 반면에, 선택된 워드라인(SEL)에 접속된 메모리 셀의 문턱전압 레벨이 독출전압보다 높은 경우에는 선택된 메모리 셀이 턴 오프(turn off) 되므로, 이븐 비트라인(BLe)의 전압이 유지(PGM)된다.
제7 구간(T7)은, 센싱구간으로, 센싱신호(PBSENSE)를 제2 전압(V2)레벨로 인가한다. 이로 인해, 페이지 버퍼(220)의 센싱노드(SO)와 이븐 비트라인(BLe)이전기적으로 연결되고, 페이지 버퍼(220)는 센싱노드(SO)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)한다.
도 5는 본 발명의 제3 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 5를 참조하면, 불휘발성 소자의 독출 동작은 센싱노드(SO)를 프리차지하는 제1 구간(T1), 비트라인을 프리차지하는 제2 구간(T2), 워드라인에 전압을 전달하는 제3 구간(T3), 채널(channel)에 전압을 인가하는 제4 구간(T4), 평 가 동작을 하는 제5 구간(T5), 데이터를 센싱하는 제6 구간(T6)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(precharge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 로우 레벨(low level)로 인가하여 프리차지 스위치(P1)를 턴 온(turn on)한다. 프리차지 스위치(P1)가 턴 온 되면 전원전압(Vdd)이 센싱노드(SO)로 전달되어 센싱노드(SO)가 프리차지된다.
제2 구간(T2)은, 비트라인을 프리차지(precharge)하는 구간이다. 구체적으로, 센싱신호(PBSENSE)를 제1 전압(V1)레벨로 인가하여 제5 소자(N5)를 턴 온(turn on)한다. 이븐 비트라인(BLe)이 선택되는 경우에는 제3 스위치(N3)를 턴 온(turn on) 시키고, 제4 스위치(N4)는 턴 오프(turn off) 시킨다. 이로 인해, 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다.
제3 구간(T3)은, 워드라인에 전압을 인가하는 구간이다. 구체적으로, 드레인 셀렉트 라인(DSL)에 하이 레벨의 전압을 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 이때, 소오스 셀렉트 라인(SSL)에는 로우 레벨의 전압을 인가하여 소스 셀렉트 트랜지스터(SST)를 턴 오프 상태로 유지시킨다. 이어서, 순차적으로 워드라인들에 구동전압을 인가하는데, 선택된 워드라인(SEL)에는 독출전압(Vread)을 인가하고, 선택되지 않은 나머지 워드라인들(Unsel)에는 패스전압(Vpass)을 인가한다.
드레인 셀렉트 트랜지스터(DST)가 턴 온 되어 비트라인을 통해 스트링으로 전압이 인가되므로, 드레인 셀렉트 트랜지스터(DST)와 인접한 워드라인(WLn)부터 순차적으로 전압을 인가하는 것이 바람직하다. 예를 들면, 제n 워드라인(WLn)에 패스전압(Vpass)을 인가하고, 일정한 시간지연(DL) 후에 제n-1 워드라인(WLn-1)에 패스전압(Vpass)을 인가한다. 시간지연(DL) 시간은 10ns 내지 10000ns으로 설정할 수 있다. 이때, 'ns'는 시간 단위로써 'nano second'를 의미한다. 순차적으로 모든 워드라인들(WLn 내지 WL0)에 패스전압(Vpass) 또는 독출전압(Vread)을 인가하면 선택된 스트링의 채널(channel)을 연결시키기가 용이해 진다.
제4 구간(T4)은, 채널 연결 구간이다. 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 일정 시간 동안 인가한다. 바람직하게는, 모든 채널들이 전기적으로 연결되도록 각각의 메모리 셀들을 턴 온(turn on) 시켜 일정 시간 유지한다. 예를 들면, 1000ns 내지 10000ns 시간 동안 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 인가하여 채널이 고르게 형성되도록 한다.
제5 구간(T5)은, 평가구간이다. 구체적으로 설명하면, 소스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시킨다. 이와 동시에, 센싱신호(PBSENSE)는 로우 레벨로 바꾸어 인가한다.
공통 소오스 라인(CSL)에 접지전압(예컨데, 0V)이 인가된 상태에서, 선택된 메모리 셀의 데이터에 따라 프리차지된 이븐 비트라인(BLe)의 전압 레벨이 바뀔 수 있다. 예를 들면, 선택된 메모리 셀이 소거 셀이거나, 문턱전압 레벨이 독출전압보다 낮은 경우, 이븐 비트라인(BLe)의 전압 레벨은 낮아지게(ER) 된다. 반면에, 선택된 메모리 셀의 문턱전압 레벨이 독출전압보다 높은 경우에는 이븐 비트라 인(BLe)의 전압 레벨은 하이 레벨을 유지하게(PGM) 된다.
제6 구간(T6)은, 센싱구간이다. 센싱신호(PBSENSE)를 제2 전압(V2)으로 인가한다. 즉, 페이지 버퍼(220)와 평가 완료된 이븐 비트라인(BLe)이 전기적으로 연결되고, 페이지 버퍼(220)는 이븐 비트라인(BLe)의 전압 레벨 변화를 센싱(sensing)하여 선택된 메모리 셀의 데이터를 독출(read)하게 된다.
도 6은 본 발명의 제4 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 6을 참조하면, 하나 이상의 워드라인들을 그룹(group)화하여 다수개의 워드라인 그룹들(Gr0 내지 Grk; k는 자연수)을 형성하고, 각각의 워드라인 그룹별로 워드라인들에 순차적으로 전압을 인가한다. 이때, 선택된 워드라인(SEL)을 포함한 워드라인 그룹에서, 선택된 워드라인(SEL)에는 독출전압(Vread)을 인가하고, 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 동시에 인가한다. 한편, 선택된 워드라인(SEL)을 포함하지 않는 워드라인 그룹의 모든 워드라인들에는 패스전압(Vpass)을 동시에 인가한다. 독출하고자 하는 메모리 셀이 이븐 비트라인(BLe)에 접속되어 있는 경우를 예를 들어 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드(SO)를 프리차지하는 제1 구간(T1), 비트라인을 프리차지하는 제2 구간(T2), 워드라인에 전압을 전달하는 제3 구간(T3), 채널을 연결하는 제4 구간(T4), 평가 동작을 하는 제5 구간(T5), 데이터를 센싱하는 제6 구간(T6)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(precharge)하는 구간이다. 구체적 으로, 프리차지 신호(PRECH_b)를 로우 레벨로 인가하여 프리차지 스위치(P1)를 턴 온(turn on) 시킨다. 이에 따라, 전원전압(Vdd)이 센싱노드(SO)로 전달되어 센싱노드(SO)가 프리차지된다.
제2 구간(T2)은, 비트라인을 프리차지(precharge)하는 구간이다. 구체적으로, 센싱신호(PBSENSE)를 제1 전압(V1)레벨로 인가하여 이븐 비트라인(BLe)을 프리차지 한다. 예를 들어, 이븐 비트라인(BLe)이 선택되는 경우에는 제3 스위치(N3)가 턴 온(turn on) 되고, 제4 스위치(N4)는 턴 오프(turn off) 되도록 한다. 이에 따라, 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다.
제3 구간(T3)은, 워드라인에 전압을 인가하는 구간이다. 구체적으로, 드레인 셀렉트 라인(DSL)을 하이 레벨로 인가하여 드레인 셀렉트 트랜지스터(DST)를 턴 온 시킨다. 이때, 소오스 셀렉트 라인(SSL)에 인가되는 전압은 로우 상태를 유지시킨다. 이어서, 워드라인 그룹들(Grk 내지 Gr0; k는 자연수)에 순차적으로 구동전압(패스전압 또는 독출전압)을 인가한다. 바람직하게는, 워드라인 그룹들(Grk 내지 Gr0)의 워드라인들(Unsel)에는 패스전압(Vpass)을 인가하되, 선택된 워드라인(SEL)에는 독출전압(Vread)을 인가한다.
드레인 셀렉트 트랜지스터(DST)가 턴 온 되므로, 드레인 셀렉트 트랜지스터(DST)와 인접한 워드라인 그룹부터 순서대로 구동전압(패스전압 또는 독출전압)을 인가하는 것이 바람직하다. 구체적으로, 제k 워드라인 그룹(Grk)에 포함된 모든 워드라인들에 패스전압(Vpass)을 동시에 인가한다. 이어서, 일정한 시간지연(DL) 후에 제k-1 워드라인 그룹(Grk-1)에 포함된 모든 워드라인들에 패스전압(Vpass)을 동시에 인가한다. 특히, 선택된 워드라인(SEL)을 포함한 워드라인 그룹(Grk-2)에서는, 선택된 워드라인(SEL)에는 독출전압(Vread)을 인가하고, 선택되지 않은 나머지 워드라인들(Unsel)에는 패스전압(Vpass)을 동시에 인가한다. 워드라인 그룹 간 시간지연(DL)은 10ns 내지 10000ns으로 하며, 이때 시간 단위인 'ns'는 'nano second'가 된다. 모든 워드라인 그룹(Grk 내지 Gr0)들에 순차적으로 구동전압(패스전압 또는 독출전압)을 인가하면 선택된 스트링의 채널(channel)이 전기적으로 연결되기가 용이해지며, 채널 부스팅(channel boosting)의 발생을 억제할 수 있다.
제4 구간(T4)은, 모든 워드라인 그룹에 포함되는 워드라인 들에 전압이 인가된 상태를 유지한다. 구체적으로, 모든 워드라인 그룹들(Gr0 내지 Grk)에 포함된 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass) 또는 독출전압(Vread)을 일정 시간 동안 인가한다. 바람직하게는, 채널이 전기적으로 충분히 연결될 수 있는 시간 동안 전압(Vpass 또는 Vread)을 인가한다. 예를 들면, 1000ns 내지 10000ns 시간 동안 인가하는 것이 바람직하다.
제5 구간(T5)은, 평가구간이다. 구체적으로 설명하면, 센싱신호(PBSENSE)를 로우 레벨의 전압으로 바꾸어 인가하고, 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on)한다. 이때, 공통 소오스 라인(CSL)에는 접지전압(예컨데, 0V)이 인가된다. 평가구간에서는 선택되지 않은(Unsel) 워드라인 그룹(Grk, Grk-1, Grk-3 내지 Gr0)의 워드라인들에 패스전압(Vpass)을 계속 인가하고, 선택된 워드라인(SEL)에는 독출전압(Vread)을 계 속 인가한다. 만약, 선택된 워드라인(SEL)에 접속된 메모리 셀의 문턱전압 레벨이 독출전압보다 높은 경우에는 선택된 메모리 셀이 턴 오프(turn off) 되므로 채널 전압이 그대로 유지된다. 즉, 이븐 비트라인(BLe)의 전압 레벨이 유지(PGM)된다. 반면에, 선택된 워드라인(SEL)에 접속된 메모리 셀이 소거된 셀(ER)이거나, 문턱전압의 레벨이 독출전압보다 낮은 경우에는 선택된 메모리 셀이 턴 온(turn on) 되므로 채널 전압 레벨이 저하된다. 즉, 이븐 비트라인(BLe)의 전압 레벨이 낮아(ER)진다.
제6 구간(T6)은, 센싱구간으로, 센싱신호(PBSENSE)를 제2 전압(V2)레벨로 인가하여, 페이지 버퍼(220)의 센싱노드(SO)와 이븐 비트라인(BLe)을 전기적으로 연결한다. 이에 따라, 페이지 버퍼(220)는 센싱노드(SO)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)할 수 있다.
도 7은 본 발명의 제5 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 7을 참조하면, 선택된 비트라인을 프리차지한 후, 모든 워드라인들에 패스전압을 동시에 인가한다. 이어서, 선택된 워드라인에 인가되던 패스전압을 독출전압으로 변경한 후, 독출동작을 수행한다. 독출하고자 하는 메모리 셀이 이븐 비트라인(BLe)에 접속되어 있는 경우를 예를 들어 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드(SO)를 프리차지하는 제1 구간(T1), 비트라인을 프리차지하는 제2 구간(T2), 워드라인에 패스전압을 전달하는 제3 구간(T3), 독출 전압을 인가하는 제4 구간(T4), 평가 동작을 수행하는 제5 구간(T5), 데이터를 센싱하는 제6 구간(T6)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(pre-charge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 로우 레벨로 인가하여 프리차지 스위치(P1)를 턴 온(turn on) 시킨다. 이에 따라, 센싱노드(SO)에 전원전압(Vdd)이 전달되어 센싱노드(SO)가 프리차지 된다.
제2 구간(T2)은, 비트라인을 프리차지(pre-charge)하는 구간이다. 구체적으로, 센싱신호(PBSENSE)를 제1 전압(V1)레벨로 활성화한다. 이븐 비트라인(BLe)이 선택되는 경우에는 제3 스위치(N3)가 턴 온(turn on) 되고, 제4 스위치(N4)는 턴 오프(turn off) 되도록 한다. 이에 따라, 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다.
제3 구간(T3)은, 워드라인에 전압을 인가하는 구간이다. 구체적으로, 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 동시에 인가하여 채널을 전기적으로 연결한다. 이때, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여, 드레인 셀렉트 트랜지스터(DST) 및 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시킨다. 특히, 소오스 셀렉트 트랜지스터(SST)를 턴 온 시킴으로써 패스전압(Vpass)이 동시에 인가되더라도 채널 부스팅의 발생을 방지할 수 있다. 이때, 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)을 1000ns 내지 10000ns 시간 동안 인가하여 채널을 유지시키는 것이 바람직하다. 이처럼, 모든 워드라인들(WL0 내지 WLn)에 패스전압(Vpass)이 인가되므로, 채널을 전기적으로 연결시킬 수 있고, 소오스 셀렉트 트랜지스터(SST)가 턴 온 되므로 채널 부스팅의 발생 을 방지할 수 있다.
제4 구간(T4)은, 독출전압 인가 구간이다. 독출하고자 하는 메모리 셀과 전기적으로 연결된 선택된 워드라인(SEL)에 독출전압(Vread)을 인가한다. 구체적으로, 선택된 워드라인(SEL)에 인가되던 패스전압(Vpass)을 독출전압(Vread)으로 을 인가한다. 또는, 패스전압(Vpass)이 인가되던 선택된 워드라인(SEL)을 디스차지(discharge)한 후, 독출전압(Vread)을 인가할 수도 있다. 이때, 소오스 셀렉트 라인(SSL)에는 로우 레벨의 전압을 바꾸어 인가한다. 즉, 이미 채널을 전기적으로 연결시킨 후에 독출전압(Vread)을 인가하므로 채널 부스팅의 발생을 억제시킬 수 있다. 이에 따라, 핫일렉트론(hot electron)의 발생도 억제시킬 수 있으므로, 메모리 셀의 문턱전압 분포 변화를 방지할 수 있다. 이때, 선택되지 않은 나머지 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가한다.
제5 구간(T5)은, 평가구간이다. 구체적으로 설명하면, 센싱신호(PBSENSE)를 로우 레벨로 바꾸어 인가하고, 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on) 시킨다. 이때, 공통 소오스 라인(CSL)에는 접지전압(예컨데, 0V)을 인가한다. 평가구간에서는 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가하고, 선택된(SEL) 워드라인(WLn-2)에는 독출전압(Vread)을 계속 인가한다. 만약, 선택된 워드라인(SEL)과 접속된 메모리 셀의 문턱전압 레벨이 독출전압보다 높은 경우에는 선택된 메모리 셀이 턴 오프(turn off) 되므로 이븐 비트라인(BLe)의 전압은 유지(PGM)된다. 반면에, 선택된 워드라인(WLn-2)에 접속된 메모리 셀이 소거된 셀이거나, 문턱전압 레 벨이 독출전압보다 낮은 경우에는 선택된 메모리 셀이 턴 온(turn on) 되므로 이븐 비트라인(BLe)의 전압 레벨이 저하(ER)된다.
제6 구간(T6)은, 센싱구간으로, 센싱신호(PBSENSE)를 제2 전압(V2)레벨로 인가하여, 페이지 버퍼(220)의 센싱도느(SO)와 이븐 비트라인(BLe)을 전기적으로 연결시킨다. 이로써, 페이지 버퍼(220)는 센싱노드(SO)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)할 수 있다.
도 8은 본 발명의 제6 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 8을 참조하면, 모든 워드라인들에 패스전압을 동시에 인가하여 채널을 전기적으로 연결한 후에 선택된 워드라인에 독출전압을 인가하는 독출동작의 수행방법에 관한 것이다. 구체적으로 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드를 프리차지하는 제1 구간(T1), 채널을 연결하는 제2 구간(T2), 비트라인을 프리차지하는 제3 구간(T3), 독출 전압을 인가하는 제4 구간(T4), 평가 동작을 수행하는 제5 구간(T5), 데이터를 센싱하는 제6 구간(T6)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(pre-charge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 로우 레벨로 인가하여 프리차지 스위치(P1)를 턴 온(turn on)한다. 프리차지 스위치(P1)가 턴 온되면, 센싱노드(SO)로 전원전압(Vdd)이 전달되어 센싱노드(SO)가 프리차지된다.
제2 구간(T2)에서는, 모든 워드라인들(WL)에 패스전압(Vpass)을 동시에 인가 한다. 워드라인들(WL)에 패스전압(Vpass)이 인가되면 메모리 셀들의 하부에 채널이 전기적으로 연결된다. 이때, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 드레인 셀렉트 트랜지스터(DST) 및 소오스 셀렉트 트랜지스터(SST)를 턴 온 시킨다. 공통 소오스 라인(CSL)에 접지전압(Vss)이 인가되어 있는 경우, 비트라인이 디스차지되어 리셋(reset)된다.
제3 구간(T3)에서는, 비트라인을 프리차지한다. 센싱신호(PBSENSE)를 V1 전압으로 인가하면 프리차지된 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어, 이븐 비트라인(BLe)이 프리차지된다. 이때, 소오스 셀렉트 트랜지스터(SST)가 턴 온 되어 있으므로 이븐 비트라인(BLe)은 서서히 프리차지 된다.
제4 구간(T4)에서는, 선택된 워드라인(SEL)에 독출전압(Vread)을 인가한다. 바람직하게는, 소오스 셀렉트 라인(SSL)에 로우 레벨의 전압을 바꾸어 인가하면서 선택된 워드라인(SEL)에 독출전압(Vread)을 인가한다. 구체적으로, 패스전압(Vpass)이 인가되던 선택된 워드라인(SEL)의 전압을 독출전압(Vread)으로 바꾸어 인가한다. 또는, 패스전압(Vpass)이 인가되던 선택된 워드라인(SEL)을 디스차지(discharge) 하였다가 다시 독출전압(Vread)을 인가할 수도 있다. 이때, 선택된 스트링에 채널이 모두 연결된 상태에서 독출전압(Vread)을 인가하므로 채널 부스팅의 발생을 억제시킬 수 있다. 이에 따라, 핫일렉트론(hot electron)의 발생을 억제할 수 있으므로, 메모리 셀의 문턱전압 분포 변화를 방지할 수 있다. 이때, 비선택된 나머지 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가한다.
제5 구간(T5)은, 평가구간이다. 구체적으로 설명하면, 센싱신호(PBSENSE)을 로우 레벨의 전압으로 바꾸어 인가하고, 소오스 셀렉트 라인(SSL)에는 하이 레벨의 전압을 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시킨다. 이때, 공통 소오스 라인(CSL)에는 접지전압(예컨데, 0V)이 인가된다. 평가구간에서는 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가하고, 선택된 워드라인(SEL)에는 독출전압(Vread)을 계속 인가한다. 소오스 셀렉트 트랜지스터(SST)가 턴 온 되면, 선택된 워드라인(SEL)과 접속된 메모리 셀의 데이터 상태에 따라 이븐 비트라인(BLe)의 전압 레벨이 변한다. 예를 들어, 선택된 워드라인(SEL)과 접속된 메모리 셀의 문턱전압이 독출전압보다 높은 경우에는 선택된 메모리 셀이 턴 오프(turn off) 되므로 채널 전압이 그대로 유지(PGM)된다. 반면에, 선택된 워드라인(SEL)에 접속된 메모리 셀이 소거된 셀이거나 문턱전압의 레벨이 독출전압보다 낮은 경우 선택된 메모리 셀이 턴 온(turn on) 되므로 채널 전압 레벨이 저하(ER)된다.
제6 구간(T6)에서는, 선택된 메모리 셀에 대한 평가가 완료되면 센싱신호(PBSENSE)를 제2 전압(V2)레벨로 인가하여 페이지 버퍼(220)의 센싱노드(SO)와 이븐 비트라인(BLe)을 전기적으로 연결한다. 이에 따라, 페이지 버퍼(220)는 센싱노드(SO)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)한다.
도 9는 본 발명의 제7 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 9를 참조하면, 모든 워드라인들에 패스전압 또는 독출전압을 동 시에 인가하여 채널을 전기적으로 연결한 후에 독출동작을 수행하는 방법에 관한 것이다. 구체적으로 설명하면 다음과 같다.
불휘발성 소자의 독출 동작은 센싱노드를 프리차지하는 제1 구간(T1), 채널을 연결하는 제2 구간(T2), 비트라인을 프리차지하는 제3 구간(T3), 독출 전압을 인가하는 제4 구간(T4), 평가 동작을 수행하는 제5 구간(T5), 데이터를 센싱하는 제6 구간(T6)을 포함한다.
제1 구간(T1)은, 센싱노드(SO)를 프리차지(pre-charge)하는 구간이다. 구체적으로, 프리차지 신호(PRECH_b)를 로우 레벨로 인가하여 프리차지 스위치(P1)를 턴 온(turn on)한다. 프리차지 스위치(P1)가 턴 온되면, 센싱노드(SO)로 전원전압(Vdd)이 전달되어 센싱노드(SO)가 프리차지된다.
제2 구간(T2)에서는, 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 인가하고, 선택된 워드라인(SEL)에는 독출전압(Vread)을 동시에 인가한다. 이때, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에 하이 레벨의 전압을 인가하여 드레인 셀렉트 트랜지스터(DST) 및 소오스 셀렉트 트랜지스터(SST)를 턴 온 시킨다. 워드라인들(WL)에 패스전압(Vpass) 또는 독출전압(Vread)이 인가되더라도 드레인 및 소오스 셀렉트 트랜지스터(DST 및 SSL)가 모두 턴 온 되어 있으므로 채널 부스팅이 발생하지 않는다.
제3 구간(T3)에서는, 비트라인을 프리차지한다. 구체적으로 설명하면, 센싱신호(PBSENSE)를 V1 전압으로 인가한다. 이에 따라, 프리차지된 센싱노드(SO)와 이븐 비트라인(BLe)이 전기적으로 연결되어 이븐 비트라인(BLe)이 프리차지된다. 이 때, 소오스 셀렉트 트랜지스터(SST)가 턴 온 되어 있으므로 이븐 비트라인(BLe)은 서서히 프리차지 된다.
제4 구간(T4)에서는, 소오스 셀렉트 라인(SSL)에 로우 레벨의 전압을 바꾸어 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 오프 시킨다. 이때, 이븐 비트라인(BLe)의 프리차지 레벨을 독출동작을 위한 충분한 레벨로 확보할 수 있다. 만약, 소오스 셀렉트 트랜지스터(SST)가 턴 오프(off)되어 있고, 선택된 워드라인(SEL)에 독출전압(Vread)이 인가되어 선택된 메모리 셀의 하부에 채널이 비활성화되더라도 채널이 이미 전기적으로 연결된 이후이므로 채널 부스팅의 발생을 억제할 수 있다.
제5 구간(T5)은, 평가구간이다. 구체적으로 설명하면, 센싱신호(PBSENSE)을 로우 레벨의 전압으로 바꾸어 인가하고, 소오스 셀렉트 라인(SSL)에는 하이 레벨의 전압을 인가하여 소오스 셀렉트 트랜지스터(SST)를 턴 온(turn on)시킨다. 이때, 공통 소오스 라인(CSL)에는 접지전압(예컨데, 0V)이 인가된다. 평가구간에서는 선택되지 않은 워드라인들(Unsel)에는 패스전압(Vpass)을 계속 인가하고, 선택된 워드라인(SEL)에는 독출전압(Vread)을 계속 인가한다. 소오스 셀렉트 트랜지스터(SST)가 턴 온 되면, 선택된 워드라인(SEL)과 접속된 메모리 셀의 데이터 상태에 따라 이븐 비트라인(BLe)의 전압 레벨이 변한다. 예를 들어, 선택된 워드라인(SEL)과 접속된 메모리 셀의 문턱전압이 독출전압보다 높은 경우에는 선택된 메모리 셀이 턴 오프(turn off) 되므로 채널 전압이 그대로 유지(PGM)된다. 반면에, 선택된 워드라인(SEL)에 접속된 메모리 셀이 소거된 셀이거나 문턱전압의 레벨이 독출전압보다 낮은 경우 선택된 메모리 셀이 턴 온(turn on) 되므로 채널 전압 레벨이 저 하(ER)된다.
제6 구간(T6)에서는, 선택된 메모리 셀에 대한 평가가 완료되면 센싱신호(PBSENSE)를 제2 전압(V2)레벨로 인가하여 페이지 버퍼(220)의 센싱노드(SO)와 이븐 비트라인(BLe)을 전기적으로 연결한다. 이에 따라, 페이지 버퍼(220)는 센싱노드(SO)의 전압 레벨 변화를 센싱하여 선택된 메모리 셀의 데이터를 독출(read)한다.
상술한 바와 같이, 선택된 스트링의 채널을 전기적으로 연결시킨 후, 독출동작을 수행함으로써 선택된 스트링(string) 내의 전체 또는 일부에서 채널 부스팅이 발생하는 것을 억제시킬 수 있다. 채널 부스팅의 발생을 억제함으로써 전기장의 차이가 발생하는 영역이 형성되는 것을 억제할 수 있고, 이에 따라 핫일렉트론의 발생을 방지할 수 있다. 메모리 셀에 핫일렉트론이 유입되는 현상을 방지할 수 있으므로 문턱전압 분포 변화를 방지할 수 있고, 이로써 불휘발성 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 불휘발성 소자의 문제점을 설명하기 위한 단면도이다.
도 2는 불휘발성 소자를 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제2 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제3 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제4 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제5 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 제6 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제7 실시 예에 따른 불휘발성 소자의 독출 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 10a : 접합영역
12 : 게이트 절연막 14 : 플로팅 게이트
16 : 유전체막 18 : 콘트롤 게이트
200 : 메모리 셀 어레이 210 : 비트라인 선택부
220 : 페이지 버퍼
WL0~WLn : 워드라인 SSL : 소오스 셀렉트 라인
DSL : 드레인 셀렉트 라인 CSL : 공통 소오스 라인
ST : 스트링 BLe, BLo : 비트라인

Claims (23)

  1. 선택된 비트라인을 프리차지하는 단계;
    모든 워드라인들에 순차적으로 패스전압을 인가하는 단계;
    상기 워드라인들 중, 선택된 워드라인에 인가된 상기 패스전압을 독출전압으로 변경하여 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  2. 선택된 비트라인을 프리차지하는 단계;
    워드라인들에 순차적으로 패스전압을 인가하되, 선택된 워드라인에는 독출전압을 동시에 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  3. 제1항에 있어서,
    상기 선택된 메모리 셀이 포함된 선택된 메모리 블럭 내에서, 상기 모든 워드라인들에 순차적으로 상기 패스전압이 인가된 후에, 상기 선택된 워드라인에 상기 독출전압을 인가하는 불휘발성 소자의 독출 동작 방법.
  4. 제1항에 있어서, 상기 패스전압을 독출전압으로 변경하여 인가하는 단계는,
    상기 패스전압이 인가되던 상기 선택된 워드라인을 디스차지(discharge)한 후에 상기 독출전압을 인가하는 단계를 더 포함하는 불휘발성 소자의 독출 동작 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 패스전압을 인가할 때, 드레인 셀렉트 라인과 인접한 워드라인부터 소오스 셀렉트 라인 방향의 워드라인으로 순차적으로 상기 패스전압을 인가하는 불휘발성 소자의 독출 동작 방법.
  6. 제5항에 있어서,
    상기 패스전압은 10ns 내지 10000ns의 시간지연 차이를 두고 상기 워드라인들에 순차적으로 인가되는 불휘발성 소자의 독출 동작 방법.
  7. 제1항에 있어서, 상기 패스전압을 인가하는 단계는,
    상기 모든 워드라인들을 적어도 두 개 이상으로 그룹핑한 후, 그룹별로 상기 패스전압을 인가하는 불휘발성 소자의 독출 동작 방법.
  8. 한개 이상의 워드라인들을 포함한 다수개의 워드라인 그룹들을 형성하는 단계;
    상기 모든 워드라인 그룹들에 순차적으로 패스전압을 인가하는 단계;
    상기 워드라인들 중 선택된 워드라인에 인가되는 상기 패스전압을 독출전압으로 변경하여 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  9. 다수개의 워드라인들을 포함한 다수개의 워드라인 그룹들을 형성하는 단계;
    상기 워드라인 그룹들에 순차적으로 패스전압을 인가하되, 선택된 워드라인이 포함된 워드라인 그룹에는 독출전압을 동시에 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  10. 제8항에 있어서,
    상기 패스전압을 독출전압으로 변경하여 인가하는 단계는,
    상기 패스전압이 인가되던 상기 선택된 워드라인을 디스차지(discharge)한 후에 상기 독출전압을 인가하는 단계를 더 포함하는 불휘발성 소자의 독출 동작 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 패스전압을 인가하는 단계는,
    드레인 셀렉트 라인에서 소오스 셀렉트 라인 방향의 워드라인 그룹 순서로 상기 패스전압을 인가하는 불휘발성 소자의 독출 동작 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 패스전압은 10ns 내지 10000ns의 시간지연 차이를 두고 상기 워드라인들에 순차적으로 인가되는 불휘발성 소자의 독출 동작 방법.
  13. 선택된 비트라인을 프리차지하는 단계;
    상기 선택된 비트라인이 프리차지된 후, 모든 워드라인들에 패스전압을 동시에 인가하는 단계;
    상기 워드라인들 중, 선택된 워드라인에 인가되는 상기 패스전압을 독출전압으로 바꾸어 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  14. 모든 워드라인들에 패스전압을 동시에 인가하는 단계;
    상기 모든 워드라인들에 패스전압이 인가된 후, 선택된 비트라인을 프리차지하는 단계;
    상기 워드라인들 중, 선택된 워드라인에 인가되는 상기 패스전압을 독출전압으로 바꾸어 인가하는 단계; 및
    상기 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 모든 워드라인들에 패스전압을 인가할 때에는 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시키고,
    선택된 워드라인에 인가되는 상기 패스전압을 독출전압으로 바꾸어 인가할 때에는 상기 소오스 셀렉트 트랜지스터를 턴 오프(turn off)시키는 불휘발성 소자의 독출 동작 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 패스전압을 인가할 때,
    드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시키는 불휘발성 소자의 독출 동작 방법.
  17. 제16항에 있어서,
    상기 패스전압을 독출전압으로 바꾸어 인가하는 단계에서, 상기 소오스 셀렉트 트랜지스터는 턴 오프 시키고, 상기 선택된 워드라인이 상기 독출전압 레벨이 되면 상기 소오스 트랜지스터를 다시 턴 온 시켜 상기 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  18. 제13항 또는 제14항에 있어서,
    상기 패스전압을 독출전압으로 변경하여 인가하는 단계는,
    상기 패스전압이 인가되던 상기 선택된 워드라인을 디스차지(discharge)한 후에 상기 독출전압을 인가하는 단계를 더 포함하는 불휘발성 소자의 독출 동작 방법.
  19. 선택된 워드라인에는 독출전압을 인가하며, 이와 동시에 나머지 워드라인들에는 패스전압을 인가하는 단계;
    상기 독출전압 또는 패스전압이 인가된 후, 선택된 비트라인을 프리차지하는 단계; 및
    상기 선택된 워드라인과 접속된 선택된 메모리 셀의 데이터를 독출하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  20. 제19항에 있어서,
    상기 워드라인들에 상기 독출전압 또는 상기 패스전압을 인가할 때,
    드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터를 동시에 턴 온(turn on) 시키는 불휘발성 소자의 독출 동작 방법.
  21. 제20항에 있어서,
    상기 워드라인들에 상기 독출전압 또는 상기 패스전압을 인가하여 선택된 스트링의 채널을 전기적으로 연결한 후, 상기 소오스 셀렉트 트랜지스터를 턴 오프(turn off) 시키는 불휘발성 소자의 독출 동작 방법.
  22. 제1항, 제2항, 제8항, 제9항, 제13항, 제14항 또는 제19항 중 어느 하나에 있어서, 상기 메모리 셀의 데이터를 독출하는 단계는,
    상기 메모리 셀의 문턱전압 변화를 평가한 후, 상기 메모리 셀과 접속된 비트라인의 전압 변화를 센싱하는 단계를 포함하는 불휘발성 소자의 독출 동작 방법.
  23. 제2항에 있어서,
    상기 워드라인들에 순차적으로 패스전압을 인가하되, 선택된 워드라인에는 독출전압을 동시에 인가하는 단계는,
    상기 워드라인들을 적어도 두 개 이상으로 그룹핑한 후, 그룹별로 상기 패스전압을 인가하되 상기 선택된 워드라인에는 상기 독출전압을 인가하는 불휘발성 소자의 독출 동작 방법.
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CN200910246523A CN101866694A (zh) 2009-04-14 2009-11-30 用于对非易失性存储设备执行读取操作的方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704587B1 (en) 2016-01-08 2017-07-11 SK Hynix Inc. Semiconductor memory device and operating method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101036720B1 (ko) * 2009-02-02 2011-05-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
US8665646B2 (en) 2011-11-04 2014-03-04 Macronix International Co., Ltd. Method and apparatus for indicating bad memory areas
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
JP5385435B1 (ja) * 2012-07-18 2014-01-08 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその読み出し方法
KR20140028571A (ko) 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102102233B1 (ko) 2013-02-22 2020-04-21 삼성전자주식회사 메모리 시스템 및 그것의 읽기 방법
KR102131060B1 (ko) * 2013-08-14 2020-07-08 삼성전자주식회사 불휘발성 메모리 장치의 읽기 및 쓰기 동작 방법
KR102090677B1 (ko) 2013-09-16 2020-03-18 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
JP2015130213A (ja) * 2014-01-07 2015-07-16 株式会社東芝 半導体記憶装置
CN105096996B (zh) * 2014-05-23 2018-02-09 北京兆易创新科技股份有限公司 一种零待机功耗串行接口存储器读取方法和装置
US9589642B2 (en) 2014-08-07 2017-03-07 Macronix International Co., Ltd. Level shifter and decoder for memory
TWI552155B (zh) * 2014-09-23 2016-10-01 旺宏電子股份有限公司 用於快閃記憶體的感測方法及其記憶體元件
KR20160110592A (ko) 2015-03-09 2016-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102429452B1 (ko) * 2016-02-02 2022-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102504294B1 (ko) 2016-03-25 2023-02-28 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이에 대한 독출/검증 동작 방법
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102475445B1 (ko) * 2016-09-12 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN108538333B (zh) * 2017-03-06 2022-02-11 北京兆易创新科技股份有限公司 Nand闪存的读操作处理方法、装置和nand存储设备
CN108962324B (zh) * 2017-05-24 2020-12-15 华邦电子股份有限公司 存储器存储装置
CN107507641B (zh) * 2017-08-31 2019-07-09 长江存储科技有限责任公司 非易失性存储器的读操作方法、装置及相关设备
KR20210011209A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN113223578B (zh) * 2019-10-23 2022-10-11 长江存储科技有限责任公司 用于读取三维闪存的方法
KR20210096425A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 비휘발성 메모리 장치
US20210272619A1 (en) * 2020-02-28 2021-09-02 Western Digital Technologies, Inc. Data Storage With Improved Read Performance By Avoiding Line Discharge

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP3829088B2 (ja) * 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP4287222B2 (ja) * 2003-09-03 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
JP2005182872A (ja) * 2003-12-17 2005-07-07 Toshiba Corp 不揮発性半導体記憶装置
JP4405405B2 (ja) * 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
ATE504065T1 (de) * 2005-12-06 2011-04-15 Sandisk Corp Minderung der lesestörungen in nicht-flüchtigen speichern
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
KR101301140B1 (ko) * 2007-07-13 2013-09-03 삼성전자주식회사 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
KR100885785B1 (ko) * 2007-09-10 2009-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704587B1 (en) 2016-01-08 2017-07-11 SK Hynix Inc. Semiconductor memory device and operating method thereof

Also Published As

Publication number Publication date
KR20100113768A (ko) 2010-10-22
CN101866694A (zh) 2010-10-20
JP2010250926A (ja) 2010-11-04
US20100259995A1 (en) 2010-10-14
US8031530B2 (en) 2011-10-04

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