KR100781984B1 - 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법 - Google Patents

셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법 Download PDF

Info

Publication number
KR100781984B1
KR100781984B1 KR1020060108305A KR20060108305A KR100781984B1 KR 100781984 B1 KR100781984 B1 KR 100781984B1 KR 1020060108305 A KR1020060108305 A KR 1020060108305A KR 20060108305 A KR20060108305 A KR 20060108305A KR 100781984 B1 KR100781984 B1 KR 100781984B1
Authority
KR
South Korea
Prior art keywords
transistor
drain
sense amplifier
amplifier circuit
bit line
Prior art date
Application number
KR1020060108305A
Other languages
English (en)
Inventor
조성규
최윤호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060108305A priority Critical patent/KR100781984B1/ko
Priority to US11/790,149 priority patent/US7590003B2/en
Priority to CN2007101102962A priority patent/CN101174467B/zh
Application granted granted Critical
Publication of KR100781984B1 publication Critical patent/KR100781984B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 장치의 센스앰프 회로에 관한 것으로서, 그 센스앰프 회로는, 선택된 비트라인으로부터 인가되는 전압에 의해 제어되는 제1 트랜지스터 및 비선택된 비트라인으로부터 인가되는 전압에 의해 제어되며 상기 제1 트랜지스터의 커런트 드라이빙 능력보다 낮은 커런트 드라이빙 능력을 갖는 제2 트랜지스터를 구비한다. 그리하여, 본 발명은 종래의 센스앰프 회로에서 레퍼런스 전압을 생성하기 위해 레퍼런스 전압 생성부 또는 더미 셀들이 추가됨으로써 플래쉬 메모리 장치의 싸이즈가 증가하게 되는 문제, 종래와 같이 레퍼런스 전압 제공을 위해 회로가 추가되는 경우에 그러한 회로들 주변의 비트라인 또는 각종 신호라인 등과의 커플링으로 인해 플래쉬 메모리 장치의 동작에 오류가 생기는 문제점, 메인 메모리 셀 대비 낮은 커런트 드라이빙 능력을 갖는 더미 셀을 이용하여 레퍼런스 전압을 생성하는 경우 메인 메모리 셀과 더미 셀 간의 문턱 전압 차이 또는 내구성 차이 등으로 인해 레퍼런스로 삼기에는 변수가 많다는 문제점, 및 센싱 타임을 감소시켜 동작 속도를 향상시키는 효과를 갖는다.
플래쉬(flash), 센스앰프, 비트라인, 온 셀, 오프 셀

Description

셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법{Sense amplifier circuit having self reference and sensing method by the same}
도 1은 종래의 센스앰프 회로의 일례를 개략적으로 보인 블록도.
도 2는 종래의 센스앰프 회로의 다른 예를 개략적으로 보인 블록도.
도 3 및 도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리 장치의 센스앰프 회로와 이에 연결된 비트라인 및 메모리 셀을 보인 회로도.
도 5는 본 발명의 일 실시예에 따른 커런트 미러형 센스앰프 회로를 구비한 플래쉬 메모리 장치의 구성을 개략적으로 보인 블록도.
도 6 및 도 7은 종래의 센스앰프 회로와 본 발명에 따른 센스앰프 회로의 효과를 비교 설명하기 위해 예시된 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
100, 102, 112, 114 : 메모리 셀
Ctr1, Ctr2, Ctr1', Ctr2' : 셀 트랜지스터
WL1, WL2, WL1', WL2' : 워드라인 BL1, BL1' : 비트라인
NM1 ~ NM11 : 엔모스 트랜지스터 NM12, NM32 : 제1 트랜지스터
NM32, NM33 : 제2 트랜지스터 120 : 등화부
130, 341 ~ 344 : 센스앰프 회로
301 ~ 304, 311 ~ 314 : 셀 어레이
321 ~ 324, 331 ~ 334 : 스위칭 회로부
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 플래쉬 메모리 장치에 있어서 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 장치에 있어서의 기본적인 동작에는 디램(DRAM)이나 에스램(SRAM)에서와 같이 데이터를 리드하거나 라이트 하는 동작이 포함된다. 데이터를 라이트하는 동작에 있어서는 메모리 별로 차이가 있지만, 데이터를 리드하는 동작은 센스앰프 회로가 사용된다는 점에서는 유사점이 있다.
플래쉬 메모리 장치에 있어서 데이터를 센싱하는 동작(리드, 프로그램 확인(program verify) 및 소거 확인(erase verify) 동작 등)에는 센스앰프 회로가 사용된다. 플래쉬 메모리 장치에는 커런트 미러형(current mirror type) 센스앰프 회로가 주로 사용된다. 예로서, 차동 센스앰프(differential sense amp.), 단일 종단 센스앰프(single ended sense amp.)를 들 수 있다. 이하에서는 첨부된 도면을 참조 하여, 종래의 센스앰프 회로가 갖는 문제점들을 설명한다.
도 1은 종래의 센스앰프 회로의 일례를 개략적으로 보인 블록도이다.
도 1을 참조하면, 센스앰프 회로(S/A, 10), 레퍼런스 전압 생성부(12) 및 메모리 셀(14)이 도시되어 있다.
상기 센스앰프 회로(10)는 커런트 미러형 회로로서, 읽기 또는 확인 동작시 비트라인(BL)이 나타내는 전압과 레퍼런스 전압(Vref)을 비교하여 높은 전압측의 트랜지스터로 전류를 더 많이 흐르게 한다.
그리하여, 상기 센스앰프 회로(10)는 출력 신호(Vout, /Vout)를 출력하여 센싱 및 증폭하는 회로이다. 상기 커런트 미러형 증폭 회로는 본 발명의 분야에서 통상의 지식을 가진 자에게는 너무도 잘 알려진 회로이므로 도 1에 상세히 나타내지 않았다.
상기 레퍼런스 전압 생성부(12)는 상기 센스앰프 회로(10)에 요구되는 레퍼런스 전압을 생성하기 위해 별도로 배치되어져야 하는 부분이다.
상기 메모리 셀(14)은 플래쉬 메모리 셀로서, 상기 센스앰프 회로(10)를 통해 센싱 및 증폭되기 위해서는 상기 메모리 셀(14)의 게이트에 연결된 워드라인이 선택(select)되어져야 하고 드레인 또는 소스 단에 연결된 비트라인이 선택되어져야 한다.
도 2는 종래의 센스앰프 회로의 다른 예를 개략적으로 보인 블록도이다.
도 2를 참조하면, 센스앰프 회로(20), 더미 셀(22) 및 메모리 셀(24)이 도시되어져 있다. 도 1과 비교할 경우, 센스앰프 회로(20)에 사용될 레퍼런스 전 압(Vref)을 생성하기 위해 더미 셀(22)이 추가된 부분이 다르다.
상기 더미 셀(22)은 메모리 셀(24)과는 달리 별도의 영역에 추가로 배치된 셀들이다.
그러나, 도 1 및 도 2에서와 같이 센스앰프 회로에 사용될 레퍼런스 전압(Vref)을 생성하기 위해 레퍼런스 전압 생성부 또는 더미 셀들을 추가하는 경우에, 그로 인해 플래쉬 메모리 장치의 싸이즈가 증가하게 되는 문제점이 있다.
또한, 레퍼런스 전압 생성부 또는 더미 셀들 등의 레퍼런스 전압 제공을 위한 추가 회로로 인해, 그러한 회로들 주변의 비트라인 또는 각종 신호라인과의 커플링(coupling)으로 인해 플래쉬 메모리 장치의 동작 오류가 유발될 수 있는 문제점이 있다.
또한, 메인 메모리 셀 대비 낮은 커런트 드라이빙 능력을 갖는 더미 셀을 이용하여 레퍼런스 전압을 생성하는 경우, 메인 메모리 셀과 더미 셀 간의 문턱 전압(Vt) 차이 또는 서로 다른 내구성(endurance) 등으로 인해 레퍼런스로 삼기에는 변수가 많은 문제점이 있다.
따라서, 안정적인 센싱 동작을 가능하게 하고, 트랜지스터 간의 내구성 특성의 미스매치에 따른 셀 커런트 변화 특성을 최소화하기 위한 센스앰프가 절실히 요구된다.
따라서, 본 발명의 목적은 종래의 센스앰프 회로에서 레퍼런스 전압을 생성 하기 위해 레퍼런스 전압 생성부 또는 더미 셀들이 추가됨으로써 플래쉬 메모리 장치의 싸이즈가 증가하게 되는 문제점을 개선하기 위한 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함에 있다.
본 발명의 다른 목적은 종래와 같이 레퍼런스 전압 제공을 위해 회로가 추가되는 경우에, 그러한 회로들 주변의 비트라인 또는 각종 신호라인 등과의 커플링으로 인해 플래쉬 메모리 장치의 동작에 오류가 생기는 문제점을 개선하기 위한 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메인 메모리 셀 대비 낮은 커런트 드라이빙 능력을 갖는 더미 셀을 이용하여 레퍼런스 전압을 생성하는 경우 메인 메모리 셀과 더미 셀 간의 문턱 전압 차이 또는 내구성 차이 등으로 인해 레퍼런스로 삼기에는 변수가 많다는 문제점을 개선하기 위한 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 플래쉬 메모리 장치의 센스앰프 회로는, 선택된 비트라인으로부터 인가되는 전압에 의해 제어되는 제1 트랜지스터; 및 비선택된 비트라인으로부터 인가되는 전압에 의해 제어되며 상기 제1 트랜지스터의 커런트 드라이빙 능력보다 낮은 커런트 드라이빙 능력을 갖는 제2 트랜지스터를 구비함을 특징으로 한다.
여기서, 상기 비선택된 비트라인으로부터 인가되는 전압은 상기 비선택된 비트라인의 프리챠지 전압일 수 있다.
또한, 상기 센스앰프 회로는, 상기 제1 트랜지스터 및 제2 트랜지스터의 소 오스 및 접지단 사이에 배치되어 센스앰프 인에이블 신호에 의해 제어됨으로써 센싱 시점을 제어하기 위한 제어용 트랜지스터를 구비할 수 있다.
또한, 상기 제1 트랜지스터 및 제2 트랜지스터는 엔모스 트랜지스터일 수 있다.
또한, 상기 센스앰프 회로는, 전원 전압이 소오스로 인가되고 게이트가 드레인과 연결되며 드레인이 상기 제1 트랜지스터의 드레인에 연결되는 제1 피모스 트랜지스터; 및 상기 전원 전압이 소오스로 인가되고 게이트가 상기 제1 피모스 트랜지스터의 게이트에 연결되며 드레인이 상기 제2 트랜지스터의 드레인에 연결되는 제2 피모스 트랜지스터를 구비하고, 상기 제1 트랜지스터 및 제2 트랜지스터의 드레인이 출력 노드일 수 있다.
또한, 상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 클 수 있다.
또한, 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 오프 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아질 수 있다.
또한, 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 온 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜 지스터의 드레인의 전압 레벨보다 높아질 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 커런트 미러형 센스앰프 회로를 구비한 플래쉬 메모리 장치는, 비트라인과 워드라인의 교차점에 위치하는 메모리 셀을 복수로 구비하는 제1 및 제2 서브 어레이; 제1 제어신호에 의해 제어됨으로써 상기 제1 서브 어레이에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로에 선택적으로 연결하기 위한 제1 스위칭 회로부; 및 제2 제어신호에 의해 제어됨으로써 상기 제2 서브 어레이에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로에 선택적으로 연결하기 위한 제2 스위칭 회로부를 구비하고, 상기 제1 서브 어레이가 선택된 워드라인 및 선택된 비트라인을 갖는 경우, 상기 제2 서브 어레이에서의 어느 하나의 비트라인이 상기 센스앰프 회로에 연결됨을 특징으로 한다.
여기서, 상기 센스앰프 회로는, 게이트가 상기 선택된 비트라인에 연결된 제1 트랜지스터; 및 게이트가 상기 제2 서브 어레이에서의 어느 하나의 비트라인에 연결된 제2 트랜지스터를 구비할 수 있다.
또한, 상기 제1 트랜지스터는 커런트 드라이빙 능력이 상기 제2 트랜지스터보다 더 클 수 있다.
또한, 상기 센스앰프 회로는, 소오스에 전원 전압이 인가되고, 게이트는 상기 제1 트랜지스터의 드레인과 연결되고, 드레인과 게이트가 연결되는 제1 피모스 트랜지스터; 및 소오스에 전원 전압이 인가되고, 게이트는 상기 제1 피모스 트랜지스터의 게이트와 연결되고, 드레인은 상기 제2 트랜지스터의 드레인과 연결되는 제 2 피모스 트랜지스터를 구비하고, 상기 제1 트랜지스터 및 제2 트랜지스터의 드레인이 출력 노드일 수 있다.
또한, 상기 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 오프 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아질 수 있다.
또한, 상기 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 온 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜지스터의 드레인의 전압 레벨보다 높아질 수 있다.
또한, 상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 클 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 플래쉬 메모리 장치에서 커런트 미러형 센스앰프 회로에 의해 선택된 메모리 셀의 데이터를 센싱하는 방법은, 상기 센스앰프 회로에서 입력단인 제1 트랜지스터와 제2 트랜지스터의 커런트 드라이빙 능력을 다르게 하되, 상기 선택된 메모리 셀이 연결된 선택된 비트라인에 의해 제어되는 상기 제1 트랜지스터의 커런트 드라이빙 능력이 비선택된 비트라인에 의해 제어되는 상기 제2 트랜지스터의 커런트 드라이빙 능력보다 더 크게 함으로써 비선택된 비트라인으로 레퍼런스 전압을 공급하는 것을 특징으로 한 다.
여기서, 상기 선택된 메모리 셀이 오프 셀인 경우, 상기 선택된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아질 수 있다.
또한, 상기 선택된 메모리 셀이 온 셀인 경우, 상기 선택된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜지스터의 드레인의 전압 레벨보다 높아질 수 있다.
또한, 상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 클 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 플래쉬 메모리 장치의 센스앰프 회로와 이에 연결된 비트라인 및 메모리 셀을 보인 회로도로서, 도 3은 억세스하고자 하는 셀이 오프 셀(off cell)인 경우이고, 도 4는 억세스하고자 하는 셀이 온 셀(on cell)인 경우이다.
도 3을 참조하면, 플래쉬 메모리 장치의 센스앰프 회로(130)는, 제1 트랜지스터(NM12), 제2 트랜지스터(NM13), 제1 피모스 트랜지스터(PM1) 및 제2 피모스 트랜지스터(PM2)를 구비한다.
상기 제1 트랜지스터(NM12) 및 제2 트랜지스터(NM13)는 엔모스 트랜지스터이다.
상기 제1 트랜지스터(NM12)의 게이트는 선택된 비트라인(BL1)에 연결되어져 있고, 상기 제2 트랜지스터(NM13)의 게이트는 비선택된 비트라인(BL1')에 연결되어져 있다. 그리하여, 상기 제1 트랜지스터(NM12)는 선택된 비트라인(BL1)으로부터 인가되는 전압에 의해 제어되고, 상기 제2 트랜지스터(NM13)는 비선택된 비트라인(BL1')으로부터 인가되는 전압에 의해 제어된다.
상기 제1 트랜지스터(NM12)의 커런트 드라이빙 능력은 제1 트랜지스터(NM13)의 커런트 드라이빙 능력보다 높은 것이 바람직하다. 그 이유에 대해서는 이하에서 센스앰프 회로(130)의 동작 설명에서 상세히 설명하도록 한다.
상기 센스앰프 회로(130)는 제1 트랜지스터(NM12) 및 제2 트랜지스터(NM13)의 소오스 및 접지단 사이에 배치되어 센스앰프 인에이블 신호(SAE)에 의해 제어됨으로써 센싱 시점을 제어하기 위한 제어용 트랜지스터(NM15)를 구비한다.
상기 제1 피모스 트랜지스터(PM1)의 소오스에는 전원 전압(V2)이 인가되고 게이트는 드레인과 연결되며 드레인은 상기 제1 트랜지스터(NM12)의 드레인에 연결된다.
상기 제2 피모스 트랜지스터(PM2)의 소오스에는 전원 전압(V2)이 인가되고 게이트는 상기 제1 피모스 트랜지스터의 게이트에 연결되며 드레인은 상기 제2 트랜지스터(NM13)의 드레인에 연결된다.
그리고, 상기 제1 트랜지스터(NM12) 및 제2 트랜지스터(NM13)의 드레인은 출력 노드(/Vout, Vout)이다.
상기 플래쉬 메모리 장치의 센스앰프 회로(130)와 비트라인(BL1, BL1') 사이에는 프리챠지시 상기 비트라인들(BL1, BL1')을 프리챠지 전압으로 등화시키기 위한 등화부(120)가 구비된다.
상기 등화부(120)는 프리챠지 인에이블 신호(PEQ)에 의해 제어되는 세 개의 엔모스 트랜지스터(NM9, NM10, NM11)를 구비한다. 그리하여, 상기 등화부(120)는 프리챠지시에 비트라인들(BL1, BL1')을 프리챠지 전압(V1)으로 등화시킨다. 상기 프리챠지 전압(V1)은 전원 전압(VCC)일 수 있다. 상기 등화부(120)는 다양한 형태로 구현될 수 있다.
이하에서는 도 3 및 도 4를 참조하여, 선택된 워드라인 및 선택된 비트라인에 연결된 메모리 셀이 오프 셀인 경우와 온 셀인 경우에 있어서 센스앰프 회로(130)의 센싱 동작을 차례대로 설명한다.
먼저, 도 3을 참조하면, 워드라인(WL1)이 선택된 워드라인이고 비트라인(BL1)이 선택된 비트라인이라고 하면, 메모리 셀(100)이 선택된 메모리 셀이 된다. 이 경우, 나머지 워드라인들(WL2, WL1', WL2') 및 비트라인들(도 3에서는 BL1'만 도시되어 있음)은 비선택된 워드라인들 및 비트라인들이다.
센스앰프 회로(130)의 센싱 동작 전에는 비트라인들(BL1, BL1')은 프리챠지 전압으로 프리챠지되어져 있다. 이 경우, 제1 트랜지스터(NM12)의 게이트에 인가되는 전압 및 제2 트랜지스터(NM13)의 게이트에 인가되는 전압은 동일하다.
워드라인(WL1)과 비트라인(BL1)의 선택에 의해 메모리 셀(100)이 선택되어져 센스앰프 회로(130)에 의해 센싱이 시작되는 경우, 셀 트랜지스터(Ctr1)이 오프 셀 상태이므로 비트라인(BL1)을 거쳐 접지로 빠져나가는 전류, 오프 전류(Ioff)가 대체로 0이 된다. 따라서, 센스앰프 회로(130)의 제1 트랜지스터(NM12) 및 제2 트랜지스터(NM13)는 모두 게이트에 인가되는 프리챠지 전압에 의해 제어되어 동작하게 된다.
이 경우, 제1 트랜지스터(NM12)의 커런트 드라이빙 능력이 제2 트랜지스터(NM13)의 커런트 드라이빙 능력보다 더 크므로 제1 트랜지스터(NM12)를 통해 접지로 바이패스되는 전류가 제2 트랜지스터(NM13)를 통해 접지로 바이패스되는 전류보다 크게 된다. 따라서, 제1 트랜지스터(NM12)의 드레인 전압(/Vout)이 제2 트랜지스터(NM13)의 드레인 전압(Vout)보다 낮아지게 되어 오프 셀이 센싱된다.
다음으로 도 4를 참조하면, 워드라인(WL1)이 선택된 워드라인이고 비트라인(BL1)이 선택된 비트라인이며, 셀 트랜지스터(Ctr1)이 온 셀이라고 한다면, 프리챠지 전압을 유지하던 비트라인(BL1)은 센싱 동작시에는 그 전압이 점차 낮아지게 된다.
일반적으로 트랜지스터에서 드레인 전류는 싸이즈에 비례하고 게이트 전압의 제곱에 비례하는 성질을 가지므로, 상기 제1 트랜지스터(NM32)의 게이트 전압이 상 기 제2 트랜지스터(NM33)의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터(NM33)를 통해 바이패스되는 전류가 상기 제1 트랜지스터(NM32)를 통해 바이패스되는 전류보다 더 크다.
그리고, 센스앰프 인에이블 신호(SAE)는 상기 선택된 비트라인(BL1)의 전압이 온 전류(Ion)로 인해 충분히 강하된 이후에 인에이블되어 제어용 트랜지스터(NM35)를 턴온시키므로, 온 셀의 센싱 동작시에는 제1 트랜지스터(NM32)의 드레인 전압(/Vout)이 제2 트랜지스터(NM33)의 드레인 전압(Vout)보다 높아지게 되어 온 셀이 센싱된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 센스앰프 회로는 선택된 비트라인에 의해 제어되는 트랜지스터(제1 트랜지스터)와 비선택된 비트라인에 의해 제어되는 트랜지스터(제2 트랜지스터)의 커런트 드라이빙 능력을 다르게 하여 센스앰프 회로를 구성한다. 그리하여, 종래 레퍼런스 전압 생성을 위해 더미 셀을 배치한다든지 레퍼런스 전압 생성부를 배치하는 대신 비선택된 비트라인의 프리챠지 전압을 레퍼런스 전압으로 이용한다. 레퍼런스 전압 생성을 위해 별도로 추가되는 회로 없이 본래의 비트라인의 프리챠지 전압을 이용한다는 측면에서 셀프 레퍼런스(self-reference)라고 명명하였다.
그리하여, 본 발명은 종래의 레퍼런스 전압 생성을 위해 추가되는 회로로 인해 발생하는 제 문제점들을 개선할 수 있다.
도 5는 본 발명의 일 실시예에 따른 커런트 미러형 센스앰프 회로를 구비한 플래쉬 메모리 장치의 구성을 개략적으로 보인 블록도이다.
도 5를 참조하면, 플래쉬 메모리 장치는, 복수 개의 서브 어레이(301 ~ 304, 311 ~ 314), 복수 개의 스위칭 회로부(321 ~ 324, 331 ~ 334) 및 복수 개의 센스앰프 회로(341 ~ 344)를 구비한다.
제1 서브 어레이(Sub_array1, 301), 제2 서브 어레이(Sub_array11, 311), 제1 스위칭 회로부(SW1, 321), 제2 스위칭 회로부(SW11, 331) 및 센스앰프 회로(S/A1, 341)를 예로 들어 설명한다.
상기 제1 서브 어레이(301) 및 제2 서브 어레이(311)는 비트라인과 워드라인의 교차점에 위치하는 메모리 셀을 복수로 구비한다.
상기 제1 스위칭 회로부(321)는 제1 제어신호(CS1)에 의해 제어됨으로써 상기 제1 서브 어레이(301)에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로(341)에 선택적으로 연결한다.
제2 스위칭 회로부(331)는 제2 제어신호(CS2)에 의해 제어됨으로써 상기 제2 서브 어레이(311)에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로에 선택적으로 연결한다.
그리고, 상기 제1 서브 어레이(301)가 선택된 워드라인 및 선택된 비트라인을 갖는 경우, 상기 제2 서브 어레이(311)에서의 어느 하나의 비트라인이 상기 센스앰프 회로에 연결된다.
상기 센스앰프 회로는 도 3 또는 도 4에 예시된 바와 같이, 게이트가 선택된 비트라인에 연결된 제1 트랜지스터(NM12, NM32) 및 게이트가 상기 제2 서브 어레이(311)에서의 어느 하나의 비트라인에 연결된 제2 트랜지스터(NM13, NM33)를 구비 한다.
상기 제1 트랜지스터(NM12, NM32)의 커런트 드라이빙 능력이 상기 제2 트랜지스터(NM13, NM33)의 커런트 드라이빙 능력보다 더 커야 하는 것은 앞서 살펴본 바와 같다. 그리고, 그 밖의 센스앰프 회로의 구성 또는 동작에 관하여는 도 3을 참조하여 상세히 설명되어졌으므로 상세한 설명은 생략한다.
이하에서는 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 커런트 미러형 센스앰프 회로에 의해 선택된 메모리 셀의 데이터를 센싱하는 방법을 설명한다.
본 발명에 따라 플래쉬 메모리 장치에서 데이터를 센싱하는 방법은, 센스앰프 회로(130, 230, 341 ~ 344)에서 입력단인 제1 트랜지스터(NM12, NM32)와 제2 트랜지스터(NM13, NM33)의 커런트 드라이빙 능력을 다르게 하되, 상기 선택된 메모리 셀100, 200)이 연결된 선택된 비트라인(BL1)에 의해 제어되는 상기 제1 트랜지스터(NM12, NM32)의 커런트 드라이빙 능력이 비선택된 비트라인(BL1')에 의해 제어되는 상기 제2 트랜지스터(NM13, NM33)의 커런트 드라이빙 능력보다 더 크게 함으로써 비선택된 비트라인(BL1')을 이용하여 레퍼런스 전압을 공급하는 것을 특징으로 한다.
여기서, 도 3에서와 같이 상기 선택된 메모리 셀(100)이 오프 셀인 경우, 상기 선택된 메모리 셀의 센싱 동작시에는 제2 트랜지스터(NM13)의 드레인의 전압(Vout) 레벨이 제1 트랜지스터(NM12)의 드레인의 전압 레벨보다 높아진다.
한편, 도 4에서와 같이 상기 선택된 메모리 셀(200)이 온 셀인 경우, 상기 선택된 메모리 셀(200)의 센싱 동작시 상기 제1 트랜지스터(NM32)의 드레인의 전압(/Vout) 레벨은 상기 제2 트랜지스터(NM33)의 드레인의 전압(Vout) 레벨보다 높아진다.
이와 같이 하여, 본 발명에 따라 플래쉬 메모리 장치에서 데이터를 센싱하는 방법은, 입력단의 두 개의 트랜지스터의 커런트 드라이빙 능력을 다르게 함과 아울러 비선택된 비트라인의 프리챠지 전압을 레퍼런스 전압으로 사용함으로써, 종래 레퍼런스 전압을 위해 요구되어졌던 더미 셀 또는 추가 회로들이 불필요하게 되었고, 그로 인한 제 문제점들을 개선할 수 있게 되었다.
도 6 및 도 7은 종래의 센스앰프 회로와 본 발명에 따른 센스앰프 회로의 효과를 비교 설명하기 위해 예시된 타이밍도로서, 도 6은 종래의 센스앰프 회로의 동작 타이밍도이고, 도 7은 본 발명에 따른 센스앰프 회로의 동작 타이밍도이다.
도 6 및 도 7을 함께 참조하면, g1, g11은 오프 셀의 센싱 동작이고, g2, g12는 온 셀의 센싱 동작이다. 종래의 센스앰프 회로에서는 별도의 레퍼런스 전압(Vref)을 사용함으로 인해, 오프 셀의 센싱 동작시 V1만큼의 마진이 요구되고 온 셀의 센싱 동작시에는 V2만큼의 마진이 요구된다. 그리고, 센싱 타임도 t1만큼 요구된다.
이에 비해 본 발명에 따른 센스앰프 회로에서는 셀프 레퍼런스 즉 비선택된 비트라인의 프리챠지 전압을 레퍼런스 전압으로 사용함으로 인해 오프 셀과 온 셀의 전압 마진(V3)만 고려하면 된다.
따라서, 센싱 타임(t11)도 종래의 센싱 타임(t1)에 비해 짧아지므로, 동작 속도도 개선될 수 있는 효과가 있다.
본 발명에 따른 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함으로써 종래의 센스앰프 회로에서 레퍼런스 전압을 생성하기 위해 레퍼런스 전압 생성부 또는 더미 셀들이 추가됨으로써 플래쉬 메모리 장치의 싸이즈가 증가하게 되는 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함으로써 종래와 같이 레퍼런스 전압 제공을 위해 회로가 추가되는 경우에 그러한 회로들 주변의 비트라인 또는 각종 신호라인 등과의 커플링으로 인해 플래쉬 메모리 장치의 동작에 오류가 생기는 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함으로써 메인 메모리 셀 대비 낮은 커런트 드라이빙 능력을 갖는 더미 셀을 이용하여 레퍼런스 전압을 생성하는 경우 메인 메모리 셀과 더미 셀 간의 문턱 전압 차이 또는 내구성 차이 등으로 인해 레퍼런스로 삼기에는 변수가 많다는 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱 방법을 제공함으로써, 센싱 타임을 감소시켜 동작 속도를 향상시키는 효과를 갖는다.

Claims (19)

  1. 플래쉬 메모리 장치의 센스앰프 회로에 있어서:
    선택된 비트라인으로부터 인가되는 전압에 의해 제어되는 제1 트랜지스터; 및
    비선택된 비트라인으로부터 인가되는 전압에 의해 제어되며 상기 제1 트랜지스터의 커런트 드라이빙 능력보다 낮은 커런트 드라이빙 능력을 갖는 제2 트랜지스터를 구비함을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  2. 제1항에 있어서,
    상기 비선택된 비트라인으로부터 인가되는 전압은 상기 비선택된 비트라인의 프리챠지 전압임을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  3. 제1항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터의 소오스 및 접지단 사이에 배치되어 센스앰프 인에이블 신호에 의해 제어됨으로써 센싱 시점을 제어하기 위한 제어용 트랜지스터를 구비함을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  4. 제1항에 있어서,
    상기 제1 트랜지스터 및 제2 트랜지스터는 엔모스 트랜지스터임을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  5. 제4항에 있어서, 상기 센스앰프 회로는,
    전원 전압이 소오스로 인가되고 게이트가 드레인과 연결되며 드레인이 상기 제1 트랜지스터의 드레인에 연결되는 제1 피모스 트랜지스터; 및
    상기 전원 전압이 소오스로 인가되고 게이트가 상기 제1 피모스 트랜지스터의 게이트에 연결되며 드레인이 상기 제2 트랜지스터의 드레인에 연결되는 제2 피모스 트랜지스터를 구비하고,
    상기 제1 트랜지스터 및 제2 트랜지스터의 드레인이 출력 노드임을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  6. 제5항에 있어서,
    상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 큼을 특징으로 하는 플래쉬 메모리 장치 의 센스앰프 회로.
  7. 제1항에 있어서,
    선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 오프 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  8. 제1항에 있어서,
    선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 온 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 플래쉬 메모리 장치의 센스앰프 회로.
  9. 커런트 미러형 센스앰프 회로를 구비한 플래쉬 메모리 장치에 있어서:
    비트라인과 워드라인의 교차점에 위치하는 메모리 셀을 복수로 구비하는 제1 및 제2 서브 어레이;
    제1 제어신호에 의해 제어됨으로써 상기 제1 서브 어레이에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로에 선택적으로 연결하기 위한 제1 스위칭 회로부; 및
    제2 제어신호에 의해 제어됨으로써 상기 제2 서브 어레이에서의 비트라인들 중 어느 하나의 비트라인을 상기 센스앰프 회로에 선택적으로 연결하기 위한 제2 스위칭 회로부를 구비하고,
    상기 제1 서브 어레이가 선택된 워드라인 및 선택된 비트라인을 갖는 경우, 상기 제2 서브 어레이에서의 어느 하나의 비트라인이 상기 센스앰프 회로에 연결됨을 특징으로 하는 플래쉬 메모리 장치.
  10. 제9항에 있어서, 상기 센스앰프 회로는,
    게이트가 상기 선택된 비트라인에 연결된 제1 트랜지스터; 및
    게이트가 상기 제2 서브 어레이에서의 어느 하나의 비트라인에 연결된 제2 트랜지스터를 구비함을 특징으로 하는 플래쉬 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터는 커런트 드라이빙 능력이 상기 제2 트랜지스터보다 더 큼을 특징으로 하는 플래쉬 메모리 장치.
  12. 제10항에 있어서, 상기 센스앰프 회로는,
    소오스에 전원 전압이 인가되고, 게이트는 상기 제1 트랜지스터의 드레인과 연결되고, 드레인과 게이트가 연결되는 제1 피모스 트랜지스터; 및
    소오스에 전원 전압이 인가되고, 게이트는 상기 제1 피모스 트랜지스터의 게이트와 연결되고, 드레인은 상기 제2 트랜지스터의 드레인과 연결되는 제2 피모스 트랜지스터를 구비하고,
    상기 제1 트랜지스터 및 제2 트랜지스터의 드레인이 출력 노드임을 특징으로 하는 플래쉬 메모리 장치.
  13. 제10항에 있어서,
    상기 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 오프 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 플래쉬 메모리 장치.
  14. 제10항에 있어서,
    상기 선택된 워드라인에 연결되고 상기 선택된 비트라인에 연결된 메모리 셀이 온 셀인 경우, 상기 선택된 워드라인 및 상기 선택된 비트라인에 연결된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 플래쉬 메모리 장치.
  15. 제11항에 있어서,
    상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 큼을 특징으로 하는 플래쉬 메모리 장치.
  16. 플래쉬 메모리 장치에서 커런트 미러형 센스앰프 회로에 의해 선택된 메모리 셀의 데이터를 센싱하는 방법에 있어서:
    상기 센스앰프 회로에서 입력단인 제1 트랜지스터와 제2 트랜지스터의 커런트 드라이빙 능력을 다르게 하되, 상기 선택된 메모리 셀이 연결된 선택된 비트라인에 의해 제어되는 상기 제1 트랜지스터의 커런트 드라이빙 능력이 비선택된 비트라인에 의해 제어되는 상기 제2 트랜지스터의 커런트 드라이빙 능력보다 더 크게 함으로써 비선택된 비트라인을 이용하여 레퍼런스 전압을 공급하는 것을 특징으로 하는 센싱 방법.
  17. 제16항에 있어서,
    상기 선택된 메모리 셀이 오프 셀인 경우, 상기 선택된 메모리 셀의 센싱 동작시 상기 제2 트랜지스터의 드레인의 전압 레벨이 상기 제1 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 센싱 방법.
  18. 제16항에 있어서,
    상기 선택된 메모리 셀이 온 셀인 경우, 상기 선택된 메모리 셀의 센싱 동작시 상기 제1 트랜지스터의 드레인의 전압 레벨이 상기 제2 트랜지스터의 드레인의 전압 레벨보다 높아짐을 특징으로 하는 센싱 방법.
  19. 제16항에 있어서,
    상기 제1 트랜지스터의 게이트 전압이 상기 제2 트랜지스터의 게이트 전압보다 낮은 경우에는 상기 제2 트랜지스터를 통해 바이패스되는 전류가 상기 제1 트랜지스터를 통해 바이패스되는 전류보다 더 큼을 특징으로 하는 센싱 방법.
KR1020060108305A 2006-11-03 2006-11-03 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법 KR100781984B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060108305A KR100781984B1 (ko) 2006-11-03 2006-11-03 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
US11/790,149 US7590003B2 (en) 2006-11-03 2007-04-24 Self-reference sense amplifier circuit and sensing method
CN2007101102962A CN101174467B (zh) 2006-11-03 2007-06-08 自参考读出放大器电路和读出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060108305A KR100781984B1 (ko) 2006-11-03 2006-11-03 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법

Publications (1)

Publication Number Publication Date
KR100781984B1 true KR100781984B1 (ko) 2007-12-06

Family

ID=39139555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060108305A KR100781984B1 (ko) 2006-11-03 2006-11-03 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법

Country Status (3)

Country Link
US (1) US7590003B2 (ko)
KR (1) KR100781984B1 (ko)
CN (1) CN101174467B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
JP5266085B2 (ja) * 2009-02-17 2013-08-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8237497B2 (en) * 2010-04-06 2012-08-07 Mediatek Inc. Amplifier for processing differential input using amplifier circuits with different driving capabilities and/or different frequency compensation characteristics
US8345498B2 (en) * 2011-02-17 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier
US8705282B2 (en) 2011-11-01 2014-04-22 Silicon Storage Technology, Inc. Mixed voltage non-volatile memory integrated circuit with power saving
CN102420003B (zh) * 2011-11-21 2014-01-01 北京大学 电流镜型wta灵敏放大器
US8830772B2 (en) 2012-06-15 2014-09-09 Freescale Semiconductor, Inc. Sense amplifier circuit
US9129680B2 (en) * 2012-09-18 2015-09-08 Microchip Technology Incorporated Self-biasing multi-reference
US9129695B2 (en) 2012-09-18 2015-09-08 Microchip Technology Incorporated Self-biasing current reference
CN105632555A (zh) * 2014-11-07 2016-06-01 中国科学院微电子研究所 一种闪存式存储器及其读取电路及其读取方法
US10431265B2 (en) * 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071820A (ko) * 1996-04-24 1997-11-07 김광호 감지 증폭기
KR19990003930A (ko) * 1997-06-26 1999-01-15 김영환 래퍼런스 전압 발생 장치
JP2000040375A (ja) * 1998-07-17 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301160A (en) * 1992-02-24 1994-04-05 Texas Instruments Incorporated Computer including an integrated circuit having a low power selection control arrangement
US5297092A (en) * 1992-06-03 1994-03-22 Mips Computer Systems, Inc. Sense amp for bit line sensing and data latching
JPH07122080A (ja) * 1993-08-31 1995-05-12 Sony Corp 半導体不揮発性記憶装置
JPH07169290A (ja) * 1993-12-14 1995-07-04 Nec Corp 半導体記憶装置
EP0814480B1 (en) * 1996-06-18 2003-12-17 STMicroelectronics S.r.l. Method and circuit for reading low-supply-voltage nonvolatile memory cells
JP2003242793A (ja) * 2002-02-15 2003-08-29 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びそのデータ読み出し方法
JP2004281032A (ja) * 2003-02-25 2004-10-07 Rohm Co Ltd 半導体記憶装置
CN100492543C (zh) * 2003-02-25 2009-05-27 罗姆股份有限公司 半导体存储装置
US6791880B1 (en) * 2003-05-06 2004-09-14 Fasl, Llc Non-volatile memory read circuit with end of life simulation
KR100546373B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 기준셀을 사용하지 않는 ｖｓｓ／ｖｄｄ 비트라인프리차지 스킴을 갖는 반도체 메모리장치
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071820A (ko) * 1996-04-24 1997-11-07 김광호 감지 증폭기
KR19990003930A (ko) * 1997-06-26 1999-01-15 김영환 래퍼런스 전압 발생 장치
JP2000040375A (ja) * 1998-07-17 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
US7590003B2 (en) 2009-09-15
CN101174467A (zh) 2008-05-07
US20080106945A1 (en) 2008-05-08
CN101174467B (zh) 2012-06-06

Similar Documents

Publication Publication Date Title
KR100781984B1 (ko) 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
JP4901211B2 (ja) センスアンプ及び半導体記憶装置
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US5524094A (en) Nonvolatile memory device with NAND array
KR100374522B1 (ko) 메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체기억 장치
US6504761B2 (en) Non-volatile semiconductor memory device improved sense amplification configuration
JP2003242793A (ja) 不揮発性半導体記憶装置及びそのデータ読み出し方法
JPWO2007000809A1 (ja) 半導体装置およびその制御方法
KR100281668B1 (ko) 멀티레벨정보를저장할수있는메모리셀을구비한비휘발성반도체메모리장치및데이터기입방법
KR20030030824A (ko) 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리
JP2000276882A (ja) 不揮発性半導体記憶装置とその記憶データの消去方法
JP4392404B2 (ja) 仮想接地型不揮発性半導体記憶装置
CN100461297C (zh) 半导体存储装置
CN101276638B (zh) 具有铁电器件的半导体存储器器件及其更新方法
US7616486B2 (en) Cell array of semiconductor memory device and method of driving the same
KR100708914B1 (ko) 칩 전체를 통한 플래시 메모리 워드라인 트래킹
KR20090075063A (ko) 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
CN101231882A (zh) 半导体集成电路及其操作方法
US5982661A (en) Memory device
KR100402245B1 (ko) 메모리 장치
JP2009295221A (ja) 半導体記憶装置
US5253210A (en) Paritioned bit line structure of EEPROM and method of reading data therefrom
KR20030003093A (ko) 반도체기억장치 및 이를 사용한 정보기기
JP2006127665A (ja) 半導体記憶装置
KR100301811B1 (ko) 칼럼 선택 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 13